JPS62230220A - 相補性絶縁ゲ−ト型論理回路 - Google Patents
相補性絶縁ゲ−ト型論理回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＬＳＩの入力ゲートとか内部回路に用いられ
る０ＭＯＳ（相補性絶縁ゲート型）論理回路に係り、特
に電源電圧の振れに対して論理閾値を安定化し得る論理
回路に関する。
る０ＭＯＳ（相補性絶縁ゲート型）論理回路に係り、特
に電源電圧の振れに対して論理閾値を安定化し得る論理
回路に関する。
（従来の技術）
従来、ＬＳＩの入力ゲートとして第１０図、第１２図に
示すようにＰチャネルＭＯＳトランジスタＰ１およびＮ
チャネルＭＯＳトランジスタＮ１からなるＣＭＯＳイン
バータ１０が用いられておフ、ゲート入力として外部信
号人力ｉ４ツド１１からローレベルをアクティブとする
ＴＴＬレベルの入力信号（たとえばＲ８Ｔ ）、あるい
はノ・イレベル゛ ケア、ヶ４アよオ、１１□７４
．。いカケ力。えとえばＲ８Ｔ ）が与えられている。
示すようにＰチャネルＭＯＳトランジスタＰ１およびＮ
チャネルＭＯＳトランジスタＮ１からなるＣＭＯＳイン
バータ１０が用いられておフ、ゲート入力として外部信
号人力ｉ４ツド１１からローレベルをアクティブとする
ＴＴＬレベルの入力信号（たとえばＲ８Ｔ ）、あるい
はノ・イレベル゛ ケア、ヶ４アよオ、１１□７４
．。いカケ力。えとえばＲ８Ｔ ）が与えられている。
そして、上記第１０図の入力ブートを備えｆｃＬｓＩの
クロック入力端子（図示せず）に第１１図に示すような
システムクロックφが与えられるものとすれば、このク
ロックφのたとえば２サイクル分に一致するように前記
Ｒ８Ｔ信号のローアクティブ期間が設定されている。同
様に、前記第１２図の入力ゲートを備えたＬＳＩのクロ
ック入力端子（図示せず）に第１３図に示すようなシス
テムクロックφが与えられるものとすれば、このクロッ
クφのたとえば２サイクル分に一致するように前記Ｒ８
Ｔ信号のハイアクティブ期間が設定されている。
クロック入力端子（図示せず）に第１１図に示すような
システムクロックφが与えられるものとすれば、このク
ロックφのたとえば２サイクル分に一致するように前記
Ｒ８Ｔ信号のローアクティブ期間が設定されている。同
様に、前記第１２図の入力ゲートを備えたＬＳＩのクロ
ック入力端子（図示せず）に第１３図に示すようなシス
テムクロックφが与えられるものとすれば、このクロッ
クφのたとえば２サイクル分に一致するように前記Ｒ８
Ｔ信号のハイアクティブ期間が設定されている。
ところで、第１１図に示したローアクティブ動作の入力
ゲートを備えたＬＳＩは、その内部における駆動能力の
大きいバッファ等が並列に動作するときなどのように接
地側電位ｖ８８がたとえば０■から１ｖまで浮くように
変動すると、ＣＭＯＳインバータ１０におけるＮチャネ
ルトランジスタＮ１の電流駆動能力が低下し、ＣＭＯＳ
インバータ１０の論理閾値電圧■Ｍが設定値から高い方
ヘシフトしてしまう。また、動作電源電位ｖＤＤがたと
えば５ｖから４ｖまで低下すると、上記ｖＭが設定値か
ら低い方ヘシフトしてし１まり。
ゲートを備えたＬＳＩは、その内部における駆動能力の
大きいバッファ等が並列に動作するときなどのように接
地側電位ｖ８８がたとえば０■から１ｖまで浮くように
変動すると、ＣＭＯＳインバータ１０におけるＮチャネ
ルトランジスタＮ１の電流駆動能力が低下し、ＣＭＯＳ
インバータ１０の論理閾値電圧■Ｍが設定値から高い方
ヘシフトしてしまう。また、動作電源電位ｖＤＤがたと
えば５ｖから４ｖまで低下すると、上記ｖＭが設定値か
ら低い方ヘシフトしてし１まり。
いま、Ｒ８Ｔのローアクティブ期間に前記■ＤＤ電位の
低下によってｖＭが低下すると、ＣＭＯＳインバータ１
０はＲ８Ｔがローレベルであるにも拘らず、誤ってハイ
レベルとして検出するおそれかあ、る。
低下によってｖＭが低下すると、ＣＭＯＳインバータ１
０はＲ８Ｔがローレベルであるにも拘らず、誤ってハイ
レベルとして検出するおそれかあ、る。
しかし、このローアクティブ期間に十分な余裕（たとえ
ばクロックφの２サイクル分の期間）を与えておくこと
によって１、ＣＭｏ５インバータ１゜の入力に一時的に
雑音が重畳しても結果的には正確な検出が可能になる。
ばクロックφの２サイクル分の期間）を与えておくこと
によって１、ＣＭｏ５インバータ１゜の入力に一時的に
雑音が重畳しても結果的には正確な検出が可能になる。
また、ｉのローアクティブ期間に前記ｖａｓｔ位の浮き
によって■つが高くなると、ＣＭＯＳインバータ１０ｔ
ｄ恋汁？ローレベルを正確に検出することが可能になる
。。
によって■つが高くなると、ＣＭＯＳインバータ１０ｔ
ｄ恋汁？ローレベルを正確に検出することが可能になる
。。
しかし、Ｒ８Ｔの非ア、クチイブ期間に■ 電位の浮き
によってｖＭが高くなると、 Ｒ８Ｔがハイレベルであ
るにも拘らず誤ってローレベルとして検出するおそれが
あるので問題となる。
によってｖＭが高くなると、 Ｒ８Ｔがハイレベルであ
るにも拘らず誤ってローレベルとして検出するおそれが
あるので問題となる。
同様に、第１２図に示したハイアクティブ動作の入力ゲ
ートを備えたＬＳＩは、Ｒ８Ｔの非アクティプ期間にｖ
ＤＤ電位の低下によってｖＭが低くなると、Ｒ８Ｔがロ
ーレベルであるにも拘らず、誤ってハイレベルとして検
出するおそれがあるので問題となる。
ートを備えたＬＳＩは、Ｒ８Ｔの非アクティプ期間にｖ
ＤＤ電位の低下によってｖＭが低くなると、Ｒ８Ｔがロ
ーレベルであるにも拘らず、誤ってハイレベルとして検
出するおそれがあるので問題となる。
しかも、上述したｖ、、を位の浮きとかｖＤＤ電位の低
下といった電源電圧の揺れは、ＬＳＩの入出力ピンの増
加、換言すれば入出力バッファの増加に伴ない大きくな
る。
下といった電源電圧の揺れは、ＬＳＩの入出力ピンの増
加、換言すれば入出力バッファの増加に伴ない大きくな
る。
（発明が解決しようとする問題点）
本発明は上記したような電源電圧の揺れによる論理閾値
電圧の変化によって回路の誤動作が生じるという問題点
を解決すべくなされたもので、電源電圧の揺れによる論
理閾値電圧の変化が少なく、回路動作の雑音余裕が大き
い相補性絶縁ゲート型論理回路を提供するものである。
電圧の変化によって回路の誤動作が生じるという問題点
を解決すべくなされたもので、電源電圧の揺れによる論
理閾値電圧の変化が少なく、回路動作の雑音余裕が大き
い相補性絶縁ゲート型論理回路を提供するものである。
［発明の構成］
（問題点を解決するための手段）
本発明のＣＭＯＳ論理回路は、第１．第２の電源端の間
に第１のＭＯＳトランジスタおよびこれとは異なる導電
型であって互いに同じ導電型の第２、第３のＭＯＳトラ
ンジスタを直列に接続し、第１のＭＯＳトランジスタの
ゲートおよび第２゜第３のＭＯＳトランジスタのうちの
一方のトランジスタのゲートに入力信号を共通に与え、
第２゜第３のＭＯＳトランジスタのうちの他方である補
正用トランジスタのゲートに第１の電諒端を接続し、第
１．第２のＭＯＳトランジスタの直列接続点を出力ノー
ドとし、前記第１のＭＯＳトランジスタと前記補正用ト
ランジスタとはチャネル寸法比Ｗ／Ｌ （Ｗはチャネル
幅、Ｌはチャネル長）またはｒ−ト閾値電圧の絶対値が
相異なるように設定してなることを特徴とするものであ
る。
に第１のＭＯＳトランジスタおよびこれとは異なる導電
型であって互いに同じ導電型の第２、第３のＭＯＳトラ
ンジスタを直列に接続し、第１のＭＯＳトランジスタの
ゲートおよび第２゜第３のＭＯＳトランジスタのうちの
一方のトランジスタのゲートに入力信号を共通に与え、
第２゜第３のＭＯＳトランジスタのうちの他方である補
正用トランジスタのゲートに第１の電諒端を接続し、第
１．第２のＭＯＳトランジスタの直列接続点を出力ノー
ドとし、前記第１のＭＯＳトランジスタと前記補正用ト
ランジスタとはチャネル寸法比Ｗ／Ｌ （Ｗはチャネル
幅、Ｌはチャネル長）またはｒ−ト閾値電圧の絶対値が
相異なるように設定してなることを特徴とするものであ
る。
（作用）
電源電圧の揺れによって第１のトランジスタのゲート・
ソース間電圧が変化して出力ノードから第１のトランジ
スタ側における駆動能力が低下しても、同時に補正用ト
ランジスタのゲート入力電位も変化し、出力ノードから
第２．第３のトランジスタ側における駆動能力も低下す
る。このとき、電源電圧の揺れに対するそれぞれの駆動
能力の低下量の差が少なくなるように第１のトランジス
タと補正用トランジスタとのチャネル寸法比またはゲー
ト閾値電圧の絶対値が相異なるように設定しておくこと
によシ、ＣＭＯＳ論理回路の論理閾値電圧の変化分は小
さくなる。これによって、回路動作の雑音余裕が大きく
なシ、電源電圧の揺れに対しても安定な動作が可能にな
る。
ソース間電圧が変化して出力ノードから第１のトランジ
スタ側における駆動能力が低下しても、同時に補正用ト
ランジスタのゲート入力電位も変化し、出力ノードから
第２．第３のトランジスタ側における駆動能力も低下す
る。このとき、電源電圧の揺れに対するそれぞれの駆動
能力の低下量の差が少なくなるように第１のトランジス
タと補正用トランジスタとのチャネル寸法比またはゲー
ト閾値電圧の絶対値が相異なるように設定しておくこと
によシ、ＣＭＯＳ論理回路の論理閾値電圧の変化分は小
さくなる。これによって、回路動作の雑音余裕が大きく
なシ、電源電圧の揺れに対しても安定な動作が可能にな
る。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、１はＬＳＩの入力ゲート、２はハイレ
ベルアクティブのＴＴＬレベルの信号Ｒ８Ｔが外部から
入力するパッドである。上記入力ゲート１において、■
ＤＤ電源端とｖ８ｓ電源端（接地端）との間にＰチャネ
ルＭｏｓトランシフタＰ１、ＮチャネルＭＯＳトランジ
スタＮ２、Ｎ１の順に直列に接続されている。上記トラ
ンジスタＰＩ 、Ｎｌの各ゲートは前記パッド２に接続
されておシ、前記トランジスタＮ２のゲートはｖＤＤ電
源端に接続されており、トランジスタＰＩ、Ｎ２のドレ
イン相互接続点が出力ノード３となっている。
ベルアクティブのＴＴＬレベルの信号Ｒ８Ｔが外部から
入力するパッドである。上記入力ゲート１において、■
ＤＤ電源端とｖ８ｓ電源端（接地端）との間にＰチャネ
ルＭｏｓトランシフタＰ１、ＮチャネルＭＯＳトランジ
スタＮ２、Ｎ１の順に直列に接続されている。上記トラ
ンジスタＰＩ 、Ｎｌの各ゲートは前記パッド２に接続
されておシ、前記トランジスタＮ２のゲートはｖＤＤ電
源端に接続されており、トランジスタＰＩ、Ｎ２のドレ
イン相互接続点が出力ノード３となっている。
上記入力ゲート１は、ハイレベルをアクティブとするＲ
８Ｔ信号が入力するので、前述したように特にＲ８Ｔの
非アクテイブ期間におけるｖＤＤ電位の低下によるｖＭ
の低下を抑える必要があり、とのｖＭの低下を抑えるよ
うに補正するための補正用トランジスタとして前記Ｎチ
ャネルトランジスタＮ２を挿入している。
８Ｔ信号が入力するので、前述したように特にＲ８Ｔの
非アクテイブ期間におけるｖＤＤ電位の低下によるｖＭ
の低下を抑える必要があり、とのｖＭの低下を抑えるよ
うに補正するための補正用トランジスタとして前記Ｎチ
ャネルトランジスタＮ２を挿入している。
次に、上記入力ゲート１におけるｖＤＤ電位低下時のｖ
Ｍ補正動作について説明する。ｖＤＤ電位がたとえば５
．Ｏｖから４．ＯＶに低下した場合、Ｐチャネルトラン
ジスタＰ１のゲート・ソース間電圧の絶対値１ ｖａｓ
ｌが低下してその駆動能力が低下する。このとき、同
時に補正用トランジスタＮ２のタート入力電位ｖＤＤも
低下するので、Ｎチャネルトランジスタ側全体の駆動能
力も低□ 下する。このとき、ｖＤＤ電位の変化分Δ
■ＤＤに９一 対するＰチャネル側トランジスタの駆動能力の低下とＮ
チャネル側トランジスタの駆動能力の低下が同程度なら
ば、論理閾値電圧の変化分Δｖ７は小さくなる。そこで
、これを実現するために前記補正用のＮチャネルトラン
ジスタＮ２のチャネル寸法比Ｗ／Ｌ （またはゲート閾
値電圧ｖＴＨＮ）を前記ＰチャネルトランジスタＰ１の
チャネル寸法比Ｗ／Ｌ （またはゲート閾値電圧ｖＴＨ
Ｐ）とは異なる値に設定している。いま、Ｐチャネルト
ランジスタＰ１のｖＴ□２を一〇、９２Ｖ、Ｎチャネル
トランジスタＮｌ 、Ｎ２それぞれの”ＴＨＮを０．９
２ＶＳＰチヤネルトランジスタＰ１のＷ／Ｌ を５／
１．５ 、ＮチャネルトランジスタＮ１のＷ／Ｌを２０
／１２、補正用のＮチャネルトランみりＮ２、のＷ／ｆ
、を１５／１２ （前記ＰチャネルトランジスタＰ１の
Ｗ／１． より大きい）とし、ｖＤＤｔ位が変化した
ときの３７Ｍをコンピー−クシミーレータｒｓＰＩＣＥ
Ｊ／ｎよって求めてみる。第２図（ｓｌ）は、Ｖ ＝
ＯＶ、 ＶＤＤ＝５．ＯＶにおいてＲ８Ｔ入力をＳ Ｏｖから５．Ｏｖまで変化し、たときの出力ノード３と
ノード（（ＮチャネルトランジスタＮｌ。
Ｍ補正動作について説明する。ｖＤＤ電位がたとえば５
．Ｏｖから４．ＯＶに低下した場合、Ｐチャネルトラン
ジスタＰ１のゲート・ソース間電圧の絶対値１ ｖａｓ
ｌが低下してその駆動能力が低下する。このとき、同
時に補正用トランジスタＮ２のタート入力電位ｖＤＤも
低下するので、Ｎチャネルトランジスタ側全体の駆動能
力も低□ 下する。このとき、ｖＤＤ電位の変化分Δ
■ＤＤに９一 対するＰチャネル側トランジスタの駆動能力の低下とＮ
チャネル側トランジスタの駆動能力の低下が同程度なら
ば、論理閾値電圧の変化分Δｖ７は小さくなる。そこで
、これを実現するために前記補正用のＮチャネルトラン
ジスタＮ２のチャネル寸法比Ｗ／Ｌ （またはゲート閾
値電圧ｖＴＨＮ）を前記ＰチャネルトランジスタＰ１の
チャネル寸法比Ｗ／Ｌ （またはゲート閾値電圧ｖＴＨ
Ｐ）とは異なる値に設定している。いま、Ｐチャネルト
ランジスタＰ１のｖＴ□２を一〇、９２Ｖ、Ｎチャネル
トランジスタＮｌ 、Ｎ２それぞれの”ＴＨＮを０．９
２ＶＳＰチヤネルトランジスタＰ１のＷ／Ｌ を５／
１．５ 、ＮチャネルトランジスタＮ１のＷ／Ｌを２０
／１２、補正用のＮチャネルトランみりＮ２、のＷ／ｆ
、を１５／１２ （前記ＰチャネルトランジスタＰ１の
Ｗ／１． より大きい）とし、ｖＤＤｔ位が変化した
ときの３７Ｍをコンピー−クシミーレータｒｓＰＩＣＥ
Ｊ／ｎよって求めてみる。第２図（ｓｌ）は、Ｖ ＝
ＯＶ、 ＶＤＤ＝５．ＯＶにおいてＲ８Ｔ入力をＳ Ｏｖから５．Ｏｖまで変化し、たときの出力ノード３と
ノード（（ＮチャネルトランジスタＮｌ。
Ｎ２の直列接続点）のレベルの変化を示している。この
入力ｆ−トの入力レベルと出力レベルが等しくなる入力
レベルをｖＭとすると、第２図（ａ）の場合はＶＭ（ｓ
ｖ） ＝ １．５４ Ｖとなる。第２図（ｂ）。
入力ｆ−トの入力レベルと出力レベルが等しくなる入力
レベルをｖＭとすると、第２図（ａ）の場合はＶＭ（ｓ
ｖ） ＝ １．５４ Ｖとなる。第２図（ｂ）。
（ｃ） Ｔ （ｄ）は、それぞれｖ８８＝Ｏｖで一定と
し、ｖＤＤを各対応して４．ＯＶ 、 ３．ＯＶ 、
２．ＯＶとしたときのノード３，４のレベル変化を示し
ておシ、ＶＭ（４ｖ） ＝ １．３３ Ｖ ＳＶＭ（３
ｖ） ＝ １．１６Ｖ、Ｖ、（２ｖ） ＝ ０．９１
Ｖとなる。よって、ｖＤＤが５．ＯＶから２．Ｏｖまで
の変化においてΔＶＭ： ｏ、 ６３Ｖとなっている。
し、ｖＤＤを各対応して４．ＯＶ 、 ３．ＯＶ 、
２．ＯＶとしたときのノード３，４のレベル変化を示し
ておシ、ＶＭ（４ｖ） ＝ １．３３ Ｖ ＳＶＭ（３
ｖ） ＝ １．１６Ｖ、Ｖ、（２ｖ） ＝ ０．９１
Ｖとなる。よって、ｖＤＤが５．ＯＶから２．Ｏｖまで
の変化においてΔＶＭ： ｏ、 ６３Ｖとなっている。
ここで、対比のために、第１２図に示した従来の入力ゲ
ートのΔｖＤＤに対する２７Ｍを上記と同様にｌ’−ｓ
ｐｘｐｇＪシミエレータによって求めてみる。
ートのΔｖＤＤに対する２７Ｍを上記と同様にｌ’−ｓ
ｐｘｐｇＪシミエレータによって求めてみる。
第１２図の入力ゲートにおいて、Ｐチャネルトランジス
タＰ１のｖＴＩＰを−０，９２Ｖ％Ｎチャネルトランジ
スタのｖ、ＨＮを０．９２Ｖ、Ｐチャネルトランジスタ
Ｐ１のＷ／Ｌを６．５／１．５、Ｎチャネルトランジス
タＮ１のＷ／Ｌを１０／１．２とした場合、Ｖｓ８＝Ｏ
Ｖ、 ＶＤＤ＝５．ＯＶのときの出力ノード３のレベル
変化は第１４図（ａ）に示すようになシ、ｖＭ（５ｖ）
＝ １．５４ Ｖとなる。そして、ｖ、、＝ｏｖで一
定とし、ｖＤＤを各対応して４．ＯＶ、３．ＯＶ。
タＰ１のｖＴＩＰを−０，９２Ｖ％Ｎチャネルトランジ
スタのｖ、ＨＮを０．９２Ｖ、Ｐチャネルトランジスタ
Ｐ１のＷ／Ｌを６．５／１．５、Ｎチャネルトランジス
タＮ１のＷ／Ｌを１０／１．２とした場合、Ｖｓ８＝Ｏ
Ｖ、 ＶＤＤ＝５．ＯＶのときの出力ノード３のレベル
変化は第１４図（ａ）に示すようになシ、ｖＭ（５ｖ）
＝ １．５４ Ｖとなる。そして、ｖ、、＝ｏｖで一
定とし、ｖＤＤを各対応して４．ＯＶ、３．ＯＶ。
２、Ｏｖとしたときの出力ノード３のレベル変化は第１
４図（ｂ） 、 （ｃ） 、 （ｄ）に示すようになり
、ＶＭ（４ｖ） ＝ １．２５ Ｖ、ＶＭ（３ｖ） ＝
０．９７ Ｖ。
４図（ｂ） 、 （ｃ） 、 （ｄ）に示すようになり
、ＶＭ（４ｖ） ＝ １．２５ Ｖ、ＶＭ（３ｖ） ＝
０．９７ Ｖ。
ＶＭ（２ｖ） ＝ ０．５９ Ｖとなる。よッテ、ｖＤ
Ｄが５．ＯＶから２．ＯＶまテノ変化において、ΔＶＭ
＝０．９５Ｖとなっている。
Ｄが５．ＯＶから２．ＯＶまテノ変化において、ΔＶＭ
＝０．９５Ｖとなっている。
以上の結果よシ、本実施例の入力ゲートと第１２図に示
した従来の入力ゲートとのｖＭｆ）ｖＤＤ依存性は第３
図に示すようになシ、本実施例の方がΔｖＤｌ）に対す
るΔ■つが小さく、ｖＤＤの揺れに対して、安定した動
作をすることが分る。したがって、 ＬＳＩの入出力ピ
ンの増加に伴ないｖＤＤ電源電圧の振れがますます犬き
くなｐつつあるが、本実施例の入力ゲートによれば安定
した動作が可能であ夛、しかもＣＭＯＳインバータに補
正用トランジスタを挿入するだけの簡易な構成によシ実
現可能である。
した従来の入力ゲートとのｖＭｆ）ｖＤＤ依存性は第３
図に示すようになシ、本実施例の方がΔｖＤｌ）に対す
るΔ■つが小さく、ｖＤＤの揺れに対して、安定した動
作をすることが分る。したがって、 ＬＳＩの入出力ピ
ンの増加に伴ないｖＤＤ電源電圧の振れがますます犬き
くなｐつつあるが、本実施例の入力ゲートによれば安定
した動作が可能であ夛、しかもＣＭＯＳインバータに補
正用トランジスタを挿入するだけの簡易な構成によシ実
現可能である。
なお、補正用トランジスタＮ２とＰチャネルトランジス
タＰ１とのゲート閾値電圧を異ならせる場合には、補正
用トランジスタＮ２のゲート閾値電圧の絶対値をＰチャ
ネルトランジスタＰ１のゲート閾値電圧の絶対値よシも
大きく設定しておけば、上記実施例と同様の効果が得ら
れる。
タＰ１とのゲート閾値電圧を異ならせる場合には、補正
用トランジスタＮ２のゲート閾値電圧の絶対値をＰチャ
ネルトランジスタＰ１のゲート閾値電圧の絶対値よシも
大きく設定しておけば、上記実施例と同様の効果が得ら
れる。
なお、本発明は上記実施例に限らず、第４図乃至第８図
に示すような入力ゲートに適用してもよく、さらにはＬ
ＳＩ内部回路としてたとえば第９図に示すようなＲＳフ
リツプフロツフ回路に適用してもよい。即ち、第４図に
示す入力ゲートは、第１図に示した入力ゲートに比べて
ＰチャネルトランジスタとＮチャネルトランジスタとを
入れ替えるｙ共に２つの電源との接続関係を入れ替えた
ものであり、Ｐ １’ 、 Ｐ ２’はＰチャネルトラ
ンジスタ、Ｎ１′はＮチャネルトランジスタである。こ
こで、補正用のＰチャネルトランジスタＰ！のチャネル
寸法比Ｗ／ＬはＮチャネルトランジスタＮ １’のチャ
ネル寸法比Ｗ／Ｌ号が入力する場合、その非アクテイブ
期間におけるｖ８８電位の浮きによる■、の上昇を抑え
るように補正することが可能である。第５図に示す入力
ゲートは、第１図に示した入力ゲートに比べて補正用の
ＮチャネルトランジスタＮ２とゲート入力用のＮチャネ
ルトランジスタＮノとの位置を入れ替えたものである。
に示すような入力ゲートに適用してもよく、さらにはＬ
ＳＩ内部回路としてたとえば第９図に示すようなＲＳフ
リツプフロツフ回路に適用してもよい。即ち、第４図に
示す入力ゲートは、第１図に示した入力ゲートに比べて
ＰチャネルトランジスタとＮチャネルトランジスタとを
入れ替えるｙ共に２つの電源との接続関係を入れ替えた
ものであり、Ｐ １’ 、 Ｐ ２’はＰチャネルトラ
ンジスタ、Ｎ１′はＮチャネルトランジスタである。こ
こで、補正用のＰチャネルトランジスタＰ！のチャネル
寸法比Ｗ／ＬはＮチャネルトランジスタＮ １’のチャ
ネル寸法比Ｗ／Ｌ号が入力する場合、その非アクテイブ
期間におけるｖ８８電位の浮きによる■、の上昇を抑え
るように補正することが可能である。第５図に示す入力
ゲートは、第１図に示した入力ゲートに比べて補正用の
ＮチャネルトランジスタＮ２とゲート入力用のＮチャネ
ルトランジスタＮノとの位置を入れ替えたものである。
第６図に示す入力ｒ−トおよび第７図に示す入力ゲート
は、それぞれ第１図に示した入力ゲートに比べて、補正
用のＮチャネルトランジスタＮ２の数を増やして互いに
直列接続したものであり、第６図と第７図、とではＮチ
ャネル側トランジスタにおける補正用トランジスタＮ２
の一部の挿入位置が異なる。第８図に示す入力ゲートは
、第１図に示した入力ゲートに比べて、Ｐチャネル側に
も補正用のＰチャネルトランジスタＰ２を挿入したもの
であり、■。電源の揺れだけでなくｖ８Ｂ電源の揺れに
対しても安定なＶＭが得られる。第９図（ａ）に示すＲ
８型フリップフロップ回路は、第９図（ｂ）に示すよう
に２個の２人カッアゲート９１．９２を互いの出力が他
方の一方の入力となるように交差接続したものである。
は、それぞれ第１図に示した入力ゲートに比べて、補正
用のＮチャネルトランジスタＮ２の数を増やして互いに
直列接続したものであり、第６図と第７図、とではＮチ
ャネル側トランジスタにおける補正用トランジスタＮ２
の一部の挿入位置が異なる。第８図に示す入力ゲートは
、第１図に示した入力ゲートに比べて、Ｐチャネル側に
も補正用のＰチャネルトランジスタＰ２を挿入したもの
であり、■。電源の揺れだけでなくｖ８Ｂ電源の揺れに
対しても安定なＶＭが得られる。第９図（ａ）に示すＲ
８型フリップフロップ回路は、第９図（ｂ）に示すよう
に２個の２人カッアゲート９１．９２を互いの出力が他
方の一方の入力となるように交差接続したものである。
一方のノアゲート９１において、９３および９４はセッ
ト（ＳＥＴ）入力用のＰチャネルトランジスタおよびＮ
チャネルトランジスタであり、９５および９６はＱ出力
が入力するＰチャネルトランジスタおよびＮチャネルト
ランジスタであり、９２は補正用のＮチャネルトランジ
スタである。また、他方のノアゲート９２において、９
８および９９はリセット（Ｒ８Ｔ）入力用のＰチャネル
トランジスタおよびＮチャネルトランジスタであり、ｉ
ｏｏおよび１’０１ｔｆｉ益出力が入力するＰチャネル
トランジスタおよびＮチャネルトランジスタであり、１
０２は補正用のＮチャネルトランジスタである。このよ
うに補正用トランジスタを有するＲ８型フリップフロッ
プ回路によれば、前段回路（図示せず）からのＭＯＳレ
ベルのＳＥＴ入力、Ｒ８Ｔ入力に対して安定に動作する
ことが可能になる。
ト（ＳＥＴ）入力用のＰチャネルトランジスタおよびＮ
チャネルトランジスタであり、９５および９６はＱ出力
が入力するＰチャネルトランジスタおよびＮチャネルト
ランジスタであり、９２は補正用のＮチャネルトランジ
スタである。また、他方のノアゲート９２において、９
８および９９はリセット（Ｒ８Ｔ）入力用のＰチャネル
トランジスタおよびＮチャネルトランジスタであり、ｉ
ｏｏおよび１’０１ｔｆｉ益出力が入力するＰチャネル
トランジスタおよびＮチャネルトランジスタであり、１
０２は補正用のＮチャネルトランジスタである。このよ
うに補正用トランジスタを有するＲ８型フリップフロッ
プ回路によれば、前段回路（図示せず）からのＭＯＳレ
ベルのＳＥＴ入力、Ｒ８Ｔ入力に対して安定に動作する
ことが可能になる。
［発明の効果］
上述したように本発明のＣＭＯＳ論理回路によれば、電
源電圧の揺れに対して論理閾値電圧の変化を低く抑える
ための補正用トランジスタを有するので、電源電圧の揺
れに対する回路動作の雑音余裕が大きくなる。したがっ
て、ＬＳＩの入出力ビンの増加に伴ない電源電圧の揺れ
が大きくなシつつあるが、本発明回路を採用すれば安定
な動作を得ることができる。
源電圧の揺れに対して論理閾値電圧の変化を低く抑える
ための補正用トランジスタを有するので、電源電圧の揺
れに対する回路動作の雑音余裕が大きくなる。したがっ
て、ＬＳＩの入出力ビンの増加に伴ない電源電圧の揺れ
が大きくなシつつあるが、本発明回路を採用すれば安定
な動作を得ることができる。
第１図は本発明の一実施例に係る入力ブートを示す回路
図、第２図（ａ）乃至（司は第１図の入力ブートの論理
閾値電圧のｖＤＤ電位依存性についてシミーレージ目ン
を行なった結果を示す特性図、第３図は第１図の入力ｒ
−トと従来例の入力ブートとの特性を対比するために示
す特性図、第４図乃至第８図はそれぞれ第１図の入力ｙ
−トの変形例を示す回路図、第９図（ａ） ＋ （ｂ
）は本発明の他の実施例に係るＲ８型フリップフロップ
回路を示す論理回路図および回路図、第１０図および第
１２図はそれぞれ従来のＬＳＩの入力ブートを示す回路
図、第１１図および第１３図は各対応して第１θ図およ
び第１２図の入力ブートに対する外部入力信号とＬＳＩ
のシステムクロック入力とのタイミング関係を示すタイ
ミング図、第１４図（ａ）乃至（４）は第１２図の入力
ゲートの論理閾値電圧のｖＤＤ電位依存性についてシミ
ーレーションを行なった結果を示す特性図である。 Ｐ Ｉ 、 Ｐ ２ 、 Ｐ １’ 、 Ｐ ２’・・
・Ｐチャネルトランジスタ（ｐ ２． ｐ ｘ’は補正
用）、Ｎｌ 、Ｎ、？ 。 Ｎ １’・・・Ｎチャネルトランジスタ（Ｎ２は補正用
）、１・・・入力ゲート、２・・・入カッ４ツド、３・
・・出力ノード。 出願人代理人 弁理士 鈴 江 武 彦＝１７− 第１図 第４図 ０．０ ５（Ｖ）第 ０・０ ５（Ｖ）０
．０ ５（Ｖ）２図 （ｂ） 第９図 第１０図 第１１図 第１２図 Ｒ５Ｔ ＶＤＤ ＳＳ 笛１２ Ｖ （ａ） ｏ、ｏ ５（ｖ
）（ｃ） 第１４ 馴−ＩＪ ＰＮ （ｂ） ｕ、ｕ ５
（Ｖ）図
図、第２図（ａ）乃至（司は第１図の入力ブートの論理
閾値電圧のｖＤＤ電位依存性についてシミーレージ目ン
を行なった結果を示す特性図、第３図は第１図の入力ｒ
−トと従来例の入力ブートとの特性を対比するために示
す特性図、第４図乃至第８図はそれぞれ第１図の入力ｙ
−トの変形例を示す回路図、第９図（ａ） ＋ （ｂ
）は本発明の他の実施例に係るＲ８型フリップフロップ
回路を示す論理回路図および回路図、第１０図および第
１２図はそれぞれ従来のＬＳＩの入力ブートを示す回路
図、第１１図および第１３図は各対応して第１θ図およ
び第１２図の入力ブートに対する外部入力信号とＬＳＩ
のシステムクロック入力とのタイミング関係を示すタイ
ミング図、第１４図（ａ）乃至（４）は第１２図の入力
ゲートの論理閾値電圧のｖＤＤ電位依存性についてシミ
ーレーションを行なった結果を示す特性図である。 Ｐ Ｉ 、 Ｐ ２ 、 Ｐ １’ 、 Ｐ ２’・・
・Ｐチャネルトランジスタ（ｐ ２． ｐ ｘ’は補正
用）、Ｎｌ 、Ｎ、？ 。 Ｎ １’・・・Ｎチャネルトランジスタ（Ｎ２は補正用
）、１・・・入力ゲート、２・・・入カッ４ツド、３・
・・出力ノード。 出願人代理人 弁理士 鈴 江 武 彦＝１７− 第１図 第４図 ０．０ ５（Ｖ）第 ０・０ ５（Ｖ）０
．０ ５（Ｖ）２図 （ｂ） 第９図 第１０図 第１１図 第１２図 Ｒ５Ｔ ＶＤＤ ＳＳ 笛１２ Ｖ （ａ） ｏ、ｏ ５（ｖ
）（ｃ） 第１４ 馴−ＩＪ ＰＮ （ｂ） ｕ、ｕ ５
（Ｖ）図
Claims (5)
- （１）第１の電源端と第２の電源端との間に少なくとも
第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ
、第３のＭＯＳトランジスタが直列に接続され、第２の
ＭＯＳトランジスタおよび第３のＭＯＳトランジスタは
互いに同じ導電型であって前記第１のＭＯＳトランジス
タとは異なる導電型であり、上記第１のＭＯＳトランジ
スタのゲートおよび前記第２のＭＯＳトランジスタ、第
３のＭＯＳトランジスタのうちの一方のＭＯＳトランジ
スタのゲートに入力信号が共通に与えられ、上記第２の
ＭＯＳトランジスタ、第３のＭＯＳトランジスタのうち
の他方である補正用ＭＯＳトランジスタのゲートは前記
第１の電源端に接続され、前記第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとの直列接続点が出力ノ
ードとなり、前記第１のＭＯＳトランジスタと前記補正
用ＭＯＳトランジスタとはチャネル寸法比Ｗ／Ｌまたは
ゲート閾値電圧の絶対値が相異なるように設定されてな
ることを特徴とする相補性絶縁ゲート型論理回路。 - （２）前記補正用ＭＯＳトランジスタのチャネル寸法比
Ｗ／Ｌは、前記第１のＭＯＳトランジスタのチャネル寸
法比Ｗ／Ｌより大きいことを特徴とする前記特許請求の
範囲第１項記載の相補性絶縁ゲート型論理回路。 - （３）前記補正用ＭＯＳトランジスタのゲート閾値電圧
の絶対値は、前記第１のＭＯＳトランジスタのゲート閾
値電圧の絶対値より大きいことを特徴とする前記特許請
求の範囲第１項記載の相補性絶縁ゲート型論理回路。 - （４）ＬＳＩの入力ゲートに用いられていることを特徴
とする前記特許請求の範囲第１項乃至第３項のいずれか
１項記載の相補性絶縁ゲート型論理回路。 - （５）ＬＳＩの内部回路に用いられていることを特徴と
する前記特許請求の範囲第１項乃至第３項のいずれか１
項記載の相補性絶縁ゲート型論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072999A JPS62230220A (ja) | 1986-03-31 | 1986-03-31 | 相補性絶縁ゲ−ト型論理回路 |
| US07/030,384 US4736123A (en) | 1986-03-31 | 1987-03-26 | MOS logic input circuit having compensation for fluctuations in the supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072999A JPS62230220A (ja) | 1986-03-31 | 1986-03-31 | 相補性絶縁ゲ−ト型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62230220A true JPS62230220A (ja) | 1987-10-08 |
Family
ID=13505621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072999A Pending JPS62230220A (ja) | 1986-03-31 | 1986-03-31 | 相補性絶縁ゲ−ト型論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4736123A (ja) |
| JP (1) | JPS62230220A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043516A (ja) * | 1990-04-19 | 1992-01-08 | Nec Ic Microcomput Syst Ltd | 反転回路 |
| JPH04117030A (ja) * | 1990-08-31 | 1992-04-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0555905A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | Ｃｍｏｓ論理ゲート |
| JPH0575433A (ja) * | 1991-09-17 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 入力バツフア回路 |
| EP0710684A2 (en) | 1994-11-02 | 1996-05-08 | MITSUI TOATSU CHEMICALS, Inc. | Preparation process of polyhydroxycarboxylic acid |
Families Citing this family (18)
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| US4806801A (en) * | 1987-08-27 | 1989-02-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | TTL compatible CMOS input buffer having a predetermined threshold voltage and method of designing same |
| NL8702781A (nl) * | 1987-11-20 | 1989-06-16 | Philips Nv | Geintegreerde logische schakeling met "hot-carrier-stress"-reduktie en instabiliteiten-demping. |
| JPH01161916A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体集積回路 |
| JPH03253114A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体装置 |
| JPH07221628A (ja) * | 1994-02-08 | 1995-08-18 | Toshiba Corp | 入力回路 |
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-
1986
- 1986-03-31 JP JP61072999A patent/JPS62230220A/ja active Pending
-
1987
- 1987-03-26 US US07/030,384 patent/US4736123A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4736123A (en) | 1988-04-05 |
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