JPH0659024B2 - 時定数回路 - Google Patents
時定数回路Info
- Publication number
- JPH0659024B2 JPH0659024B2 JP60291136A JP29113685A JPH0659024B2 JP H0659024 B2 JPH0659024 B2 JP H0659024B2 JP 60291136 A JP60291136 A JP 60291136A JP 29113685 A JP29113685 A JP 29113685A JP H0659024 B2 JPH0659024 B2 JP H0659024B2
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- JP
- Japan
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- inverter
- circuit
- mos transistor
- threshold voltage
- voltage
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
- H03K4/50—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor
- H03K4/501—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor the starting point of the flyback period being determined by the amplitude of the voltage across the capacitor, e.g. by a comparator
- H03K4/502—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor the starting point of the flyback period being determined by the amplitude of the voltage across the capacitor, e.g. by a comparator the capacitor being charged from a constant-current source
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時定回路に関し、特にＭＯＳ技術により構成さ
れ、信号遅延回路や発振器に対して好適な時定回路に関
する。
れ、信号遅延回路や発振器に対して好適な時定回路に関
する。
第７図ａに抵抗と容易によって構成される従来技術によ
る時定数回路を示す。かかる従来の時定数回路において
は、遅延時間が電源電圧変化及びインバータ７０のしき
い値電圧の変化により変動し、安定した信号遅延をうる
ことができないという問題があった。
る時定数回路を示す。かかる従来の時定数回路において
は、遅延時間が電源電圧変化及びインバータ７０のしき
い値電圧の変化により変動し、安定した信号遅延をうる
ことができないという問題があった。
また、第７図ｂに示す様に抵抗と容量による時定数で定
まるクロックを繰り返し出力する回路においても、電源
電圧の変動及びインバータ７１のしきい値電圧の変化に
より繰り返し周波数が変動するという問題があった。
まるクロックを繰り返し出力する回路においても、電源
電圧の変動及びインバータ７１のしきい値電圧の変化に
より繰り返し周波数が変動するという問題があった。
従来技術の他の実施例を第８図に示す。第９図にその動
作説明図を示す。本実施例において、88は集積回路とし
て構成され、端子８１に外付部品として抵抗８２及び容
量８３を接続することによって、一定の繰り返し周波数
でクロックを出力する。端子８１の電圧Ｖ81がインバー
タ８４のしきい値電圧Ｖth84を越えて、その出力がトリ
ガとしてワンショットマルチバイブレータ８５に入力さ
れると、マルチバイブレータ８５の出力は“１”のレベ
ルに反転し、リセット用トランジスタ８７をＯＮさせ
る。これによって、端子８１の電圧は零レベルまで下が
り、ワンショットマルチバイブレータ８５の固有の遅延
時間(T0)の間リセット状態となる。このＴ0後、再び端
子８１の電圧は上昇し、以後、同様の動作を繰り返す。
その繰り返し周期Ｔは、 と表わされる。ここにＴ0は、ワンショットマルチバイ
ブレータ８５の固有の遅延時間を示し、Ｃ、Ｒは、それ
ぞれ外付けの容量及び抵抗の値を示す。またＶth84はイ
ンバータ８４のしきい値電圧、Ｖ00は電源端子８０の電
圧を示す。
作説明図を示す。本実施例において、88は集積回路とし
て構成され、端子８１に外付部品として抵抗８２及び容
量８３を接続することによって、一定の繰り返し周波数
でクロックを出力する。端子８１の電圧Ｖ81がインバー
タ８４のしきい値電圧Ｖth84を越えて、その出力がトリ
ガとしてワンショットマルチバイブレータ８５に入力さ
れると、マルチバイブレータ８５の出力は“１”のレベ
ルに反転し、リセット用トランジスタ８７をＯＮさせ
る。これによって、端子８１の電圧は零レベルまで下が
り、ワンショットマルチバイブレータ８５の固有の遅延
時間(T0)の間リセット状態となる。このＴ0後、再び端
子８１の電圧は上昇し、以後、同様の動作を繰り返す。
その繰り返し周期Ｔは、 と表わされる。ここにＴ0は、ワンショットマルチバイ
ブレータ８５の固有の遅延時間を示し、Ｃ、Ｒは、それ
ぞれ外付けの容量及び抵抗の値を示す。またＶth84はイ
ンバータ８４のしきい値電圧、Ｖ00は電源端子８０の電
圧を示す。
(1)式より明らかなように、本実施例の繰り返し周期Ｔ
は電源電圧及びインバータのしきい値電圧の変動によっ
て変わり、安定性の点で問題があった。
は電源電圧及びインバータのしきい値電圧の変動によっ
て変わり、安定性の点で問題があった。
本発明の目的は、上述のごとく、従来の時定数回路にお
ける遅延時間あるいは繰り返し周期が電源電圧及びしき
い値電圧の変動に従って変化するという欠点を除き、安
定な信号遅延回路や発振器に好適な時定数回路を提供す
ることにある。
ける遅延時間あるいは繰り返し周期が電源電圧及びしき
い値電圧の変動に従って変化するという欠点を除き、安
定な信号遅延回路や発振器に好適な時定数回路を提供す
ることにある。
本発明による時定数回路は、第１の電源に接続された電
流ミラー回路と、一端が電流ミラー回路の一端に接続さ
れた第１のＭＯＳトランジスタと、第１のＭＯＳトラン
ジスタの他端と第２の電源との間に接続された抵抗素子
と、出力端が第１のＭＯＳトランジスタのゲート電極に
接続され、入力端が第１のＭＯＳトランジスタの他端に
接続された第１のインバータと、電流ミラー回路の他端
と第２の電源との間に接続された第１の容量素子と、電
流ミラー回路の他端に入力端が接続された第２のインバ
ータと、第２のインバータの出力信号を入力とし、リセ
ット信号を出力する制御回路と、第１の容量素子に並列
にソースとドレインが接続され、リセット信号がゲート
電極に供給される第２のＭＯＳトランジスタとを備え、
第１のインバータのしきい値電圧と第２のインバータの
しきい値電圧が実質的に等しいことを特徴とする。
流ミラー回路と、一端が電流ミラー回路の一端に接続さ
れた第１のＭＯＳトランジスタと、第１のＭＯＳトラン
ジスタの他端と第２の電源との間に接続された抵抗素子
と、出力端が第１のＭＯＳトランジスタのゲート電極に
接続され、入力端が第１のＭＯＳトランジスタの他端に
接続された第１のインバータと、電流ミラー回路の他端
と第２の電源との間に接続された第１の容量素子と、電
流ミラー回路の他端に入力端が接続された第２のインバ
ータと、第２のインバータの出力信号を入力とし、リセ
ット信号を出力する制御回路と、第１の容量素子に並列
にソースとドレインが接続され、リセット信号がゲート
電極に供給される第２のＭＯＳトランジスタとを備え、
第１のインバータのしきい値電圧と第２のインバータの
しきい値電圧が実質的に等しいことを特徴とする。
次に、図面を参照して本発明を説明する。
第１図に本発明による時定数回路の実施例を示す。第２
図にその動作説明図を示す。図において、トランジスタ
３、インバータ２および抵抗１は定電流源を構成してい
る。すなわち、トランジスタ３はインバータ２によって
帰還バイアスされているため、節点９の電圧はインバー
タ２のしきい値電圧Ｖth2に等しい。したがってトラン
ジスタ３を流れる電流Ｉ0は、 Ｉ0＝Ｖth2／Ｒ (2) となる。ここにＲは抵抗Ｉの値を示す。
図にその動作説明図を示す。図において、トランジスタ
３、インバータ２および抵抗１は定電流源を構成してい
る。すなわち、トランジスタ３はインバータ２によって
帰還バイアスされているため、節点９の電圧はインバー
タ２のしきい値電圧Ｖth2に等しい。したがってトラン
ジスタ３を流れる電流Ｉ0は、 Ｉ0＝Ｖth2／Ｒ (2) となる。ここにＲは抵抗Ｉの値を示す。
定電流Ｉ0は、トランジスタ４および５によって構成さ
れた電流ミラー回路によって反転され、容量７及びトラ
ンジスタ８によって構成された積分回路に供給される。
第２図において、時刻ｔ０に容量７の電荷を零にするた
めのリセット信号Ｖ12が制御回路１３より加えられる
と、出力端子１１の電圧は“１”のレベルに反転する。
時刻t1にリセット信号Ｖ12が“０”レベルに反転すると
容量７は定電流Ｉ0によって充電が開始される。
れた電流ミラー回路によって反転され、容量７及びトラ
ンジスタ８によって構成された積分回路に供給される。
第２図において、時刻ｔ０に容量７の電荷を零にするた
めのリセット信号Ｖ12が制御回路１３より加えられる
と、出力端子１１の電圧は“１”のレベルに反転する。
時刻t1にリセット信号Ｖ12が“０”レベルに反転すると
容量７は定電流Ｉ0によって充電が開始される。
節点10の電圧Ｖ10がレベル検出用インバータ６のしきい
値電圧Ｖth6を越えると、インバータ６の出力は反転
し、入力信号Ｖ12は時間Ｔdだけ遅延したことになる。
ここでインバータ６をインバータ２と同一にして、両イ
ンバータのしきい値電圧を実質的に等しくすることによ
って遅延時間Ｔdは となる。したがって、Ｔdは容量７と抵抗ｌのみで決定
され、電源電圧及びしきい値電圧の影響を受けない。す
なわち、定電流Ｉ0のしきい値電圧依存性と、検出レベ
ルのしきい値電圧依存性が補償効果を有している事にな
る。
値電圧Ｖth6を越えると、インバータ６の出力は反転
し、入力信号Ｖ12は時間Ｔdだけ遅延したことになる。
ここでインバータ６をインバータ２と同一にして、両イ
ンバータのしきい値電圧を実質的に等しくすることによ
って遅延時間Ｔdは となる。したがって、Ｔdは容量７と抵抗ｌのみで決定
され、電源電圧及びしきい値電圧の影響を受けない。す
なわち、定電流Ｉ0のしきい値電圧依存性と、検出レベ
ルのしきい値電圧依存性が補償効果を有している事にな
る。
このように、第９図に示す従来例の時定数回路の出力周
期が(1)式に示されるごとく、電源電圧及びしきい値電
圧に従って変化することに対して、本発明による時定数
回路では、ＣとＲの定数のみで決定される。
期が(1)式に示されるごとく、電源電圧及びしきい値電
圧に従って変化することに対して、本発明による時定数
回路では、ＣとＲの定数のみで決定される。
第３図に本発明の他の実施例を示す。またその動作説明
図を第４図に示す。図において、制御回路１３はレベル
検出用インバータ６の出力反転を受けてリセット信号を
トランジスタ８のゲート電極に供給する。リセット信号
Ｖ12をインバータ６の出力信号１１より遅らせることに
より第４図に示すように繰り返し信号を得ることが可能
となる。
図を第４図に示す。図において、制御回路１３はレベル
検出用インバータ６の出力反転を受けてリセット信号を
トランジスタ８のゲート電極に供給する。リセット信号
Ｖ12をインバータ６の出力信号１１より遅らせることに
より第４図に示すように繰り返し信号を得ることが可能
となる。
第３図において、レベル検出用インバータ６の出力信号
に対する遅れはインバータ15，16および容量17，18によ
ってつくられている。
に対する遅れはインバータ15，16および容量17，18によ
ってつくられている。
本発明の一定時定数を繰り返し出力する時定数回路の他
の実施例を第５図に示す。また動作説明図を第６図に示
す。図において、制御回路１３は第１図の実施例におけ
る積分容量７、レベル検出用インバータ６および前記容
量７のリセット用トランジスタ８によりなる構成を２段
縦続接続したもので、各段のレベル検出用インバータの
反転信号を次段のリセット用トランジスタのゲート電極
へ接続し、順次リセットと積分の動作を繰り返すごとく
構成されている。第６図において、時刻t0において、３
段のレベル検出用インバータ23が“０”レベルへ反転す
ることによりリセット状態から積分を開始する。一方、
２段目の容量２６は節点１０の電圧Ｖ10がインバータ６
のしきい値を越える時刻t1まで積分状態を継続する。時
刻t1で容量２６がリセットされると、２段目の出力信号
V29は“０”レベルへ反転するため、３段目の容量２８
の積分が開始される。この積分は、節点３１の電圧Ｖ31
がインバータ２３のしきい値電圧を越えるまで続けられ
る。時刻ｔ2にインバータ23が“０”に反転すると、３
段目の出力信号Ｖ12は“１”に反転し、１段目のリセッ
ト用トランジスタ８をＯＮさせる。これによって容量７
はリセットされ、節点１０の電圧は零に下がる。したが
って１段目の出力電圧Ｖ11は“０”レベルになり、２段
目のリセット用トランジスタ２５をOFFさせるため２段
目の積分が開始される。節点３０がインバータ２１のし
きい値電圧を越えると、２段目の出力電圧V29は“１”
のレベルに反転し、これによって３段目はリセット状態
となる。そして、出力電圧Ｖ12は“０”レベルになり、
これによって１段目のリセット状態が解除され、２サイ
クル目の積分を開始する。このように制御回路１３に積
分容量７とリセット用トランジスタ８およびレベル検出
用インバータ６の構成と同一構成を２段分追加し、各段
の出力を次段のリセット信号とし、３段目の出力を１段
目のリセット信号としてもどすことにより繰り返し動作
が可能となる。本実施例における繰り返し周期Ｔは第６
図より、 Ｔ＝Ｔ01＋Ｔ12＋Ｔ23 ＝３・RC (4) となる。したがって、本実施例においても、その繰り返
し周期は抵抗ｌと同一容量７，26および２８の容量値の
みで決まり、電源電圧の変動およびしきい値電圧の変化
に対して安定な繰り返し周期を得ることが可能となる。
の実施例を第５図に示す。また動作説明図を第６図に示
す。図において、制御回路１３は第１図の実施例におけ
る積分容量７、レベル検出用インバータ６および前記容
量７のリセット用トランジスタ８によりなる構成を２段
縦続接続したもので、各段のレベル検出用インバータの
反転信号を次段のリセット用トランジスタのゲート電極
へ接続し、順次リセットと積分の動作を繰り返すごとく
構成されている。第６図において、時刻t0において、３
段のレベル検出用インバータ23が“０”レベルへ反転す
ることによりリセット状態から積分を開始する。一方、
２段目の容量２６は節点１０の電圧Ｖ10がインバータ６
のしきい値を越える時刻t1まで積分状態を継続する。時
刻t1で容量２６がリセットされると、２段目の出力信号
V29は“０”レベルへ反転するため、３段目の容量２８
の積分が開始される。この積分は、節点３１の電圧Ｖ31
がインバータ２３のしきい値電圧を越えるまで続けられ
る。時刻ｔ2にインバータ23が“０”に反転すると、３
段目の出力信号Ｖ12は“１”に反転し、１段目のリセッ
ト用トランジスタ８をＯＮさせる。これによって容量７
はリセットされ、節点１０の電圧は零に下がる。したが
って１段目の出力電圧Ｖ11は“０”レベルになり、２段
目のリセット用トランジスタ２５をOFFさせるため２段
目の積分が開始される。節点３０がインバータ２１のし
きい値電圧を越えると、２段目の出力電圧V29は“１”
のレベルに反転し、これによって３段目はリセット状態
となる。そして、出力電圧Ｖ12は“０”レベルになり、
これによって１段目のリセット状態が解除され、２サイ
クル目の積分を開始する。このように制御回路１３に積
分容量７とリセット用トランジスタ８およびレベル検出
用インバータ６の構成と同一構成を２段分追加し、各段
の出力を次段のリセット信号とし、３段目の出力を１段
目のリセット信号としてもどすことにより繰り返し動作
が可能となる。本実施例における繰り返し周期Ｔは第６
図より、 Ｔ＝Ｔ01＋Ｔ12＋Ｔ23 ＝３・RC (4) となる。したがって、本実施例においても、その繰り返
し周期は抵抗ｌと同一容量７，26および２８の容量値の
みで決まり、電源電圧の変動およびしきい値電圧の変化
に対して安定な繰り返し周期を得ることが可能となる。
以上、実施例に従って述べたように、本発明によれば、
定電流をインバータのしきい値電圧と抵抗のみで決定
し、この電流を容量で積分し、その電圧変化を検出する
インバータを、定電流源で使用するインバータと実質的
に同一とし、さらに、前記容量の電荷を零とするための
リセット用ＭＯＳトランジスタを前記容量に並列に接続
し、レベル検出用インバータの出力反転を受けてリセッ
ト用ＭＯＳトランジスタを駆動するリセット信号を発生
する制御回路を設けることにより、電源電圧やしきい値
電圧の変動に対して、安定性に優れたモノリシック化に
好適な時定数回路が達成される。
定電流をインバータのしきい値電圧と抵抗のみで決定
し、この電流を容量で積分し、その電圧変化を検出する
インバータを、定電流源で使用するインバータと実質的
に同一とし、さらに、前記容量の電荷を零とするための
リセット用ＭＯＳトランジスタを前記容量に並列に接続
し、レベル検出用インバータの出力反転を受けてリセッ
ト用ＭＯＳトランジスタを駆動するリセット信号を発生
する制御回路を設けることにより、電源電圧やしきい値
電圧の変動に対して、安定性に優れたモノリシック化に
好適な時定数回路が達成される。
第１図は本発明の実施例を示す回路図、第２図はその動
作説明図、第３図は本発明による他の実施例を示す回路
図、第４図はその動作説明図、第５図は本発明による更
に他の実施例を示す回路図、第６図はその動作説明図。
第７図(a)は従来の時定数回路の実施例を示す回路図、
第７図(b)は従来の他の実施例を示す回路図、第８図は
従来の時定数回路の更に他の実施例を示す回路図、第９
図はその動作説明図を示す。 図で、１……抵抗、２……インバータ、3,4,5,……トラ
ンジスタ、６……インバータ、7,8……容量。
作説明図、第３図は本発明による他の実施例を示す回路
図、第４図はその動作説明図、第５図は本発明による更
に他の実施例を示す回路図、第６図はその動作説明図。
第７図(a)は従来の時定数回路の実施例を示す回路図、
第７図(b)は従来の他の実施例を示す回路図、第８図は
従来の時定数回路の更に他の実施例を示す回路図、第９
図はその動作説明図を示す。 図で、１……抵抗、２……インバータ、3,4,5,……トラ
ンジスタ、６……インバータ、7,8……容量。
Claims (1)
- 【請求項１】第１の電源に接続された電流ミラー回路
と、一端が前記電流ミラー回路の一端に接続された第１
のＭＯＳトランジスタと、該第１のＭＯＳトランジスタ
の他端と第２の電源との間に接続された抵抗素子と、出
力端が前記第１のＭＯＳトランジスタのゲート電極に接
続され、入力端が前記第１のＭＯＳトランジスタの前記
他端に接続された第１のインバータと、前記電流ミラー
回路の他端と前記第２の電源との間に接続された第１の
容量素子と、前記電流ミラー回路の前記他端に入力端が
接続された第２のインバータと、該第２のインバータの
出力信号を入力とし、リセット信号を出力する制御回路
と、前記第１の容量素子に並列にソースとドレインが接
続され、前記リセット信号がゲート電極に供給される第
２のＭＯＳトランジスタとを備え、前記第１のインバー
タのしきい値電圧と前記第２のインバータのしきい値電
圧が実質的に等しいことを特徴とする時定数回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291136A JPH0659024B2 (ja) | 1985-12-23 | 1985-12-23 | 時定数回路 |
| US06/945,920 US4785262A (en) | 1985-12-23 | 1986-12-23 | Pulse generator producing pulses having a width free from a power voltage and a threshold voltage of an inverter used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291136A JPH0659024B2 (ja) | 1985-12-23 | 1985-12-23 | 時定数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62149215A JPS62149215A (ja) | 1987-07-03 |
| JPH0659024B2 true JPH0659024B2 (ja) | 1994-08-03 |
Family
ID=17764914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60291136A Expired - Lifetime JPH0659024B2 (ja) | 1985-12-23 | 1985-12-23 | 時定数回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4785262A (ja) |
| JP (1) | JPH0659024B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432517A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Time constant circuit |
| US4910471A (en) * | 1989-02-15 | 1990-03-20 | Ict International Cmos Technology, Inc. | CMOS ring oscillator having frequency independent of supply voltage |
| NL8902562A (nl) * | 1989-10-16 | 1991-05-16 | Stichting Tech Wetenschapp | Gekoppelde-oscillatorschakeling. |
| JPH03253114A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体装置 |
| JP2763393B2 (ja) * | 1990-09-26 | 1998-06-11 | 富士通株式会社 | 定電流回路および発振回路 |
| US5218237A (en) * | 1992-01-02 | 1993-06-08 | Etron Technology Inc. | Circuit forming output pulse a selected delay after initiating pulse |
| JPH0767325A (ja) * | 1993-08-20 | 1995-03-10 | Fujitsu Ltd | Ｄｃ−ｄｃコンバータ |
| US5537067A (en) * | 1994-03-11 | 1996-07-16 | Texas Instruments Incorporated | Signal driver circuit operable to control signal rise and fall times |
| EP0808021B1 (en) * | 1996-05-15 | 2000-07-26 | STMicroelectronics S.r.l. | Clock generator having three periods, selectable using a binary synchronization signal |
| US5952858A (en) * | 1997-01-23 | 1999-09-14 | Stmicroelectronics, Inc. | Junction capacitor compensation for wave shaping |
| US5870345A (en) * | 1997-09-04 | 1999-02-09 | Siemens Aktiengesellschaft | Temperature independent oscillator |
| FR2789532B1 (fr) * | 1999-02-04 | 2001-04-20 | St Microelectronics Sa | Generateur de rampe de tension et generateur de rampe de courant comprenant un tel generateur |
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