KR930009150B1 - 반도체 회로장치 - Google Patents
반도체 회로장치 Download PDFInfo
- Publication number
- KR930009150B1 KR930009150B1 KR1019910003268A KR910003268A KR930009150B1 KR 930009150 B1 KR930009150 B1 KR 930009150B1 KR 1019910003268 A KR1019910003268 A KR 1019910003268A KR 910003268 A KR910003268 A KR 910003268A KR 930009150 B1 KR930009150 B1 KR 930009150B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- circuit
- inv
- mos transistor
- channel mos
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000004913 activation Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000003213 activating effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
내용 없음.
Description
제 1 도는 본 발명에 따른 제 1 실시예의 반도체 회로 장치의 회로도.
제 2 도 및 3 도는 제 1 도에 도시된 제 1 실시예 장치의 성능을 도시한 타이밍 챠트.
제 4 도는 본 발명에 따른 제 2 실시예의 반도체 회로 장치의 회로도.
제 5a, b 도는 종래 기술의 회로를 도시한 도면.
제 6 도는 제 5a, b 도에 도시된 종래 기술 회로의 성능을 도시한 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
INV : 제 1 단 논리 회로 TVCC : 임계치 보정 회로
본 발명은 반도체 회로 장치에 관한 것으로서, 상기 반도체 회로 장치는 외부 입력 신호를 수신하기 위한 제 1 단 논리 회로와, 제 1 단 논리 회로로부터의 출력을 후속단으로 보내기 위한 다수의 인버터를 구비하며, 인가되는 활성 신호가 활성화될 때에만 활성(액티브)상태로 되는 것이다.
제 5 도는 본 발명과 관련된 종류의 종래 기술의 반도체 회로 장치를 회로도 형태로 도시한 것이며, 제 6 도는 제 5 도에 도시된 종래 기술 장치의 성능을 파형으로 도시한 것이다.
도시된 종래 기술의 반도체 회로 장치에서 제 1 단 논리 회로는 입력단 인버터 회로 INV1로 구성된다. 입력단 인버터 회로 INV1는 P-채널 MOS 트랜지스터 QP(이하, "트랜지스터 QP"로 인용됨)와, N-채널 MOS 트랜지스터 QN(이하, "트랜지스터 QN"으로 인용됨)를 구비한다. 상기한 제 1 단 인버터 회로 INV1는 외부 단자 TM에 인가된 신호
IN를 그 입력에서 수신하며, 출력 신호를 노드 V1로 출력시킨다. 인버터 INV2,INV3는 버퍼 회로로써 동작하며, 노드 V1에서의 신호를 노드 V2,V3로 순서적으로 출력시킨다. 회로에서 인버터 INV1의 입력 임계레벨(threshold level)은 인버터 INV1자체를 구성하는 트랜지스터 QP,QN의 콘덕턴스 율에 의해 결정되지만, 제 6 도에 도시된 바와같이, 반도체 칩에서 전원 전위 Vcc 및 접지 전위 GND의 변동이 발생하면 임계 레벨은 파동(fluctuate)한다.
전술한 종래 기술의 반도체 회로 장치에서, 제 1 단 논리 회로에 외부적으로 입력되는 입력 신호는, 반도체 칩내에서의 전원 전위 Vcc 및 접지 전위 GND의 변동에 의한 영향을 받지 않지만, 제 1 단 논리 회로의 입력 임계치는 상기한 변동에 영향을 받으며 파동된다. 그러므로, 제 6 도에 화살표로 도시된 시점에서, 반도체 칩내의 전원 전위 Vcc 및 접지 전위 GND의 변동에 의해 제 1 단 논리 회로에서의 입력 레벨 판정 동작에 있어 에러가 발생된다는 결점이 있다.
따라서, 본 발명의 목적은 종래의 반도체 회로 장치에 존재하는 문제점을 극복하고 개선된 회로 장치를 제공하려는 것이다.
본 발명의 다른 목적은 전원 전위 Vcc 및 접지 전위 GND에서 변동이 있을 때에도 제 1 단 논리 회로에서의 입력 레벨 판정 동작에 있어 에러가 발생하지 않는 반도체 회로 장치를 제공하려는 것이다.
본 발명의 한 양태에 따르면, 외부 입력 신호를 수신하기 위한 제 1 단 논리회로와, 제 1 단 논리 회로로 부터의 출력 신호를 후속단으로 보내기 위한 다수의 인버터를 구비하며, 활성 신호가 활성화될 때 활성 상태로 되는 반도체 회로 장치가 제공되는데, 상기 장치는, 제 1 단 논리 회로의 입력 임계 레벨을 보정하기 위한 인버터 회로를 구비하며, 여기서 인버터 회로는 다수의 인버터 중에서 기수의 인버터중 하나의 출력신호를 수신하며 ; 활성 신호가 활성 상태로 있는 기간 동안에만 인버터 회로의 출력 단자를 제 1 단 논리 회로의 출력 단자에 연결시키기 위한 스위칭 회로를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 제 1 단 논리 회로의 입력 임계 레벨은 전원 전위 Vcc 및 접지 전위 GND에서의 변동에 영향을 미치는 회로 동작을 활성화하기 위한 활성 신호와 동기화되어 있는 임계 레벨 보정 회로에 의해 보정된다.
본 발명에 의한 유익한 효과는, 활성 신호와 동기적으로 동작하는 임계치 보정 회로를 구비함으로서, 칩내에서 전원 전위 Vcc 및 접지 전위 GND가 변동하는 경우에 제 1 단 논리 회로의 입력 임계 레벨이 외부 입력 신호에 레벨에 따라 보정되므로, 제 1 단 회로의 적절한 동작이 보장된다는 것이다.
본 발명의 여러 가지 목적, 특성, 장점등은 첨부 도면을 참고로 설명된 본 발명의 양호한 실시예에 대한 하기의 설명으로부터 명백해질 것이다.
하기의 설명에 있어서, 유사한 참조 기호 또는 번호는 도면 전반에 걸쳐서 동일한 또는 유사한 성분을 인용하는 것이다.
이제, 본 발명의 제 1 실시예를 도면을 참고하여 설명하겠다.
제 1 도는 본 발명에 따른 제 1 실시예의 반도체 회로 장치를 도시한 회로도이며, 제 2 도 3도는 제 1 도에 도시된 회로 장치의 성능을 도시한 타이밍 챠트이다.
제 1 실시예의 반도체 회로 장치는 제 5 도의 종래의 장치에 더 부가하여, P-채널 MOS 트랜지스터 Q1와 N-채널 MOS 트랜지스터 Q4로 형성되는 인버터 회로와, 인버터 회로의 출력 단자측에 배치된 P-채널 MOS 트랜지스터 Q2와 N-채널 MOS 트랜지스터 Q3로 형성되는 스위칭 회로를 구비하는 임계치 보정 회로 TVCC를 포함하도록 구성된다.
트랜지스터 Q3의 게이트에는 활성 신호인 데이터 출력 버퍼용 구동 신호(이하, "구동 신호 OE"로 인용됨)가 인가되고, 트랜지스터 Q2의 게이트에는 구동 신호 OE와 논리 레벨이 반대인 구동신호
가 인가된다.
다음에는, 제 1 도에 도시된 제 1 실시예의 반도체회로 장치의 동작을 제 2 도 및 3도를 참고하여 설명하겠다.
먼저, 제 2 도를 참고하여, 외부 입력 신호
IN가 로우 레벨(이하, "L-레벨"로 인용됨)인 경우를 설명하겠다.
(ⅰ) 시간주기[A](여기서는 Vcc 및 GND 전위에 변동이 없음).
구동신호 OE는 L-레벨에 있고, 구동 신호
는 하이레벨(이하, "H-레벨"로 인용됨)에 있으므로, 데이터-출력 버퍼는 비-활성 상태에 있는다. 그러므로, 이러한 상태하에서는, 반도체 칩내의 전원 전위 Vcc 및 접지 전위 GND에 변동이 없다. 또한, 외부 입력 신호
IN는 L-레벨의 입력이므로, 노드 V2는 L-레벨에 있다. 그러므로, 노드 V2로부터의 신호가 트랜지스터의 게이트에 입력되는 트랜지스터 Q1은 턴온되고 트랜지스터 Q4는 컷오프된다. 또한, 구동 신호
및 OE가 각각 트랜지스터의 게이트에 입력되는 트랜지스터 Q2및 Q3는 컷오프된다. 말하자면, 임계치 보정회로는 비-활성 상태로 있다.
(ⅱ) 시간주기[B](여기서는 Vcc 및 GND 전위에 변동이 있음)
구동신호 OE가 H-레벨로 턴되고 구동 신호
가 L-레벨로 턴되며, 데이터-출력 버퍼는 활성화되고 전원 전위 Vcc 및 접지 전위 GND는 제 2 도에 도시된 것처럼 크게 변동한다. 여기서, 구동 신호
및 OE가 각각 트랜지스터의 게이트에 입력되는 트랜지스터 Q2및 Q3는 모두 턴온되고 임계치 보정 회로 TVCC가 활성화된다. 그런데, 외부 입력 신호
IN가 항목(i)에서 설명된 것처럼 L-레벨 입력으로 있을 때 트랜지스터 Q4는 오프(OFF) 상태로 있기 때문에, 제 1 단 논리 회로 INV1은 증가된 콘덕턴스를 가진 P-채널 MOS 트랜지스터와 등가이어서, 인버터 INV1의 입력 임계 레벨은 상승 또는 증가 방향으로 보정된다.
(ⅲ) 시간주기[C](여기서는 Vcc 및 GND 전위에 변동이 없음)
구동 신호 OE가 L-레벨로 턴되고, 구동 신호
는 H-레벨로 턴될 때, 데이터-출력 버퍼는 비활성 상태로 턴되어, 반도체 칩내의 전원 전위 Vcc 및 접지 전위 GND에서의 변동은 멈추어진다. 결론적으로, 구동 신호
및 OE가 트랜지스터의 게이트에 입력되는 트랜지스터 Q2및 Q3는 모두 컷오프되고 임계치 보정회로는 비활성 상태로 되돌아가서, 시간주기(A)에서와 동일한 회로 동작이 발생한다.
다음에는, 외부 입력 신호
IN가 H-레벨인 경우를 제 3 도를 참고로하여 설명하겠다.
(ⅰ) 시간주기[A](Vcc 및 GND 전위에 변동 없음)
외부 입력 신호
IN가 Hd-레벨의 입력이므로, 노드 V2는 H-레벨로 턴된다. 따라서, 노드 V2로부터의 신호가 게이트에 입력되는 트랜지스터 Q1은 컷오프되고 트랜지스터 Q4는 턴온된다. 그밖의 경우 회로 동작은 전술한 시간 주기 [A]에서 설명한 것과 동일하다.
(ⅱ) 시간주기[B](Vcc 및 GND 전위에 변동이 있음)
구동 신호 OE가 H-레벨로 턴되고, 구동 신호
는 L-레벨로 턴되면, 데이터-출력 버퍼가 활성화되며 임계치 보정회로 TVCC도 활성화된다. 그런데, 시간주기[A]에서 설명한 바와같이 외부 입력 신호
IN가 H-레벨일 때 트랜지스터 Q1는 컷오프 상태에 있으므로, 제 1 단 논리 회로 INV1은 증가된 콘덕턴스를 가진 N-채널 MOS 트랜지스터 QN와 등가로 되어서, 인버터 INV1의 입력 임계치는 값이 낮아지는 또는 감소하는 방향으로 보정된다.
(ⅲ) 시간주기[C](Vcc 및 GND 전위에 변동없음)
여기서의 회로 동작은 제 2 도에 시간 주기[C]에서와 동일하다.
제 1 도는 두 개의 P-채널 트랜지스터 Q1,Q2를 쌓여올려진 관계(stacked relationship)로 구비하며 두 개의 N-채널 트랜지스터 Q3,Q4를 쌓여올려진 관계로 구비하는 임계치 보정 회로를 도시한다. 그러나, 이러한 배치 구성은 한가지 실시예에 불과한 것이며, 제 1 단 논리 회로의 입력 임계 레벨에 대한 원하는 보정 양에 따라서 보정 회로를 구성하는 트랜지스터의 개수 및 콘덕턴스를 변경시키는 것이 가능함은 물론이다. 또한, 제 1 도에서는 제 1 단 논리 회로가 인버터인 실시예를 도시하였지만, 제 1 단 논리 회로는 원하는 목적에 따라 NOR, NAND 또는 다른 합성 게이트일 수도 있다.
제 4 도는 본 발명에 따른 제 2 실시예의 회로도를 도시한다. 장치에는 제 1 단 논리 회로인 인버터 INV1와 버퍼회로로써 동작하는 인버터 INV2, INV3가 포함된다. 제 1 단 회로를 위한 임계치 보정 회로는 쌓여올려진 관계로 있는 두 개의 P-채널 트랜지스터 Q1,Q2와, 쌓여올려진 관계로 있는 두 개의 N-채널 트랜지스터 Q3,Q4를 구비한다. 인버터 INV1는 외부 신호
IN를 수신한다. P-채널 MOS 트랜지스터 Q2및 N-채널 MOS 트랜지스터 Q3의 게이트에는 감지 증폭기 구동 신호 SE1 및
가 각각 입력된다. 감지 증폭기 구동 신호
는 반도체 메모리에서 감지증폭기 구동 신호 SE1와는 반대의 위상을 갖는 신호이다. 반도체 메모리에서, 반도체 칩내의 전원 전위 Vcc 및 접지 전위 GND는 감지 증폭기가 구동될 때 파동한다.
제 4 도에 도시된 제 2 실시예의 동작에 관한 설명은, 제 1 실시예에서의 구동 신호 OE,
가 감지 증폭기 구동 신호 SE1,
으로 대체된다는 것만이 다른점이기 때문에 여기서는 생략되겠다.
비록 본 발명은 그 양호한 실시예에 의해 설명되었지만, 사용된 용어는 설명을 위한 것이지 제한을 하기 위한 것이 아니며, 첨부된 청구범위의 범위내에서의 변경은 더 넓은면에서 본 발명의 진정한 범위 및 정신에서 벗어나지 않고도 가능하다는 것을 이해해야겠다.
Claims (4)
- 외부 입력 신호를 수신하기 위한 제 1 단 논리 회로(INV1)와, 상기 제 1 단 논리 회로(INV1)로부터의 출력 신호를 후속단으로 보내기 위한 다수의 인버터(INV2,INV3,…)를 구비하며, 활성 신호(OE ; SE1)가 활성화될 때 활성 상태로 되는 반도체 회로 장치에 있어서, 상기 장치는 상기 제 1 단 논리 회로의 입력 임계 레벨을 보정하기 위한 인버터 회로(Q1,Q4)를 구비하며, 상기 인버터 회로는 상기 다수의 인버터(INV2, INV3,…)중에서 기수의 인버터중 하나의 출력 신호를 수신하며 ; 상기 활성 신호(OE ; SE1)가 활성 상태로 있는 기간 동안에만 상기 제 1 단 논리 회로(INV1)의 출력 단자를 인버터 회로(Q1,Q4)의 출력단자와 연결시키는 스위칭 회로(Q2,Q3)를 구비하는 것을 특징으로 하는 반도체 회로 장치.
- 제 1 항에 있어서, 상기 제 1 단 논리 회로의 임계 레벨을 보정하기 위한 상기 인버터 회로는 P-채널 MOS 트랜지스터(Q1)와 N-채널 MOS 트랜지스터(Q4)를 구비하고, 상기 스위칭 회로는 P-채널 MOS 트랜지스터(Q2)와 N-채널 MOS 트랜지스터(Q3)를 구비하며, 상기 인버터 회로와 상기 스위칭 회로는 임계치 보정 회로(TVCC)를 형성하는 반도체 회로 장치.
- 제 2 항에 있어서, 상기 N-채널 MOS 트랜지스터(Q3)의 게이트에는 데이터-출력 버퍼 구동 신호(OE)가 활성 신호로써 인가되며, 상기 P-채널 MOS 트랜지스터(Q2)의 게이트에는 상기 활성 신호(OE)와 논리 레벨이 반대인 데이터-출력 버퍼 구동 신호()가 활성 신호로써 인가되는 반도체 회로 장치.
- 제 2 항에 있어서, 상기 N-채널 MOS 트랜지스터(Q3)의 게이트에는 감지 증폭기 구동신호(SE1)가 활성 신호로써 인가되며, 상기 P-채널 MOS 트랜지스터(Q2)의 게이트에는 상기 활성 신호(SE1)와 위상이 반대인 감지 증폭기 구동 신호()가 활성 신호로써 인가되는 반도체 회로 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50894 | 1990-03-02 | ||
| JP2050894A JPH03253114A (ja) | 1990-03-02 | 1990-03-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910017758A KR910017758A (ko) | 1991-11-05 |
| KR930009150B1 true KR930009150B1 (ko) | 1993-09-23 |
Family
ID=12871445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910003268A KR930009150B1 (ko) | 1990-03-02 | 1991-02-28 | 반도체 회로장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5157287A (ko) |
| EP (1) | EP0444683B1 (ko) |
| JP (1) | JPH03253114A (ko) |
| KR (1) | KR930009150B1 (ko) |
| DE (1) | DE69121433T2 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554650A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体集積回路 |
| DE69217209T2 (de) * | 1992-06-26 | 1997-05-15 | Sgs Thomson Microelectronics | Einschalt-Rücksetzschaltung mit niedrigem Ruhestromverbrauch |
| US5406144A (en) * | 1993-09-07 | 1995-04-11 | Texas Instruments Incorporated | Power reduction in a temperature compensating transistor circuit |
| JPH07221628A (ja) * | 1994-02-08 | 1995-08-18 | Toshiba Corp | 入力回路 |
| US5991887A (en) * | 1996-02-28 | 1999-11-23 | Dallas Semiconductor Corporation | Low power wake up circuitry, with internal power down of the wake up circuitry itself |
| JP3859766B2 (ja) * | 1996-05-24 | 2006-12-20 | 株式会社ルネサステクノロジ | 半導体記憶装置の入力回路 |
| JP3540243B2 (ja) * | 2000-04-24 | 2004-07-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710533A (en) * | 1980-06-23 | 1982-01-20 | Nec Corp | Logical circuit |
| JPS615621A (ja) * | 1984-06-20 | 1986-01-11 | Nec Corp | 入力回路 |
| JPH0659024B2 (ja) * | 1985-12-23 | 1994-08-03 | 日本電気株式会社 | 時定数回路 |
| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| JPH0821851B2 (ja) * | 1986-07-18 | 1996-03-04 | 日本電気株式会社 | インバータ回路 |
| JP2741022B2 (ja) * | 1987-04-01 | 1998-04-15 | 三菱電機株式会社 | パワーオンリセツトパルス発生回路 |
| JPH01286619A (ja) * | 1988-05-13 | 1989-11-17 | Nec Corp | 入力回路 |
-
1990
- 1990-03-02 JP JP2050894A patent/JPH03253114A/ja active Pending
-
1991
- 1991-02-28 KR KR1019910003268A patent/KR930009150B1/ko not_active IP Right Cessation
- 1991-02-28 DE DE69121433T patent/DE69121433T2/de not_active Expired - Fee Related
- 1991-02-28 US US07/662,186 patent/US5157287A/en not_active Expired - Fee Related
- 1991-02-28 EP EP91103044A patent/EP0444683B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03253114A (ja) | 1991-11-12 |
| DE69121433T2 (de) | 1997-03-27 |
| EP0444683B1 (en) | 1996-08-21 |
| US5157287A (en) | 1992-10-20 |
| KR910017758A (ko) | 1991-11-05 |
| EP0444683A3 (en) | 1991-12-04 |
| DE69121433D1 (de) | 1996-09-26 |
| EP0444683A2 (en) | 1991-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0137699B2 (ko) | ||
| KR960011964B1 (ko) | 출력버퍼장치 | |
| KR930008859A (ko) | 직류 전류를 제거한 데이타 출력 버퍼 | |
| US6445226B2 (en) | Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus | |
| EP0639000B1 (en) | Flip-flop type amplifier circuit | |
| US5414379A (en) | Output buffer circuit for integrated circuit | |
| KR930009150B1 (ko) | 반도체 회로장치 | |
| US4296339A (en) | Logic circuit comprising circuits for producing a faster and a slower inverted signal | |
| JPH08153798A (ja) | ボンディング・オプション回路 | |
| US4963774A (en) | Intermediate potential setting circuit | |
| JPS62173692A (ja) | 半導体集積回路 | |
| EP0342592B1 (en) | Chip enable input circuit in semiconductor memory device | |
| KR19980058197A (ko) | 제어신호를 이용한 출력패드 회로 | |
| US5600599A (en) | Data signal output circuit and semiconductor memory device including the same | |
| US20010050582A1 (en) | Input circuit having current regulating transistor | |
| US6172527B1 (en) | Output circuit capable of reducing feedthrough current | |
| JPS60246418A (ja) | 基準電位発生回路 | |
| JP2672730B2 (ja) | 半導体集積回路装置のデータ出力回路 | |
| KR100318465B1 (ko) | 반도체장치의접지전위클램프회로 | |
| KR100451421B1 (ko) | 전원 전압 레귤레이션 회로 | |
| KR100206406B1 (ko) | 반도체 메모리 장치의 입력 버퍼 | |
| JP3066645B2 (ja) | 半導体装置 | |
| KR950009852B1 (ko) | 반도체 메모리 장치의 데이타 입력 버퍼 | |
| KR100280403B1 (ko) | 센스증폭기 | |
| JPH1174772A (ja) | 電源電圧切換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20020905 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |