KR100444316B1 - 반도체 메모리장치의 입력버퍼 - Google Patents

Abstract

본 발명은 반도체 메모리장치의 입력버퍼에 관한 것으로, 특히 입력신호를 버퍼링하여 일정시간 지연시키는 다수개의 직렬연결된 인버터로 이루어진 인버터 체인과, 상기 인버터 각각의 출력단에 연결되어 상기 인버터의 출력신호 레벨을 트립 포인트전압(trip point voltage : Vtrip) 레벨로 미리 시프트시켜 신호 변화폭을 줄이는 딜레이 감소부를 구비하므로써, 각 인버터단들의 딜레이를 줄이고, 고속동작이 가능하도록 한 반도체 메모리장치의 입력버퍼에 관한 것이다.

Description

반도체 메모리장치의 입력버퍼

본 발명은 반도체 메모리장치의 입력버퍼에 관한 것으로, 특히 씨모스 레벨로 천이하여 동작하는 인버터의 출력신호를 트립 포인트 전압(trip point voltage)의 일정범위 내에서 천이되도록 하여 신호변화폭을 줄이는 딜레이 감소부를 구비하므로써, 고속 동작이 가능케 한 반도체 메모리장치의 입력버퍼에 관한 것이다.

일반적으로, 반도체 메모리장치의 입력버퍼는 외부신호를 반도체 소자의 내부와 연결해 주는 역할을 한다. 그러므로, 상기 입력버퍼가 외부의 신호를 잘못 전달할 경우에는 소자자체가 오동작을 일으켜서 시스템 전체가 마비되는 일이 발생될 수 있다.

또한, 입력버퍼는 통상적으로 전원선의 흔들림에 따라 많은 영향을 받기 때문에 그 설계시 입력버퍼 자체의 노이즈 특성도 강화해야 하지만 입력버퍼에 사용되는 전원선도 노이즈로부터 영향을 받지 않도록 설계해야 하는 매우 중요한 장치라 하겠다.

도 1a 는 종래의 구동용량이 작은 입력버퍼를 나타낸 회로도로, 동 도면에서는 6개의 인버터(I1∼I6)가 직렬연결된 인버터 체인구조로 구성된다.

그리고, 도 1b 는 구동용량이 큰 입력버퍼를 나타낸 회로도로, 인버터의 갯수를 증가시켜 구성한다.

상기 인버터 체인구조를 갖는 종래 반도체 메모리장치의 입력버퍼는 구동해야하는 신호의 구동용량이 클수록 인버터의 갯수가 증가해서 출력신호(output)와 입력신호(input)와의 딜레이가 커진다.

따라서, 반도체 소자의 집적도가 증가할수록, 특히 소자의 집적도가 큰 Giga급 이상의 디램으로 갈수록 칩면적이 증가하게 되어 입력버퍼가 구동해야 하는 신호의 구동용량이 증가하게 되므로, 입력신호와 출력신호와의 딜레이는 더욱 증가하게 된다.

그러나, 최근 디램의 개발추세는 CPU의 동작속도를 맞추기 위하여 칩의 집적도 증가뿐만 아니라, 동작속도 증가도 요구하게 되므로 종래의 입력버퍼는 동작속도를 맞추지 못하는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 딜레이 체인을 구성하는 인버터단의 출력신호를 트립 포인트 전압의 일정 범위내에서 천이하도록 제한하여 신호 변화폭을 감소시키는 딜레이 감소부를 구비하므로써, 고속동작을 가능케 한 반도체 메모리장치의 입력버퍼를 제공하는데 있다.

도 1a 는 종래의 구동용량이 작은 입력버퍼를 나타낸 회로도

도 1b 는 종래의 구동용량이 큰 입력버퍼를 나타낸 회로도

도 2 는 본 발명에 의한 반도체 메모리장치의 입력버퍼를 나타낸 회로도

도 3 은 도 2 의 입·출력 신호특성을 나타낸 그래프

도 4 는 종래의 입력버퍼와 본발명에 의한 입력버퍼의 딜레이차를 나타낸 신호 파형도

<도면의 주요부분에 대한 부호의 설명>

10 : 인버터 체인 20 : 제1 신호 변화폭 감소부

30 : 제2 신호 변화폭 감소부

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리장치의 입력버퍼는 입력신호를 버퍼링하여 일정시간 지연시키는 다수개의 직렬연결된 인버터로 이루어진 인버터 체인과,

상기 인버터 각각의 출력단에 연결되어 상기 인버터의 출력신호 레벨을 트립 포인트전압 레벨로 미리 시프트시켜 신호 변화폭을 줄이는 딜레이 감소수단을 구비하여 구성되는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명에 의한 반도체 메모리장치의 입력버퍼를 나타낸 회로도로, 다수개의 직렬연결된 인버터(I1∼Im)로 이루어지며 입력신호를 버퍼링하여 일정시간 지연시킨 후 출력하는 인버터 체인(10)과, 데이타 입력신호(data_in)의 제어를 받아 하이레벨 출력신호를 트립 포인트 전압(trip point voltage : Vtrip)의 일정 범위내에서 상한치(Vinh :도 3 참조)로 미리 시프팅하는 제1 신호 변화폭 감소부(20)와, 하한치(Vinl :도 3 참조)로 미리 시프팅하는 제2 신호 변화폭 감소부(30)로 구성된다.

상기 제1 신호 변화폭 감소부(20) 상기 인버터(I1∼Im) 중 홀수번째 인버터(I1, I3, I5, …)의 출력노드(N1, N3, N5, …)와 접지 사이에 각각 연결된 N채널 모스 트랜지스터(MN1, MN3, …, MNm)로 이루어진다.

그리고, 상기 제2 신호 변화폭 감소부(30)는 전원전압과 상기 인버터(I1∼Im) 중 짝수번째 인버터(I2, I4, I6, …)의 출력노드(N2, N4, N6, …) 사이에 각각 연결된 P채널 모스 트랜지스터(MP2, MP4, …)로 이루어진다.

본 발명에 의한 실시예에서는 상기 제1 및 제2 신호 변화폭 감소부(20, 30)를 모스 트랜지스터로 구현하였지만, 파워 소오스가 데이타 입력신호(data_in)에 의해 제어되는 저항으로도 구현이 가능하다.

그리고, 상기 제1 및 제2 신호 변화폭 조절부(20, 30)의 활성화 여부를 제어하는 데이타 입력신호(data_in)는 입력버퍼로 데이타가 보내질 때에만 인에이블되는 신호로, 데이타가 입력되지 않을 때는 로우레벨의 신호를, 그리고 데이타가 입력될 때에는 하이레벨의 신호를 갖는다. 그결과, 입력버퍼로 데이타가 입력될 때에만 상기 제1 및 제2 신호 변화폭 조절부(20, 30) 각각의 모스 트랜지스터를 턴-온시켜 각 인버터(I1∼Im)의 출력노드(N1∼Nm)가 트립 포인트 전압의 일정범위내의 상한치(Vinh) 또는 하한치(Vinl)로 시프트된다.

상기와 같이 제1 및 제2 신호 변화폭 조절부(20. 30)의 활성화 여부를 제한하는 이유는, 각 인버터의 출력노드(N1∼Nm)를 상기 Vinh 또는 Vinl로 시프트하게 하려면 전류소모가 잇따르게 되므로, 입력버퍼로 데이타가 입력되지 않는 때에는 불필요한 전류소모를 줄이기 위함이다.

그리고, 도 3 은 도 2 의 입·출력 신호특성을 나타낸 그래프이며, 도 4 는 종래의 입력버퍼와 본발명에 의한 입력버퍼의 동작차를 나타낸 신호 파형도이다.

상기 도 3 을 참조하면, 입력신호가 트립 포인트(trip point) 부분에서 천이할때 출력신호가 급격히 바뀌기 때문에, 본 발명에서는 출력신호의 변화폭을 감소시켜 딜레이를 줄이기 위한 제1 및 제2 신호 변화폭 감소부(20, 30)을 구비하므로써, 입력신호가 CMOS레벨로 천이하여 출력되는 것이 아니라 상기 트립 포인트 전압의 일정 범위내(Vinl∼Vinh)에서 천이되도록 미리 시프팅시켜 제한하므로써 천이시간을 줄이고, 또한 인버터간 딜레이를 줄일 수 있게 되어 결과적으로 고속동작이 가능해지게 하는 것이다.

도 4 는 인버터 체인구조를 갖는 종래의 입력버퍼와 본발명에 의한 입력버퍼의 동작차를 나타낸 신호 파형도로, 가는선은 종래 입력버퍼의 각 인버터 출력노드에 걸리는 전압 파형도를, 그리고 굵은선은 본 발명에 의한 입력버퍼의 각 인버터 출력노드에 걸리는 전압 파형도를 나타낸다.

상기 도 4 를 통해 나타나듯이, 본 발명에 의한 입력버퍼는 신호의 천이구간이 상한 Vinh에서 하한 Vinl로 제한되기 때문에 종래의 입력버퍼에서의 신호 천이구간인 Vdd∼Vss보다 훨씬 줄어들게 되어, 신호 천이시간이 줄어들어서 동작속도가 빨라지고 각 인버터간 딜레이가 줄어들게 되는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치의 입력버퍼에 의하면, 각 인버터간 딜레이를 감소시켜 고속동작을 가능케 할 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

1. 입력신호를 버퍼링하여 일정시간 지연시키는 다수개의 직렬연결된 인버터로 이루어진 인버터 체인과,

   상기 인버터 각각의 출력단에 연결되어 상기 인버터의 출력신호 레벨을 트립 포인트전압 레벨로 미리 시프트시켜 신호 변화폭을 줄이는 딜레이 감소수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
2. 제 1 항에 있어서,

   상기 딜레이 감소수단은 데이타가 입력될 때에만 인에이블되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
3. 제 1 항에 있어서,

   상기 딜레이 감소수단은 하이레벨 출력신호를 상기 트립 포인트 전압의 일정 범위내에서 상한치로 시프팅하는 제1 신호 변화폭 감소부와, 상기 트립 포인트 전압의 일정 범위내에서 하한치로 시프팅하는 제2 신호 변화폭 감소부로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
4. 제 3 항에 있어서,

   상기 제1 신호 변화폭 감소부는 상기 인버터 중 홀수번째 인버터의 출력노드와 접지사이에 각각 연결된 모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
5. 제 3 항에 있어서,

   상기 제1 신호 변화폭 감소부는 상기 인버터 중 홀수번째 인버터의 출력노드와 접지사이에 각각 연결된 저항으로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
6. 제 4 항에 있어서,

   상기 모스 트랜지스터는 N채널 모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
7. 제 3 항에 있어서,

   제2 신호 변화폭 감소부는 전원전압과 상기 인버터 중 짝수번째 인버터의 출력노드 사이에 각각 연결된 모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
8. 제 3 항에 있어서,

   제2 신호 변화폭 감소부는 전원전압과 상기 인버터 중 짝수번째 인버터의 출력노드 사이에 각각 연결된 저항으로 구성되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
9. 제 7 항에 있어서,

   상기 모스 트랜지스터는 P채널 모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.

Images