JP3265291B2 - 出力バッファ回路および半導体集積回路 - Google Patents
出力バッファ回路および半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
および半導体集積回路に関し、特に駆動能力の変更可能
な出力バッファ回路およびそれを搭載した半導体集積回
路に関する。
および半導体集積回路に関し、特に駆動能力の変更可能
な出力バッファ回路およびそれを搭載した半導体集積回
路に関する。
【０００２】
【従来の技術】近年、半導体集積回路が駆動する機器が
多様化し、これに伴って様々な出力電流規格の出力バッ
ファ回路を短期間で開発しなければならない状況が強ま
っている。また一方では、出力の高速化、出力ピンの多
ピン化の進展により同時出力動作時の電源電流が激増
し、これによる電源ノイズが半導体集積回路の誤動作を
誘発する危険性が増大しており、これを防止するために
出力バッファ回路の電流駆動能力の調整が必須となって
きた。このような事情により、出力バッファ回路の設計
開発の工数は急激に増大している。
多様化し、これに伴って様々な出力電流規格の出力バッ
ファ回路を短期間で開発しなければならない状況が強ま
っている。また一方では、出力の高速化、出力ピンの多
ピン化の進展により同時出力動作時の電源電流が激増
し、これによる電源ノイズが半導体集積回路の誤動作を
誘発する危険性が増大しており、これを防止するために
出力バッファ回路の電流駆動能力の調整が必須となって
きた。このような事情により、出力バッファ回路の設計
開発の工数は急激に増大している。
【０００３】開発工数の低減を目的として、様々な出力
電流規格に合わせて駆動能力を変更可能な出力バッファ
の提案がなされているが、特に半導体集積回路をパッケ
ージに収めた後にも駆動能力を変更することができるも
のとして特開平１０−２７５８９５号公報に外部からの
選択信号により駆動能力を選択できる出力バッファ回路
が開示されている。
電流規格に合わせて駆動能力を変更可能な出力バッファ
の提案がなされているが、特に半導体集積回路をパッケ
ージに収めた後にも駆動能力を変更することができるも
のとして特開平１０−２７５８９５号公報に外部からの
選択信号により駆動能力を選択できる出力バッファ回路
が開示されている。
【０００４】図８はこの従来例の回路図である。出力バ
ッファ回路は、プリバッファ部８１とメインバッファ部
８２からなっている。メインバッファ部８２は、Ｐチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳと略す）８３
とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと略
す）８４からなる第１の部分バッファと、ＰＭＯＳ８５
とＮＭＯＳ８６とからなる第２の部分バッファと、ＰＭ
ＯＳ８７とＮＭＯＳ８８とからなる第３の部分バッファ
と、ＰＭＯＳ８９とＮＭＯＳ９０とからなる第４の部分
バッファとを備えている。プリバッファ部は電流選択機
能を有していて、出力データ入力端子ＩＮをから入力し
た出力データ信号を波形整形した後に、選択データ信号
ＳＳ１，ＳＳ２の論理組み合わせにしたがって４つの部
分バッファのうち所定の個数の部分バッファを選択して
出力データ信号を伝える。
ッファ回路は、プリバッファ部８１とメインバッファ部
８２からなっている。メインバッファ部８２は、Ｐチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳと略す）８３
とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと略
す）８４からなる第１の部分バッファと、ＰＭＯＳ８５
とＮＭＯＳ８６とからなる第２の部分バッファと、ＰＭ
ＯＳ８７とＮＭＯＳ８８とからなる第３の部分バッファ
と、ＰＭＯＳ８９とＮＭＯＳ９０とからなる第４の部分
バッファとを備えている。プリバッファ部は電流選択機
能を有していて、出力データ入力端子ＩＮをから入力し
た出力データ信号を波形整形した後に、選択データ信号
ＳＳ１，ＳＳ２の論理組み合わせにしたがって４つの部
分バッファのうち所定の個数の部分バッファを選択して
出力データ信号を伝える。
【０００５】例えば、選択データ信号ＳＳ１，ＳＳ２が
それぞれ論理０，論理０のときには、ＰＭＯＳ８３とＮ
ＭＯＳ８４からなる第１の部分バッファのみがプリバッ
ファ部８１により駆動され、このときのメインバッファ
部８２の出力端子ＯＵＴに接続される負荷に対する駆動
能力を１とすると、選択データ信号ＳＳ１，ＳＳ２がそ
れぞれ論理１，論理０のときには、ＰＭＯＳ８３とＮＭ
ＯＳ８４からなる第１の部分バッファおよびＰＭＯＳ８
５とＮＭＯＳ８６からなる第２の部分バッファがプリバ
ッファ部８１により駆動され、このときのメインバッフ
ァ部８２の出力端子ＯＵＴに接続される負荷に対する駆
動能力は２倍となる。
それぞれ論理０，論理０のときには、ＰＭＯＳ８３とＮ
ＭＯＳ８４からなる第１の部分バッファのみがプリバッ
ファ部８１により駆動され、このときのメインバッファ
部８２の出力端子ＯＵＴに接続される負荷に対する駆動
能力を１とすると、選択データ信号ＳＳ１，ＳＳ２がそ
れぞれ論理１，論理０のときには、ＰＭＯＳ８３とＮＭ
ＯＳ８４からなる第１の部分バッファおよびＰＭＯＳ８
５とＮＭＯＳ８６からなる第２の部分バッファがプリバ
ッファ部８１により駆動され、このときのメインバッフ
ァ部８２の出力端子ＯＵＴに接続される負荷に対する駆
動能力は２倍となる。
【０００６】同様にして、選択データ信号ＳＳ１，ＳＳ
２がそれぞれ論理０，論理１のときには、第１の部分バ
ッファ、第２の部分バッファに加えてＰＭＯＳ８７とＮ
ＭＯＳ８８からなる第３の部分バッファもプリバッファ
部８１により駆動され、このときのメインバッファ部８
２の駆動能力は３倍となり、選択データ信号ＳＳ１，Ｓ
Ｓ２がそれぞれ論理１，論理１のときには、ＰＭＯＳ８
９とＮＭＯＳ９０からなる第４の部分バッファを含めた
すべての部分バッファがプリバッファ部８１により駆動
され、このときのメインバッファ部８２の駆動能力は４
倍となる。
２がそれぞれ論理０，論理１のときには、第１の部分バ
ッファ、第２の部分バッファに加えてＰＭＯＳ８７とＮ
ＭＯＳ８８からなる第３の部分バッファもプリバッファ
部８１により駆動され、このときのメインバッファ部８
２の駆動能力は３倍となり、選択データ信号ＳＳ１，Ｓ
Ｓ２がそれぞれ論理１，論理１のときには、ＰＭＯＳ８
９とＮＭＯＳ９０からなる第４の部分バッファを含めた
すべての部分バッファがプリバッファ部８１により駆動
され、このときのメインバッファ部８２の駆動能力は４
倍となる。
【０００７】このように、図８の従来例では、選択デー
タ信号ＳＳ１，ＳＳ２の論理組み合わせを半導体集積回
路外部から指定することにより、メインバッファ部８２
の駆動能力を１〜４倍に変更できるので、１個の出力バ
ッファ回路で複数の出力電流規格の出力バッファ回路を
兼用でき、また組立後においても、同時出力動作時の電
源ノイズ発生を低減するように駆動能力を調整すること
が可能である。
タ信号ＳＳ１，ＳＳ２の論理組み合わせを半導体集積回
路外部から指定することにより、メインバッファ部８２
の駆動能力を１〜４倍に変更できるので、１個の出力バ
ッファ回路で複数の出力電流規格の出力バッファ回路を
兼用でき、また組立後においても、同時出力動作時の電
源ノイズ発生を低減するように駆動能力を調整すること
が可能である。
【０００８】
【発明が解決しようとする課題】図８の従来例では、カ
バーすべき最大の駆動能力に合わせて部分バッファの個
数を設定するために、大多数の出力バッファ回路の駆動
能力が小さくともよい場合においても最大電流規格の出
力バッファ回路と同一の出力バッファセルを使用するこ
とになり、半導体集積回路上には実際には動作しないト
ランジスタが多数存在することになる。例えば半導体集
積回路に搭載される５０個の出力バッファ回路のうち４
８個の出力バッファ回路が部分バッファ１個の駆動能力
で適当な場合には、４８×３＝１４４個分の部分バッフ
ァの領域が動作には無関係の無駄領域として占有するこ
とになる。
バーすべき最大の駆動能力に合わせて部分バッファの個
数を設定するために、大多数の出力バッファ回路の駆動
能力が小さくともよい場合においても最大電流規格の出
力バッファ回路と同一の出力バッファセルを使用するこ
とになり、半導体集積回路上には実際には動作しないト
ランジスタが多数存在することになる。例えば半導体集
積回路に搭載される５０個の出力バッファ回路のうち４
８個の出力バッファ回路が部分バッファ１個の駆動能力
で適当な場合には、４８×３＝１４４個分の部分バッフ
ァの領域が動作には無関係の無駄領域として占有するこ
とになる。
【０００９】多ピン化が進むにつれて半導体集積回路に
おけるバッファ領域が占める割合が増大している近年の
状況においては、このような無駄領域を低減して出力バ
ッファセルサイズを縮小することが求められている。本
発明の目的は、組立後においても、駆動能力の変更調整
が可能であって、駆動能力の大小にかかわらず無駄領域
が少なくコンパクトな出力バッファ回路と高密度で多ピ
ン化に適した半導体集積回路を提供することにある。
おけるバッファ領域が占める割合が増大している近年の
状況においては、このような無駄領域を低減して出力バ
ッファセルサイズを縮小することが求められている。本
発明の目的は、組立後においても、駆動能力の変更調整
が可能であって、駆動能力の大小にかかわらず無駄領域
が少なくコンパクトな出力バッファ回路と高密度で多ピ
ン化に適した半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の第１の発明の出
力バッファ回路は、入力信号の振幅を異なる複数の電圧
のうち電圧選択信号により選択した電圧から接地電位ま
での振幅の第１の信号に変換するとともに該信号と反転
の関係を有する第２の信号を出力するプリバッファ部
と、電源と接地間に直列接続され接続点を出力端子とす
る２個のＮチャネルＭＯＳトランジスタを有し前記２個
のＮチャネルＭＯＳトランジスタの一方のゲートに前記
第１の信号が入力し他方のゲートに前記第２の信号が入
力するメインバッファ部とを有している。
力バッファ回路は、入力信号の振幅を異なる複数の電圧
のうち電圧選択信号により選択した電圧から接地電位ま
での振幅の第１の信号に変換するとともに該信号と反転
の関係を有する第２の信号を出力するプリバッファ部
と、電源と接地間に直列接続され接続点を出力端子とす
る２個のＮチャネルＭＯＳトランジスタを有し前記２個
のＮチャネルＭＯＳトランジスタの一方のゲートに前記
第１の信号が入力し他方のゲートに前記第２の信号が入
力するメインバッファ部とを有している。
【００１１】第２の発明の出力バッファ回路は、ドレイ
ンが第１の電圧の電源に接続されソースが出力端子に接
続された第１のＮチャネルＭＯＳトランジスタと、ドレ
インが前記出力端子に接続されソースが接地された第２
のＮチャネルＭＯＳトランジスタと、前記第１の電圧よ
り高電圧で互いに異なるＮ（Ｎは正整数）個のレベル変
換用電圧が供給されＮ個の電圧選択信号により前記レベ
ル変換用電圧のうちの一つを第２の電圧として選択し出
力する電圧選択回路と、前記第２の電圧が供給され、前
記第１の電圧から接地電位までの振幅の出力データ信号
を入力し、前記第２の電圧から接地電位までの振幅の第
１の信号および該信号と反転の関係を有する第２の信号
を出力するレベルシフト回路とを有し、前記第１，第２
の信号の一方が前記第１のＮチャネルＭＯＳトランジス
タのゲートに入力し、他方が前記第２のＮチャネルＭＯ
Ｓトランジスタのゲートに入力している。
ンが第１の電圧の電源に接続されソースが出力端子に接
続された第１のＮチャネルＭＯＳトランジスタと、ドレ
インが前記出力端子に接続されソースが接地された第２
のＮチャネルＭＯＳトランジスタと、前記第１の電圧よ
り高電圧で互いに異なるＮ（Ｎは正整数）個のレベル変
換用電圧が供給されＮ個の電圧選択信号により前記レベ
ル変換用電圧のうちの一つを第２の電圧として選択し出
力する電圧選択回路と、前記第２の電圧が供給され、前
記第１の電圧から接地電位までの振幅の出力データ信号
を入力し、前記第２の電圧から接地電位までの振幅の第
１の信号および該信号と反転の関係を有する第２の信号
を出力するレベルシフト回路とを有し、前記第１，第２
の信号の一方が前記第１のＮチャネルＭＯＳトランジス
タのゲートに入力し、他方が前記第２のＮチャネルＭＯ
Ｓトランジスタのゲートに入力している。
【００１２】第３の発明の出力バッファ回路は、ドレイ
ンが第１の電圧の電源に接続されソースが出力端子に接
続された第１のＮチャネルＭＯＳトランジスタと、ドレ
インが前記出力端子に接続されソースが接地された第２
のＮチャネルＭＯＳトランジスタと、前記第１の電圧よ
り高電圧で互いに異なるＮ（Ｎは正整数）個のレベル変
換用電圧が供給されＮ個の電圧選択信号により前記レベ
ル変換用電圧のうちの一つを第２の電圧として選択し出
力する電圧選択回路と、Ｌ（Ｌ≧ｌｏｇ2 Ｎの正整数）
個の選択データ信号を入力しそれらの論理組み合わせに
対応して前記Ｎ個の電圧選択信号のうち一つをアクティ
ブとして前記電圧選択回路へ出力する選択データ信号デ
コード回路と、前記第２の電圧が供給され、前記第１の
電圧から接地電位までの振幅の出力データ信号を入力
し、前記第２の電圧から接地電位までの振幅の第１の信
号および該信号と反転の関係を有する第２の信号を出力
するレベルシフト回路とを有し、前記第１，第２の信号
の一方が前記第１のＮチャネルＭＯＳトランジスタのゲ
ートに入力し、他方が前記第２のＮチャネルＭＯＳトラ
ンジスタのゲートに入力している。
ンが第１の電圧の電源に接続されソースが出力端子に接
続された第１のＮチャネルＭＯＳトランジスタと、ドレ
インが前記出力端子に接続されソースが接地された第２
のＮチャネルＭＯＳトランジスタと、前記第１の電圧よ
り高電圧で互いに異なるＮ（Ｎは正整数）個のレベル変
換用電圧が供給されＮ個の電圧選択信号により前記レベ
ル変換用電圧のうちの一つを第２の電圧として選択し出
力する電圧選択回路と、Ｌ（Ｌ≧ｌｏｇ2 Ｎの正整数）
個の選択データ信号を入力しそれらの論理組み合わせに
対応して前記Ｎ個の電圧選択信号のうち一つをアクティ
ブとして前記電圧選択回路へ出力する選択データ信号デ
コード回路と、前記第２の電圧が供給され、前記第１の
電圧から接地電位までの振幅の出力データ信号を入力
し、前記第２の電圧から接地電位までの振幅の第１の信
号および該信号と反転の関係を有する第２の信号を出力
するレベルシフト回路とを有し、前記第１，第２の信号
の一方が前記第１のＮチャネルＭＯＳトランジスタのゲ
ートに入力し、他方が前記第２のＮチャネルＭＯＳトラ
ンジスタのゲートに入力している。
【００１３】なお、第２または第３の発明では、前記レ
ベル変換用電圧が前記第１の電圧に前記第１のＮチャネ
ルＭＯＳトランジスタの閾値電圧を加えた値よりも高い
電圧値であることがより好ましい。また、第２、第３の
発明の電圧選択回路は、ソースとバックゲートが第１の
端子に接続しゲートが第２の端子に接続した第１のＰチ
ャネルＭＯＳトランジスタと、ソースが前記第１のＰチ
ャネルＭＯＳトランジスタのドレインと接続しゲートが
前記第２の端子に接続しドレインとバックゲートが第３
の端子に接続した第２のＰチャネルＭＯＳトランジスタ
とからなる選択スイッチをＮ個有し、それぞれの前記選
択スイッチは前記第１の端子に前記レベル変換用電圧の
うち一つが供給されこれと対応する前記電圧選択信号を
前記第２の端子に入力するとともにＮ個の前記選択スイ
ッチのそれぞれの前記第３の端子を共通接続して前記第
２の電圧の出力端とするものであってもよいが、また
は、ソースが第１の端子に接続しゲートが第２の端子に
接続しドレインが第３の端子に接続しバックゲートが第
４の端子に接続したＰチャネルＭＯＳトランジスタから
なる選択スイッチをＮ個有し、それぞれの前記選択スイ
ッチの前記第１の端子に前記レベル変換用電圧のうち一
つが供給されこれと対応する前記電圧選択信号を前記第
２の端子に入力するとともにＮ個の前記選択スイッチの
それぞれの前記第３の端子を共通接続して前記第２の電
圧の出力端としそれぞれの前記第４の端子に前記レベル
変換用電圧のうちもっとも高い電圧を供給するものであ
ってもよい。
ベル変換用電圧が前記第１の電圧に前記第１のＮチャネ
ルＭＯＳトランジスタの閾値電圧を加えた値よりも高い
電圧値であることがより好ましい。また、第２、第３の
発明の電圧選択回路は、ソースとバックゲートが第１の
端子に接続しゲートが第２の端子に接続した第１のＰチ
ャネルＭＯＳトランジスタと、ソースが前記第１のＰチ
ャネルＭＯＳトランジスタのドレインと接続しゲートが
前記第２の端子に接続しドレインとバックゲートが第３
の端子に接続した第２のＰチャネルＭＯＳトランジスタ
とからなる選択スイッチをＮ個有し、それぞれの前記選
択スイッチは前記第１の端子に前記レベル変換用電圧の
うち一つが供給されこれと対応する前記電圧選択信号を
前記第２の端子に入力するとともにＮ個の前記選択スイ
ッチのそれぞれの前記第３の端子を共通接続して前記第
２の電圧の出力端とするものであってもよいが、また
は、ソースが第１の端子に接続しゲートが第２の端子に
接続しドレインが第３の端子に接続しバックゲートが第
４の端子に接続したＰチャネルＭＯＳトランジスタから
なる選択スイッチをＮ個有し、それぞれの前記選択スイ
ッチの前記第１の端子に前記レベル変換用電圧のうち一
つが供給されこれと対応する前記電圧選択信号を前記第
２の端子に入力するとともにＮ個の前記選択スイッチの
それぞれの前記第３の端子を共通接続して前記第２の電
圧の出力端としそれぞれの前記第４の端子に前記レベル
変換用電圧のうちもっとも高い電圧を供給するものであ
ってもよい。
【００１４】本発明の第４の発明の半導体集積回路は、
複数の第２の発明の出力バッファ回路と、それぞれの前
記出力バッファ回路の電圧選択回路にＮ個のレベル変換
用電圧を供給するＮ個のレベル変換用電源端子と、それ
ぞれの前記出力バッファ回路の前記電圧選択回路にＮ個
の電圧選択信号を供給するＮ個の電圧選択信号入力端子
とを備えている。
複数の第２の発明の出力バッファ回路と、それぞれの前
記出力バッファ回路の電圧選択回路にＮ個のレベル変換
用電圧を供給するＮ個のレベル変換用電源端子と、それ
ぞれの前記出力バッファ回路の前記電圧選択回路にＮ個
の電圧選択信号を供給するＮ個の電圧選択信号入力端子
とを備えている。
【００１５】第５の発明の半導体集積回路は、複数の第
３の発明の出力バッファ回路と、それぞれの前記出力バ
ッファ回路の電圧選択回路にＮ個のレベル変換用電圧を
供給するＮ個のレベル変換用電源端子と、それぞれの前
記出力バッファ回路の選択データ信号デコード回路にＬ
個の選択データ信号を供給するＬ個の選択データ信号入
力端子とを備えている。
３の発明の出力バッファ回路と、それぞれの前記出力バ
ッファ回路の電圧選択回路にＮ個のレベル変換用電圧を
供給するＮ個のレベル変換用電源端子と、それぞれの前
記出力バッファ回路の選択データ信号デコード回路にＬ
個の選択データ信号を供給するＬ個の選択データ信号入
力端子とを備えている。
【００１６】第６の発明の半導体集積回路は、それぞれ
に第３の発明の出力バッファ回路を複数個含むＭ（Ｍは
正整数）個のバッファグループと、前記出力バッファ回
路の電圧選択回路に共通してＮ個のレベル変換用電圧を
供給するＮ個のレベル変換用電源端子と、それぞれの前
記バッファグループ毎に前記出力バッファ回路にＬ個の
選択データ信号を供給するＬ×Ｍ個の選択データ信号入
力端子とを備えている。
に第３の発明の出力バッファ回路を複数個含むＭ（Ｍは
正整数）個のバッファグループと、前記出力バッファ回
路の電圧選択回路に共通してＮ個のレベル変換用電圧を
供給するＮ個のレベル変換用電源端子と、それぞれの前
記バッファグループ毎に前記出力バッファ回路にＬ個の
選択データ信号を供給するＬ×Ｍ個の選択データ信号入
力端子とを備えている。
【００１７】第７の発明の半導体集積回路は、Ｍ（Ｍは
正整数）個の第３の発明の出力バッファ回路と、それぞ
れの前記出力バッファ回路の電圧選択回路にＮ個のレベ
ル変換用電圧を供給するＮ個のレベル変換用電源端子
と、それぞれの前記出力バッファ回路にＬ個の選択デー
タ信号を供給するＬ×Ｍビット出力の選択用メモリと、
選択データ信号入力端子からＬ×Ｍ個の電圧選択信号生
成データをシリアルに入力し前記選択用メモリの所定の
アドレスに書込むシリアル入力／メモリ書込み制御回路
とを備えている。選択用メモリは電気的に書込み消去可
能な不揮発性メモリであることがより好ましい。
正整数）個の第３の発明の出力バッファ回路と、それぞ
れの前記出力バッファ回路の電圧選択回路にＮ個のレベ
ル変換用電圧を供給するＮ個のレベル変換用電源端子
と、それぞれの前記出力バッファ回路にＬ個の選択デー
タ信号を供給するＬ×Ｍビット出力の選択用メモリと、
選択データ信号入力端子からＬ×Ｍ個の電圧選択信号生
成データをシリアルに入力し前記選択用メモリの所定の
アドレスに書込むシリアル入力／メモリ書込み制御回路
とを備えている。選択用メモリは電気的に書込み消去可
能な不揮発性メモリであることがより好ましい。
【００１８】
【発明の実施の形態】次に本発明について詳細に説明す
る。図１は、本発明の出力バッファ回路のブロック図で
ある。出力バッファ回路は、出力データ入力端子ＩＮか
ら入力した出力データ信号の振幅を、異なる複数のレベ
ル変換用電圧Ｖ１〜ＶＮのうち選択データ信号ＳＳ１〜
ＳＳＬにより選択した電圧から接地電位までの振幅の第
１の信号に変換するとともに、この信号と反転の関係を
有する第２の信号を出力するプリバッファ部１と、電源
ＶＤＤと接地間に直列接続され接続点を出力端子ＯＵＴ
としてプッシュプル回路を構成する２個のＮＭＯＳを有
していて、一方のＮＭＯＳ１４のゲートに第１の信号が
入力し、他方のＮＭＯＳ１５のゲートに第２の信号が入
力するメインバッファ部２とで構成されている。
る。図１は、本発明の出力バッファ回路のブロック図で
ある。出力バッファ回路は、出力データ入力端子ＩＮか
ら入力した出力データ信号の振幅を、異なる複数のレベ
ル変換用電圧Ｖ１〜ＶＮのうち選択データ信号ＳＳ１〜
ＳＳＬにより選択した電圧から接地電位までの振幅の第
１の信号に変換するとともに、この信号と反転の関係を
有する第２の信号を出力するプリバッファ部１と、電源
ＶＤＤと接地間に直列接続され接続点を出力端子ＯＵＴ
としてプッシュプル回路を構成する２個のＮＭＯＳを有
していて、一方のＮＭＯＳ１４のゲートに第１の信号が
入力し、他方のＮＭＯＳ１５のゲートに第２の信号が入
力するメインバッファ部２とで構成されている。
【００１９】プリバッファ部１は、さらに詳細には、Ｌ
（Ｌは正整数）個の選択データ信号ＳＳ１〜ＳＳＬを入
力し、Ｎ（Ｎ≦２L の正整数）個の電圧選択信号ＳＶ１
〜ＳＶＮを出力するデコード回路１３と、電源ＶＤＤの
電圧である第１の電圧ＶＤＤ１より高電圧で互いに異な
るＮ個のレベル変換用電圧Ｖ１〜ＶＮが供給され、Ｎ個
の電圧選択信号ＳＶ１〜ＳＶＮによりレベル変換用電圧
Ｖ１〜ＶＮのうちの一つを第２の電圧ＶＤＤ２として選
択して出力する電圧選択回路１１と、第２の電圧ＶＤＤ
２が供給され、出力データ入力端子ＩＮより第１の電圧
ＶＤＤ１から接地電位までの振幅の出力データ信号を入
力し、第２の電圧ＶＤＤ２から接地電位までの振幅の第
１の信号ＯＴおよびこの信号と反転の関係を有する第２
の信号ＯＢを出力するレベルシフト回路１２とを有して
いる。
（Ｌは正整数）個の選択データ信号ＳＳ１〜ＳＳＬを入
力し、Ｎ（Ｎ≦２L の正整数）個の電圧選択信号ＳＶ１
〜ＳＶＮを出力するデコード回路１３と、電源ＶＤＤの
電圧である第１の電圧ＶＤＤ１より高電圧で互いに異な
るＮ個のレベル変換用電圧Ｖ１〜ＶＮが供給され、Ｎ個
の電圧選択信号ＳＶ１〜ＳＶＮによりレベル変換用電圧
Ｖ１〜ＶＮのうちの一つを第２の電圧ＶＤＤ２として選
択して出力する電圧選択回路１１と、第２の電圧ＶＤＤ
２が供給され、出力データ入力端子ＩＮより第１の電圧
ＶＤＤ１から接地電位までの振幅の出力データ信号を入
力し、第２の電圧ＶＤＤ２から接地電位までの振幅の第
１の信号ＯＴおよびこの信号と反転の関係を有する第２
の信号ＯＢを出力するレベルシフト回路１２とを有して
いる。
【００２０】図１の出力バッファ回路では、選択データ
信号ＳＳ１〜ＳＳＬの論理組み合わせを指定してレベル
変換用電源Ｖ１〜ＶＮのうちから一つの電圧を選択しそ
の電圧をレベルシフト回路１２の電源電圧ＶＤＤ２とす
ることにより、ＮＭＯＳ１４のゲートに入力される第１
の信号ＯＴのハイレベルの電圧およびＮＭＯＳ１５のゲ
ートに入力される第２の信号ＯＢのハイレベルの電圧を
変更でき、したがってメインバッファ部２の駆動能力を
変更することができる。第２の電圧ＶＤＤ２は電源ＶＤ
Ｄから供給される第１の電圧ＶＤＤ１よりも高い電圧な
ので、ＮＭＯＳ１４，ＮＭＯＳ１５にチャネル幅の小さ
いトランジスタを用いても大きな駆動力を備えることに
なり、メインバッファ部２の占有面積削減が可能とな
る。なお、選択可能なレベル変換用電圧の個数Ｎが小さ
いときには、デコード回路１３を省いて電圧選択信号Ｓ
Ｖ１〜ＳＶＮを直接にプリバッファ部１に入力してもよ
い。
信号ＳＳ１〜ＳＳＬの論理組み合わせを指定してレベル
変換用電源Ｖ１〜ＶＮのうちから一つの電圧を選択しそ
の電圧をレベルシフト回路１２の電源電圧ＶＤＤ２とす
ることにより、ＮＭＯＳ１４のゲートに入力される第１
の信号ＯＴのハイレベルの電圧およびＮＭＯＳ１５のゲ
ートに入力される第２の信号ＯＢのハイレベルの電圧を
変更でき、したがってメインバッファ部２の駆動能力を
変更することができる。第２の電圧ＶＤＤ２は電源ＶＤ
Ｄから供給される第１の電圧ＶＤＤ１よりも高い電圧な
ので、ＮＭＯＳ１４，ＮＭＯＳ１５にチャネル幅の小さ
いトランジスタを用いても大きな駆動力を備えることに
なり、メインバッファ部２の占有面積削減が可能とな
る。なお、選択可能なレベル変換用電圧の個数Ｎが小さ
いときには、デコード回路１３を省いて電圧選択信号Ｓ
Ｖ１〜ＳＶＮを直接にプリバッファ部１に入力してもよ
い。
【００２１】図２は、本発明の一実施例の回路図であ
り、２個の選択データ信号ＳＳ１，ＳＳ２により３個の
レベル変換用電圧Ｖ１〜Ｖ３（ＶＤ１＜ＶＤ２＜ＶＤ３
とする）のうちの一つを選択して第２の電圧ＶＤＤ２と
している。
り、２個の選択データ信号ＳＳ１，ＳＳ２により３個の
レベル変換用電圧Ｖ１〜Ｖ３（ＶＤ１＜ＶＤ２＜ＶＤ３
とする）のうちの一つを選択して第２の電圧ＶＤＤ２と
している。
【００２２】選択データ信号ＳＳ１，ＳＳ２はデコーダ
回路１３により第１，第２，第３の電圧選択信号ＳＶ
１，ＳＶ２，ＳＶ３にデコードされる。選択データ信号
ＳＳ１，ＳＳ２がいずれも論理０の場合には、第１の電
圧選択信号ＳＶ１のみがアクティブ（ローレベルすなわ
ち接地電位）となり、第２，第３の電圧選択信号ＳＶ
２，ＳＶ３はハイレベル（すなわちＶ３電位）となる。
同様に選択データ信号ＳＳ１が論理１でＳＳ２が論理０
の場合には、第２の電圧選択信号ＳＶ２のみがアクティ
ブのローレベルとなり、第１，第３の電圧選択信号ＳＶ
１，ＳＶ３はハイレベルとなる。選択データ信号ＳＳ１
が論理０でＳＳ２が論理１の場合には、第３の電圧選択
信号ＳＶ３のみがアクティブのローレベルとなり、第
１，第２の電圧選択信号ＳＶ１，ＳＶ２はハイレベルと
なる。
回路１３により第１，第２，第３の電圧選択信号ＳＶ
１，ＳＶ２，ＳＶ３にデコードされる。選択データ信号
ＳＳ１，ＳＳ２がいずれも論理０の場合には、第１の電
圧選択信号ＳＶ１のみがアクティブ（ローレベルすなわ
ち接地電位）となり、第２，第３の電圧選択信号ＳＶ
２，ＳＶ３はハイレベル（すなわちＶ３電位）となる。
同様に選択データ信号ＳＳ１が論理１でＳＳ２が論理０
の場合には、第２の電圧選択信号ＳＶ２のみがアクティ
ブのローレベルとなり、第１，第３の電圧選択信号ＳＶ
１，ＳＶ３はハイレベルとなる。選択データ信号ＳＳ１
が論理０でＳＳ２が論理１の場合には、第３の電圧選択
信号ＳＶ３のみがアクティブのローレベルとなり、第
１，第２の電圧選択信号ＳＶ１，ＳＶ２はハイレベルと
なる。
【００２３】電圧選択回路１１は、第１のレベル変換用
電圧Ｖ１がソースおよびバックゲートに供給され、ゲー
トに第１の電圧選択信号ＳＶ１を入力するＰＭＯＳ２１
と、ソースがＰＭＯＳ２１のドレインに接続し、ゲート
に第１の電圧選択信号ＳＶ１が入力し、ドレインとバッ
クゲートが接続されて第１の出力端となるＰＭＯＳ２２
とからなる第１のスイッチ回路と、第２のレベル変換用
電圧Ｖ２がソースおよびバックゲートに供給され、ゲー
トに第２の電圧選択信号ＳＶ２を入力するＰＭＯＳ２３
と、ソースがＰＭＯＳ２３のドレインに接続し、ゲート
に第２の電圧選択信号ＳＶ２が入力し、ドレインとバッ
クゲートが接続されて第２の出力端となるＰＭＯＳ２４
とからなる第２のスイッチ回路と、第３のレベル変換用
電圧Ｖ３がソースおよびバックゲートに供給され、ゲー
トに第３の電圧選択信号ＳＶ３を入力するＰＭＯＳ２５
と、ソースがＰＭＯＳ２５のドレインに接続し、ゲート
に第３の電圧選択信号ＳＶ３が入力し、ドレインとバッ
クゲートが接続されて第３の出力端となるＰＭＯＳ２６
とからなる第３のスイッチ回路とを有していて、第１の
出力端、第２の出力端および第３の出力端は共通接続さ
れて第２の電圧ＶＤＤ２を出力する構成となっている。
ＰＭＯＳ２２，ＰＭＯＳ２４およびＰＭＯＳ２６はたと
えば第２の電圧ＶＤＤ２として第３のレベル変換電圧Ｖ
３が選択された場合に、Ｖ３からＶ１およびＶ２への電
流経路の発生を防止する。
電圧Ｖ１がソースおよびバックゲートに供給され、ゲー
トに第１の電圧選択信号ＳＶ１を入力するＰＭＯＳ２１
と、ソースがＰＭＯＳ２１のドレインに接続し、ゲート
に第１の電圧選択信号ＳＶ１が入力し、ドレインとバッ
クゲートが接続されて第１の出力端となるＰＭＯＳ２２
とからなる第１のスイッチ回路と、第２のレベル変換用
電圧Ｖ２がソースおよびバックゲートに供給され、ゲー
トに第２の電圧選択信号ＳＶ２を入力するＰＭＯＳ２３
と、ソースがＰＭＯＳ２３のドレインに接続し、ゲート
に第２の電圧選択信号ＳＶ２が入力し、ドレインとバッ
クゲートが接続されて第２の出力端となるＰＭＯＳ２４
とからなる第２のスイッチ回路と、第３のレベル変換用
電圧Ｖ３がソースおよびバックゲートに供給され、ゲー
トに第３の電圧選択信号ＳＶ３を入力するＰＭＯＳ２５
と、ソースがＰＭＯＳ２５のドレインに接続し、ゲート
に第３の電圧選択信号ＳＶ３が入力し、ドレインとバッ
クゲートが接続されて第３の出力端となるＰＭＯＳ２６
とからなる第３のスイッチ回路とを有していて、第１の
出力端、第２の出力端および第３の出力端は共通接続さ
れて第２の電圧ＶＤＤ２を出力する構成となっている。
ＰＭＯＳ２２，ＰＭＯＳ２４およびＰＭＯＳ２６はたと
えば第２の電圧ＶＤＤ２として第３のレベル変換電圧Ｖ
３が選択された場合に、Ｖ３からＶ１およびＶ２への電
流経路の発生を防止する。
【００２４】電圧選択回路１１は、電圧電圧選択信号Ｓ
Ｖ１，ＳＶ２，ＳＶ３によりレベル変換用電圧Ｖ１、Ｖ
２，Ｖ３のうちの一つを第２の電圧ＶＤＤ２として選択
して出力する。ＶＤＤ２として第１のレベル変換用電圧
Ｖ１を出力する場合には、第１の電圧選択信号ＳＶ１を
ローレベル（ＶＳＳ電位）とし、第２の電圧選択信号Ｓ
Ｖ２、第３の電圧選択信号ＳＶ３をハイレベル（Ｖ３電
圧レベル）とする。第１のスイッチ回路を構成するＰＭ
ＯＳ２１，ＰＭＯＳ２２がオン状態となり、第２，第３
のスイッチ回路を構成するＰＭＯＳ２３，ＰＭＯＳ２
４，ＰＭＯＳ２５，ＰＭＯＳ２６がオフ状態となるの
で、第１のレベル変換用電圧Ｖ１が第２の電圧ＶＤＤ２
として選択出力される。
Ｖ１，ＳＶ２，ＳＶ３によりレベル変換用電圧Ｖ１、Ｖ
２，Ｖ３のうちの一つを第２の電圧ＶＤＤ２として選択
して出力する。ＶＤＤ２として第１のレベル変換用電圧
Ｖ１を出力する場合には、第１の電圧選択信号ＳＶ１を
ローレベル（ＶＳＳ電位）とし、第２の電圧選択信号Ｓ
Ｖ２、第３の電圧選択信号ＳＶ３をハイレベル（Ｖ３電
圧レベル）とする。第１のスイッチ回路を構成するＰＭ
ＯＳ２１，ＰＭＯＳ２２がオン状態となり、第２，第３
のスイッチ回路を構成するＰＭＯＳ２３，ＰＭＯＳ２
４，ＰＭＯＳ２５，ＰＭＯＳ２６がオフ状態となるの
で、第１のレベル変換用電圧Ｖ１が第２の電圧ＶＤＤ２
として選択出力される。
【００２５】ＶＤＤ２として第２のレベル変換用電圧Ｖ
２を選択出力する場合には、第２の電圧選択信号ＳＶ２
をローレベル（接地電位）とし、第１，第３の電圧選択
信号ＳＶ１およびＳＶ３をハイレベル（Ｖ３電位）とす
る。同様に、ＶＤＤ２として第３のレベル変換用電圧Ｖ
３を選択出力する場合には、第３の電圧選択信号ＳＶ３
をローレベル（接地電位）とし、第１，第２の電圧選択
信号ＳＶ１およびＳＶ２をハイレベル（Ｖ３電位）とす
る。
２を選択出力する場合には、第２の電圧選択信号ＳＶ２
をローレベル（接地電位）とし、第１，第３の電圧選択
信号ＳＶ１およびＳＶ３をハイレベル（Ｖ３電位）とす
る。同様に、ＶＤＤ２として第３のレベル変換用電圧Ｖ
３を選択出力する場合には、第３の電圧選択信号ＳＶ３
をローレベル（接地電位）とし、第１，第２の電圧選択
信号ＳＶ１およびＳＶ２をハイレベル（Ｖ３電位）とす
る。
【００２６】レベルシフト回路１２は、ソースおよびバ
ックゲートには電源端子ＶＤＤに接続して第１の電圧Ｖ
ＤＤ１が供給され、ゲートが出力データ入力端子ＩＮに
接続したＰＭＯＳ２７と、ドレインがＰＭＯＳ２７のド
レインと接続し、ゲートが出力データ入力端子ＩＮに接
続し、ソースとバックゲートが接地したＮＭＯＳ２８
と、ソースおよびバックゲートには第２の電圧ＶＤＤ２
が供給され、ゲートがＰＭＯＳ３１のドレインに接続し
たＰＭＯＳ２９と、ドレインがＰＭＯＳ２９のドレイン
と接続し、ゲートがＰＭＯＳ２７のドレインに接続し、
ソースとバックゲートが接地したＮＭＯＳ３０と、ソー
スおよびバックゲートには第２の電圧ＶＤＤ２が供給さ
れ、ゲートがＰＭＯＳ２９のドレインに接続したＰＭＯ
Ｓ３１と、ドレインがＰＭＯＳ３１のドレインと接続す
るとともに第２の信号ＯＢの出力端となり、ゲートが出
力データ入力端子ＩＮに接続し、ソースとバックゲート
が接地したＮＭＯＳ３２と、ソースおよびバックゲート
には第２の電圧ＶＤＤ２が供給され、ゲートがＰＭＯＳ
３１のドレインに接続したＰＭＯＳ３３と、ドレインが
ＰＭＯＳ３３のドレインと接続するとともに第１の信号
ＯＴの出力端となり、ゲートがＰＭＯＳ３３のドレイン
に接続し、ソースとバックゲートが接地したＮＭＯＳ３
４とで構成されている。
ックゲートには電源端子ＶＤＤに接続して第１の電圧Ｖ
ＤＤ１が供給され、ゲートが出力データ入力端子ＩＮに
接続したＰＭＯＳ２７と、ドレインがＰＭＯＳ２７のド
レインと接続し、ゲートが出力データ入力端子ＩＮに接
続し、ソースとバックゲートが接地したＮＭＯＳ２８
と、ソースおよびバックゲートには第２の電圧ＶＤＤ２
が供給され、ゲートがＰＭＯＳ３１のドレインに接続し
たＰＭＯＳ２９と、ドレインがＰＭＯＳ２９のドレイン
と接続し、ゲートがＰＭＯＳ２７のドレインに接続し、
ソースとバックゲートが接地したＮＭＯＳ３０と、ソー
スおよびバックゲートには第２の電圧ＶＤＤ２が供給さ
れ、ゲートがＰＭＯＳ２９のドレインに接続したＰＭＯ
Ｓ３１と、ドレインがＰＭＯＳ３１のドレインと接続す
るとともに第２の信号ＯＢの出力端となり、ゲートが出
力データ入力端子ＩＮに接続し、ソースとバックゲート
が接地したＮＭＯＳ３２と、ソースおよびバックゲート
には第２の電圧ＶＤＤ２が供給され、ゲートがＰＭＯＳ
３１のドレインに接続したＰＭＯＳ３３と、ドレインが
ＰＭＯＳ３３のドレインと接続するとともに第１の信号
ＯＴの出力端となり、ゲートがＰＭＯＳ３３のドレイン
に接続し、ソースとバックゲートが接地したＮＭＯＳ３
４とで構成されている。
【００２７】次に図２の実施例の動作について図３の動
作タイミング図を参照しながら説明する。電圧選択回路
１１によりレベル変換用電圧Ｖ１，Ｖ２，Ｖ３（ＶＤＤ
１＜Ｖ１＜Ｖ２＜Ｖ３）のいずれかの電圧がレベルシフ
ト回路１２に電源電圧ＶＤＤ２として供給される。
作タイミング図を参照しながら説明する。電圧選択回路
１１によりレベル変換用電圧Ｖ１，Ｖ２，Ｖ３（ＶＤＤ
１＜Ｖ１＜Ｖ２＜Ｖ３）のいずれかの電圧がレベルシフ
ト回路１２に電源電圧ＶＤＤ２として供給される。
【００２８】レベルシフト回路１２の出力データ入力端
子ＩＮにローレベル（接地電位）が入力されたときに
は、ＰＭＯＳ２７のドレインはハイレベル（ＶＤＤ１電
位）となり、ＰＭＯＳ２９のドレインはローレベル（接
地電位）となるので、第２の信号ＯＢがハイレベル（Ｖ
ＤＤ２電位）となって、第１の信号ＯＴがローレベル
（接地電位）となる。メインバッファ部２では、ＮＭＯ
Ｓ１５がオン状態となり、出力端子ＯＵＴからＮＭＯＳ
１５を通して接地に向けて電流が流れる。電圧選択回路
１１によりレベル変換用電圧Ｖ１，Ｖ２，Ｖ３のいずれ
を選択するかにより第２の信号ＯＢすなわちＮＭＯＳ１
５のゲート電圧はＶ１に対応するＳ１Ｂ、Ｖ２に対応す
るＳ２Ｂ、Ｖ３に対応するＳ３Ｂの順に増大し、これに
伴いＮＭＯＳ１５の駆動能力が増大するので、出力端子
に所定の電圧を印加したときに流れる出力電流ＩＯＵＴ
は、ＩＯＬ１，ＩＯＬ２，ＩＯＬ３と絶対値で増大す
る。
子ＩＮにローレベル（接地電位）が入力されたときに
は、ＰＭＯＳ２７のドレインはハイレベル（ＶＤＤ１電
位）となり、ＰＭＯＳ２９のドレインはローレベル（接
地電位）となるので、第２の信号ＯＢがハイレベル（Ｖ
ＤＤ２電位）となって、第１の信号ＯＴがローレベル
（接地電位）となる。メインバッファ部２では、ＮＭＯ
Ｓ１５がオン状態となり、出力端子ＯＵＴからＮＭＯＳ
１５を通して接地に向けて電流が流れる。電圧選択回路
１１によりレベル変換用電圧Ｖ１，Ｖ２，Ｖ３のいずれ
を選択するかにより第２の信号ＯＢすなわちＮＭＯＳ１
５のゲート電圧はＶ１に対応するＳ１Ｂ、Ｖ２に対応す
るＳ２Ｂ、Ｖ３に対応するＳ３Ｂの順に増大し、これに
伴いＮＭＯＳ１５の駆動能力が増大するので、出力端子
に所定の電圧を印加したときに流れる出力電流ＩＯＵＴ
は、ＩＯＬ１，ＩＯＬ２，ＩＯＬ３と絶対値で増大す
る。
【００２９】同様に、レベルシフト回路１２の出力デー
タ入力端子ＩＮにハイレベル（ＶＤＤ１電位）が入力さ
れたときには、ＰＭＯＳ２７のドレインはローレベル
（接地電位）となり、ＰＭＯＳ２９のドレインはハイレ
ベル（ＶＤＤ２電位）となるので、第２の信号ＯＢがロ
ーレベル（接地電位）となって、第１の信号ＯＴがハイ
レベル（ＶＤＤ２電位）となる。メインバッファ部２で
は、ＮＭＯＳ１４がオン状態となり、電源端子ＶＤＤか
らＮＭＯＳ１５を通して出力端子ＯＵＴに向けて電流が
流れる。第１の信号ＯＴすなわちＮＭＯＳ１４のゲート
電圧はＶ１に対応するＳ１、Ｖ２に対応するＳ２、Ｖ３
に対応するＳ３の順に増大し、これに伴いＮＭＯＳ１４
の駆動能力が増大するので、出力端子に所定の電圧を印
加したときに流れる出力電流ＩＯＵＴは、ＩＯＨ１，Ｉ
ＯＨ２，ＩＯＨ３と増大する。
タ入力端子ＩＮにハイレベル（ＶＤＤ１電位）が入力さ
れたときには、ＰＭＯＳ２７のドレインはローレベル
（接地電位）となり、ＰＭＯＳ２９のドレインはハイレ
ベル（ＶＤＤ２電位）となるので、第２の信号ＯＢがロ
ーレベル（接地電位）となって、第１の信号ＯＴがハイ
レベル（ＶＤＤ２電位）となる。メインバッファ部２で
は、ＮＭＯＳ１４がオン状態となり、電源端子ＶＤＤか
らＮＭＯＳ１５を通して出力端子ＯＵＴに向けて電流が
流れる。第１の信号ＯＴすなわちＮＭＯＳ１４のゲート
電圧はＶ１に対応するＳ１、Ｖ２に対応するＳ２、Ｖ３
に対応するＳ３の順に増大し、これに伴いＮＭＯＳ１４
の駆動能力が増大するので、出力端子に所定の電圧を印
加したときに流れる出力電流ＩＯＵＴは、ＩＯＨ１，Ｉ
ＯＨ２，ＩＯＨ３と増大する。
【００３０】レベル変換用電圧Ｖ１，Ｖ２，Ｖ３のすべ
てを第１の電圧ＶＤＤ１よりもＮＭＯＳ１４の閾値電圧
分以上高い電圧値に設定しておくことにより、出力端子
ＯＵＴからの出力信号のハイレベルを、従来例のＣＭＯ
Ｓ構成のメインバッファ部におけると同様にＶＤＤ１電
位とすることができる。
てを第１の電圧ＶＤＤ１よりもＮＭＯＳ１４の閾値電圧
分以上高い電圧値に設定しておくことにより、出力端子
ＯＵＴからの出力信号のハイレベルを、従来例のＣＭＯ
Ｓ構成のメインバッファ部におけると同様にＶＤＤ１電
位とすることができる。
【００３１】電源ＶＤＤの電圧を３．３Ｖとし、メイン
バッファ部が合計チャネル幅２００μｍを有するＰＭＯ
Ｓと合計チャネル幅２００μｍを有するＮＭＯＳとで構
成された図８の従来の出力バッファ回路で得られる最大
駆動能力と同一の駆動能力を図２の出力バッファ回路で
実現する場合には、第３のレベル変換電圧Ｖ３を５Ｖと
すれば、ＮＭＯＳ１４のチャネル幅が８０μｍ、ＮＭＯ
Ｓ１５のチャネル幅が１６０μｍに削減できる。すなわ
ち、出力バッファ回路をパターンレイアウトした出力バ
ッファセル中で最大の面積を占有するメインバッファ部
の総チャネル幅を４０％削減して出力バッファセル全体
を小型化できるという効果がある。
バッファ部が合計チャネル幅２００μｍを有するＰＭＯ
Ｓと合計チャネル幅２００μｍを有するＮＭＯＳとで構
成された図８の従来の出力バッファ回路で得られる最大
駆動能力と同一の駆動能力を図２の出力バッファ回路で
実現する場合には、第３のレベル変換電圧Ｖ３を５Ｖと
すれば、ＮＭＯＳ１４のチャネル幅が８０μｍ、ＮＭＯ
Ｓ１５のチャネル幅が１６０μｍに削減できる。すなわ
ち、出力バッファ回路をパターンレイアウトした出力バ
ッファセル中で最大の面積を占有するメインバッファ部
の総チャネル幅を４０％削減して出力バッファセル全体
を小型化できるという効果がある。
【００３２】図４は、電圧選択回路の他の構成例の回路
図である。電圧選択回路１１ａは、第１のレベル変換用
電圧Ｖ１がソースに供給され、ゲートに第１の電圧選択
信号ＳＶ１を入力するＰＭＯＳ４１からなる第１のスイ
ッチ回路と、第２のレベル変換用電圧Ｖ２がソースに供
給され、ゲートに第２の電圧選択信号ＳＶ２を入力する
ＰＭＯＳ４２からなる第２のスイッチ回路と、第３のレ
ベル変換用電圧Ｖ３がソースに供給され、ゲートに第３
の電圧選択信号ＳＶ３を入力するＰＭＯＳ４３からなる
第３のスイッチ回路とを有している。ＰＭＯＳ４１のバ
ックゲート，ＰＭＯＳ４２のバックゲートおよびＰＭＯ
Ｓ４３のバックゲートにはレベル変換用電圧Ｖ１〜Ｖ３
のうちで最高電圧であるＶ３が供給され、ＰＭＯＳ４１
のドレイン，ＰＭＯＳ４２のドレインおよびＰＭＯＳ４
３のドレインは共通接続されて第２の電圧ＶＤＤ２を出
力する構成となっている。
図である。電圧選択回路１１ａは、第１のレベル変換用
電圧Ｖ１がソースに供給され、ゲートに第１の電圧選択
信号ＳＶ１を入力するＰＭＯＳ４１からなる第１のスイ
ッチ回路と、第２のレベル変換用電圧Ｖ２がソースに供
給され、ゲートに第２の電圧選択信号ＳＶ２を入力する
ＰＭＯＳ４２からなる第２のスイッチ回路と、第３のレ
ベル変換用電圧Ｖ３がソースに供給され、ゲートに第３
の電圧選択信号ＳＶ３を入力するＰＭＯＳ４３からなる
第３のスイッチ回路とを有している。ＰＭＯＳ４１のバ
ックゲート，ＰＭＯＳ４２のバックゲートおよびＰＭＯ
Ｓ４３のバックゲートにはレベル変換用電圧Ｖ１〜Ｖ３
のうちで最高電圧であるＶ３が供給され、ＰＭＯＳ４１
のドレイン，ＰＭＯＳ４２のドレインおよびＰＭＯＳ４
３のドレインは共通接続されて第２の電圧ＶＤＤ２を出
力する構成となっている。
【００３３】動作の詳細は図２の電圧選択回路１１とほ
ぼ同一であるので省略する。図４の電圧選択回路１１ａ
は、トランジスタ数が少なく、トランジスタのウェル電
位が同一なので、半導体集積回路に搭載したときの出力
バッファ回路の占有面積をさらに削減することができ
る。
ぼ同一であるので省略する。図４の電圧選択回路１１ａ
は、トランジスタ数が少なく、トランジスタのウェル電
位が同一なので、半導体集積回路に搭載したときの出力
バッファ回路の占有面積をさらに削減することができ
る。
【００３４】図５は、本発明の半導体集積回路の第１の
実施の形態のレイアウト模式図である。半導体集積回路
５１には、レベル変換用電源端子５２−１，５２−２，
５２−３と、選択データ入力端子５３−１，５３−２
と、出力バッファ回路５４−１〜５４−Ｍが搭載され、
各出力バッファ回路には、選択データ入力端子５３−
１，５３−２からのそれぞれの信号線とレベル変換用電
源端子５２−１，５２−２，５２−３からのそれぞれの
電圧供給線が共通して接続されている。出力バッファ回
路５４−１〜５４−Ｍのそれぞれは、基本的には図１に
記載した出力バッファ回路と同一であり、プリバッファ
部５５は図１のプリバッファ部１に対応し、メインバッ
ファ部５６は図１のメインバッファ部２に対応し、出力
端子５７は図１の出力端子ＯＵＴに対応する。
実施の形態のレイアウト模式図である。半導体集積回路
５１には、レベル変換用電源端子５２−１，５２−２，
５２−３と、選択データ入力端子５３−１，５３−２
と、出力バッファ回路５４−１〜５４−Ｍが搭載され、
各出力バッファ回路には、選択データ入力端子５３−
１，５３−２からのそれぞれの信号線とレベル変換用電
源端子５２−１，５２−２，５２−３からのそれぞれの
電圧供給線が共通して接続されている。出力バッファ回
路５４−１〜５４−Ｍのそれぞれは、基本的には図１に
記載した出力バッファ回路と同一であり、プリバッファ
部５５は図１のプリバッファ部１に対応し、メインバッ
ファ部５６は図１のメインバッファ部２に対応し、出力
端子５７は図１の出力端子ＯＵＴに対応する。
【００３５】図５の半導体集積回路５１では、選択デー
タ信号端子５３−１，５３−２から入力する選択データ
信号ＳＳ１，ＳＳ２の論理組み合わせによりレベル変換
用電源端子５２−１，５２−２，５２−３から供給され
るレベル変換用電圧Ｖ１，Ｖ２，Ｖ３のうちたとえばＶ
３が選択されたときには、出力バッファ回路５４−１〜
５４−Ｍのすべてがレベル変換用電圧Ｖ３に対応する駆
動力をもって動作することになる。この構成は、同時動
作する出力バッファ回路が多数搭載され、誤動作が生じ
ないよう出力バッファ回路の調整が必要な場合などに適
する。なお、選択できるレベル変換用電圧数が少ないと
きには、プリバッファ部５５を図１のプリバッファ部１
からデコード回路を除いた構成として、２個の選択デー
タ信号端子５３−１，５３−２の代わりに３個の選択電
圧信号端子を設けて直接にプリバッファ部内の電圧選択
回路に入力してもよい。
タ信号端子５３−１，５３−２から入力する選択データ
信号ＳＳ１，ＳＳ２の論理組み合わせによりレベル変換
用電源端子５２−１，５２−２，５２−３から供給され
るレベル変換用電圧Ｖ１，Ｖ２，Ｖ３のうちたとえばＶ
３が選択されたときには、出力バッファ回路５４−１〜
５４−Ｍのすべてがレベル変換用電圧Ｖ３に対応する駆
動力をもって動作することになる。この構成は、同時動
作する出力バッファ回路が多数搭載され、誤動作が生じ
ないよう出力バッファ回路の調整が必要な場合などに適
する。なお、選択できるレベル変換用電圧数が少ないと
きには、プリバッファ部５５を図１のプリバッファ部１
からデコード回路を除いた構成として、２個の選択デー
タ信号端子５３−１，５３−２の代わりに３個の選択電
圧信号端子を設けて直接にプリバッファ部内の電圧選択
回路に入力してもよい。
【００３６】図６は、本発明の半導体集積回路の第２の
実施の形態のレイアウト模式図である。半導体集積回路
６１には、出力バッファ回路５４−１〜５４−３を含む
第１のバッファグループ６２−１と、出力バッファ回路
５４−４〜５４−６を含む第２のバッファグループ６２
−２と、出力バッファ回路５４−７〜５４−９を含む第
３のバッファグループ６２−３と、出力バッファ回路５
４−１〜５４−９すべてに共通に接続されるレベル変換
用電源端子５２−１，５２−２，５２−３と、第１のバ
ッファグループ６２−１に属する出力バッファ回路のみ
に接続され選択データ信号ＳＳ１，ＳＳ２を入力する選
択データ入力端子６３−１，６３−２と、第２のバッフ
ァグループ６２−２に属する出力バッファ回路のみに接
続され選択データ信号ＳＳ３，ＳＳ４を入力する選択デ
ータ入力端子６３−３，６３−４と、第３のバッファグ
ループ６２−３に属する出力バッファ回路のみに接続さ
れ選択データ信号ＳＳ５，ＳＳ６を入力する選択データ
入力端子６３−５，６３−６とが搭載されている。各出
力バッファ回路が図１に記載したバッファ回路と基本的
に同一であることは図５の場合と同様である。
実施の形態のレイアウト模式図である。半導体集積回路
６１には、出力バッファ回路５４−１〜５４−３を含む
第１のバッファグループ６２−１と、出力バッファ回路
５４−４〜５４−６を含む第２のバッファグループ６２
−２と、出力バッファ回路５４−７〜５４−９を含む第
３のバッファグループ６２−３と、出力バッファ回路５
４−１〜５４−９すべてに共通に接続されるレベル変換
用電源端子５２−１，５２−２，５２−３と、第１のバ
ッファグループ６２−１に属する出力バッファ回路のみ
に接続され選択データ信号ＳＳ１，ＳＳ２を入力する選
択データ入力端子６３−１，６３−２と、第２のバッフ
ァグループ６２−２に属する出力バッファ回路のみに接
続され選択データ信号ＳＳ３，ＳＳ４を入力する選択デ
ータ入力端子６３−３，６３−４と、第３のバッファグ
ループ６２−３に属する出力バッファ回路のみに接続さ
れ選択データ信号ＳＳ５，ＳＳ６を入力する選択データ
入力端子６３−５，６３−６とが搭載されている。各出
力バッファ回路が図１に記載したバッファ回路と基本的
に同一であることは図５の場合と同様である。
【００３７】図６の半導体集積回路では、バッファグル
ープ毎にレベル変換用電圧を選択できるので、出力電流
規格の異なる種類の出力バッファ回路が搭載された半導
体集積回路においても、同一の出力バッファセルで兼用
できる。
ープ毎にレベル変換用電圧を選択できるので、出力電流
規格の異なる種類の出力バッファ回路が搭載された半導
体集積回路においても、同一の出力バッファセルで兼用
できる。
【００３８】図７は、本発明の半導体集積回路の第３の
実施の形態のレイアウト模式図である。半導体集積回路
７１には、出力バッファ回路５４−１〜５４−Ｍと、レ
ベル変換用電源端子５２−１，５２−２，５２−３と、
選択データ入力端子７３と、シリアル入力／メモリ書込
み制御回路７３と、メモリ７４とが搭載されている。
実施の形態のレイアウト模式図である。半導体集積回路
７１には、出力バッファ回路５４−１〜５４−Ｍと、レ
ベル変換用電源端子５２−１，５２−２，５２−３と、
選択データ入力端子７３と、シリアル入力／メモリ書込
み制御回路７３と、メモリ７４とが搭載されている。
【００３９】出力バッファ回路５４−１〜５４−Ｍのそ
れぞれは、基本的には図１に記載した出力バッファ回路
と同一であり、各出力バッファ回路には、メモリ７４か
ら選択データ信号が入力され、レベル変換用電源端子５
２−１，５２−２，５２−３からのそれぞれの電圧供給
線が共通して接続されている。
れぞれは、基本的には図１に記載した出力バッファ回路
と同一であり、各出力バッファ回路には、メモリ７４か
ら選択データ信号が入力され、レベル変換用電源端子５
２−１，５２−２，５２−３からのそれぞれの電圧供給
線が共通して接続されている。
【００４０】半導体集積回路７１の動作開始に先立って
選択データ入力端子７２から選択データをシリアルに入
力し、シリアル入力／メモリ書込み制御回路７３はこれ
を受けてメモリ７４の所定のアドレスに選択データの書
込みを行う。メモリ７４は第１の出力バッファ回路５４
−１に対しては選択データ信号ＳＳ１−１，ＳＳ２−１
を出力し、第２の出力バッファ回路５４−２に対しては
選択データ信号ＳＳ１−２，ＳＳ２−２を出力し、以下
第Ｍ番の出力バッファ回路５４−Ｍに対しては選択デー
タ信号ＳＳ１−Ｍ，ＳＳ２−Ｍを出力してそれぞれの出
力バッファ回路毎にレベル変換電圧Ｖ１，Ｖ２，Ｖ３の
うちの一つを選択する。それぞれの出力バッファ回路へ
の選択データ信号数がＬで、出力バッファ回路の個数が
Ｍの場合には、シリアル入力／メモリ書込み制御回路７
３は、Ｌ×Ｍ個の選択データを選択データ入力端子７２
を介してシリアルに入力してメモリ７４に書込み、メモ
リ７４は、Ｍ個の出力バッファ回路に対して出力バッフ
ァ回路１個につきＬ個ずつ計Ｌ×Ｍ個の選択データ信号
を出力する。図７では、出力バッファ１個につき２個の
選択データ信号を使用するので、メモリ７４は計２Ｍ個
の選択データ信号を出力する。
選択データ入力端子７２から選択データをシリアルに入
力し、シリアル入力／メモリ書込み制御回路７３はこれ
を受けてメモリ７４の所定のアドレスに選択データの書
込みを行う。メモリ７４は第１の出力バッファ回路５４
−１に対しては選択データ信号ＳＳ１−１，ＳＳ２−１
を出力し、第２の出力バッファ回路５４−２に対しては
選択データ信号ＳＳ１−２，ＳＳ２−２を出力し、以下
第Ｍ番の出力バッファ回路５４−Ｍに対しては選択デー
タ信号ＳＳ１−Ｍ，ＳＳ２−Ｍを出力してそれぞれの出
力バッファ回路毎にレベル変換電圧Ｖ１，Ｖ２，Ｖ３の
うちの一つを選択する。それぞれの出力バッファ回路へ
の選択データ信号数がＬで、出力バッファ回路の個数が
Ｍの場合には、シリアル入力／メモリ書込み制御回路７
３は、Ｌ×Ｍ個の選択データを選択データ入力端子７２
を介してシリアルに入力してメモリ７４に書込み、メモ
リ７４は、Ｍ個の出力バッファ回路に対して出力バッフ
ァ回路１個につきＬ個ずつ計Ｌ×Ｍ個の選択データ信号
を出力する。図７では、出力バッファ１個につき２個の
選択データ信号を使用するので、メモリ７４は計２Ｍ個
の選択データ信号を出力する。
【００４１】図７の半導体集積回路では、出力バッファ
回路１個毎にレベル変換用電圧を選択でき、メモリ７４
の選択データを書き替えることにより、Ｍ個の出力バッ
ファ回路の駆動能力を個別に変更することができるの
で、１個の半導体集積回路が多種多様な出力電流規格に
対応可能となる。また、選択データをシリアルに入力す
るので入力用の端子を１個に削減できる。メモリ７４に
一度書込んだ選択データは、変更が必要とならない限り
継続して使用するので、メモリ７４が電気的に書込み消
去が可能な不揮発性メモリであれば毎回の動作開始に先
立ってメモリへの書込みを行う必要がなくなり、より好
ましい。
回路１個毎にレベル変換用電圧を選択でき、メモリ７４
の選択データを書き替えることにより、Ｍ個の出力バッ
ファ回路の駆動能力を個別に変更することができるの
で、１個の半導体集積回路が多種多様な出力電流規格に
対応可能となる。また、選択データをシリアルに入力す
るので入力用の端子を１個に削減できる。メモリ７４に
一度書込んだ選択データは、変更が必要とならない限り
継続して使用するので、メモリ７４が電気的に書込み消
去が可能な不揮発性メモリであれば毎回の動作開始に先
立ってメモリへの書込みを行う必要がなくなり、より好
ましい。
【００４２】
【発明の効果】以上に説明したように、本発明の出力バ
ッファ回路は、図８の従来例と比較してメインバッファ
部のトランジスタのチャネル幅を大幅に削減することが
できるので、出力バッファセルを小型化することができ
る効果がある。
ッファ回路は、図８の従来例と比較してメインバッファ
部のトランジスタのチャネル幅を大幅に削減することが
できるので、出力バッファセルを小型化することができ
る効果がある。
【００４３】この出力バッファ回路を搭載した本発明の
半導体集積回路は、出力バッファ回路が小型なので高集
積化、多ピン化に適し、加えて、図６の半導体集積回路
ではバッファグループ毎に駆動能力を設定でき、図７の
半導体集積回路では出力バッファ回路毎に駆動能力を設
定できるので、適用分野に応じた出力電流規格の変更、
調整に柔軟に対応できるという効果がある。
半導体集積回路は、出力バッファ回路が小型なので高集
積化、多ピン化に適し、加えて、図６の半導体集積回路
ではバッファグループ毎に駆動能力を設定でき、図７の
半導体集積回路では出力バッファ回路毎に駆動能力を設
定できるので、適用分野に応じた出力電流規格の変更、
調整に柔軟に対応できるという効果がある。
【図１】本発明の出力バッファ回路のブロック図であ
る。
る。
【図２】本発明の一実施例の回路図である。
【図３】図２の回路の動作タイミング図である。
【図４】電圧選択回路の他の構成例の回路図である。
【図５】本発明の半導体集積回路の第１の実施の形態の
レイアウト模式図である。
レイアウト模式図である。
【図６】本発明の半導体集積回路の第２の実施の形態の
レイアウト模式図である。
レイアウト模式図である。
【図７】本発明の半導体集積回路の第３の実施の形態の
レイアウト模式図である。
レイアウト模式図である。
【図８】従来の駆動能力を選択可能な出力バッファ回路
の回路図である。
の回路図である。
１，５５，８１ プリバッファ部 ２，５６，８２ メインバッファ部 １１，１１ａ 電圧選択回路 １２ レベルシフト回路 １３ デコード回路 １４，１５，２８，３０，３２，３４，８４，８６，８
８，９０ ＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓ） ２１，２２，２３，２４，２５，２６，２７，２９，３
１，３３，４１，４２，４３，８３，８５，８７，８９
ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ） ５１，６１，７１ 半導体集積回路 ５２−１，５２−２，５２−３ レベル変換用電源端
子 ５３−１，５３−２，６３−１，６３−２，６３−３，
６３−４，６３−５，６３−６，７２ 選択データ入
力端子 ５４−１，５４−２，５４−３，５４−４，５４−５，
５４−６，５４−７，５４−８，５４−９，５４−Ｍ
出力バッファ回路 ５７ 出力端子 ６２−１，６２−２，６２−３ バッファグループ ７３ シリアル入力／メモリ書込み制御回路 ７４ メモリ
８，９０ ＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓ） ２１，２２，２３，２４，２５，２６，２７，２９，３
１，３３，４１，４２，４３，８３，８５，８７，８９
ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ） ５１，６１，７１ 半導体集積回路 ５２−１，５２−２，５２−３ レベル変換用電源端
子 ５３−１，５３−２，６３−１，６３−２，６３−３，
６３−４，６３−５，６３−６，７２ 選択データ入
力端子 ５４−１，５４−２，５４−３，５４−４，５４−５，
５４−６，５４−７，５４−８，５４−９，５４−Ｍ
出力バッファ回路 ５７ 出力端子 ６２−１，６２−２，６２−３ バッファグループ ７３ シリアル入力／メモリ書込み制御回路 ７４ メモリ
Claims (11)
- 【請求項１】 入力信号の振幅を異なる複数の電圧のう
ち電圧選択信号により選択した電圧から接地電位までの
振幅の第１の信号に変換するとともに該信号と反転の関
係を有する第２の信号を出力するプリバッファ部と、 電源と接地間に直列接続され接続点を出力端子とする２
個のＮチャネルＭＯＳトランジスタを有し前記２個のＮ
チャネルＭＯＳトランジスタの一方のゲートに前記第１
の信号が入力し他方のゲートに前記第２の信号が入力す
るメインバッファ部とを有することを特徴とする出力バ
ッファ回路。 - 【請求項２】 ドレインが第１の電圧の電源に接続され
ソースが出力端子に接続された第１のＮチャネルＭＯＳ
トランジスタと、 ドレインが前記出力端子に接続されソースが接地された
第２のＮチャネルＭＯＳトランジスタと、 前記第１の電圧より高電圧で互いに異なるＮ（Ｎは正整
数）個のレベル変換用電圧を供給されＮ個の電圧選択信
号により前記レベル変換用電圧のうちの一つを第２の電
圧として選択し出力する電圧選択回路と、 前記第２の電圧が供給され、前記第１の電圧から接地電
位までの振幅の出力データ信号を入力し、前記第２の電
圧から接地電位までの振幅の第１の信号および該信号と
反転の関係を有する第２の信号を出力するレベルシフト
回路とを有し、前記第１，第２の信号の一方が前記第１
のＮチャネルＭＯＳトランジスタのゲートに入力し、他
方が前記第２のＮチャネルＭＯＳトランジスタのゲート
に入力することを特徴とする出力バッファ回路。 - 【請求項３】 ドレインが第１の電圧の電源に接続され
ソースが出力端子に接続された第１のＮチャネルＭＯＳ
トランジスタと、 ドレインが前記出力端子に接続されソースが接地された
第２のＮチャネルＭＯＳトランジスタと、 前記第１の電圧より高電圧で互いに異なるＮ（Ｎは正整
数）個のレベル変換用電圧が供給されＮ個の電圧選択信
号により前記レベル変換用電圧のうちの一つを第２の電
圧として選択し出力する電圧選択回路と、 Ｌ（Ｌ≧ｌｏｇ2 Ｎの正整数）個の選択データ信号を入
力しそれらの論理組み合わせに対応して前記Ｎ個の電圧
選択信号のうち一つをアクティブとして前記電圧選択回
路へ出力する選択データ信号デコード回路と、 前記第２の電圧が供給され、前記第１の電圧から接地電
位までの振幅の出力データ信号を入力し、前記第２の電
圧から接地電位までの振幅の第１の信号および該信号と
反転の関係を有する第２の信号を出力するレベルシフト
回路とを有し、前記第１，第２の信号の一方が前記第１
のＮチャネルＭＯＳトランジスタのゲートに入力し、他
方が前記第２のＮチャネルＭＯＳトランジスタのゲート
に入力することを特徴とする出力バッファ回路。 - 【請求項４】 前記レベル変換用電圧が前記第１の電圧
に前記第１のＮチャネルＭＯＳトランジスタの閾値電圧
を加えた値よりも高い電圧値である請求項２または請求
項３記載の出力バッファ回路。 - 【請求項５】 前記電圧選択回路は、 ソースとバックゲートが第１の端子に接続しゲートが第
２の端子に接続した第１のＰチャネルＭＯＳトランジス
タと、ソースが前記第１のＰチャネルＭＯＳトランジス
タのドレインと接続しゲートが前記第２の端子に接続し
ドレインとバックゲートが第３の端子に接続した第２の
ＰチャネルＭＯＳトランジスタとからなる選択スイッチ
をＮ個有し、 それぞれの前記選択スイッチの前記第１の端子に前記レ
ベル変換用電圧のうち一つが供給されこれと対応する前
記電圧選択信号を前記第２の端子に入力するとともにＮ
個の前記選択スイッチのそれぞれの前記第３の端子を共
通接続して前記第２の電圧の出力端とする請求項２また
は請求項３記載の出力バッファ回路。 - 【請求項６】 前記電圧選択回路は、 ソースが第１の端子に接続しゲートが第２の端子に接続
しドレインが第３の端子に接続しバックゲートが第４の
端子に接続したＰチャネルＭＯＳトランジスタからなる
選択スイッチをＮ個有し、 それぞれの前記選択スイッチの前記第１の端子に前記レ
ベル変換用電圧のうち一つが供給されこれと対応する前
記電圧選択信号を前記第２の端子に入力するとともにＮ
個の前記選択スイッチのそれぞれの前記第３の端子を共
通接続して前記第２の電圧の出力端としそれぞれの前記
第４の端子に前記レベル変換用電圧のうちもっとも高い
電圧を供給する請求項２または請求項３記載の出力バッ
ファ回路。 - 【請求項７】 複数の請求項２記載の出力バッファ回路
と、 それぞれの前記出力バッファ回路の電圧選択回路にＮ個
のレベル変換用電圧を供給するＮ個のレベル変換用電源
端子と、 それぞれの前記出力バッファ回路の前記電圧選択回路に
Ｎ個の電圧選択信号を供給するＮ個の電圧選択信号入力
端子とを備えることを特徴とする半導体集積回路。 - 【請求項８】 複数の請求項３記載の出力バッファ回路
と、 それぞれの前記出力バッファ回路の電圧選択回路にＮ個
のレベル変換用電圧を供給するＮ個のレベル変換用電源
端子と、 それぞれの前記出力バッファ回路の選択データ信号デコ
ード回路にＬ個の選択データ信号を供給するＬ個の選択
データ信号入力端子とを備えることを特徴とする半導体
集積回路。 - 【請求項９】 それぞれに請求項３記載の出力バッファ
回路を複数個含むＭ（Ｍは正整数）個のバッファグルー
プと、 前記出力バッファ回路の電圧選択回路に共通してＮ個の
レベル変換用電圧を供給するＮ個のレベル変換用電源端
子と、 それぞれの前記バッファグループ毎に前記出力バッファ
回路にＬ個の選択データ信号を供給するＬ×Ｍ個の選択
データ信号入力端子とを備えることを特徴とする半導体
集積回路。 - 【請求項１０】 Ｍ（Ｍは正整数）個の請求項３記載の
出力バッファ回路と、 それぞれの前記出力バッファ回路の電圧選択回路にＮ個
のレベル変換用電圧を供給するＮ個のレベル変換用電源
端子と、 それぞれの前記出力バッファ回路にＬ個の選択データ信
号を供給するＬ×Ｍビット出力の選択用メモリと、 選択データ信号入力端子からＬ×Ｍ個の電圧選択信号生
成データをシリアルに入力し前記選択用メモリの所定の
アドレスに書込むシリアル入力／メモリ書込み制御回路
とを備えることを特徴とする半導体集積回路。 - 【請求項１１】 前記選択用メモリが電気的に書込み消
去可能な不揮発性メモリである請求項１０記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25906099A JP3265291B2 (ja) | 1999-09-13 | 1999-09-13 | 出力バッファ回路および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25906099A JP3265291B2 (ja) | 1999-09-13 | 1999-09-13 | 出力バッファ回路および半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085985A JP2001085985A (ja) | 2001-03-30 |
| JP3265291B2 true JP3265291B2 (ja) | 2002-03-11 |
Family
ID=17328776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25906099A Expired - Fee Related JP3265291B2 (ja) | 1999-09-13 | 1999-09-13 | 出力バッファ回路および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265291B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120129809A (ko) * | 2011-05-20 | 2012-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 장치 |
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|---|---|---|---|---|
| JP4907908B2 (ja) * | 2005-06-29 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 駆動回路及び表示装置 |
| KR100735612B1 (ko) * | 2005-12-22 | 2007-07-04 | 삼성전자주식회사 | 멀티패쓰 억세스블 반도체 메모리 장치 |
| JP7491546B2 (ja) | 2020-02-12 | 2024-05-28 | 深▲セン▼通鋭微電子技術有限公司 | 信号出力回路及び表示装置駆動ドライバ |
-
1999
- 1999-09-13 JP JP25906099A patent/JP3265291B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120129809A (ko) * | 2011-05-20 | 2012-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 장치 |
| KR101952446B1 (ko) | 2011-05-20 | 2019-04-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 장치 |
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