JPH0461690A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0461690A JPH0461690A JP2168938A JP16893890A JPH0461690A JP H0461690 A JPH0461690 A JP H0461690A JP 2168938 A JP2168938 A JP 2168938A JP 16893890 A JP16893890 A JP 16893890A JP H0461690 A JPH0461690 A JP H0461690A
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- circuit
- logic circuit
- control signal
- memory circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 3
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 2
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は論理回路及びメモリ回路を有し、前記メモリ回
路の情報を保持する機能を備えた半導体集積回路に関す
る。
路の情報を保持する機能を備えた半導体集積回路に関す
る。
［従来の技術］
第２図は従来の論理回路及びメモリ回路を有する半導体
集積回路の一例を示す回路図である。この第２図に示す
ように、論理回路２及びメモリ回路３は、共通電源ＶＤ
Ｄと接地ＧＮＤとの間に接続されていて、相互に信号の
授受が行なわれている。
集積回路の一例を示す回路図である。この第２図に示す
ように、論理回路２及びメモリ回路３は、共通電源ＶＤ
Ｄと接地ＧＮＤとの間に接続されていて、相互に信号の
授受が行なわれている。
また、論理回路２には論理回路用端子９が接続されてい
る。
る。
このように構成される半導体集積回路においては、全て
の入出力信号の授受は論理回路用端子９を介して行なわ
れる。そして、メモリ回路３の情報を保持する場合は、
論理回路２を保持状態にし、この論理回路２において生
成される制御信号によりメモリ回路３を保持状態にする
。このように、各回路に共通した電源を使用する半導体
集積回路の場合は、回路全体を保持状態にすることによ
り、メモリ回路３の情報の保持を実現している。
の入出力信号の授受は論理回路用端子９を介して行なわ
れる。そして、メモリ回路３の情報を保持する場合は、
論理回路２を保持状態にし、この論理回路２において生
成される制御信号によりメモリ回路３を保持状態にする
。このように、各回路に共通した電源を使用する半導体
集積回路の場合は、回路全体を保持状態にすることによ
り、メモリ回路３の情報の保持を実現している。
一方、第３図に示すように、論理回路及びメモリ回路を
夫々別個の電源で駆動するようにした半導体集積回路も
ある。この従来技術においては、論理回路２及びメモリ
回路３には夫々独立した論理回路用電源ＶＤＤＩ及びメ
モリ回路用電源Ｖ ＤＤ２が接続されている。そして、
論理回路２及びメモリ回路３には夫々論理回路用端子９
及びメモリ回路用端子１１が接続されている。
夫々別個の電源で駆動するようにした半導体集積回路も
ある。この従来技術においては、論理回路２及びメモリ
回路３には夫々独立した論理回路用電源ＶＤＤＩ及びメ
モリ回路用電源Ｖ ＤＤ２が接続されている。そして、
論理回路２及びメモリ回路３には夫々論理回路用端子９
及びメモリ回路用端子１１が接続されている。
このように構成される半導体集積回路においては、メモ
リ回路２にはメモリ回路用端子１１を介して制御信号が
供給され、この制御信号によりメモリ回路２の保持状態
が設定される。このため、このように、各回路に独立し
た電源を使用する半導体集積回路の場合は、論理回路２
を介さずにメモリ回路３だけを保持状態にすることによ
り、メモリ回路３の情報の保持を実現している。
リ回路２にはメモリ回路用端子１１を介して制御信号が
供給され、この制御信号によりメモリ回路２の保持状態
が設定される。このため、このように、各回路に独立し
た電源を使用する半導体集積回路の場合は、論理回路２
を介さずにメモリ回路３だけを保持状態にすることによ
り、メモリ回路３の情報の保持を実現している。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体集積回路において
は、以下に示すような問題点がある。
は、以下に示すような問題点がある。
先ず、第２図に示すように、電源共通方式の場合、メモ
リ回路３の情報を保持するだけであるにも拘らず、論理
回路２も含めて回路全体を保持状態にする必要がある。
リ回路３の情報を保持するだけであるにも拘らず、論理
回路２も含めて回路全体を保持状態にする必要がある。
このため、論理回路３で生じる漏れ電流をメモリ回路３
と同程度に低減する必要がある。また、メモリ回路３の
保持状態を安定させるために、論理回路２の端子９のレ
ベルを適切に設定しなければならない。
と同程度に低減する必要がある。また、メモリ回路３の
保持状態を安定させるために、論理回路２の端子９のレ
ベルを適切に設定しなければならない。
一方、第３図に示すように、電源独立方式の場合、本来
、論理回路２において生成される制御信号を外部からメ
モリ回路３に入力するため、メモリ回路用端子１１が必
要である。このため、半導体集積回路における端子の使
用効率が低下してしまう。また、端子９と端子１１とは
接続される電源が相互に異なるため、端子の配置位置が
制限され、半導体集積回路の設計の自由度が低下してし
まう。
、論理回路２において生成される制御信号を外部からメ
モリ回路３に入力するため、メモリ回路用端子１１が必
要である。このため、半導体集積回路における端子の使
用効率が低下してしまう。また、端子９と端子１１とは
接続される電源が相互に異なるため、端子の配置位置が
制限され、半導体集積回路の設計の自由度が低下してし
まう。
本発明はかかる問題点に鑑みてなされたものであって、
制御信号を入力するための端子を設けることなく、メモ
リ回路だけを保持状態に設定することができる半導体集
積回路を提供することを目的とする。
制御信号を入力するための端子を設けることなく、メモ
リ回路だけを保持状態に設定することができる半導体集
積回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路は、第１の電源が供給され
る論理回路と、第２の電源が供給されるメモリ回路とを
有し、前記メモリ回路は前記論理回路から供給される制
御信号により動作状態及び保持状態のいずれか一方が設
定される半導体集積回路において、前記第２の電源によ
り駆動され前記論理回路の制御信号出力端と前記メモリ
回路の制御信号入力端との間に縦続接続された第１及び
第２のＣＭＯＳインバータと、そのゲートが前記第１及
び第２のＣＭＯＳインバータの相互接続点に接続されそ
のドレインが前記制御信号出力端に接続されそのソース
が接地に接続されたＮ型ＭＯＳトランジスタとを有する
ことを特徴とする。
る論理回路と、第２の電源が供給されるメモリ回路とを
有し、前記メモリ回路は前記論理回路から供給される制
御信号により動作状態及び保持状態のいずれか一方が設
定される半導体集積回路において、前記第２の電源によ
り駆動され前記論理回路の制御信号出力端と前記メモリ
回路の制御信号入力端との間に縦続接続された第１及び
第２のＣＭＯＳインバータと、そのゲートが前記第１及
び第２のＣＭＯＳインバータの相互接続点に接続されそ
のドレインが前記制御信号出力端に接続されそのソース
が接地に接続されたＮ型ＭＯＳトランジスタとを有する
ことを特徴とする。
〔作用］
本発明においては、論理回路から出力される制御信号は
第１及び第２のＣＭＯＳインバータを介してメモリ回路
に入力され、このメモリ回路は前記制御信号により動作
状態及び保持状態のいずれか一方が設定される。そして
、前記制御信号をハイレベルにすることにより前記メモ
リ回路を動作状態に設定する場合、前記第１のＣＭＯＳ
インバータの出力はローレベルになる。このため、Ｎ型
ＭＯＳトランジスタはそのゲートにローレベルが入力さ
れてオフ状態になる。一方、前記制御信号をローレベル
にすることにより前記メモリ回路を保持状態に設定する
場合、前記第１のＣＭＯＳインバータの出力はハイレベ
ルになる。このため、前記Ｎ型ＭＯＳトランジスタはそ
のゲートにハイレベルが入力されてオン状態になる。こ
れにより、前記第１のＣＭＯＳインバータの入力端は前
記Ｎ型ＭＯＳトランジスタを介して接地され、ラッチ状
態になる。従って、前記論理回路から供給される制御信
号が不定状態になっても、前記メモリ回路はその保持状
態を安定して維持することができる。
第１及び第２のＣＭＯＳインバータを介してメモリ回路
に入力され、このメモリ回路は前記制御信号により動作
状態及び保持状態のいずれか一方が設定される。そして
、前記制御信号をハイレベルにすることにより前記メモ
リ回路を動作状態に設定する場合、前記第１のＣＭＯＳ
インバータの出力はローレベルになる。このため、Ｎ型
ＭＯＳトランジスタはそのゲートにローレベルが入力さ
れてオフ状態になる。一方、前記制御信号をローレベル
にすることにより前記メモリ回路を保持状態に設定する
場合、前記第１のＣＭＯＳインバータの出力はハイレベ
ルになる。このため、前記Ｎ型ＭＯＳトランジスタはそ
のゲートにハイレベルが入力されてオン状態になる。こ
れにより、前記第１のＣＭＯＳインバータの入力端は前
記Ｎ型ＭＯＳトランジスタを介して接地され、ラッチ状
態になる。従って、前記論理回路から供給される制御信
号が不定状態になっても、前記メモリ回路はその保持状
態を安定して維持することができる。
本発明によれば、メモリ回路は論理回路がら供給される
制御信号により動作状態又は保持状態に設定されるので
、外部から制御信号を入力するための端子を設ける必要
がない。このため、端子の使用効率を向上させることが
できると共に、半導体集積回路の設計の自由度を向上さ
せることができる。また、前記保持状態はＮ型ＭＯＳト
ランジスタによりラッチされるので、メモリ回路だけを
保持状態に設定することができる。これにより、論理回
路の漏れ電流を低減する必要がなくなる。
制御信号により動作状態又は保持状態に設定されるので
、外部から制御信号を入力するための端子を設ける必要
がない。このため、端子の使用効率を向上させることが
できると共に、半導体集積回路の設計の自由度を向上さ
せることができる。また、前記保持状態はＮ型ＭＯＳト
ランジスタによりラッチされるので、メモリ回路だけを
保持状態に設定することができる。これにより、論理回
路の漏れ電流を低減する必要がなくなる。
なお、本発明においては、メモリ回路の出力は論理回路
に入力し、この論理回路を介して出力することが好まし
い。この場合、端子の使用効率を更に向上させることが
できる。
に入力し、この論理回路を介して出力することが好まし
い。この場合、端子の使用効率を更に向上させることが
できる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る半導体集積回路を示す回
路図である。
路図である。
論理回路２は論理回路用電源ＶＤＤＩと接地ＧＮＤとの
間に接続されている。また、この論理回路２には論理回
路用端子９が接続されている。一方、メモリ回路３はメ
モリ回路用電源ＶＤＤ２と接地ＧＮＤとの間に接続され
ていて、その出力が論理回路２に入力されるようになっ
ている。即ち、論理回路２とメモリ回路３とは電源が相
互に独立してイル。ＣＭＯＳインバータ６．７はメモリ
回路用電源ＶＤＤ２と接地ＧＮＤとの間に接続されてい
る。
間に接続されている。また、この論理回路２には論理回
路用端子９が接続されている。一方、メモリ回路３はメ
モリ回路用電源ＶＤＤ２と接地ＧＮＤとの間に接続され
ていて、その出力が論理回路２に入力されるようになっ
ている。即ち、論理回路２とメモリ回路３とは電源が相
互に独立してイル。ＣＭＯＳインバータ６．７はメモリ
回路用電源ＶＤＤ２と接地ＧＮＤとの間に接続されてい
る。
このＣＭＯＳインバータ６は論理回路２から供給される
制御信号を入力し、この制御信号を反転して出力する。
制御信号を入力し、この制御信号を反転して出力する。
ＣＭＯＳインバータ７はＣＭＯＳインバータ６の出力を
入力し、この信号を反転して出力する。メモリ回路３は
ＣＭＯＳインバータ７の出力を入力し、この信号により
動作状態及び保持状態のいずれか一方が設定されるよう
になっている。Ｎ型ＭＯＳトランジスタ８は、論理回路
２の制御信号出力端と接地ＧＮＤとの間に接続され、そ
のゲートにＣＭＯＳインバータ６の出力が入力されるよ
うになっている。
入力し、この信号を反転して出力する。メモリ回路３は
ＣＭＯＳインバータ７の出力を入力し、この信号により
動作状態及び保持状態のいずれか一方が設定されるよう
になっている。Ｎ型ＭＯＳトランジスタ８は、論理回路
２の制御信号出力端と接地ＧＮＤとの間に接続され、そ
のゲートにＣＭＯＳインバータ６の出力が入力されるよ
うになっている。
次に、このように構成される半導体集積回路の動作につ
いて説明する。
いて説明する。
先ず、この半導体集積回路が動作状態であるとき、論理
回路２からハイレベルの制御信号が出力される。この制
御信号はＣＭＯＳインバータ６゜７を介してメモリ回路
３に入力され、このハイレベルの制御信号によりメモリ
回路３が動作状態に設定される。このとき、Ｎ型ＭＯＳ
トランジスタ８はＣＭＯＳインバータ６の出力がローレ
ベルであるため、カットオフされている。
回路２からハイレベルの制御信号が出力される。この制
御信号はＣＭＯＳインバータ６゜７を介してメモリ回路
３に入力され、このハイレベルの制御信号によりメモリ
回路３が動作状態に設定される。このとき、Ｎ型ＭＯＳ
トランジスタ８はＣＭＯＳインバータ６の出力がローレ
ベルであるため、カットオフされている。
一方、この半導体集積回路が動作を停止し、メモリ回路
３の情報の保持を開始するとき、論理回路２からローレ
ベルの制御信号が出力される。この制御信号はＣＭＯＳ
インバータ６．７を介してメモリ回路３に伝達され、こ
のローレベルの制御信号によりメモリ回路３が保持状態
に設定される。
３の情報の保持を開始するとき、論理回路２からローレ
ベルの制御信号が出力される。この制御信号はＣＭＯＳ
インバータ６．７を介してメモリ回路３に伝達され、こ
のローレベルの制御信号によりメモリ回路３が保持状態
に設定される。
この場合は、ＣＭＯＳインバータ６の出力がハイレベル
となるため、Ｎ型ＭＯＳトランジスタ８はオン状態にな
る。これにより、ＣＭＯＳインバータ６の入力はＮ型Ｍ
ＯＳトランジスタ８を介して接地電位にショートされ、
ラッチ状態になる。このため、動作の停止によりＮ Ｆ
Ｘ Ｖ ｏ ｏ Ｉが接地電位のレベルに達し、論理回
路２の出力が不定状態になっても、メモリ回路３に入力
される制御信号はＮ型ＭＯＳトランジスタ８によりロー
レベルに固定されたままである。従って、メモリ回路３
の保持状態を安定して維持することができる。
となるため、Ｎ型ＭＯＳトランジスタ８はオン状態にな
る。これにより、ＣＭＯＳインバータ６の入力はＮ型Ｍ
ＯＳトランジスタ８を介して接地電位にショートされ、
ラッチ状態になる。このため、動作の停止によりＮ Ｆ
Ｘ Ｖ ｏ ｏ Ｉが接地電位のレベルに達し、論理回
路２の出力が不定状態になっても、メモリ回路３に入力
される制御信号はＮ型ＭＯＳトランジスタ８によりロー
レベルに固定されたままである。従って、メモリ回路３
の保持状態を安定して維持することができる。
本実施例においては、メモリ回路３は論理回路２におい
て生成される制御信号により動作状態又は保持状態に設
定することができる。このため、従来の独立電源方式の
場合とは異なって、外部から制御信号を入力するための
端子を設ける必要がない。これにより、端子の使用効率
を向上させることができると共に、半導体集積回路の設
計の自由度を向上させることができる。また、Ｎ型ＭＯ
Ｓトランジスタ８によってＣＭＯＳインバータ６の入力
をラッチすることによりメモリ回路３の保持状態を安定
して維持することができる。このため、従来の共通電源
方式の場合とは異なって、メモリ回路３だけを保持状態
に設定することができるので、論理回路２の漏れ電流を
低減する必要がなく、保持状態を安定させるために端子
９のレベルを設定するという必要もない。
て生成される制御信号により動作状態又は保持状態に設
定することができる。このため、従来の独立電源方式の
場合とは異なって、外部から制御信号を入力するための
端子を設ける必要がない。これにより、端子の使用効率
を向上させることができると共に、半導体集積回路の設
計の自由度を向上させることができる。また、Ｎ型ＭＯ
Ｓトランジスタ８によってＣＭＯＳインバータ６の入力
をラッチすることによりメモリ回路３の保持状態を安定
して維持することができる。このため、従来の共通電源
方式の場合とは異なって、メモリ回路３だけを保持状態
に設定することができるので、論理回路２の漏れ電流を
低減する必要がなく、保持状態を安定させるために端子
９のレベルを設定するという必要もない。
［発明の効果コ
以上説明したように本発明によれば、メモリ回路の保持
状態をＮ型ＭＯＳトランジスタによりラッチするから、
メモリ回路だけの保持状態を安定して維持することがで
きる。このため、論理回路の漏れ電流を低減する必要が
ない。また、前記メモリ回路は前記論理回路から供給さ
れる制御信号により動作状態又は保持状態に設定するか
ら、外部から制御信号を入力するための端子を設ける必
要がない。従って、端子の使用効率を向上させることが
できると共に、半導体集積回路の設計の自由度を向上さ
せることができる。
状態をＮ型ＭＯＳトランジスタによりラッチするから、
メモリ回路だけの保持状態を安定して維持することがで
きる。このため、論理回路の漏れ電流を低減する必要が
ない。また、前記メモリ回路は前記論理回路から供給さ
れる制御信号により動作状態又は保持状態に設定するか
ら、外部から制御信号を入力するための端子を設ける必
要がない。従って、端子の使用効率を向上させることが
できると共に、半導体集積回路の設計の自由度を向上さ
せることができる。
第１図は本発明の実施例に係る半導体集積回路を示す回
路図、第２図は従来の半導体集積回路の一例を示す回路
図、第３図は従来の他の半導体集積回路を示す回路図で
ある。
路図、第２図は従来の半導体集積回路の一例を示す回路
図、第３図は従来の他の半導体集積回路を示す回路図で
ある。
Claims (2)
- （１）第１の電源が供給される論理回路と、第２の電源
が供給されるメモリ回路とを備え、前記メモリ回路は前
記論理回路から供給される制御信号により動作状態及び
保持状態のいずれか一方が設定される半導体集積回路に
おいて、前記第２の電源により駆動され前記論理回路の
制御信号出力端と前記メモリ回路の制御信号入力端との
間に縦続接続された第１及び第２のＣＭＯＳインバータ
と、そのゲートが前記第１及び第２のＣＭＯＳインバー
タの相互接続点に接続されそのドレインが前記制御信号
出力端に接続されそのソースが接地に接続されたＮ型Ｍ
ＯＳトランジスタとを有することを特徴とする半導体集
積回路。 - （２）前記メモリ回路の出力は前記論理回路に入力され
ることを特徴とする請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168938A JPH0461690A (ja) | 1990-06-27 | 1990-06-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168938A JPH0461690A (ja) | 1990-06-27 | 1990-06-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461690A true JPH0461690A (ja) | 1992-02-27 |
Family
ID=15877327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168938A Pending JPH0461690A (ja) | 1990-06-27 | 1990-06-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461690A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7334137B2 (en) | 2000-05-08 | 2008-02-19 | Samsung Electronics Co., Ltd. | Memory interface systems that couple a memory to a memory controller and are responsive to a terminal voltage that is independent of supply voltages for the memory and the memory controller |
-
1990
- 1990-06-27 JP JP2168938A patent/JPH0461690A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7334137B2 (en) | 2000-05-08 | 2008-02-19 | Samsung Electronics Co., Ltd. | Memory interface systems that couple a memory to a memory controller and are responsive to a terminal voltage that is independent of supply voltages for the memory and the memory controller |
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