KR100246348B1

KR100246348B1 - 입력버퍼회로

Info

Publication number: KR100246348B1
Application number: KR1019970020202A
Authority: KR
Inventors: 박산하
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-05-23
Filing date: 1997-05-23
Publication date: 2000-03-15
Also published as: KR19980084411A

Abstract

본 발명은 입력버퍼회로에 관한 것으로, 종래의 기술에 있어서는 래스신호가 로우에서 하이, 하이에서 로우로 교류(AC)적인 이력현상(Hyteresis)은 약 0.3볼트 밖에 되지않아 로우로 디바이스가 동작하고 있을 때 노이즈 등의 원인으로 약1.5볼트 이상의 순간적인 전압이 인가되면 하이로 디바이스가 오동작하는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력단으로부터 입력되는 래스신호의 레벨이 로우인 경우 하이레벨의 신호를 출력하고, 하이인 경우 로우레벨의 신호를 출력하는 인버터와; 게이트에 입력되는 접지전압(Vss)에 의해 전원전압(Vcc)에서 인가한 전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 상기 낸드게이트의 출력을 입력으로 받아 상기 제1 피-모스 트랜지스터의 출력을 '노드2'로 출력하는 제2 피-모스 트랜지스터와; 입력되는 로우신호와 하이신호에 의해 항상 하이를 출력하는 노아게이트와; 상기 '노드2'로부터 입력되는 신호와 상기 노아게이트의 출력을 낸드조합하여 출력하는 낸드게이트와; 상기 인버터의 출력신호가 하이인 경우 전원전압에서 인가하는 전압을 상기 인버터에서 출력하여 낸드게이트의 출력신호가 로우에서 하이로 바로 변화하는 것을 방지하는 엔-모스 트랜지스터로 구성된 입력버퍼회로를 제공함으로써, 노이즈 등의 원인으로 약1.5볼트 이상의 순간적인 전압이 인가되더라도 인버터의 엔-모스 트랜지스터가 턴-온되는 시간을 지연시켜 낸드게이트의 출력이 로우에서 하이로 갑자기 변화하는 것을 차단함으로써, 디바이스가 오동작하는 것을 방지하는 효과가 있다.

Description

입력버퍼회로{INPUT BUFFER CIRCUIT}

본 발명은 입력버퍼회로에 관한 것으로, 특히 로우에서 동작하는 디바이스에 적당하도록 노이즈 면역성(Noise Immunity)을 개선한 입력버퍼에 관한 것이다.

도1은 종래 입력버퍼회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 게이트에 입력되는 래스신호에 의해 전원전압(Vcc)에서 인가한 전압을 출력 또는 차단하는 제1,2 피-모스 트랜지스터(PM1)(PM2)와, 상기 래스신호에 의해 접지전압(Vss)을 출력 또는 차단하는 제1,2 엔-모스 트랜지스터(NM1)(NM2)로 구성되어 '노드1'로 출력하는 인버터(10)와; 입력되는 로우신호와 하이신호에 의해 항상 하이를 출력하는 노아게이트(NOR1)와; 상기 '노드1'로부터 입력되는 신호와 상기 노아게이트(NOR1)의 출력을 낸드조합하는 낸드게이트(NAD1)와; 게이트에 입력되는 접지전압(Vss)에 의해 전원전압(Vcc)에서 인가한 전압을 출력하는 제3 피-모스 트랜지스터(PM3)와; 게이트에 상기 낸드게이트(NAD1)의 출력을 입력으로 받아 상기 제3 피-모스 트랜지스터(PM3)의 출력을 '노드1'로 출력하는 제4 피-모스 트랜지스터(PM4)로 구성된 것으로, 이와 같이 구성된 종래의 동작과정을 설명하면 다음과 같다.

입력단으로 입력되는 래스신호가 로우이면 인버터(10)의 제1,2 피-모스 트랜지스터(PM1)(PM2)는 온되어 전원전압(Vcc)에서 인가한 전압을 출력하고, 제1,2 엔-모스 트랜지스터(NM1)(NM2)는 오프되며, 노아게이트(NOR1)는 항시 로우신호와 하이신호가 입력되어 하이신호를 출력하므로, 낸드게이트(NAD1)는 상기 인버터(10)의 출력(하이)과 상기 노아게이트(NOR1)의 출력(하이)을 낸드조합하여 로우신호를 출력단으로 출력한다.

만약, 래스신호가 로우에서 하이로 변화하면 상기 낸드게이트(NOR1)의 출력(로우)에 의해 턴-온되어 있던 제4 피-모스 트랜지스터(PM4)에 의해서 래스신호의 변화하는 시점에서 상기 낸드게이트(NOR1)의 출력이 바로 로우에서 하이로 변화할 수 없으며, 반대로 래스신호가 하이에서 로우로 변화하면 상기 낸드게이트(NOR1)의 출력(하이)에 의해 오프되어 있어 제4 피-모스 트랜지스터(PM4)에 의해서 래스신호의 변화하는 시점에서 상기 낸드게이트(NOR1)의 출력이 바로 하이에서 로우로 변화한다.

상기와 같이 종래의 기술에 있어서는 래스신호가 로우에서 하이, 하이에서 로우로 교류(AC)적인 이력현상(Hyteresis)은 약 0.3 볼트밖에 되지 않아 로우로 디바이스가 동작하고 있을 때 노이즈 등의 원인으로 약1.5볼트 이상의 순간적인 전압이 인가되면 하이로 디바이스가 오동작하는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 노이즈 등의 원인으로 하이 노이즈 펄스가 들어왔을 때 이를 인버터와 엔-모스 트랜지스터를 이용하여 제거하는 회로를 제공함에 목적이 있다.

도1은 종래 입력버퍼회로의 구성을 보인 회로도.

도2는 본 발명 입력버퍼회로의 구성도.

도3은 본 발명에 따른 모의실험 결과도.

***도면의 주요 부분에 대한 부호의 설명***

10, 20 : 인버터 NM1∼NM7 : 엔-모스 트랜지스터

PM1∼PM4 : 피-모스 트랜지스터 NAD1 : 낸드게이트

NOR1 : 노아게이트

이와 같은 목적을 달성하기 위한 본 발명 입력버퍼회로는 입력단으로부터 입력되는 래스신호의 레벨이 로우인 경우 하이레벨의 신호를 출력하고, 하이인 경우 로우레벨의 신호를 출력하는 인버터와; 게이트에 입력되는 접지전압(Vss)에 의해 전원전압(Vcc)에서 인가한 전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 상기 낸드게이트의 출력을 입력으로 받아 상기 제1 피-모스 트랜지스터의 출력을 '노드2'로 출력하는 제2 피-모스 트랜지스터와; 입력되는 로우신호와 하이신호에 의해 항상 하이를 출력하는 노아게이트와; 상기 '노드2'로부터 입력되는 신호와 상기 노아게이트의 출력을 낸드조합하여 출력하는 낸드게이트와; 상기 인버터의 출력신호가 하이인 경우 전원전압에서 인가하는 전압을 상기 인버터에서 출력하여 낸드게이트의 출력신호가 로우에서 하이로 바로 변화하는 것을 방지하는 엔-모스 트랜지스터로 구성한 것을 특징으로 한다.

상기 인버터는 게이트는 입력단에 연결되어 있고, 소오스는 전원전압(Vcc)에 연결되어 있으며, 드레인이 '노드3'에 연결되어 있는 피-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드3'에 연결되어 있으며, 드레인이 '노도4'에 연결되어 있는 제1 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드3'에 연결되어 있으며, 드레인이 '노도5'에 연결되어 있는 제2 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드4'에 연결되어 있으며, 드레인이 접지에 연결되어 있는 제3 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드5'에 연결되어 있으며, 드레인이 접지에 연결되어 있는 제4 엔-모스 트랜지스터로 구성함을 특징으로 한다.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 입력버퍼회로의 구성도이고, 도3은 본 발명에 따른 모의실험 결과도로서, 이에 도시한 바와 같이 입력단으로 입력되는 래스신호가 로우이면 인버터(20)의 피-모스 트랜지스터(PM1)는 온되어 전원전압(Vcc)에서 인가한 전압을 출력하고, 제1,2,3,4 엔-모스 트랜지스터(NM3)(NM4)(NM5)(NM6)는 오프되며, 상기 피-모스 트랜지스터(PM1)의 출력은 엔-모스 트랜지스터(NM5)를 턴-온시켜 전원전압(Vcc)에서 인가한 전압을 출력하고, 이 출력은 상기 인버터(20)의 '노드4','노드5'로 피드백(feedback)되며, 노아게이트(NOR1)는 항시 로우신호와 하이신호가 입력되어 하이신호를 출력하므로, 낸드게이트(NAD1)는 상기 인버터(10)의 피-모스 트랜지스터(PM1)의 출력과 상기 노아게이트(NOR1)의 출력을 낸드조합하여 로우신호를 출력단으로 출력한다.

변화되기 이전에 엔-모스 트랜지스터(NM7)에 의해 인버터(20)의 '노드4','노드5'에 하이 레벨이 저장되어 있어 만약, 래스신호가 로우에서 하이로 변화하면 상기 인버터(20)의 제1,2 엔-모스 트랜지스터(NM3)(NM4)가 턴-온되는 시간을 지연시켜 상기 낸드게이트(NOR1)의 출력(로우)에 의해 턴-온되어 있던 제2 피-모스 트랜지스터(PM4)에 의해서 래스신호의 변화하는 시점에서 상기 낸드게이트(NOR1)의 출력이 바로 로우에서 하이로 변화할 수 없다.

반대로 변화되기 이전에 엔-모스 트랜지스터(NM7)에 의해 인버터(20)의 '노드4','노드5'에 로우 레벨이 저장되어 있어 만약, 래스신호가 하이에서 로우로 변화하면 상기 낸드게이트(NOR1)의 출력(하이)에 의해 오프되어 있어 제2 피-모스 트랜지스터(PM4)에 의해서 래스신호의 변화하는 시점에서 상기 낸드게이트(NOR1)의 출력이 바로 하이에서 로우로 변화한다.

이상에서 설명한 바와 같이 본 발명 입력버퍼회로는 로우로 디바이스가 동작하고 있을 때 노이즈 등의 원인으로 약1.5볼트 이상의 순간적인 전압이 인가되더라도 인버터의 엔-모스 트랜지스터가 턴-온되는 시간을 지연시켜 낸드게이트의 출력이 로우에서 하이로 갑자기 변화하는 것을 차단함으로써, 디바이스가 오동작하는 것을 방지하는 효과가 있다.

Claims

입력단으로부터 입력되는 래스신호의 레벨이 로우인 경우 하이레벨의 신호를 출력하고, 하이인 경우 로우레벨의 신호를 출력하는 인버터와; 게이트에 입력되는 접지전압(Vss)에 의해 전원전압(Vcc)에서 인가한 전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 상기 낸드게이트의 출력을 입력으로 받아 상기 제1 피-모스 트랜지스터의 출력을 '노드2'로 출력하는 제2 피-모스 트랜지스터와; 입력되는 로우신호와 하이신호에 의해 항상 하이를 출력하는 노아게이트와; 상기 '노드2'로부터 입력되는 신호와 상기 노아게이트의 출력을 낸드조합하여 출력하는 낸드게이트와; 상기 인버터의 출력신호가 하이인 경우 전원전압에서 인가하는 전압을 상기 인버터에서 출력하여 낸드게이트의 출력신호가 로우에서 하이로 바로 변화하는 것을 방지하는 엔-모스 트랜지스터로 구성함을 특징으로 하는 입력버퍼회로.
제1항에 있어서, 상기 인버터는 게이트는 입력단에 연결되어 있고, 소오스는 전원전압(Vcc)에 연결되어 있으며, 드레인이 '노드3'에 연결되어 있는 피-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드3'에 연결되어 있으며, 드레인이 '노드4'에 연결되어 있는 제1 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드3'에 연결되어 있으며, 드레인이 '노드5'에 연결되어 있는 제2 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드4'에 연결되어 있으며, 드레인이 접지에 연결되어 있는 제3 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드5'에 연결되어 있으며, 드레인이 접지에 연결되어 있는 제4 엔-모스 트랜지스터로 구성함을 특징으로 하는 입력버퍼회로.