JP3648480B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 71
- 239000002184 metal Substances 0.000 claims description 71
- 230000004888 barrier function Effects 0.000 claims description 62
- 239000004020 conductor Substances 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- 229910044991 metal oxide Inorganic materials 0.000 claims description 23
- 150000004706 metal oxides Chemical class 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 19
- 229910052715 tantalum Inorganic materials 0.000 claims description 13
- 229910052719 titanium Inorganic materials 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052758 niobium Inorganic materials 0.000 claims description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 199
- 238000001020 plasma etching Methods 0.000 description 18
- 238000000137 annealing Methods 0.000 description 13
- 230000035882 stress Effects 0.000 description 11
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 10
- 229910010271 silicon carbide Inorganic materials 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 230000008646 thermal stress Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 238000005245 sintering Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- CAVCGVPGBKGDTG-UHFFFAOYSA-N alumanylidynemethyl(alumanylidynemethylalumanylidenemethylidene)alumane Chemical compound [Al]#C[Al]=C=[Al]C#[Al] CAVCGVPGBKGDTG-UHFFFAOYSA-N 0.000 description 4
- 150000004945 aromatic hydrocarbons Chemical class 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L2924/0001—Technical content checked by a classifier
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Description
【発明の属する技術分野】
本発明は、低誘電率層間絶縁膜を用いた多層配線構造を有する半導体装置、およびその製造方法に関する。
【0002】
【従来の技術】
近年、LSIの動作を高速化するために、3以下の低い比誘電率を有する材料が層間絶縁膜として使用されている。このような低誘電率絶縁膜は、一般にヤング率が10GPa前後からそれ以下と低い。配線材料として用いられるCuの線膨張係数は約16ppmと大きいが、Cu配線を形成する場合には、TaやTiといった高融点金属やその化合物からなるバリアメタル層が、層間絶縁膜との間に形成される。バリアメタルの線膨張係数は10ppm以下とCuと比較して小さいため、アニールやシンターといった高温プロセス中に、Cuとの線膨張係数差に起因して、バリアメタル層には大きな熱応力が生じてしまう。
【0003】
低誘電率絶縁膜のヤング率が十分に大きければ、Cuの熱膨張を抑制して、バリアメタル層にかかる応力を抑えることが可能である。しかしながら、上述したように、低誘電率絶縁膜のヤング率は10GPa前後からそれ以下と小さい。このため、バリアメタル層にかかる熱応力は大きくなり、その熱応力に起因して低誘電率絶縁膜にクラックが発生する。
【0004】
こうしたクラックの発生が最も起こりやすいのが、ビアホール周辺である。図14を参照して、従来の半導体装置の配線構造におけるこの問題について説明する。
【0005】
まず、図14(a)に示すように、低誘電率絶縁膜1aと破壊強度の高いキャップ絶縁膜1bとの積層構造からなる絶縁膜1を半導体基板24上に形成し、その中にバリアメタル層9を介して下部配線層2を埋め込み形成する。さらに、エッチングストッパー絶縁膜3、低誘電率絶縁膜4、および破壊強度の高いキャップ絶縁膜5を順次形成する。次に、図14(b)に示すように、下部配線層2に接続するビアホール6および配線溝7を、絶縁膜3、4および5にRIE(Reactive Ion Etching)加工により形成する。このとき、低誘電率絶縁膜4の表面はRIEによりダメージを受けて、破壊強度の小さいダメージ層8が形成される。
【0006】
続いて、図14(c)に示すように、バリアメタルをスパッタリングによりビアホール6および配線溝7の全面に堆積する。ビアホール6の側壁部に形成されるバリアメタル層9は、配線溝7側壁、配線溝7およびビアホール6底面に比べると膜厚が薄い。続いて、Cu等の導電性材料10を堆積した後、アニールが行なわれる。高温でのアニール中には、線膨張係数差による引張り応力がバリアメタル層9に働く。
【0007】
特に、ビアホール6側壁部ではバリアメタル層9の膜厚が薄いため、この引張り応力によってバリアメタル層9にクラックが生じるおそれがある。バリアメタル層9に接して存在しているダメージ層8の破壊強度が低く、バリアメタル層9で生じたクラックは、ダメージ層8を経て低誘電率絶縁膜4内にまで進展することがある。その結果、高温で圧縮応力状態にあるCu等の導電性材料10が、クラックによる亀裂に突出することに起因して、ショート不良が発生することになる。
【0008】
【発明が解決しようとする課題】
そこで本発明は、ショート不良が生じず、高速で動作可能な半導体装置およびその製造方法を提供すること目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明は、素子が形成された半導体基板と、前記半導体基板上に形成された3以下の比誘電率を有する低誘電率絶縁膜と、前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線層を含む導電材料層とを具備し、前記低誘電率絶縁膜と前記導電材料層間のうち、前記低誘電率絶縁膜と前記プラグの間のみに、前記プラグ側面に接して形成されたヤング率が15GPa以上の高ヤング率絶縁膜を有することを特徴とする半導体装置を提供する。
【0010】
また本発明は、素子が形成された半導体基板と、前記半導体基板上に形成された3以下の比誘電率を有する低誘電率絶縁膜と、前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線層を含む導電材料層とを具備し、前記低誘電率絶縁膜と前記導電材料層間のうち、前記低誘電率絶縁膜と前記プラグの間のみに、前記プラグ側面に接して形成されたヤング率が15GPa以上の高ヤング率絶縁膜を有する半導体装置の製造方法であって、
素子が形成された半導体基板上に、絶縁膜を介して下部配線層を形成する工程と、
前記下部配線層上に3以下の比誘電率を有する低誘電率絶縁膜を形成する工程と、
前記低誘電率絶縁膜にビアホールを形成する工程と、
前記ビアホールの側面に、15GPa以上のヤング率を有する高ヤング率絶縁膜を形成する工程と、
側面に前記高ヤング率絶縁膜が形成されたビアホールを有する前記低誘電率絶縁膜に配線溝を形成する工程と、
前記下部配線層と電気的に接続するように、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の全面にバリアメタルおよび導電性材料を順次堆積する工程と、
前記低誘電率絶縁膜上の前記バリアメタルおよび前記導電性材料を除去して、表面にバリアメタル層を有するプラグおよび上部配線層を、前記ビアホール内および前記配線溝内にそれぞれ形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【0011】
さらに本発明は、素子が形成された半導体基板上に、絶縁膜を介して下部配線層を形成する工程と、前記下部配線層上に3以下の比誘電率を有する低誘電率絶縁膜を形成する工程と、前記低誘電率絶縁膜にビアホールおよび配線溝を形成する工程と、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の表面に、Ta、Ti、およびNbからなる群から選択される少なくとも1種の金属を含む金属酸化物からなり、15GPa以上のヤング率を有する高ヤング率絶縁膜を形成する工程と、前記下部配線層と電気的に接続するように、前記高ヤング率絶縁膜が形成された前記低誘電率絶縁膜の全面に導電性材料を堆積する工程と、前記低誘電率絶縁膜上の前記導電性材料を除去して、前記ビアホール内および前記配線溝内にプラグおよび上部配線層をそれぞれ形成する工程とを具備し、前記金属酸化物は、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の表面にTa、Ti、およびNbからなる群から選択される少なくとも1種の金属を300℃以上の高温で堆積して前記低誘電率絶縁膜と反応させることにより形成されることを特徴とする半導体装置の製造方法を提供する。
【0012】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0013】
(実施例1)
図1は、本発明の実施例1に係る半導体装置における配線構造を示す断面図である。
【0014】
図示するように、半導体基板24上には、バリアメタル層18を介して下部配線層12が埋め込み形成された絶縁層11が設けられている。絶縁層11は、以下に説明するような低誘電率絶縁膜11aと、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜などの破壊強度が高くキャップ層として機能する高強度絶縁膜11bとの積層構造から形成されているが、単層で形成することもできる。絶縁層11上には、エッチングストッパー層として作用するシリコン窒化膜13(比誘電率=7.0、ヤング率=100GPa)および低誘電率絶縁膜14が順次形成される。低誘電率絶縁膜14としては、例えば、SiO(CH3)x(比誘電率=2.5、ヤング率=10GPa以下)を用いることができる。また、ハイドロジェンシルセスキオキサン、カーボン含有SiO2膜(SiOC)、多孔質シリカ膜、高分子膜、アモルファスカーボン膜(Fドープ)等を用いて低誘電率絶縁膜14を形成してもよい。これらの材料のヤング率は、いずれも10GPa以下程度である。
【0015】
低誘電率絶縁膜14には、上部配線層19bが埋め込み形成され、この上部配線層19bはプラグ19aにより下部配線層12に接続されている。なお、上部配線層19bおよびプラグ19aは、その表面にバリアメタル層18を有している。バリアメタル層18は、Ta、Ti、Nb、それらを含む合金、それらの化合物、またはそれらの積層膜から構成することができる。また、上部配線層19bおよびプラグ19aといった導電材料層19は、Cu、Alまたはそれらを含む合金から構成することができる。
【0016】
プラグ19a側面のバリアメタル層18と低誘電率層間絶縁膜14との間には、ヤング率15GPa以上の高ヤング率絶縁膜16が形成されている。高ヤング率絶縁膜16としては、例えば、シリコン酸化膜(比誘電率=4.0、ヤング率=60GPa)、シリコン窒化膜(比誘電率=7.0、ヤング率=100GPa)を用いることができる。さらに、シリコン酸窒化膜(比誘電率=4.0〜5.0、ヤング率=80〜100GPa)、シリコン炭窒化膜(比誘電率=4.0〜5.0、ヤング率=100GPa)を用いてもよい。
【0017】
ここで、図2のグラフに、ビア側壁のバリアメタル層に働く応力のシミュレーションによる計算結果を示す。バリアメタル層に接する絶縁層のヤング率が15GPa未満になると、バリアメタル層に働く応力が急激に増加することが図2のグラフに表わされている。この応力集中によって、バリアメタル層にクラックが生じる。
【0018】
そこで、本発明の実施の形態においては、15GPa以上のヤング率を有する高ヤング率絶縁膜をビアホールの側面に設けることによって、バリアメタル層での応力の増加を防止することを可能にした。しかも、高ヤング率絶縁膜は高い破壊強度を有しているので、仮にバリアメタル層でクラックが発生したところで、このクラックが低誘電率絶縁膜まで進展することは避けられる。
【0019】
ビアホールの側面に形成される高ヤング率絶縁膜の膜厚は、少なくとも1nmであればその効果を顕著に発揮することができる。ただし、過剰に厚く形成された場合には、層間絶縁膜の誘電率の上昇という不都合を生じるおそれがあるので、その上限は100nm程度にとどめることが望まれる。
【0020】
なお、図1に示される配線構造においては、前述と同様の高ヤング率絶縁膜16は、低誘電率絶縁膜14上にも形成されてキャップ層として機能する。こうした高ヤング率絶縁膜16および上部配線層19b上には、シリコン窒化膜20が配設される。
【0021】
図3(a)〜(e)を参照して、図1に示した配線構造の形成方法を説明する。
【0022】
まず、図3(a)に示すように、半導体基板24上に、低誘電率絶縁膜11aおよび高強度絶縁層11bを順次堆積して絶縁膜11を形成し、表面にバリアメタル層18を有する下部配線層12を絶縁膜11に埋め込み形成する。さらに、エッチングストッパー膜として作用するシリコン窒化膜13をプラズマCVD法により形成した後、例えばSiO(CH3)xを用いて低誘電率絶縁膜14をスピン塗布法により形成する。
【0023】
次に、図3(b)に示すように、低誘電率絶縁膜14にビアホール15をRIE加工によって形成する。このとき、低誘電率絶縁膜14表面にはRIEによるダメージ層21が形成される。
【0024】
こうして生じたダメージ層21を、フッ酸を用いたウェットエッチングにより除去した後、ビアホール15が形成された低誘電率絶縁膜14の全面に、図3(c)に示すように、高ヤング率絶縁膜16としてのシリコン酸化膜をプラズマCVD法により形成する。ここで形成されたシリコン酸化膜は、ヤング率60GPa、膜厚50nmである。
【0025】
さらに、図3(d)に示すように、低誘電率絶縁膜14および高ヤング率絶縁膜16のビアホール15を含む領域に、配線溝17をRIE加工により形成する。配線溝17のRIE加工によって、ビアホール15底部の高ヤング率絶縁膜16は除去されるが、低誘電率絶縁膜14上の高ヤング率絶縁膜16はそのまま残り、これはキャップ層として機能する。配線溝17の側壁および底面の低誘電率絶縁膜14表面には、RIEによるダメージ層21が生じるが、これは特に問題とならない。その後、ビアホール15底部のシリコン窒化膜13をRIEにより除去して、下部配線層12の表面を露出させる。
【0026】
次に、図3(e)に示すように、全面にTa、Ti、Nb、TaN、TiN、NbNのいずれか、あるいは2種類以上を含む積層膜を150℃程度で堆積して、バリアメタル層18を形成する。さらに、めっきのシードとなるCuを堆積した後、導電材料としてのCuをめっき法により堆積して、ビアホール15および配線溝17の内部に導電材料層19を埋め込む。その後、フォーミングガス中で400℃程度のアニールを行なう。
【0027】
最後に、低誘電率絶縁膜14上の配線溝17以外の領域に堆積されたバリアメタル層18および導電材料層19をCMP法により除去し、プラズマCVD法を用いてシリコン窒化膜20を全面に形成することによって、図1に示した配線構造が得られる。
【0028】
こうして形成された配線構造を有する半導体装置の一部を図4に示す。図示する半導体装置における半導体基板24には、素子分離絶縁膜32に囲まれた領域にソース・ドレイン領域31a、31bが離間して形成され、その間にゲート絶縁膜33を介してゲート電極34が形成されている。こうして能動素子30が形成された半導体基板24上に、図1に示したものと同様の配線構造が設けられている。
【0029】
図4に示す半導体装置の配線構造においては、すでに説明したように、最もクラックの発生しやすいビア側壁部分は、ヤング率が15GPa以上の高ヤング率絶縁膜16によって覆われている。このため、バリアメタル層18にかかる熱応力が抑制される。しかも、ダメージ層は除去されているので、破壊強度の低い領域はビア側壁部分には存在しない。このビア側壁部分に形成された高ヤング率絶縁膜16は、上述したように高い破壊強度を有することに起因して、アニールやその後のシンター工程を経ても、低誘電率絶縁膜14にクラックが発生することはなかった。
【0030】
(実施例2)
図5(a)〜(f)は、本発明の実施例2に係る半導体装置の配線構造の形成方法を示す断面図である。
【0031】
まず、前述の実施例1と同様の手法により、絶縁膜11に埋め込まれた下部配線層12、エッチングストッパー膜として作用するシリコン窒化膜13、および低誘電率絶縁膜14を、図5(a)に示すように半導体基板24上に順次形成する。
【0032】
次に、図5(b)に示すように、レジストパターン22をエッチングマスクとしたRIE加工により、ビアホール15を低誘電率絶縁膜14に形成する。低誘電率絶縁膜14表面には、RIEによるダメージ層21が形成される。
【0033】
レジストパターン22を除去する前に、図5(c)に示すように、15GPa以上のヤング率を有する高ヤング率絶縁膜16をプラズマCVD法により全面に形成する。高ヤング率絶縁膜16としては、すでに説明したようにシリコン酸化膜あるいはシリコン窒化膜を用いることができる。高ヤング率絶縁膜16を形成する前に、低誘電率絶縁膜14表面のダメージ層21を実施例1で説明したような手法により除去してもよい。
【0034】
レジストパターン22およびその上に形成された高ヤング率絶縁膜16を図5(d)に示すようにリフトオフにより除去した後、図5(e)に示すように、低誘電率絶縁膜14に配線溝17をRIE加工により形成する。配線溝17の側壁および底面の低誘電率絶縁膜14には、RIEによるダメージ層21が形成されるが、これは問題にはならない。その後、ビアホール15底部のシリコン窒化膜13をRIEにより除去して、下部配線層12の表面を露出させる。
【0035】
さらに、実施例1の場合と同様の手法により、ビアホール15および配線溝17内にバリアメタル層18および導電材料層19を埋め込んだ後、シリコン窒化膜20を全面に形成することによって、図5(f)に示すような配線構造が得られる。
【0036】
こうして形成された配線構造を有する半導体装置においては、最もクラックの発生しやすいビア側壁部分は、ヤング率が15GPa以上の高ヤング率絶縁膜16によって覆われている。このため、バリアメタル層18にかかる熱応力が抑制される。しかも、高ヤング率絶縁膜16は破壊強度が高いため、アニールやその後のシンター工程を経ても、低誘電率絶縁膜14にクラックが発生することはなかった。
【0037】
(実施例3)
図6に、実施例3に係る半導体装置における配線構造の断面図を示す。
【0038】
図示する配線構造においては、半導体基板24上には下部配線層12が埋め込み形成され、低誘電率絶縁膜11aと高強度絶縁膜11bとの積層構造からなる絶縁層11が設けられている、この絶縁層11上には、エッチングストッパー層としてのシリコン窒化膜13(比誘電率=7.0、ヤング率=100GPa)および低誘電率絶縁膜14が順次形成される。低誘電率絶縁膜14としては、例えば、SiO(CH3)x(比誘電率=2.5、ヤング率=10GPa以下)を用いることができる。さらに、ハイドロジェンシルセスキオキサン、カーボン含有SiO2膜(SiOC)、および多孔質シリカといった酸化物系の材料を用いて本実施例における低誘電率絶縁膜14を形成してもよい。
【0039】
低誘電率絶縁膜14には、上部配線層19bが埋め込み形成され、この上部配線層19bはプラグ19aにより下部配線層12に接続されている。なお、上部配線層19bおよびプラグ19aは、その表面にバリアメタル層18を有している。低誘電率絶縁膜14とバリアメタル層18との界面には、金属酸化物層からなる15GPa以上のヤング率を有する高ヤング率絶縁膜23’が形成されている。
【0040】
高ヤング率絶縁膜23’として用いられる金属酸化物層は、Ta、Ti、およびNbからなる群から選択される少なくとも1種の金属を含有する酸化物である。この金属酸化物層は、以下に説明するように、高温でスパッタ成膜することにより、あるいは金属膜を形成した後アニールを施すことによって形成することができる。こうした金属を含有する酸化物層は、100〜200GPa程度の高いヤング率を有しているため、ビアホールの側面に設けることによってバリアメタル層の応力の増加を防止することができる。しかも、ここで形成される金属酸化物層は、シリコン酸化膜やシリコン窒化膜と同様に高い破壊強度を有しているので、仮にバリアメタル層18でクラックが発生したところで、このクラックが低誘電率絶縁膜14まで進展することは避けられる。
【0041】
すでに説明したような理由から、金属酸化物からなる高ヤング率絶縁膜23’の膜厚は1nm以上100nm以下とすることが望まれる。
【0042】
図6に示される配線構造においては、低誘電率絶縁膜14上にはシリコン酸化膜25およびシリコン窒化膜20が配設される。
【0043】
図7(a)〜(e)を参照して、図6に示した配線構造の形成方法を説明する。
【0044】
まず、実施例1と同様の手法により、図7(a)に示すように、絶縁膜11に埋め込まれた配線層12、エッチングストッパーとして作用するシリコン窒化膜13、および低誘電率絶縁膜14を形成する。低誘電率絶縁膜14上には、キャップ層として作用するシリコン酸化膜25をプラズマCVD法により形成する。
【0045】
次に、シリコン窒化膜13、低誘電率絶縁膜14およびシリコン酸化膜25を含む絶縁層に、図7(b)に示すように、下部配線層12に接続するビアホール15および配線溝17をRIE加工により形成する。このとき、低誘電率絶縁膜14の表面には、RIEによるダメージ層21が形成される。
【0046】
このダメージ層21の領域に、図7(c)に示すようにTa、Ti、またはNbを含む金属酸化物層からなる高ヤング率絶縁膜23’を形成する。Ta、TiまたはNbを含む金属酸化物層は、真空中、300〜450℃程度でスパッタ成膜することにより形成することができる。高温でのスパッタにより、こうした金属は低誘電率絶縁膜14のダメージ層21中に拡散し、この低誘電率絶縁膜14と反応して金属酸化物層からなる高ヤング率絶縁膜23’が形成される。高ヤング率絶縁膜23’は、Alを含む金属酸化物層により構成することもできる。Alを含む金属酸化物層は、スパッタ法やMOCVD法によりAl膜を成膜した後、100〜450℃程度でアニールを行なうことにより形成される。この際の雰囲気は限定されず、真空中、フォーミングガス中で行なうことができる。アニールによって、Alは低誘電率絶縁膜14のダメージ層21中に拡散し、この低誘電率絶縁膜14と反応して金属酸化物層からなる高ヤング率絶縁膜23’が形成される。
【0047】
こうした高ヤング率絶縁膜23’が低誘電率絶縁膜14表面に形成されることによって、ダメージ層21は消失したといえる。いずれの場合も、ビアホール15の底部およびシリコン酸化膜25表面といった低誘電率絶縁膜14以外の部分では、上述したような金属の反応が生じないので図7(c)に示されるように金属膜23が形成される。
【0048】
Ta、TiおよびNbは、単体でCuバリア性を有しているので、金属酸化物を形成する際に膜厚を制御して、その表面に金属膜を残した場合には、バリアメタル層として用いることができる。なお、Alは、アルミナの状態でCuバリア性を有しているので、金属酸化物層自体をバリア層として用いることができる。したがって、堆積されたAl膜を全膜厚にわたって酸化してアルミナ層を形成した場合には、バリアメタル層を別途形成せずにCu配線を埋め込むことが可能となる。必要な膜厚が確保されれば、金属酸化物層の表面に金属Al層が残留してもよい。
【0049】
次に、実施例1の場合と同様の手法により、ビアホール15および配線溝17内に、必要に応じて形成されるバリアメタル層18および導電材料層19を埋め込んだ後、フォーミングガス中でアニールを行なうことにより、図7(d)に示すような構造が得られる。
【0050】
最後に、シリコン酸化膜25上の配線溝17以外の領域に堆積されたバリアメタル層18、導電材料層19および未反応の金属膜23をCMPにより除去し、全面にプラズマCVD法を用いてシリコン窒化膜20を全面に形成することによって、図7(e)に示すような配線構造が形成される。
【0051】
こうして形成された配線構造を有する半導体装置においては、最もクラックの発生しやすいビア側壁部分は、ヤング率が15GPa以上の金属酸化物からなる高ヤング率絶縁膜23’によって覆われている。このため、バリアメタル層18にかかる熱応力が抑制される。ここでの高ヤング率絶縁膜23’は、破壊強度の低いダメージ層21中に金属が拡散することにより形成されるので、ダメージ層21は消失して、高い破壊強度を有する高ヤング率絶縁膜23’がバリアメタル層18に接触して配置される。したがって、アニールやその後のシンター工程を経ても、低誘電率絶縁膜14にクラックが発生することはなかった。
【0052】
すでに説明したように、図7(c)における高ヤング率絶縁膜23’を形成する際、Al膜を堆積し全膜厚にわたって酸化してアルミナ層を形成した場合には、別途バリアメタル層を形成する必要はない。すなわち、バリア層としても用いられる高ヤング率絶縁膜を一度の工程で形成することが可能である。この場合の配線構造を図8に示す。図示する配線構造は、バリアメタル層を形成しない以外は前述と同様の手法により形成することができ、プラグ19aの側面には、Alを含有する金属酸化物(アルミナ)層からなる高ヤング率絶縁膜26が接触して設けられている。
【0053】
こうした配線構造を有する半導体装置においても、最もクラックの発生しやすいビア側壁部分ではダメージ層21が消失して、高い破壊強度を有するとともにヤング率が15GPa以上のアルミナ層からなる高ヤング率絶縁膜26によって覆われている。したがって、アニールやその後のシンター工程を経ても、低誘電率絶縁膜14にクラックが発生することはなかった。
【0054】
図8に示した配線構造は、図9に示すように変更することができる。
【0055】
図示する配線構造においては、半導体基板24上には下部配線層42が埋め込み形成された絶縁層41が設けられている。この絶縁層41は、低誘電率絶縁膜と高強度絶縁膜との積層構造から構成することもできる。また、下部配線層42は、表面にバリアメタル層が設けられていてもよい。あるいは、この下部配線層42に接する絶縁層41の表面をアルミナ層とすることもできる。
【0056】
絶縁層41上には、シリコン炭化膜からなるストッパー絶縁膜43、多孔質有機シリコン酸化膜からなる低誘電率絶縁膜44、シリコン炭化膜からなるミッドストッパー層45、多孔質有機シリコン酸化膜からなる低誘電率絶縁膜46、および有機シリコン酸化膜からなるキャップ絶縁膜47が順次積層される。
【0057】
このような積層構造には、上部配線層49bが埋め込み形成され、この上部配線層49bはプラグ49aにより下部配線層42に接続されている。なお、上部配線層49bおよびプラグ49aと低誘電率絶縁膜44,46およびキャップ絶縁膜47との間には、アルミナからなる高ヤング率絶縁膜48が形成されている。
【0058】
図10(a)〜(e)を参照して、図9に示した配線構造の形成方法を説明する。
【0059】
まず、絶縁層41に埋め込まれた配線層42、シリコン炭化膜からなるストッパー絶縁膜43、多孔質有機シリコン酸化膜からなる低誘電率絶縁膜44、シリコン炭化膜からなるミッドストッパー層45、および多孔質有機シリコン酸化膜からなる低誘電率絶縁膜46を順次形成する。低誘電率絶縁膜46上には、キャップ層として作用する有機シリコン酸化膜47を形成する。
【0060】
次に、ストッパー絶縁膜43およびミッドストッパー層45を、それぞれエッチングストッパーとして、下部配線層42に接続するビアホールおよび配線溝をRIE加工によりこれらの絶縁膜に形成する。低誘電率絶縁膜44および46の表面には、すでに説明したようにダメージ層(図示せず)が形成される。なおここでは、ビアホール底部のストッパー絶縁膜43を除去する際に、配線溝底面のミッドストッパー層45も併せて除去される。その後、実施例3と同様の手法により、図10(a)に示すように全面にAl膜50を形成する。
【0061】
続くアニールによって、低誘電率絶縁膜44、46とAl膜50との界面には、図10(b)に示すようにアルミナ層からなる高ヤング率絶縁膜48が形成される。また、キャップ絶縁膜47が有機シリコン酸化膜から構成されているので、その上面および側面にもアルミナ層からなる高ヤング率絶縁膜48が形成される。
【0062】
次いで、ウェットエッチングにより未反応のAlを除去して、図10(c)に示すようにアルミナ層からなる高ヤング率絶縁膜48を露出する。このとき、配線溝およびビアホールの側面には、ストッパー層43および45が露出する領域が存在するが、これらもCuバリア性を有している。
【0063】
その後、全面にCuシード膜(図示せず)を形成し、図10(d)に示すように導電材料層49をCu電解めっきにより埋め込み形成する。溝以外の領域に堆積された導電材料層49をCMPにより図10(e)に示すように除去する。最後に、キャップ層47上面の高ヤング率絶縁膜48をCMPによりさらに除去することによって、図9に示すような配線構造が得られる。
【0064】
こうした構造は、配線溝の底面にアルミナ層からなる高ヤング率絶縁膜48が形成されているので、これに起因して上層配線層49bと層間絶縁膜との密着性が向上する。しかも、図8に示した配線構造と比較すると、ビアホール底部にAl膜が存在しないので、次のような利点が得られる。すなわち、下部配線層42とビアプラグとの界面抵抗が低下するとともに、上下層の配線の導電材料が異種材料によって分断されないため、エレクトロマイグレーション耐性およびストレスボイド耐性が向上する。
【0065】
さらに、図11に示すような構造に変更することも可能である。
【0066】
図11に示す配線構造は、上層配線層49bの底面にシリコン炭化膜からなるミッドストッパー層45が存在する以外は、図9に示したものと同様である。
【0067】
図12(a)〜(e)を参照して、図11に示した配線構造の形成方法を説明する。
【0068】
まず、ミッドストッパー層45の膜厚を厚く形成する以外は、図10(a)の場合と同様に、各絶縁層41、43、44、45、46および47を形成し、RIE加工によりビアホールおよび配線溝を形成する。このとき、ミッドストッパー層45は、ビアホール底部のストッパー絶縁膜43の除去の際にも、膜厚が厚いために完全には除去されず残留する。その後、前述と同様の手法により、図12(a)に示すように全面にAl膜50を形成する。
【0069】
続くアニールによって、低誘電率絶縁膜44、46とAl膜50との界面には、図12(b)に示すようにアルミナ層からなる高ヤング率絶縁膜48が形成される。また、キャップ絶縁膜47が有機シリコン酸化膜から構成されているので、その上面および側面にもアルミナ層からなる高ヤング率絶縁膜48が形成される。
【0070】
次いで、ウェットエッチングにより未反応のAlを除去して、図12(c)に示すようにアルミナ層からなる高ヤング率絶縁膜48を露出する。さらに、前述と同様の手法により図12(d)に示すように導電材料層49を形成し、溝以外の領域に堆積された導電材料層49を図12(e)に示すように除去する。最後に、キャップ層47上面の高ヤング率絶縁膜48を除去することによって、図11に示すような配線構造が得られる。
【0071】
こうした配線構造は、配線溝の底面にシリコン炭化膜からなるミッドストッパー層45が存在する。このシリコン炭化膜は、アルミナより低誘電率であるので、LSI動作の高速化に有利である。
【0072】
またさらに、図13に示すような構造に変更することもできる。
【0073】
図示する配線構造は、低誘電率絶縁膜52および53を芳香族炭化水素ポリマーから構成し、Cu導電材料層49との界面に炭化アルミニウムからなる高ヤング率絶縁膜54が形成された以外は、図9に示したものと同様である。すなわち、芳香族炭化水素ポリマーを用いて低誘電率絶縁膜を形成する以外は、図10(a)〜(e)と同様の手法により形成することができる。Alは、芳香族炭化水素ポリマーと反応して、炭化アルミニウムからなる高ヤング率絶縁膜54が形成される。
【0074】
このような炭化アルミニウムについても、アルミナと同様、15GPa以上のヤング率を有するとともに、単体でバリア性を有しており、Cu配線のバリア層として用いることができる。
【0075】
【発明の効果】
以上詳述したように、本発明によれば、ショート不良が生じず、高速で動作可能な半導体装置およびその製造方法が提供される。
【0076】
本発明は、低誘電率層間絶縁膜を用いた多層配線構造の形成に極めて有効に用いられ、その工業的価値は絶大である。
【図面の簡単な説明】
【図1】実施例1の半導体装置における配線構造を表わす断面図。
【図2】ビア側壁のバリアメタル層に働く応力のシミュレーションによる計算結果を示すグラフ図。
【図3】実施例1の半導体装置における配線構造の製造工程を表わす断面図。
【図4】実施例1の半導体装置の一部を表わす断面図。
【図5】実施例2の半導体装置における配線構造の製造工程を表わす断面図。
【図6】実施例3の半導体装置における配線構造の一例を表わす断面図。
【図7】実施例3の半導体装置における配線構造の製造工程を表わす断面図。
【図8】 参考例の配線構造の一例を表わす断面図。
【図9】 図8に示した配線構造の他の例を表わす断面図。
【図10】図9に示した配線構造の製造工程を表わす断面図。
【図11】 図8に示した配線構造の他の例を表わす断面図。
【図12】図11に示した配線構造の製造工程を表わす断面図。
【図13】 図8に示した配線構造の他の例を表わす断面図。
【図14】従来の半導体装置における配線構造の製造工程を表わす断面図。
【符号の説明】
1a…低誘電率絶縁層
1b…高強度絶縁層
2…配線層
3…エッチングストッパー絶縁層
4…低誘電率絶縁膜
5…キャップ絶縁層
6…ビアホール
7…配線溝
8…ダメージ層
9…バリアメタル層
10…導電材料層
11a…低誘電率絶縁層
11b…高強度絶縁層
12…配線層
13…シリコン窒化膜
14…低誘電率絶縁膜
15…ビアホール
16…高ヤング率絶縁膜
17…配線溝
18…バリアメタル層
19…導電材料層
19a…プラグ
19b…配線層
20…シリコン窒化膜
21…ダメージ層
22…レジストパターン
23…金属膜
23’…金属酸化物からなる高ヤング率絶縁膜
24…半導体基板
25…シリコン酸化膜
26…アルミナからなる高ヤング率絶縁膜
30…能動素子
31a,31b…ソース・ドレイン領域
32…素子分離絶縁膜
33…ゲート絶縁膜
34…ゲート電極
41…絶縁層
42…下部配線層
43…シリコン炭化膜からなるストッパー絶縁膜
44…多孔質有機シリコン酸化膜からなる低誘電率絶縁膜
45…シリコン炭化膜からなるミッドストッパー層
46…多孔質有機シリコン酸化膜からなる低誘電率絶縁膜
47…有機シリコン酸化膜からなるキャップ絶縁膜
48…アルミナからなる高ヤング率絶縁膜
49…導電材料層
49a…プラグ
49b…配線層
50…Al膜
52,53…芳香族炭化水素ポリマーからなる低誘電率絶縁膜
54…炭化アルミニウムからなる高ヤング率絶縁膜
Claims (16)
- 素子が形成された半導体基板と、
前記半導体基板上に形成された3以下の比誘電率を有する低誘電率絶縁膜と、
前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線層を含む導電材料層とを具備し、
前記低誘電率絶縁膜と前記導電材料層間のうち、前記低誘電率絶縁膜と前記プラグの間のみに、前記プラグ側面に接して形成されたヤング率が15GPa以上の高ヤング率絶縁膜を有することを特徴とする半導体装置。 - 前記高ヤング率絶縁膜は、シリコン酸化膜またはシリコン窒化膜からなり、前記プラグは、表面にバリアメタル層を有することを特徴とする請求項1に記載の半導体装置。
- 前記低誘電率絶縁膜上に形成され、ヤング率が15GPa以上の高ヤング率絶縁膜からなるキャップ層をさらに具備することを特徴とする請求項1または2に記載の半導体装置。
- 前記高ヤング率絶縁膜は、Ta、Ti、Nb、およびAlからなる群から選択される少なくとも1種の金属を含む金属酸化物層であることを特徴とする請求項1に記載の半導体装置。
- 前記高ヤング率絶縁膜は、Ta、Ti、およびNbからなる群から選択される少なくとも1種の金属を含む金属酸化物層であり、前記プラグは、表面にバリアメタル層を有することを特徴とする請求項4に記載の半導体装置。
- 前記高ヤング率絶縁膜はアルミナからなり、前記プラグはCuからなることを特徴とする請求項4に記載の半導体装置。
- 前記低誘電率絶縁膜は、15GPa未満のヤング率を有することを特徴とする請求項1ないし6のいずれか1項に記載の半導体装置。
- 前記プラグ側面に接して形成された前記高ヤング率絶縁膜の膜厚は、1nm以上100nm以下であることを特徴とする請求項1ないし7のいずれか1項に記載の半導体装置。
- 素子が形成された半導体基板と、前記半導体基板上に形成された3以下の比誘電率を有する低誘電率絶縁膜と、前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線層を含む導電材料層とを具備し、前記低誘電率絶縁膜と前記導電材料層間のうち、前記低誘電率絶縁膜と前記プラグの間のみに、前記プラグ側面に接して形成されたヤング率が15GPa以上の高ヤング率絶縁膜を有する半導体装置の製造方法であって、
素子が形成された半導体基板上に、絶縁膜を介して下部配線層を形成する工程と、
前記下部配線層上に3以下の比誘電率を有する低誘電率絶縁膜を形成する工程と、
前記低誘電率絶縁膜にビアホールを形成する工程と、
前記ビアホールの側面に、15GPa以上のヤング率を有する高ヤング率絶縁膜を形成する工程と、
側面に前記高ヤング率絶縁膜が形成されたビアホールを有する前記低誘電率絶縁膜に配線溝を形成する工程と、
前記下部配線層と電気的に接続するように、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の全面にバリアメタルおよび導電性材料を順次堆積する工程と、
前記低誘電率絶縁膜上の前記バリアメタルおよび前記導電性材料を除去して、表面にバリアメタル層を有するプラグおよび上部配線層を、前記ビアホール内および前記配線溝内にそれぞれ形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記ビアホールを形成後、前記ビアホールの側面に前記高ヤング率絶縁膜を形成する前の前記低誘電率絶縁膜に、フッ酸によるウェットエッチング処理を施す工程をさらに具備することを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記高ヤング率絶縁膜は、前記ビアホールの側面に加えて前記低誘電率絶縁膜上に形成されることを特徴とする請求項9または10に記載の半導体装置の製造方法。
- 前記ビアホールの側面に形成された前記高ヤング率絶縁膜は、シリコン酸化膜またはシリコン窒化膜からなることを特徴とする請求項9ないし11のいずれか1項に記載の半導体装置の製造方法。
- 素子が形成された半導体基板上に、絶縁膜を介して下部配線層を形成する工程と、
前記下部配線層上に3以下の比誘電率を有する低誘電率絶縁膜を形成する工程と、
前記低誘電率絶縁膜にビアホールおよび配線溝を形成する工程と、
前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の表面に、Ta、Ti、およびNbからなる群から選択される少なくとも1種の金属を含む金属酸化物からなり、15GPa以上のヤング率を有する高ヤング率絶縁膜を形成する工程と、
前記下部配線層と電気的に接続するように、前記高ヤング率絶縁膜が形成された前記低誘電率絶縁膜の全面に導電性材料を堆積する工程と、
前記低誘電率絶縁膜上の前記導電性材料を除去して、前記ビアホール内および前記配線溝内にプラグおよび上部配線層をそれぞれ形成する工程とを具備し、
前記金属酸化物は、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の表面にTa、Ti、およびNbからなる群から選択される少なくとも1種の金属を300℃以上の高温で堆積して前記低誘電率絶縁膜と反応させることにより形成されることを特徴とする半導体装置の製造方法。 - 前記低誘電率絶縁膜の全面に前記導電性材料を堆積する前に、バリアメタルを堆積する工程をさらに具備し、前記プラグおよび前記上部配線層は表面にバリアメタル層を有して前記ビアホール内および前記配線溝内に形成されることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記低誘電率絶縁膜は、15GPa未満のヤング率を有することを特徴とする請求項9ないし14のいずれか1項に記載の半導体装置の製造方法。
- 前記高ヤング率絶縁膜は、1nm以上100nm以下の膜厚で形成されることを特徴とする請求項9ないし14のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001395237A JP3648480B2 (ja) | 2001-12-26 | 2001-12-26 | 半導体装置およびその製造方法 |
US10/247,378 US6975033B2 (en) | 2001-12-26 | 2002-09-20 | Semiconductor device and method for manufacturing the same |
EP02021330A EP1324383A3 (en) | 2001-12-26 | 2002-09-20 | Semiconductor device and method for manufacturing the same |
TW091125054A TW587274B (en) | 2001-12-26 | 2002-10-25 | Semiconductor device and a method for manufacturing thereof |
CNB021568146A CN1293622C (zh) | 2001-12-26 | 2002-12-13 | 半导体器件及其制造方法 |
KR1020020083208A KR20030055135A (ko) | 2001-12-26 | 2002-12-24 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001395237A JP3648480B2 (ja) | 2001-12-26 | 2001-12-26 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003197742A JP2003197742A (ja) | 2003-07-11 |
JP3648480B2 true JP3648480B2 (ja) | 2005-05-18 |
Family
ID=19188950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001395237A Expired - Fee Related JP3648480B2 (ja) | 2001-12-26 | 2001-12-26 | 半導体装置およびその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6975033B2 (ja) |
EP (1) | EP1324383A3 (ja) |
JP (1) | JP3648480B2 (ja) |
KR (1) | KR20030055135A (ja) |
CN (1) | CN1293622C (ja) |
TW (1) | TW587274B (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004103971A (ja) * | 2002-09-12 | 2004-04-02 | Hitachi High-Technologies Corp | ダマシン処理方法、ダマシン処理装置および、ダマシン構造 |
JP2005005383A (ja) * | 2003-06-10 | 2005-01-06 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
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JP4012163B2 (ja) | 2004-03-11 | 2007-11-21 | 株式会社東芝 | 半導体装置 |
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US306988A (en) * | 1884-10-21 | Whiffletree | ||
US312291A (en) * | 1885-02-17 | Leof coediee pikel | ||
US35917A (en) * | 1862-07-22 | Improved ivhrror for attachment to windows | ||
US520447A (en) * | 1894-05-29 | Chusetts | ||
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US294634A (en) * | 1884-03-04 | Territory | ||
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JP3281260B2 (ja) | 1996-05-21 | 2002-05-13 | 株式会社東芝 | 半導体装置の製造方法 |
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JP2000294634A (ja) | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
JP2001035917A (ja) | 1999-07-19 | 2001-02-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
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-
2001
- 2001-12-26 JP JP2001395237A patent/JP3648480B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-20 EP EP02021330A patent/EP1324383A3/en not_active Withdrawn
- 2002-09-20 US US10/247,378 patent/US6975033B2/en not_active Expired - Lifetime
- 2002-10-25 TW TW091125054A patent/TW587274B/zh not_active IP Right Cessation
- 2002-12-13 CN CNB021568146A patent/CN1293622C/zh not_active Expired - Fee Related
- 2002-12-24 KR KR1020020083208A patent/KR20030055135A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US20030116854A1 (en) | 2003-06-26 |
TW587274B (en) | 2004-05-11 |
US6975033B2 (en) | 2005-12-13 |
JP2003197742A (ja) | 2003-07-11 |
CN1428840A (zh) | 2003-07-09 |
KR20030055135A (ko) | 2003-07-02 |
EP1324383A2 (en) | 2003-07-02 |
CN1293622C (zh) | 2007-01-03 |
EP1324383A3 (en) | 2006-09-27 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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