JP2000294634A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】
【課題】 基板表面に複数の配線構造を配置させて成る
従来の半導体では、リーク電流が発生し隣接する配線構
造間の絶縁性が損なわれる、配線構造の複数の膜の界面
で密着性不良やクラックが生ずる、配線構造中の有機樹
脂膜等からのガス等に起因して、隣接する配線構造間の
空間にボイドが生ずるといった欠点があった。本発明は
これらを解消した半導体装置及びその製造方法を提供す
る。 【解決手段】 基板上に隣接する配線構造の対向面の側
壁部分に無機絶縁膜109を形成する。この無機絶縁膜
は、個々の配線構造内で生ずるリーク電流を遮断し、配
線構造内の複数の膜102 〜106 を側面から保持するため
クラック等の発生が防止され、更に有機樹脂膜103 、10
5 からのガスを遮断して隣接配線構造間の空間でのボイ
ドの形成を阻害する。
従来の半導体では、リーク電流が発生し隣接する配線構
造間の絶縁性が損なわれる、配線構造の複数の膜の界面
で密着性不良やクラックが生ずる、配線構造中の有機樹
脂膜等からのガス等に起因して、隣接する配線構造間の
空間にボイドが生ずるといった欠点があった。本発明は
これらを解消した半導体装置及びその製造方法を提供す
る。 【解決手段】 基板上に隣接する配線構造の対向面の側
壁部分に無機絶縁膜109を形成する。この無機絶縁膜
は、個々の配線構造内で生ずるリーク電流を遮断し、配
線構造内の複数の膜102 〜106 を側面から保持するため
クラック等の発生が防止され、更に有機樹脂膜103 、10
5 からのガスを遮断して隣接配線構造間の空間でのボイ
ドの形成を阻害する。
Description
【０００１】
【発明の属する技術分野】本発明は多層配線構造を有す
る半導体装置及びその製造方法に関し、特にリーク電流
を許容値以下に抑えることのでき、密着性低下を抑制
し、ボイド発生を回避できる半導体装置およびその製造
方法に関する。
る半導体装置及びその製造方法に関し、特にリーク電流
を許容値以下に抑えることのでき、密着性低下を抑制
し、ボイド発生を回避できる半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】半導体デバイスはますます微細化および
集積化が進行し、その配線の幅及び間隔も狭くなってい
る。配線幅が狭くなるとその間の配線間容量が増加し、
配線のスピード低下を招く。それを回避するため、その
配線に低抵抗金属材料を用い、かつ配線間に低誘電率膜
を用いるなどが対策として考えられる。それらの対策の
中で銅配線を用いた構造が最近注目されている。特にデ
ユアルダマシンは工程削減に大きく貢献し採用する効果
が大きい。デユアルダマシン法を用いる半導体装置の従
来の製造方法として、図７〜９に示す方法が知られてい
る。
集積化が進行し、その配線の幅及び間隔も狭くなってい
る。配線幅が狭くなるとその間の配線間容量が増加し、
配線のスピード低下を招く。それを回避するため、その
配線に低抵抗金属材料を用い、かつ配線間に低誘電率膜
を用いるなどが対策として考えられる。それらの対策の
中で銅配線を用いた構造が最近注目されている。特にデ
ユアルダマシンは工程削減に大きく貢献し採用する効果
が大きい。デユアルダマシン法を用いる半導体装置の従
来の製造方法として、図７〜９に示す方法が知られてい
る。
【０００３】この方法では、まず第１のＣｕ膜301 上に
第１のＰ−ＳｉＮ膜302 を形成する。次に低誘電率の有
機樹脂である例えばＰＡＥ (ポリアリルエーテル）を有
機溶媒に溶解した液を塗布し、低温焼成及び炉中の窒素
雰囲気での高温焼成を行って第１のＰＡＥ303 膜とする
（図７−Ａ）。次にこのＰＡＥ膜304 上に第１プラズマ
ＳｉＯ2 （Ｐ−ＳｉＯ2 ）膜を304 を成長させる（図７
−Ｂ）。その膜の上に更に第２ＰＡＥ膜305 を前述と同
様な方法で形成し、更にその膜の上に第２のＰ−ＳｉＯ
2 膜306 を形成する（図７−Ｃ）。その後、第２のＰ−
ＳｉＯ2 膜306上のビア形成予定領域にＫｒＦフォトレ
ジスト307 などを形成し、該フォトレジスト307 をマス
クとして使用し前記第２のＰ−ＳｉＯ2 膜306 をフロロ
カーボン系ガスを用いて加工する。ＰＡＥ膜305 とＰ−
ＳｉＯ2 膜306 ではＰ−ＳｉＯ2膜のほうがフロロカー
ボン系ガスによりエッチングされやすいように設定して
いるため、Ｐ−ＳｉＯ2 膜306 のみがほぼ選択的にエッ
チングされて該膜306 に開口部が形成される（図７−
Ｄ）。
第１のＰ−ＳｉＮ膜302 を形成する。次に低誘電率の有
機樹脂である例えばＰＡＥ (ポリアリルエーテル）を有
機溶媒に溶解した液を塗布し、低温焼成及び炉中の窒素
雰囲気での高温焼成を行って第１のＰＡＥ303 膜とする
（図７−Ａ）。次にこのＰＡＥ膜304 上に第１プラズマ
ＳｉＯ2 （Ｐ−ＳｉＯ2 ）膜を304 を成長させる（図７
−Ｂ）。その膜の上に更に第２ＰＡＥ膜305 を前述と同
様な方法で形成し、更にその膜の上に第２のＰ−ＳｉＯ
2 膜306 を形成する（図７−Ｃ）。その後、第２のＰ−
ＳｉＯ2 膜306上のビア形成予定領域にＫｒＦフォトレ
ジスト307 などを形成し、該フォトレジスト307 をマス
クとして使用し前記第２のＰ−ＳｉＯ2 膜306 をフロロ
カーボン系ガスを用いて加工する。ＰＡＥ膜305 とＰ−
ＳｉＯ2 膜306 ではＰ−ＳｉＯ2膜のほうがフロロカー
ボン系ガスによりエッチングされやすいように設定して
いるため、Ｐ−ＳｉＯ2 膜306 のみがほぼ選択的にエッ
チングされて該膜306 に開口部が形成される（図７−
Ｄ）。
【０００４】次いでフォトレジスト307 を残したまま第
２のＰＡＥ膜305 を酸素系ガスと窒素ガスの混合ガスに
より、加工する。このとき残っていたフォトレジスト30
7 はこのエッチングにより同時に除去される。またＰＡ
Ｅも有機成分のみで構成されているため酸素と窒素の混
合ガスで充分にエッチングで除去され、かつＰ−ＳｉＯ
2 はこれらのガスではエッチングは殆ど進行しないため
選択性の充分な向上が可能であり第１のＰ−ＳｉＯ2 膜
304 がエッチングストッパーとして機能する（図８−
Ａ）。その後更に第２のＰ−ＳｉＯ2 膜306 上に１回目
のフォトレジスト307 よりも大きな面積の溝配線に対応
するように内径の大きなフォトレジスト308 を形成する
（図８−Ｂ）。次にまず第２のＰ−ＳｉＯ2 膜306 をフ
ロロカーボン系ガスで加工し、次に第２のＰＡＥ305 を
前述と同様に酸素系ガスと窒素ガスの混合ガスにて加工
する。この時既に開口された部分の第１Ｐ−ＳｉＯ2 膜
303 と第１のＰＡＥ膜304 はエッチングされる。この時
も残ったフォトレジスト308 は有機樹脂の加工つまり酸
素系ガスと窒素ガスの混合ガスによるエッチングで同時
に除去される。
２のＰＡＥ膜305 を酸素系ガスと窒素ガスの混合ガスに
より、加工する。このとき残っていたフォトレジスト30
7 はこのエッチングにより同時に除去される。またＰＡ
Ｅも有機成分のみで構成されているため酸素と窒素の混
合ガスで充分にエッチングで除去され、かつＰ−ＳｉＯ
2 はこれらのガスではエッチングは殆ど進行しないため
選択性の充分な向上が可能であり第１のＰ−ＳｉＯ2 膜
304 がエッチングストッパーとして機能する（図８−
Ａ）。その後更に第２のＰ−ＳｉＯ2 膜306 上に１回目
のフォトレジスト307 よりも大きな面積の溝配線に対応
するように内径の大きなフォトレジスト308 を形成する
（図８−Ｂ）。次にまず第２のＰ−ＳｉＯ2 膜306 をフ
ロロカーボン系ガスで加工し、次に第２のＰＡＥ305 を
前述と同様に酸素系ガスと窒素ガスの混合ガスにて加工
する。この時既に開口された部分の第１Ｐ−ＳｉＯ2 膜
303 と第１のＰＡＥ膜304 はエッチングされる。この時
も残ったフォトレジスト308 は有機樹脂の加工つまり酸
素系ガスと窒素ガスの混合ガスによるエッチングで同時
に除去される。
【０００５】次に第１のＰ−ＳｉＮ膜302 をエッチング
して第１のＣｕ膜301 への開口を行うため、全体をエッ
チバックする（図８−Ｃ）。この開口を円滑に行うため
には、予め第１のＰ−ＳｉＮ302 を薄く形成しておく
か、または第１のＰ−ＳｉＮ膜302 の厚さに対して、第
１のＰ−ＳｉＯ2 膜304 及び第２のＰ−ＳｉＯ2 膜306
を充分厚くするよう形成しておくことが好ましい。以上
までのプロセスフローで低誘電率膜、ここでは第１のＰ
ＡＥ膜303 及び第２のＰＡＥ膜305 を用いたデユアルダ
マシン構造が形成される。その後バリアメタル309 とし
てタンタル（Ｔａ）をスパッタ法にて形成し（図８−
Ｄ）次に該バリアメタル309 内の空間つまり隣接する配
線間の空間に、銅膜310 をスパッタ法にて成膜し、前記
空間を充填する（図９−Ａ）。次いで水素還元雰囲気下
において加熱して充填した銅を再融解させてリフローを
実施する。しかし埋設は完全にできず、ボイド311 が形
成されてしまう。その後、ＣＭＰ（ケミカル・メカニカ
ル・ポリッシング）を実施することでＣｕ310 及びバリ
アメタル309 を研磨する（図９−Ｂ）。このような配線
を含む半導体装置は外観上は問題がないが、配線内にボ
イドが含まれているため信頼性上問題が出る可能性が極
めて高い。
して第１のＣｕ膜301 への開口を行うため、全体をエッ
チバックする（図８−Ｃ）。この開口を円滑に行うため
には、予め第１のＰ−ＳｉＮ302 を薄く形成しておく
か、または第１のＰ−ＳｉＮ膜302 の厚さに対して、第
１のＰ−ＳｉＯ2 膜304 及び第２のＰ−ＳｉＯ2 膜306
を充分厚くするよう形成しておくことが好ましい。以上
までのプロセスフローで低誘電率膜、ここでは第１のＰ
ＡＥ膜303 及び第２のＰＡＥ膜305 を用いたデユアルダ
マシン構造が形成される。その後バリアメタル309 とし
てタンタル（Ｔａ）をスパッタ法にて形成し（図８−
Ｄ）次に該バリアメタル309 内の空間つまり隣接する配
線間の空間に、銅膜310 をスパッタ法にて成膜し、前記
空間を充填する（図９−Ａ）。次いで水素還元雰囲気下
において加熱して充填した銅を再融解させてリフローを
実施する。しかし埋設は完全にできず、ボイド311 が形
成されてしまう。その後、ＣＭＰ（ケミカル・メカニカ
ル・ポリッシング）を実施することでＣｕ310 及びバリ
アメタル309 を研磨する（図９−Ｂ）。このような配線
を含む半導体装置は外観上は問題がないが、配線内にボ
イドが含まれているため信頼性上問題が出る可能性が極
めて高い。
【０００６】
【発明が解決しようとする課題】このようにして製造さ
れる半導体装置の問題点として次の３点を挙げることが
できる。第１の問題点は同層配線間および同層接続孔リ
ーク電流が大きくなる可能性が高いことである。その理
由は低誘電率膜、例えば前述のＰＡＥ等の有機樹脂膜や
ポーラス膜はその膜自身のリーク電流が非常に大きい傾
向があることである。その低誘電率膜を同層の配線間の
絶縁膜に使用する場合、特に隣接配線で単層で構成され
る場合は配線間リーク、および接続孔間リークの原因と
なる。第２の問題点は剥がれやクラックが発生しやすい
ことである。その理由は前記低誘電率膜は金属膜との密
着性が悪く、またその熱膨張係数が金属膜の熱膨張係数
と非常に大きな差を有しているからである。従来の方法
では直接に金属配線と低誘電率膜が接するところが存在
すると、後工程で熱サイクルがなると密着性不良や、ク
ラックが生ずることが多い。
れる半導体装置の問題点として次の３点を挙げることが
できる。第１の問題点は同層配線間および同層接続孔リ
ーク電流が大きくなる可能性が高いことである。その理
由は低誘電率膜、例えば前述のＰＡＥ等の有機樹脂膜や
ポーラス膜はその膜自身のリーク電流が非常に大きい傾
向があることである。その低誘電率膜を同層の配線間の
絶縁膜に使用する場合、特に隣接配線で単層で構成され
る場合は配線間リーク、および接続孔間リークの原因と
なる。第２の問題点は剥がれやクラックが発生しやすい
ことである。その理由は前記低誘電率膜は金属膜との密
着性が悪く、またその熱膨張係数が金属膜の熱膨張係数
と非常に大きな差を有しているからである。従来の方法
では直接に金属配線と低誘電率膜が接するところが存在
すると、後工程で熱サイクルがなると密着性不良や、ク
ラックが生ずることが多い。
【０００７】第３の問題点は溝部および接続孔を円滑に
埋設することが困難であることであり、その理由は次の
通りである。デバイスの微細化が進み特にアスペクト比
が４以上を超えた構造となった場合は量産を踏まえた金
属膜埋設技術、例えばスパッタリフローであればアスペ
クト比2.5 、めっき法であればアスペクト比４が限界で
ある。埋設性の優れるＣｕ−ＣＶＤ法はあまり量産性が
ないためアスペトク比が４以上と優れてはいるが、量産
性の良好な方法としては現在、使用できる段階にない。
この従来の方法であると溝、接続孔とも垂直構造のため
金属配線は埋設ができず、ボイドが形成されてしまう。
これは金属を埋設する前に行うデガス処理により剥き出
しになっている有機樹脂やポーラス膜からのガスが発生
ししやすく、このガスがボイドとなり埋設性不良の原因
となることが多い。有機樹脂から成る膜の場合はエッチ
ング等により破壊された部分の有機物が脱離し、ポーラ
ス膜の場合、吸湿した水の脱離し、これらがボイド発生
の主な原因となっている。本発明はこれらの従来技術の
欠点を解消した半導体装置及びその製造方法を提供する
ことを目的とする。
埋設することが困難であることであり、その理由は次の
通りである。デバイスの微細化が進み特にアスペクト比
が４以上を超えた構造となった場合は量産を踏まえた金
属膜埋設技術、例えばスパッタリフローであればアスペ
クト比2.5 、めっき法であればアスペクト比４が限界で
ある。埋設性の優れるＣｕ−ＣＶＤ法はあまり量産性が
ないためアスペトク比が４以上と優れてはいるが、量産
性の良好な方法としては現在、使用できる段階にない。
この従来の方法であると溝、接続孔とも垂直構造のため
金属配線は埋設ができず、ボイドが形成されてしまう。
これは金属を埋設する前に行うデガス処理により剥き出
しになっている有機樹脂やポーラス膜からのガスが発生
ししやすく、このガスがボイドとなり埋設性不良の原因
となることが多い。有機樹脂から成る膜の場合はエッチ
ング等により破壊された部分の有機物が脱離し、ポーラ
ス膜の場合、吸湿した水の脱離し、これらがボイド発生
の主な原因となっている。本発明はこれらの従来技術の
欠点を解消した半導体装置及びその製造方法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明装置は、基板上に
複数の配線を配置して成り隣接する配線間の空間に金属
を充填して成る半導体装置において、隣接する配線の対
向面の側壁部分に無機絶縁膜を設置したことを特徴とす
る半導体装置であり、本発明方法は、少なくとも１層の
低誘電率膜を含む複数の積層膜から成る積層構造を形成
する工程、該積層構造に隣接する配線を区画する配線用
溝を形成する工程、該配線用溝により区画された配線構
造の上面、側壁及び前記配線用溝の平面に無機絶縁膜を
形成する工程、該無機絶縁膜をエッチバックして前記配
線構造の側壁以外の無機絶縁膜を除去する工程、及び前
記配線構造の側壁に残った無機絶縁膜の内部空間に金属
膜を埋設する工程、とを含んで成ることを特徴とする半
導体装置の製造方法である。
複数の配線を配置して成り隣接する配線間の空間に金属
を充填して成る半導体装置において、隣接する配線の対
向面の側壁部分に無機絶縁膜を設置したことを特徴とす
る半導体装置であり、本発明方法は、少なくとも１層の
低誘電率膜を含む複数の積層膜から成る積層構造を形成
する工程、該積層構造に隣接する配線を区画する配線用
溝を形成する工程、該配線用溝により区画された配線構
造の上面、側壁及び前記配線用溝の平面に無機絶縁膜を
形成する工程、該無機絶縁膜をエッチバックして前記配
線構造の側壁以外の無機絶縁膜を除去する工程、及び前
記配線構造の側壁に残った無機絶縁膜の内部空間に金属
膜を埋設する工程、とを含んで成ることを特徴とする半
導体装置の製造方法である。
【０００９】以下本発明を詳細に説明する。本発明は、
半導体基板上に、銅等の金属膜、二酸化珪素等のシリコ
ン系膜、有機樹脂や多孔性（ポーラス）膜等の複数の膜
から成る多層配線構造の隣接する該配線構造の対向面と
なるべき側壁にシリコン系等の無機絶縁膜を形成するこ
とを特徴としている。該無機絶縁膜は前述した３点の従
来技術の問題点を解決できる。つまり第１に、この膜は
絶縁性であり、特に有機樹脂膜や多孔性膜等でリーク電
流が発生しても、前記無機絶縁膜が該リーク電流を遮断
して隣接する配線構造へ漏洩することを回避する。又仮
にリーク電流が生じても、殆どの場合対応デバイスの許
容範囲内に維持できる。
半導体基板上に、銅等の金属膜、二酸化珪素等のシリコ
ン系膜、有機樹脂や多孔性（ポーラス）膜等の複数の膜
から成る多層配線構造の隣接する該配線構造の対向面と
なるべき側壁にシリコン系等の無機絶縁膜を形成するこ
とを特徴としている。該無機絶縁膜は前述した３点の従
来技術の問題点を解決できる。つまり第１に、この膜は
絶縁性であり、特に有機樹脂膜や多孔性膜等でリーク電
流が発生しても、前記無機絶縁膜が該リーク電流を遮断
して隣接する配線構造へ漏洩することを回避する。又仮
にリーク電流が生じても、殆どの場合対応デバイスの許
容範囲内に維持できる。
【００１０】第２に、この無機絶縁膜は比誘電率や熱膨
張係数が配線構造を構成する金属膜と有機樹脂膜又は多
孔性膜との中間にあるため、配線構造内の金属膜と有機
樹脂膜等相互のの密着性が悪くても両膜を側面から接続
して密着力を向上させている。従って両膜の剥離、膜の
クラック等が発生することが殆どなくなり、その後の工
程での不都合が解消できる。第３に、配線構造の作製以
後の隣接する配線構造間の空間に金属を埋設する際に、
特に有機樹脂膜や多孔性膜から生じやすいガス、有機物
あるいは水を前記無機絶縁膜が遮断し、前記空間への侵
入を防止する。従って金属埋設空間にボイドが発生せ
ず、均一な埋設金属膜を形成できる。この無機絶縁膜は
このような機能を良好に発揮できる材料から製造され、
例えば半導体中に多く含まれる珪素系の絶縁物（例えば
ＳｉＯ2 、Ｐ−ＳｉＯＮ及びＳｉＮ等）であると半導体
自体の機能への影響が殆どなくなるため好ましい。
張係数が配線構造を構成する金属膜と有機樹脂膜又は多
孔性膜との中間にあるため、配線構造内の金属膜と有機
樹脂膜等相互のの密着性が悪くても両膜を側面から接続
して密着力を向上させている。従って両膜の剥離、膜の
クラック等が発生することが殆どなくなり、その後の工
程での不都合が解消できる。第３に、配線構造の作製以
後の隣接する配線構造間の空間に金属を埋設する際に、
特に有機樹脂膜や多孔性膜から生じやすいガス、有機物
あるいは水を前記無機絶縁膜が遮断し、前記空間への侵
入を防止する。従って金属埋設空間にボイドが発生せ
ず、均一な埋設金属膜を形成できる。この無機絶縁膜は
このような機能を良好に発揮できる材料から製造され、
例えば半導体中に多く含まれる珪素系の絶縁物（例えば
ＳｉＯ2 、Ｐ−ＳｉＯＮ及びＳｉＮ等）であると半導体
自体の機能への影響が殆どなくなるため好ましい。
【００１１】又該無機絶縁膜は配線構造の側壁部分だけ
に形成することが望ましいが、例えば配線構造の側面に
水平な段部がある場合にその段部に形成しても良い。更
に半導体自体の機能に悪影響を及ぼさない限り、他の箇
所に形成しても差し支えない。更に配線構造の側壁全体
に前記無機絶縁膜を形成することが最も望ましいが、構
造上の理由等から側壁全面に形成できない場合もあり、
この場合にもその形成率にも依るが、リーク電流の減
少、密着性の向上、及びボイド消失に多少なりとも寄与
できるため、本発明に含まれる。本発明は配線中に比較
的低誘電率の膜を有する半導体装置を対象とするが、該
膜の材質として、ＰＡＥ及びシロキサン系ポーラス膜の
他、ＢＣＢ（ベンゾシクロブテン）、ポリパラキシリレ
ンなど他の有機樹脂のような熱膨張係数の高い材料やＨ
ＳＱ（ハイドロジェンシルセスキオキサン）やＭＳＱ
（メチルシルセスキオキサン）などのように多孔性は低
いがプラズマ酸化膜と比較しリーク電流の大きな材質が
含まれる。
に形成することが望ましいが、例えば配線構造の側面に
水平な段部がある場合にその段部に形成しても良い。更
に半導体自体の機能に悪影響を及ぼさない限り、他の箇
所に形成しても差し支えない。更に配線構造の側壁全体
に前記無機絶縁膜を形成することが最も望ましいが、構
造上の理由等から側壁全面に形成できない場合もあり、
この場合にもその形成率にも依るが、リーク電流の減
少、密着性の向上、及びボイド消失に多少なりとも寄与
できるため、本発明に含まれる。本発明は配線中に比較
的低誘電率の膜を有する半導体装置を対象とするが、該
膜の材質として、ＰＡＥ及びシロキサン系ポーラス膜の
他、ＢＣＢ（ベンゾシクロブテン）、ポリパラキシリレ
ンなど他の有機樹脂のような熱膨張係数の高い材料やＨ
ＳＱ（ハイドロジェンシルセスキオキサン）やＭＳＱ
（メチルシルセスキオキサン）などのように多孔性は低
いがプラズマ酸化膜と比較しリーク電流の大きな材質が
含まれる。
【００１２】
【発明の実施の形態】次に本発明の半導体装置の実施形
態に関し説明するが、該実施形態は本発明を限定するも
のではない。図１から図３は、本発明の第１の実施形態
による半導体装置の製造工程を順に縦断面図である。ま
ず基板（図示略）上の第１のＣｕ膜101 上にプラズマシ
リコン窒化膜（Ｐ−ＳｉＮ膜）102 を300 Åの厚さで形
成する。次に低誘電率の有機樹脂である例えばＰＡＥ
(ポリアリルエーテル）を有機溶媒に溶解した液を塗布
し、200 ℃のホットプレートで焼成し約450 ℃の炉での
窒素雰囲気での１時間の焼成を行って第１のＰＡＥ103
膜とする（図１−Ａ）。次にこのＰＡＥ膜103 上にプラ
ズマシリコン酸化膜（Ｐ−ＳｉＯ2 膜）104 を1000Åの
厚さに形成する（図１−Ｂ）。
態に関し説明するが、該実施形態は本発明を限定するも
のではない。図１から図３は、本発明の第１の実施形態
による半導体装置の製造工程を順に縦断面図である。ま
ず基板（図示略）上の第１のＣｕ膜101 上にプラズマシ
リコン窒化膜（Ｐ−ＳｉＮ膜）102 を300 Åの厚さで形
成する。次に低誘電率の有機樹脂である例えばＰＡＥ
(ポリアリルエーテル）を有機溶媒に溶解した液を塗布
し、200 ℃のホットプレートで焼成し約450 ℃の炉での
窒素雰囲気での１時間の焼成を行って第１のＰＡＥ103
膜とする（図１−Ａ）。次にこのＰＡＥ膜103 上にプラ
ズマシリコン酸化膜（Ｐ−ＳｉＯ2 膜）104 を1000Åの
厚さに形成する（図１−Ｂ）。
【００１３】従来法と同様に更に第２のＰＡＥ膜105 を
5000Åの厚さで、第２のＰ−ＳｉＯ 2 膜106 を1000Åの
厚さでそれぞれ形成する（図１−Ｃ）。その後、第２の
Ｐ−ＳｉＯ2 膜106 上のビア形成予定領域にＫｒＦフォ
トレジスト107 を形成し、該フォトレジスト107 をマス
クとして使用し前記第２のＰ−ＳｉＯ2 膜106 をフロロ
カーボン系ガスを用いて加工する。ＰＡＥ膜105 とＰ−
ＳｉＯ2 膜106 はＰ−ＳｉＯ2 膜のほうがフロロカーボ
ン系ガスによりエッチングされやすいように設定してい
るため、Ｐ−ＳｉＯ2 膜106 のみがほぼ選択的にエッチ
ングされてこの膜106 に開口部が形成される（図１−
Ｄ）。次いでフォトレジスト107 を残したまま第２のＰ
ＡＥ膜105 を酸素系ガスと窒素ガスの混合ガスにより加
工する。このとき残っていたフォトレジスト107 はこの
エッチングにより同時に除去される。またＰＡＥも有機
成分のみで構成されているため酸素と窒素の混合ガスで
充分にエッチング加工され、かつＰ−ＳｉＯ2膜104 は
これらのガスではエッチングは殆ど進行しないため選択
性の充分な向上が可能であり第１のＰ−ＳｉＯ2 膜104
がエッチングストッパーとして機能する（図２−Ａ）。
その後更に第２のＰ−ＳｉＯ2 膜106 上に１回目のフォ
トレジスト107 よりも大きな面積の溝配線に対応するよ
うに内径の大きなフォトレジスト108 を形成する（図２
−Ｂ）。
5000Åの厚さで、第２のＰ−ＳｉＯ 2 膜106 を1000Åの
厚さでそれぞれ形成する（図１−Ｃ）。その後、第２の
Ｐ−ＳｉＯ2 膜106 上のビア形成予定領域にＫｒＦフォ
トレジスト107 を形成し、該フォトレジスト107 をマス
クとして使用し前記第２のＰ−ＳｉＯ2 膜106 をフロロ
カーボン系ガスを用いて加工する。ＰＡＥ膜105 とＰ−
ＳｉＯ2 膜106 はＰ−ＳｉＯ2 膜のほうがフロロカーボ
ン系ガスによりエッチングされやすいように設定してい
るため、Ｐ−ＳｉＯ2 膜106 のみがほぼ選択的にエッチ
ングされてこの膜106 に開口部が形成される（図１−
Ｄ）。次いでフォトレジスト107 を残したまま第２のＰ
ＡＥ膜105 を酸素系ガスと窒素ガスの混合ガスにより加
工する。このとき残っていたフォトレジスト107 はこの
エッチングにより同時に除去される。またＰＡＥも有機
成分のみで構成されているため酸素と窒素の混合ガスで
充分にエッチング加工され、かつＰ−ＳｉＯ2膜104 は
これらのガスではエッチングは殆ど進行しないため選択
性の充分な向上が可能であり第１のＰ−ＳｉＯ2 膜104
がエッチングストッパーとして機能する（図２−Ａ）。
その後更に第２のＰ−ＳｉＯ2 膜106 上に１回目のフォ
トレジスト107 よりも大きな面積の溝配線に対応するよ
うに内径の大きなフォトレジスト108 を形成する（図２
−Ｂ）。
【００１４】次に第２のＰ−ＳｉＯ2 膜106 をフロロカ
ーボン系ガスで加工し、次に第２のＰＡＥ105 を前述と
同様に酸素系ガスと窒素ガスの混合ガスにて加工する。
この時既に開口された部分の第１Ｐ−ＳｉＯ2 膜103 と
第１のＰＡＥ膜104 はエッチングされる。この時も残っ
たフォトレジスト108 は有機樹脂の加工つまり酸素系ガ
スと窒素ガスの混合ガスによるエッチングと同時にエッ
チングにより除去される。次に第１のＰ−ＳｉＮ膜102
をエッチングして第１のＣｕ膜101 への開口を形成する
ため、全体をエッチバックする。この開口を円滑に行う
ためには、予め第１のＰ−ＳｉＮ102 を薄く形成してお
くか、または第１のＰ−ＳｉＮ膜102 の厚さに対して、
第１のＰ−ＳｉＯ2 膜104 及び第２のＰ−ＳｉＯ2 膜10
6 を充分厚くするよう形成しておくことが好ましい（図
２−Ｃ）。以上のプロセスフローで低誘電率膜、ここで
は第１のＰＡＥ膜103 及び第２のＰＡＥ膜105 を用いた
デユアルダマシン構造が形成される。
ーボン系ガスで加工し、次に第２のＰＡＥ105 を前述と
同様に酸素系ガスと窒素ガスの混合ガスにて加工する。
この時既に開口された部分の第１Ｐ−ＳｉＯ2 膜103 と
第１のＰＡＥ膜104 はエッチングされる。この時も残っ
たフォトレジスト108 は有機樹脂の加工つまり酸素系ガ
スと窒素ガスの混合ガスによるエッチングと同時にエッ
チングにより除去される。次に第１のＰ−ＳｉＮ膜102
をエッチングして第１のＣｕ膜101 への開口を形成する
ため、全体をエッチバックする。この開口を円滑に行う
ためには、予め第１のＰ−ＳｉＮ102 を薄く形成してお
くか、または第１のＰ−ＳｉＮ膜102 の厚さに対して、
第１のＰ−ＳｉＯ2 膜104 及び第２のＰ−ＳｉＯ2 膜10
6 を充分厚くするよう形成しておくことが好ましい（図
２−Ｃ）。以上のプロセスフローで低誘電率膜、ここで
は第１のＰＡＥ膜103 及び第２のＰＡＥ膜105 を用いた
デユアルダマシン構造が形成される。
【００１５】次に、全面に、つまり図２−Ｃの第２のＰ
−ＳｉＯ2 膜106 の上面及び側面、第２のＰＡＥ膜105
の側面、第１のＰ−ＳｉＯ2 膜104 の上面及び側面、第
１のＰＡＥ膜103 の側面、第１のＰ−ＳｉＮ膜102 の側
面、及び第１のＣｕ膜101 の上面のうちの露出面全面
に、第３のＰ−ＳｉＯ2 膜（無機絶縁膜）109 を500 Å
の厚さで形成する（図２−Ｄ）。その後エッチバックし
サイドウオール部、つまり第２のＰ−ＳｉＯ2 膜106 の
側面、第２のＰＡＥ膜105 の側面、第１のＰ−ＳｉＯ2
膜104 の側面、第１のＰＡＥ膜103 の側面、第１のＰ−
ＳｉＮ膜102 の側面のみに、第３のＰ−ＳｉＯ2 膜（無
機絶縁膜）109 を残す（図３−Ａ）。次に酸化したＣｕ
を水素雰囲気で還元した後にバリアメタル110 としてタ
ンタルをスパッタ法により形成しその上から第２のＣｕ
膜111 をスパッタで形成し、還元雰囲気でリフローを行
い埋め込む（図３−Ｂ）。このとき、隣接する配線間の
空間である溝部は金属の埋設に有利な順テーパー形状と
なっている。つまりサイズの異なる２個のフォトレジス
ト107 、108 を使用してエッチングを行っているため、
下方の第１のＰ−ＳｉＮ膜102 、第１のＰＡＥ膜103 及
び第１のＰ−ＳｉＯ2膜104 と、上方の第２のＰＡＥ膜1
05 及び第２のＰ−ＳｉＯ2 膜106 間に段部があり、進
入しにくい下方が径が小さいため（図２−Ｄ）、抵抗な
く金属の埋設が進行する。その後第２のＣｕ膜111 のＣ
ＭＰを行って研磨し隣接する配線間の空間に形成される
溝部内のＣｕ膜111 のみ残し（図３−Ｃ）、基板上に必
要な配線を形成した半導体装置が製造される。
−ＳｉＯ2 膜106 の上面及び側面、第２のＰＡＥ膜105
の側面、第１のＰ−ＳｉＯ2 膜104 の上面及び側面、第
１のＰＡＥ膜103 の側面、第１のＰ−ＳｉＮ膜102 の側
面、及び第１のＣｕ膜101 の上面のうちの露出面全面
に、第３のＰ−ＳｉＯ2 膜（無機絶縁膜）109 を500 Å
の厚さで形成する（図２−Ｄ）。その後エッチバックし
サイドウオール部、つまり第２のＰ−ＳｉＯ2 膜106 の
側面、第２のＰＡＥ膜105 の側面、第１のＰ−ＳｉＯ2
膜104 の側面、第１のＰＡＥ膜103 の側面、第１のＰ−
ＳｉＮ膜102 の側面のみに、第３のＰ−ＳｉＯ2 膜（無
機絶縁膜）109 を残す（図３−Ａ）。次に酸化したＣｕ
を水素雰囲気で還元した後にバリアメタル110 としてタ
ンタルをスパッタ法により形成しその上から第２のＣｕ
膜111 をスパッタで形成し、還元雰囲気でリフローを行
い埋め込む（図３−Ｂ）。このとき、隣接する配線間の
空間である溝部は金属の埋設に有利な順テーパー形状と
なっている。つまりサイズの異なる２個のフォトレジス
ト107 、108 を使用してエッチングを行っているため、
下方の第１のＰ−ＳｉＮ膜102 、第１のＰＡＥ膜103 及
び第１のＰ−ＳｉＯ2膜104 と、上方の第２のＰＡＥ膜1
05 及び第２のＰ−ＳｉＯ2 膜106 間に段部があり、進
入しにくい下方が径が小さいため（図２−Ｄ）、抵抗な
く金属の埋設が進行する。その後第２のＣｕ膜111 のＣ
ＭＰを行って研磨し隣接する配線間の空間に形成される
溝部内のＣｕ膜111 のみ残し（図３−Ｃ）、基板上に必
要な配線を形成した半導体装置が製造される。
【００１６】図４から図６は、本発明の第２の実施形態
による半導体装置の製造工程を順に縦断面図である。本
実施形態は第１の実施形態と構造的にはほぼ同一で膜を
構成する材質の一部を変更したものである。つまり前記
第１の実施形態における、第１のＣｕ膜101 、第１のＰ
−ＳｉＮ膜102 、第１のＰＡＥ膜103 、第１のＰ−Ｓｉ
Ｏ2 膜104 、第２のＰＡＥ膜105 、第２のＰ−ＳｉＯ2
膜106 及び第３のＰ−ＳｉＯ2 膜（無機絶縁膜）109
を、それぞれ第１のＣｕ膜201 、第１のＰ−ＳｉＯＮ膜
202 、第１のシロキサン系ポーラス膜203 、第２のＰ−
ＳｉＯＮ膜204 、第２のシロキサン系ポーラス膜205 、
第３のＰ−ＳｉＯＮ膜206 及び第４のＰ−ＳｉＯＮ膜
（無機絶縁膜）209 に変更（第１のＣｕ膜のみ同一）し
たもので、このような材質から成る本実施形態の半導体
装置の配線構造は、図４−Ａ〜図４Ｄ、図５Ａ〜図５
Ｄ、図６Ａ及び図６Ｂの順に第１の実施形態と同様にし
て製造される。最終的な構造としては、第１の実施形態
の第１のＰ−ＳｉＮ膜102 に相当する本実施形態の第１
のＰ−ＳｉＯＮ膜202 の側面に無機絶縁膜を形成しなか
った点のみが異なっている。
による半導体装置の製造工程を順に縦断面図である。本
実施形態は第１の実施形態と構造的にはほぼ同一で膜を
構成する材質の一部を変更したものである。つまり前記
第１の実施形態における、第１のＣｕ膜101 、第１のＰ
−ＳｉＮ膜102 、第１のＰＡＥ膜103 、第１のＰ−Ｓｉ
Ｏ2 膜104 、第２のＰＡＥ膜105 、第２のＰ−ＳｉＯ2
膜106 及び第３のＰ−ＳｉＯ2 膜（無機絶縁膜）109
を、それぞれ第１のＣｕ膜201 、第１のＰ−ＳｉＯＮ膜
202 、第１のシロキサン系ポーラス膜203 、第２のＰ−
ＳｉＯＮ膜204 、第２のシロキサン系ポーラス膜205 、
第３のＰ−ＳｉＯＮ膜206 及び第４のＰ−ＳｉＯＮ膜
（無機絶縁膜）209 に変更（第１のＣｕ膜のみ同一）し
たもので、このような材質から成る本実施形態の半導体
装置の配線構造は、図４−Ａ〜図４Ｄ、図５Ａ〜図５
Ｄ、図６Ａ及び図６Ｂの順に第１の実施形態と同様にし
て製造される。最終的な構造としては、第１の実施形態
の第１のＰ−ＳｉＮ膜102 に相当する本実施形態の第１
のＰ−ＳｉＯＮ膜202 の側面に無機絶縁膜を形成しなか
った点のみが異なっている。
【００１７】（実施例）次のようにプロセスで第２の実
施形態の半導体装置を製造し、その性能評価を行った。
第１のＣｕ配線201 上に第１のＰ−ＳｉＯＮ膜202 を20
0 Åの厚さで形成した。次に低誘電率膜である第１のシ
ロキサン系ポーラス膜203 を5000Åの厚さに塗布し、30
0 ℃のホットプレートで５分ベークし、ＨＭＤＳ雰囲気
に曝すことにより疎水化を行った（図４−Ａ）。次に第
１のシロキサン系ポーラス膜203 の上に第２のＰ−Ｓｉ
ＯＮ膜204 を1000Åの厚さで形成し（図４−Ｂ）、更に
低誘電率膜である第２のシロキサン系ポーラス膜205 を
前記と同様に5000Åの厚さで形成し、更にその上に第３
のＰ−ＳｉＯＮ膜206 を1000Åの厚さで形成した（図４
−Ｃ）。
施形態の半導体装置を製造し、その性能評価を行った。
第１のＣｕ配線201 上に第１のＰ−ＳｉＯＮ膜202 を20
0 Åの厚さで形成した。次に低誘電率膜である第１のシ
ロキサン系ポーラス膜203 を5000Åの厚さに塗布し、30
0 ℃のホットプレートで５分ベークし、ＨＭＤＳ雰囲気
に曝すことにより疎水化を行った（図４−Ａ）。次に第
１のシロキサン系ポーラス膜203 の上に第２のＰ−Ｓｉ
ＯＮ膜204 を1000Åの厚さで形成し（図４−Ｂ）、更に
低誘電率膜である第２のシロキサン系ポーラス膜205 を
前記と同様に5000Åの厚さで形成し、更にその上に第３
のＰ−ＳｉＯＮ膜206 を1000Åの厚さで形成した（図４
−Ｃ）。
【００１８】フォトレジスト207 を将来のビア形成予定
箇所に形成し、フロロカーボンガスにて第３のＰ−Ｓｉ
ＯＮ膜206 及び第２のシロキサン系ポーラス膜205 のエ
ッチングを行った。Ｐ−ＳｉＯＮ膜とシロキサン系ポー
ラス膜は後者の方がエッチングレートが速いため第２の
Ｐ−ＳｉＯＮ膜204 部分でエッチングは容易にストップ
した（図４−Ｄ）。次に酸素ガスによる異方性プラズマ
によりフォトレジスト207 を除去し、次いで他のフォト
レジスト208 を将来の溝形成予定箇所に形成した（図５
−Ａ）。次に再度フロロカーボンガスにより第２のＰ−
ＳｉＯＮ膜204 及び第３のＰ−ＳｉＯＮ膜206 、第１の
シロキサン系ポーラス膜203 、第２のシロキサン系ポー
ラス膜205 のエッチングを同時に行った。シロキサン系
ポーラス膜の方がエッチングレートは速いため第１のＰ
−ＳｉＯＮ膜でエッチングが停止した。次に前述の操作
と同様にフォトレジスト208 の除去を酸素ガスによる異
方性プラズマにより行った（図５−Ｂ）。この操作の際
には第１のＣｕ膜201 は露出していないため酸化される
ことはなかった。
箇所に形成し、フロロカーボンガスにて第３のＰ−Ｓｉ
ＯＮ膜206 及び第２のシロキサン系ポーラス膜205 のエ
ッチングを行った。Ｐ−ＳｉＯＮ膜とシロキサン系ポー
ラス膜は後者の方がエッチングレートが速いため第２の
Ｐ−ＳｉＯＮ膜204 部分でエッチングは容易にストップ
した（図４−Ｄ）。次に酸素ガスによる異方性プラズマ
によりフォトレジスト207 を除去し、次いで他のフォト
レジスト208 を将来の溝形成予定箇所に形成した（図５
−Ａ）。次に再度フロロカーボンガスにより第２のＰ−
ＳｉＯＮ膜204 及び第３のＰ−ＳｉＯＮ膜206 、第１の
シロキサン系ポーラス膜203 、第２のシロキサン系ポー
ラス膜205 のエッチングを同時に行った。シロキサン系
ポーラス膜の方がエッチングレートは速いため第１のＰ
−ＳｉＯＮ膜でエッチングが停止した。次に前述の操作
と同様にフォトレジスト208 の除去を酸素ガスによる異
方性プラズマにより行った（図５−Ｂ）。この操作の際
には第１のＣｕ膜201 は露出していないため酸化される
ことはなかった。
【００１９】次に、第３のＰ−ＳｉＯＮ膜206 の上面及
び側面、第２のシロキサン系ポーラス膜205 の側面、第
２のＰ−ＳｉＯＮ膜204 の上面及び側面、第１のシロキ
サン系ポーラス膜203 の側面、第１のＰ−ＳｉＯＮ膜20
2 の側面、及び第１のＣｕ膜201 の上面のうちの露出面
全面に、第４のＰ−ＳｉＯＮ膜（無機絶縁膜）209 を50
0 Åの厚さで形成した（図５−Ｃ）。その後エッチバッ
クしサイドウオール部、つまり第３のＰ−ＳｉＯＮ膜20
6 の側面、第２のシロキサン系ポーラス膜205の側面、
第２のＰ−ＳｉＯＮ膜204 の側面、第１のシロキサン系
ポーラス膜203の側面のみに、第４のＰ−ＳｉＯ2 膜
（無機絶縁膜）209 を残し、かつ第１のＣｕ膜201 を露
出させた（図５−Ｄ）。次にバリアメタル210 としてタ
ンタルをスパッタ法により、第４のＰ−ＳｉＯ 2 膜209
を含む露出面全面に形成しその上から第２のＣｕ膜111
をスパッタで500 Åの厚さに形成し、それをシード膜と
してめっきによるＣｕ膜の成膜を行った（図６−Ａ）。
その後第２のＣｕ膜211 のＣＭＰを実施し隣接する配線
間の空間に形成される溝部内のＣｕ膜211 のみ残し（図
６−Ｂ）、基板上に必要な配線を形成した半導体装置を
製造した。
び側面、第２のシロキサン系ポーラス膜205 の側面、第
２のＰ−ＳｉＯＮ膜204 の上面及び側面、第１のシロキ
サン系ポーラス膜203 の側面、第１のＰ−ＳｉＯＮ膜20
2 の側面、及び第１のＣｕ膜201 の上面のうちの露出面
全面に、第４のＰ−ＳｉＯＮ膜（無機絶縁膜）209 を50
0 Åの厚さで形成した（図５−Ｃ）。その後エッチバッ
クしサイドウオール部、つまり第３のＰ−ＳｉＯＮ膜20
6 の側面、第２のシロキサン系ポーラス膜205の側面、
第２のＰ−ＳｉＯＮ膜204 の側面、第１のシロキサン系
ポーラス膜203の側面のみに、第４のＰ−ＳｉＯ2 膜
（無機絶縁膜）209 を残し、かつ第１のＣｕ膜201 を露
出させた（図５−Ｄ）。次にバリアメタル210 としてタ
ンタルをスパッタ法により、第４のＰ−ＳｉＯ 2 膜209
を含む露出面全面に形成しその上から第２のＣｕ膜111
をスパッタで500 Åの厚さに形成し、それをシード膜と
してめっきによるＣｕ膜の成膜を行った（図６−Ａ）。
その後第２のＣｕ膜211 のＣＭＰを実施し隣接する配線
間の空間に形成される溝部内のＣｕ膜211 のみ残し（図
６−Ｂ）、基板上に必要な配線を形成した半導体装置を
製造した。
【００２０】比較用として第４のＰ−ＳｉＯＮ膜209 を
形成しなかったこと以外は、前述と同じ操作で無機絶縁
膜を有しない半導体装置を作製した。本実施例の半導体
装置と比較用半導体装置に同一条件で通電したところ、
本実施例の半導体装置ではリーク電流が観察されず、比
較用半導体装置では僅かなリーク電流が測定された。10
00時間通電後、分解したところ、本実施例の半導体装置
ではクラックが観察されず、比較用半導体装置ではクラ
ックが生じていた。又本実施例の半導体装置における第
４のＰ−ＳｉＯＮ膜（無機絶縁膜）209 形成時、つまり
バリアメタル210 形成前の状態の半導体装置と同じ状態
の比較用半導体装置（無機絶縁膜なし）の脱ガスレベル
を比較したところ、比較用半導体装置における観察され
たガス量は本実施例の半導体装置の約５倍に達した。
形成しなかったこと以外は、前述と同じ操作で無機絶縁
膜を有しない半導体装置を作製した。本実施例の半導体
装置と比較用半導体装置に同一条件で通電したところ、
本実施例の半導体装置ではリーク電流が観察されず、比
較用半導体装置では僅かなリーク電流が測定された。10
00時間通電後、分解したところ、本実施例の半導体装置
ではクラックが観察されず、比較用半導体装置ではクラ
ックが生じていた。又本実施例の半導体装置における第
４のＰ−ＳｉＯＮ膜（無機絶縁膜）209 形成時、つまり
バリアメタル210 形成前の状態の半導体装置と同じ状態
の比較用半導体装置（無機絶縁膜なし）の脱ガスレベル
を比較したところ、比較用半導体装置における観察され
たガス量は本実施例の半導体装置の約５倍に達した。
【００２１】
【発明の効果】本発明は基板上に複数の配線を配置して
成り隣接する配線間の空間に金属を充填して成る半導体
装置において、該配線の側壁部分に無機絶縁膜を設置し
たことを特徴とする半導体装置であり、無機絶縁膜の比
誘電率は、配線を構成する複数の積層膜の各比誘電率の
うち最も小さいものより大きく、熱膨張係数が、配線を
構成する複数の積層膜の各熱膨張係数のうち最小の熱膨
張係数と最大の熱膨張係数の間にあるように構成するこ
とが望ましい。このように配線の側壁部分に無機絶縁膜
を設けると、第１に配線中の有機樹脂膜等からのリーク
電流を遮断し、隣接する配線間の電流漏洩を防止又は許
容範囲に抑制できる。
成り隣接する配線間の空間に金属を充填して成る半導体
装置において、該配線の側壁部分に無機絶縁膜を設置し
たことを特徴とする半導体装置であり、無機絶縁膜の比
誘電率は、配線を構成する複数の積層膜の各比誘電率の
うち最も小さいものより大きく、熱膨張係数が、配線を
構成する複数の積層膜の各熱膨張係数のうち最小の熱膨
張係数と最大の熱膨張係数の間にあるように構成するこ
とが望ましい。このように配線の側壁部分に無機絶縁膜
を設けると、第１に配線中の有機樹脂膜等からのリーク
電流を遮断し、隣接する配線間の電流漏洩を防止又は許
容範囲に抑制できる。
【００２２】第２に配線内の積層膜の材質が異なり、膜
の界面で剥離や密着性低下が生じても複数の膜の側面
で、好ましくはそれらの中間の性質を有する無機絶縁膜
で前記複数の膜が保持されるため、前記剥離や密着性低
下は最小限に抑えられる。第３に有機樹脂膜等から生じ
やすいガス、有機物あるいは水を前記無機絶縁膜が遮断
して前記空間への侵入を防止し、金属埋設空間でのボイ
ド発生を抑制する。又本発明方法で製造される半導体装
置も同様な効果を有し、リーク電流がなく、密着性が良
好で、ボイドの発生のない半導体装置が得られる。
の界面で剥離や密着性低下が生じても複数の膜の側面
で、好ましくはそれらの中間の性質を有する無機絶縁膜
で前記複数の膜が保持されるため、前記剥離や密着性低
下は最小限に抑えられる。第３に有機樹脂膜等から生じ
やすいガス、有機物あるいは水を前記無機絶縁膜が遮断
して前記空間への侵入を防止し、金属埋設空間でのボイ
ド発生を抑制する。又本発明方法で製造される半導体装
置も同様な効果を有し、リーク電流がなく、密着性が良
好で、ボイドの発生のない半導体装置が得られる。
【図１】本発明の第１の実施形態による半導体装置の製
造工程の第１段階を示す縦断面図。
造工程の第１段階を示す縦断面図。
【図２】同じく第２段階を示す縦断面図。
【図３】同じく第３段階を示す縦断面図。
【図４】本発明の第２の実施形態による半導体装置の製
造工程の第１段階を示す縦断面図。
造工程の第１段階を示す縦断面図。
【図５】同じく第２段階を示す縦断面図。
【図６】同じく第３段階を示す縦断面図。
【図７】従来の半導体装置の製造工程の第１段階を示す
縦断面図。
縦断面図。
【図８】同じく第２段階を示す縦断面図。
【図９】同じく第３段階を示す縦断面図。
１０１ 第１のＣｕ膜 １０２ 第１のＰ−ＳｉＮ膜 １０３ 第１のＰＡＥ １０４ 第１のＰ−ＳｉＯ2 １０５ 第２のＰＡＥ １０６ 第２のＰ−ＳｉＯ2 １０７、１０８ フォトレジスト １０９ 第３のＰ−ＳｉＯ2 １１０ バリアメタル １１１ 第２のＣｕ膜 ２０１ 第１のＣｕ膜 ２０２ 第１のＰ−ＳｉＯＮ膜 ２０３ 第１のシロキサン系ポーラス膜 ２０４ 第１のＰ−ＳｉＯＮ膜 ２０５ 第２のシロキサン系ポーラス膜 ２０６ 第３のＰ−ＳｉＯＮ膜 ２０７、２０８ フォトレジスト ２０９ 第４のＰ−ＳｉＯＮ膜 ２１０ バリアメタル ２１１ 第２のＣｕ膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 21/318 Ｃ 21/302 Ｌ 21/90 Ｍ Ｖ Ｆターム(参考） 4M104 BB04 BB17 DD08 DD16 DD17 DD18 DD19 DD20 DD37 DD65 EE08 EE09 EE14 EE15 EE17 EE18 FF07 FF13 FF17 FF22 FF27 GG13 HH20 5F004 AA11 DA00 DB00 DB03 DB07 DB10 DB24 EA06 EA27 EB01 EB03 5F033 HH11 HH21 JJ01 JJ11 JJ21 KK11 MM02 MM12 MM13 NN06 NN07 PP15 QQ09 QQ10 QQ11 QQ21 QQ25 QQ31 QQ37 QQ48 QQ74 QQ75 RR04 RR06 RR08 RR21 SS15 SS22 TT04 TT07 TT08 WW00 WW09 XX00 XX25 5F058 AA08 AA10 AD02 AD05 AD09 AD10 AD11 AG04 AH02 BA07 BA10 BD02 BD04 BD10 BD15 BD19 BF07 BH12 BJ02
Claims (6)
- 【請求項１】 基板上に複数の配線を配置して成り隣接
する配線間の空間に金属を充填して成る半導体装置にお
いて、隣接する配線の対向面の側壁部分に無機絶縁膜を
設置したことを特徴とする半導体装置。 - 【請求項２】 無機絶縁膜の比誘電率が、配線を構成す
る複数の積層膜の各比誘電率のうち最も小さいものより
大きいことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 比誘電率の小さい膜を２層含み、該膜の
間に位置する膜がプラズマシリコン酸化膜、プラズマシ
リコン窒化膜、プラズマシリコンオキシナイトライドか
ら成る群から選択される１又は２以上であることを特徴
とする請求項２に記載の半導体装置。 - 【請求項４】 比誘電率の小さい膜が、有機樹脂、ハイ
ドロジェンシルセスキオキサン、メチルシルセスキオキ
サン、無機シロキサン系ポーラス膜成る群から選択され
る１又は２以上であることを特徴とする請求項２に記載
の半導体装置。 - 【請求項５】 無機絶縁膜の熱膨張係数が、配線を構成
する複数の積層膜の各熱膨張係数のうち最小の熱膨張係
数と最大の熱膨張係数の間にある請求項１から４までの
いずれかに記載の半導体装置。 - 【請求項６】 少なくとも１層の低誘電率膜を含む複数
の積層膜から成る積層構造を形成する工程、該積層構造
に隣接する配線を区画する配線用溝を形成する工程、該
配線用溝により区画された配線構造の上面、側壁及び前
記配線用溝の平面に無機絶縁膜を形成する工程、該無機
絶縁膜をエッチバックして前記配線構造の側壁以外の無
機絶縁膜を除去する工程、及び前記配線構造の側壁に残
った無機絶縁膜の内部空間に金属膜を埋設する工程、と
を含んで成ることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099717A JP2000294634A (ja) | 1999-04-07 | 1999-04-07 | 半導体装置及びその製造方法 |
| KR10-2000-0017933A KR100382376B1 (ko) | 1999-04-07 | 2000-04-06 | 반도체 장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099717A JP2000294634A (ja) | 1999-04-07 | 1999-04-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294634A true JP2000294634A (ja) | 2000-10-20 |
Family
ID=14254838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11099717A Pending JP2000294634A (ja) | 1999-04-07 | 1999-04-07 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000294634A (ja) |
| KR (1) | KR100382376B1 (ja) |
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| WO2004107434A1 (ja) * | 2003-05-29 | 2004-12-09 | Nec Corporation | 配線構造およびその製造方法 |
| US6858936B2 (en) | 2002-07-01 | 2005-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device having an improved construction in the interlayer insulating film |
| US6984875B2 (en) | 2003-01-28 | 2006-01-10 | Nec Electronics Corporation | Semiconductor device with improved reliability and manufacturing method of the same |
| WO2006025501A1 (ja) * | 2004-09-02 | 2006-03-09 | Rohm Co., Ltd. | 半導体装置の製造方法およびこれを用いて形成された半導体装置 |
| WO2006025500A1 (ja) * | 2004-09-02 | 2006-03-09 | Rohm Co., Ltd. | 半導体装置の製造方法およびこれを用いて形成された半導体装置 |
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| JP2010109071A (ja) * | 2008-10-29 | 2010-05-13 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
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| US7755202B2 (en) | 2007-04-05 | 2010-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
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| JP2010287831A (ja) * | 2009-06-15 | 2010-12-24 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN102412192A (zh) * | 2011-05-23 | 2012-04-11 | 上海华力微电子有限公司 | 一种用于金属互连侧壁修补的工艺方法 |
| JP2015072998A (ja) * | 2013-10-02 | 2015-04-16 | 富士通株式会社 | 強誘電体メモリ及びその製造方法 |
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| KR100396889B1 (ko) * | 2001-03-08 | 2003-09-03 | 삼성전자주식회사 | 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 |
| KR100896460B1 (ko) * | 2002-12-30 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체소자의 구리배선 형성방법 |
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|---|---|---|---|---|
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-
1999
- 1999-04-07 JP JP11099717A patent/JP2000294634A/ja active Pending
-
2000
- 2000-04-06 KR KR10-2000-0017933A patent/KR100382376B1/ko not_active IP Right Cessation
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