JP4675393B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP4675393B2
JP4675393B2 JP2008125135A JP2008125135A JP4675393B2 JP 4675393 B2 JP4675393 B2 JP 4675393B2 JP 2008125135 A JP2008125135 A JP 2008125135A JP 2008125135 A JP2008125135 A JP 2008125135A JP 4675393 B2 JP4675393 B2 JP 4675393B2
Authority
JP
Japan
Prior art keywords
insulating film
liner insulating
wiring
liner
peripheral region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008125135A
Other languages
English (en)
Other versions
JP2009277729A (ja
Inventor
剛史 原田
潤一 柴田
彰 植木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2008125135A priority Critical patent/JP4675393B2/ja
Priority to US12/437,944 priority patent/US8035232B2/en
Priority to CN2009101409024A priority patent/CN101582411B/zh
Publication of JP2009277729A publication Critical patent/JP2009277729A/ja
Application granted granted Critical
Publication of JP4675393B2 publication Critical patent/JP4675393B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、半導体装置および半導体装置の製造方法に関するものである。
近年、半導体集積回路素子の微細化に伴い、素子間を結ぶ配線の間隔および素子内に設けられた配線の間隔が狭くなってきている。このため配線間の容量が増加し、信号の伝搬速度の低下を引き起こすという課題が顕在化している。そこで、非特許文献１に示されているように、誘電率の低い層間絶縁膜（Ｌｏｗ−ｋ膜）を使用することにより、配線間の容量を低減する方法が検討されている。以下、非特許文献１に示されている半導体装置の製造方法を、図１７を参照しながら説明する。
まず、図１７（ａ）に示すように、半導体基板（非図示）の表面に層間絶縁膜１を堆積した後、フォトリソグラフィーおよびドライエッチングにより層間絶縁膜１の内部に配線溝２を形成する。層間絶縁膜１としては、ＳｉＯＣ膜などの誘電率の低い層間絶縁膜を使用する。その後、層間絶縁膜１の表面および配線溝２の内部にバリア膜３およびＣｕ膜４を順に堆積後、配線溝２からはみ出したバリア膜３およびＣｕ膜４をＣＭＰ（Chemical Mechanical Polishing）により除去する。これにより、配線溝２内に下層配線５が形成される。
次に、図１７（ｂ）に示すように、層間絶縁膜１の表面および下層配線５の表面にライナー絶縁膜６を堆積し、ライナー絶縁膜６の表面に層間絶縁膜７を堆積する。
次に、図１７（ｃ）に示すように、リソグラフィーおよびドライエッチングにより、ライナー絶縁膜６の内部および層間絶縁膜７の内部にビアホール８ａを形成し、層間絶縁膜７の内部に配線溝９を形成する。
次に、図１７（ｄ）に示すように、層間絶縁膜７の表面、ビアホール８ａの内部、および配線溝９の内部にバリア膜１０およびＣｕ膜１１を順に堆積後、配線溝９からはみ出したバリア膜１０およびＣｕ膜１１をＣＭＰにより除去する。これにより、ビアホール８ａ内にビア８が形成され、配線溝９内に上層配線１２が形成される。
次に、図１７（ｅ）に示すように、層間絶縁膜７の表面および上層配線１２の表面にライナー絶縁膜１３を堆積し、ライナー絶縁膜１３の表面に層間絶縁膜１４を堆積した後ＣＭＰにより層間絶縁膜１４の表面を平坦化する。これにより、図１７（ｅ）に示す２層配線構造を有する半導体装置が完成する。なお、この後、図１７（ｃ）〜図１７（ｅ）に示す工程を繰り返すことにより、任意の層数の多層配線構造を有する半導体装置を製造することもできる。
「45 nm Node Multi Level Interconnects with Porous SiOCH Dielectric k=2.5」，V. Arnal et, al. pp.213〜215,(IITC2006)
しかしながら、従来の技術には、配線のエレクトロマイグレーション耐性が劣化するという問題がある。以下、本問題について、図１８（ａ）〜図１９（ｂ）を参照しながら説明する。
簡単のため、図１８（ａ）〜図１９（ｂ）に示すような配線構造を例に取って説明する。なお、図１８（ａ）〜図１９（ｂ）で示されている構成要素のうち、図１７（ａ）〜（ｅ）で示されている構成要素と同一のものに対しては、同一の番号を付与することにより、詳細な説明を省略する。また、図１８（ａ）〜図１９（ｂ）において、１５は電子風、１６は陽極端、１７は陰極端である。
まず、ビアから下層配線に電子風が流れ込む結果、陰極端のビアと接する下層配線の表面にボイドが発生する現象について説明する。図１８（ａ）は配線構造の初期の状態を示している。良く知られているように、エレクトロマイグレーションとは、配線を構成する金属原子が、電子風１５を駆動力として電流の逆方向に移動する現象である。ここで、陽極端１６で発生する現象を考える。陽極端１６では、電子風１５によりＣｕ原子が移動してくるが、Ｃｕ原子はバリア膜１０を通過することができないため、時間の経過とともにＣｕ膜４に作用する圧縮応力が増大する。
この圧縮応力が臨界値に達すると、図１８（ｂ）のような状態になる。具体的には、陽極端のビア８を取り巻く積層膜構造において最も弱い界面（多くの場合、層間絶縁膜１とライナー絶縁膜６の界面）で剥離が発生し、剥離箇所にＣｕ膜１１のはみ出し２０が発生する。下層配線５を構成するＣｕ原子の総量は一定であるため、はみ出し２０の発生に起因して陰極端１７のビア８の近傍における下層配線５の内部でボイド２１が発生し、下層配線５と上層配線１２との接続が断たれる。これが、エレクトロマイグレーションによる故障発生のメカニズムである。
次に、下層配線からビアに電子風が流れ込む結果、陰極端のビアの内部にボイドが発生する現象について説明する。図１９（ａ）は配線構造の初期の状態を示している。良く知られているように、エレクトロマイグレーションとは、配線を構成する金属原子が、電子風１５を駆動力として電流の逆方向に移動する現象である。ここで、陽極端１６で発生する現象を考える。陽極端１６では、電子風１５によりＣｕ原子が移動してくるが、Ｃｕ原子はバリア膜１０を通過することができないため、時間の経過とともにＣｕ膜１１に作用する圧縮応力が増大する。
この圧縮応力が臨界値に達すると、図１９（ｂ）のような状態になる。具体的には、陽極端のビア８を取り巻く積層膜構造で最も弱い界面（多くの場合、層間絶縁膜７とライナー絶縁膜１３の界面）で剥離が発生し、剥離箇所にＣｕ膜１１のはみ出し１８が発生する。上層配線１２を構成するＣｕ原子の総量は一定であるため、はみ出し１８の発生に起因して陰極端１７のビア８の内部でボイド１９が発生し、下層配線５と上層配線１２との接続が断たれる。これが、エレクトロマイグレーションによる故障発生のメカニズムである。
以上のような、エレクトロマイグレーションによる故障発生は、Ｌｏｗ−ｋ膜の導入に伴って、より顕著になってきている。これは、一般的に、Ｌｏｗ−ｋ膜は、機械強度が低いためＣｕ膜に作用する圧縮応力の増大に伴って容易に変形し、その結果、図１８（ｂ）における層間絶縁膜１とライナー絶縁膜６との剥離または図１９（ｂ）における層間絶縁膜７とライナー絶縁膜１３との剥離のような不可逆的な破壊を引き起こし易いためである。
また、半導体装置には配線間の容量の低減が要望されており、この要望を満たすためにはライナー絶縁膜を薄く形成することが好ましい。
本発明は、上記の課題を解決するためになされたものであり、その目的は、実用上十分な動作速度およびエレクトロマイグレーション耐性を有する半導体装置およびその製造方法を提供することである。
本発明の半導体装置では、半導体基板の上に第１の層間絶縁膜が形成されており、第１の層間絶縁膜に第１の配線が形成されており、第１の層間絶縁膜の上及び第１の配線の上にライナー絶縁膜が形成されており、ライナー絶縁膜の上に第２の層間絶縁膜が形成されており、第２の層間絶縁膜に第２の配線が形成されている。また、ビアが、ライナー絶縁膜及び第２の層間絶縁膜に形成され、第１の配線と第２の配線とを電気的に接続する。そして、ビア周辺領域に形成されたライナー絶縁膜の膜厚は、ビア周辺領域の外側に形成されたライナー絶縁膜の膜厚よりも厚い。
このような構成により、ビアの周囲の配線構造の実効的な機械強度を向上させることができ、その結果、エレクトロマイグレーション耐性を向上させることができる。
また、ライナー絶縁膜を局所的に分厚くしているので、配線間の容量の低減を図ることができる。
後述の好ましい実施形態では、ライナー絶縁膜は、第１のライナー絶縁膜と第２のライナー絶縁膜との積層膜である。ここで、第１のライナー絶縁膜はビア周辺領域の外側には形成されておらず、そのヤング率は４０ＧＰａ以上である。また、第２のライナー絶縁膜の比誘電率が４．５以下である。これにより、エレクトロマイグレーション耐性の向上と配線間の容量の低減とのバランスを適切に調整することができる。
後述の別の好ましい実施形態では、隣り合う第１の配線間のうちの少なくとも一つの配線間には、エアギャップが形成されている。これにより、配線間の容量を低減させることができる。ここで、このエアギャップは、エアギャップは、隣り合う第１の配線間に形成されたギャップ内に形成されており、ギャップの底面及び側壁には第２のライナー絶縁膜が形成されている。これにより、製造工程を増やすことなくエアギャップを形成することができるため、半導体装置を簡便に製造することができる。
本発明の半導体装置において、ビア周辺領域は、第１の層間絶縁膜の上面において、ビア周辺領域の縦の長さおよび横の長さがそれぞれビアの径の２倍以上１０倍以下であり、且つ、ビア周辺領域の中心がビアの中心と一致する領域であることが好ましい。これにより、配線間の容量の低減を図りつつエレクトロマイグレーション耐性の効率良く向上させることができる。
本発明の半導体装置において、ビア周辺領域に形成されたライナー絶縁膜の膜厚は、１０ｎｍ以上１００ｎｍ以下であることが好ましい。
本発明の半導体装置において、隣り合う第１の配線の間隔の最小値をｄとしたとき、ビア周辺領域の外側に形成されたライナー絶縁膜のうち、隣り合う第１の配線の間隔が２ｄ以上である部分の上に形成されたライナー絶縁膜は隣り合う第１の配線の間隔が２ｄ未満である部分の上に形成されたライナー絶縁膜よりも分厚いことが好ましい。このように配線の間隔が十分に広い場合には配線間の容量が増大する虞がない。よって、上記構成とすることにより、エレクトロマイグレーション耐性をさらに向上させることができる。
ここで、ビア周辺領域の外側に形成されたライナー絶縁膜とは、ライナー絶縁膜が第１のライナー絶縁膜と第２のライナー絶縁膜との積層膜である場合には、第２のライナー絶縁膜である。
本発明の半導体装置において、第１の層間絶縁膜の上面のうちビア周辺領域の外側には、第１の配線の幅が変化する、第１の配線が曲がるまたは第１の配線が分岐する第１の部分が存在しており、ビア周辺領域の外側に形成されたライナー絶縁膜のうち、第１の部分の上に形成されたライナー絶縁膜は第１の部分以外の部分の上に形成されたライナー絶縁膜よりも分厚いことが好ましい。これにより、第１の配線に作用する圧縮応力が第１の部分において局所的に高くなってもエレクトロマイグレーション耐性の低下を抑制することができる。
ここで、ビア周辺領域の外側に形成されたライナー絶縁膜とは、ライナー絶縁膜が第１のライナー絶縁膜と第２のライナー絶縁膜との積層膜である場合には、第２のライナー絶縁膜である。
本発明の半導体装置の製造方法は、半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、工程（ａ）の後に、第１の層間絶縁膜に第１の配線を形成する工程（ｂ）と、工程（ｂ）の後に、第１の層間絶縁膜の上及び第１の配線の上にライナー絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、ライナー絶縁膜の上に第２の層間絶縁膜を形成する工程（ｄ）と、工程（ｄ）の後に、ライナー絶縁膜及び第２の層間絶縁膜に第１の配線と電気的に接続されるビアを形成し、第２の層間絶縁膜にビアと電気的に接続される第２の配線を形成する工程（ｅ）とを備え、工程（ｃ）では、工程（ｅ）において形成されるビアの周辺であるビア周辺領域の方がビア周辺領域の外側よりも分厚くなるようにライナー絶縁膜を形成する。
後述の好ましい実施形態では、工程（ｃ）では、ライナー絶縁膜として第１のライナー絶縁膜と第２のライナー絶縁膜との積層膜を形成し、工程（ｃ）は、ビア周辺領域に第１のライナー絶縁膜を形成する工程（ｃ１）と、工程（ｃ１）の後で、ビア周辺領域とビア周辺領域の外側とに第２のライナー絶縁膜を形成する工程（ｃ２）とを有する。
後述の好ましい別の実施形態では、工程（ｃ１）と工程（ｃ２）との間に、隣り合う第１の配線間に存在する第１の層間絶縁膜を除去してギャップを形成する工程（ｆ）をさらに備え、工程（ｄ）では、ギャップを第２の層間絶縁膜で被覆したエアギャップが形成される。さらに、工程（ｃ２）では、ギャップの底面および側壁にも前記第２のライナー絶縁膜を形成することが好ましい。
上記後述の好ましい実施形態および上記後述の別の好ましい実施形態では、第１のライナー絶縁膜としてヤング率が４０ＧＰａ以上である絶縁膜を用いることが好ましい。また、これらの実施形態では、第２のライナー絶縁膜として比誘電率が４．５以下である絶縁膜を用いることが好ましい。さらに、これらの実施形態では、工程（ｃ１）では、第１の配線および第１の層間絶縁膜の上に第１のライナー絶縁膜を形成した後、第１の配線又は第１の層間絶縁膜の一部分が露出するようにビア周辺領域の外側に形成された第１のライナー絶縁膜の一部を除去することが好ましい。また、これらの実施形態では、工程（ｃ１）では、ビア周辺領域を、第１の層間絶縁膜の上面において、ビア周辺領域の縦の長さおよび横の長さをそれぞれビア径の２倍以上１０倍以下とし、ビア周辺領域の中心をビアの中心と一致するように設定することが好ましい。
本発明の半導体装置の製造方法では、工程（ｃ）では、ビア周辺領域に形成するライナー絶縁膜の膜厚を１０ｎｍ以上１００ｎｍ以下とすることが好ましい。
本発明の半導体装置の製造方法では、工程（ｃ）では、隣り合う第１の配線の間隔の最小値をｄとしたとき、ビア周辺領域の外側に形成されたライナー絶縁膜のうち、隣り合う第１の配線の間隔が２ｄ以上である部分の上には隣り合う第１の配線の間隔が２ｄ未満である部分の上よりも分厚くライナー絶縁膜を形成することが好ましい。
本発明の半導体装置の製造方法では、工程（ｂ）では、第１の層間絶縁膜の上面のうちビア周辺領域の外側には、第１の配線の幅が変化する、第１の配線が曲がるまたは第１の配線が分岐する第１の部分が存在するように、第１の配線を形成し、工程（ｃ）では、ビア周辺領域の外側のうち第１の部分の上には、ビア周辺領域の外側のうち第１の部分以外の部分の上よりも分厚くライナー絶縁膜を形成することが好ましい。
本発明によれば、半導体装置の動作速度およびエレクトロマイグレーション耐性を十分に向上させることができる。
以下、図面を参照しながら、本発明の実施形態を説明する。なお、本発明は以下に示す実施形態に限定されない。また、同一の部材には同一の符号を付けてその説明を省略する場合がある。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。ここで、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されない。
図１に示すように、半導体基板（非図示）の上に形成された層間絶縁膜１０１（第１の層間絶縁膜）内に、下層配線１０５（第１の配線）が形成されている。また、層間絶縁膜１０１の上及び下層配線１０５の上には、ライナー絶縁膜１０６が形成されている。また、ライナー絶縁膜１０６の上には、層間絶縁膜１０８（第２の層間絶縁膜）が形成されている。また、ライナー絶縁膜１０６内及び層間絶縁膜１０８内には、下層配線１０５（第２の配線）と電気的に接続されるビア１０９が形成されており、層間絶縁膜１０８内には、ビア１０９と電気的に接続される上層配線１１３が形成されている。また、層間絶縁膜１０８の上及び上層配線１１３の上には、ライナー絶縁膜１１４が形成されている。また、ライナー絶縁膜１１４の上には、層間絶縁膜１１６が形成されている。
ここで、層間絶縁膜１０１，１０８，１１６はそれぞれＳｉＯＣ膜などの誘電率の低い絶縁膜であることが好ましい。これにより、配線間の容量を低減させることができる。また、ライナー絶縁膜１０６，１１４はそれぞれＳｉＣＮ膜などの層間絶縁膜１０１，１０８よりも機械強度に優れた絶縁膜であることが好ましい。これにより、下層配線１０５のＣｕ膜１０４中のＣｕ原子が層間絶縁膜１０８内に拡散することを防止でき、また、エレクトロマイグレーション耐性の向上を実現することができる。また、下層配線１０５は、その表面に設けられた公知のバリアメタル膜１０３とその内部に設けられたＣｕ膜１０４などからなる導電膜とで構成されており、上層配線１１３およびビア１０９は、それぞれ、その表面に設けられた公知のバリアメタル膜１１１とその内部に設けられたＣｕ膜１１２などからなる導電膜とで構成されている。
ライナー絶縁膜１０６の膜厚は、ビア周辺領域１４０とビア周辺領域１４０の外側とで相異なる。つまり、図１に示すように、ビア１０９の下部では、ビア周辺領域１４０におけるライナー絶縁膜１０６の膜厚は、ビア周辺領域１４０の外側におけるライナー絶縁膜１０６の膜厚よりも厚い。具体的には、ビア１０９の下部では、ビア周辺領域１４０におけるライナー絶縁膜１０６の膜厚は２０ｎｍであるのに対して、ビア周辺領域１４０の外側におけるライナー絶縁膜１０６の膜厚は１０ｎｍである。ここで、膜厚はあくまで例示に過ぎないことを付け加えておく。このようにライナー絶縁膜１０６をビア１０９の下部におけるビア周辺領域１４０において局所的に厚膜とすることにより、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果が得られる。詳細には、ライナー絶縁膜１０６は、ビア１０９の周囲に存在する層間絶縁膜１０１よりも高い機械強度を有している。従って、ライナー絶縁膜１０６をビア１０９の下部におけるビア周辺領域１４０で厚膜化することにより、ビア１０９の周囲の配線構造の実効的な機械強度が向上する。この結果、上記エレクトロマイグレーションにより下層配線１０５のＣｕ膜１０４に作用する圧縮応力が増大した結果ビア１０９の周囲の配線構造が変形するという現象が起こりにくくなり、層間絶縁膜１０１とライナー絶縁膜１０６との界面における剥離が抑制される。これにより、上記エレクトロマイグレーション耐性が向上する。
また、ライナー絶縁膜１１４の膜厚は、ライナー絶縁膜１０６の膜厚と同じように、ビア周辺領域１４０とビア周辺領域１４０の外側とで相異なる。つまり、図１に示すように、ビア１０９の上部では、ビア周辺領域１４０におけるライナー絶縁膜１１４の膜厚は、ビア周辺領域１４０の外側におけるライナー絶縁膜１１４の膜厚よりも厚い。このようにライナー絶縁膜１１４をビア１０９の上部におけるビア周辺領域１４０において局所的に厚膜とすることにより、ライナー絶縁膜１０６をビア１０９の下部におけるビア周辺領域１４０において局所的に膜厚とした場合と同様に、ビア１０９の周囲の配線構造の実質的な機械強度が向上するために、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果が得られる。また、ライナー絶縁膜１１４をこのように局所的に厚膜とすることにより、上記理由と同様の理由により、電流がビア１０９から上層配線１１３に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果も得ることができる。
ここで、ビア周辺領域１４０とは、層間絶縁膜１０１，１０８の上面において、その縦及びその横がビア直径の２倍以上１０倍以下の長さを有しており、その中心がビアの中心と一致する領域である。なお、層間絶縁膜１０１，１０８の上面においてビア周辺領域１４０の縦の長さおよび横の長さがビア直径の２倍未満であれば、ビア１０９の周囲の配線構造の実質的な機械強度を向上させることが難しいため、エレクトロマイグレーション耐性を十分に向上させることができず好ましくない。別の言い方をすると、ビア周辺領域１４０は、エレクトロマイグレーションによりＣｕ膜１０４，１１２に作用する圧縮応力が増大したときに層間絶縁膜１０１とライナー絶縁膜１０６との剥離が予想される領域および層間絶縁膜１０８とライナー絶縁膜１１４との剥離が予想される領域である。
一方、層間絶縁膜１０１，１０８の上面においてビア周辺領域１４０の縦の長さおよび横の長さがビア直径の１０倍を超えると、配線間の容量が十分に低減されないため好ましくない。よって、層間絶縁膜の材料および半導体装置における配線の間隔を考慮して、この上限値を設定すればよい。
ビア周辺領域１４０におけるライナー絶縁膜１０６，１１４の膜厚は、それぞれ、ビア周辺領域１４０の外側におけるライナー絶縁膜１０６，１１４の膜厚の２倍以上１０倍以下であればよく、１０ｎｍ以上１００ｎｍ以下であればよい。ビア周辺領域１４０におけるライナー絶縁膜１０６，１１４の膜厚がそれぞれビア周辺領域１４０の外側におけるライナー絶縁膜１０６，１１４の膜厚とほとんど同じであれば、エレクトロマイグレーション耐性の向上を十分に図ることができないので好ましくない。一方、ビア周辺領域１４０におけるライナー絶縁膜１０６，１１４の膜厚がそれぞれビア周辺領域１４０の外側におけるライナー絶縁膜１０６，１１４の膜厚の１０倍よりも大きければ、ビア周辺領域１４０におけるライナー絶縁膜１０６，１１４を不必要に分厚く堆積させることになるため、半導体装置の製造費用が増大してしまう。また、ライナー絶縁膜１０６，１１４の表面に大きな凹凸が形成されるため、ＣＭＰを実施した後も層間絶縁膜１０８の表面に凹凸が残存し、その結果、半導体装置の製造が困難となってしまう。
一方、本明細書における「ビア１０９の周辺」は、三次元の領域を意味する。
なお、本実施形態では、ビア周辺領域１４０の外側において隣り合う上層配線１１３，１１３の間隔が広い場合、ビア１０９の上部では、その上層配線１１３，１１３の間に設けられたライナー絶縁膜１１４の膜厚は、ビア周辺領域１４０におけるライナー絶縁膜１１４の膜厚と同様に、ビア周辺領域１４０の外側のうち隣り合う上層配線１１３，１１３の間隔がそれほど広くない部分の上に設けられたライナー絶縁膜１１４の膜厚よりも厚くしてもよい。図１に示すように、配線間隔Ｘは、配線間隔Ｙよりも広い。この場合には、配線間隔がＸである部分がビア周辺領域１４０の外側に存在していても、その部分には、ビア周辺領域１４０の外側のうち配線間隔がＸである部分以外の部分（例えば、配線間隔がＹである部分）よりも膜厚なライナー絶縁膜１１４を設けても良い。その理由は以下の通りである。つまり、上層配線１１３，１１３の間隔が広い場合には、配線間の容量はそれほど増加しないのでその減少を図らなくてもよい。よって、このような場合には、配線間の容量を低減させるためにライナー絶縁膜１１４を薄膜化するよりも、半導体装置全体の機械強度の確保を優先させた方が有利だからである。ここで、配線の間隔が広い場合とは、その間隔が半導体装置における配線の間隔の最小値の２倍以上である場合を言う。また、このことは、ライナー絶縁膜１０６についても言える。
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２（ａ）〜図４（ｃ）を参照しながら説明する。ここで、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されることはない。
まず、図２（ａ）に示すように、半導体基板（非図示）の表面に層間絶縁膜１０１を堆積した後（工程（ａ））、フォトリソグラフィーおよびドライエッチングにより層間絶縁膜１０１の内部に配線溝１０２を形成する。層間絶縁膜１０１としては、ＳｉＯＣ膜などの誘電率の低い絶縁膜を使用することが好ましい。
次に、図２（ｂ）に示すように、層間絶縁膜１０１の表面および配線溝１０２の内部にバリアメタル膜１０３およびＣｕ膜１０４を順に堆積後、配線溝１０２からはみ出したバリアメタル膜１０３およびＣｕ膜１０４をＣＭＰにより除去する。これにより、配線溝１０２内に下層配線１０５が形成される（工程（ｂ））。
次に、図２（ｃ）に示すように、層間絶縁膜１０１の表面および下層配線１０５の表面にライナー絶縁膜１０６を堆積する（工程（ｃ））。本実施形態では、ライナー絶縁膜１０６として、厚さ２０ｎｍのＳｉＣＮ膜を使用している。
次に、図２（ｄ）に示すように、リソグラフィーにより、ライナー絶縁膜１０６の表面の一部分にレジストパターン１０７を形成する。ライナー絶縁膜１０６の表面におけるレジストパターン１０７の好ましい配置については後述の第４の実施形態で説明するが、少なくともビア１０９が形成される領域の周囲（つまり、ビア周辺領域１４０）にはレジストパターン１０７を設ける。
次に、図２（ｅ）に示すように、レジストパターン１０７をマスクとしてライナー絶縁膜１０６の一部をエッチングする。本実施形態では、ライナー絶縁膜１０６のエッチング量を１０ｎｍに設定している。これにより、ライナー絶縁膜１０６の厚さは、レジストパターン１０７で被覆されている領域においては変化しないが、レジストパターン１０７で被覆されていない領域においては１０ｎｍとなる。別の言い方をすると、ライナー絶縁膜１０６は、ビア１０９が形成される領域の周囲ではそれ以外の部分に比べて分厚く形成される。
次に、図２（ｆ）に示すように、レジストパターン１０７を除去する。
次に、図３（ａ）に示すように、ライナー絶縁膜１０６の表面に層間絶縁膜１０８を堆積した後（工程（ｄ））、ＣＭＰにより層間絶縁膜１０８の表面を平坦化する。
次に、図３（ｂ）に示すように、リソグラフィーおよびドライエッチングにより、ライナー絶縁膜１０６の内部および層間絶縁膜１０８の内部にビアホール１０９ａを形成し、層間絶縁膜１０８の内部に配線溝１１０を形成する。このとき、ライナー絶縁膜１０６および層間絶縁膜１０８を貫通させてビアホール１０９ａを形成する一方、層間絶縁膜１０８を貫通しないようにして配線溝１１０を形成する。
次に、図３（ｃ）に示すように、層間絶縁膜１０８の表面、ビアホール１０９ａの内部および配線溝１１０の内部にバリアメタル膜１１１およびＣｕ膜１１２を順に堆積後、配線溝１１０からはみ出したバリアメタル膜１１１およびＣｕ膜１１２をＣＭＰにより除去する。これにより、ビアホール１０９ａ内にビア１０９が形成され、配線溝１１０内に上層配線１１３が形成される（工程（ｅ））。
次に、図３（ｄ）に示すように、層間絶縁膜１０８の表面および上層配線１１３の表面にライナー絶縁膜１１４を堆積する。本実施形態では、ライナー絶縁膜１１４として、厚さ２０ｎｍのＳｉＣＮ膜を使用している。
次に、図３（ｅ）に示すように、リソグラフィーにより、ライナー絶縁膜１１４の表面の一部分にレジストパターン１１５を形成する。ライナー絶縁膜１１４の表面におけるレジストパターン１１５の好ましい配置については後述の第４の実施形態で説明するが、少なくともビア１０９が形成された領域の周囲にはレジストパターン１１５を設ける。
次に、図４（ａ）に示すように、レジストパターン１１５をマスクとしてライナー絶縁膜１１４の一部をエッチングする。本実施形態では、ライナー絶縁膜１１４のエッチング量を１０ｎｍに設定している。これにより、ライナー絶縁膜１１４の厚さは、レジストパターン１１５で被覆されている領域においては変化しないが、レジストパターン１１５で被覆されていない領域においては１０ｎｍとなる。別の言い方をすると、ライナー絶縁膜１１４は、ビア１０９が形成された領域の周囲ではそれ以外の部分に比べて分厚く形成される。
次に、図４（ｂ）に示すように、レジストパターン１１５を除去する。
最後に、ライナー絶縁膜１１４の表面に層間絶縁膜１１６を堆積した後、ＣＭＰにより層間絶縁膜１１６の表面を平坦化する。これにより、図４（ｃ）に示す２層配線構造を有する半導体装置が完成する。なお、この後、図３（ｂ）〜図４（ｃ）に示す工程を繰り返すことにより、任意の層数の多層配線構造を有する半導体装置を製造することもできる。
図４（ｃ）に示した２層配線構造は、
（１）ビア１０９の下部では、ビア周辺領域１４０において局所的にライナー絶縁膜１０６が厚膜化されている
（２）ビア１０９の上部では、ビア周辺領域１４０において局所的にライナー絶縁膜１１４が厚膜化されている
という特徴を有している。
（１）の特徴により、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上する。その理由は以下の通りである。ライナー絶縁膜１０６は、ビア１０９の周囲に存在する他の絶縁膜（層間絶縁膜１０１）よりも高い機械強度を有している。従って、ビア周辺領域１４０においてライナー絶縁膜１０６を厚膜化することにより、ビア１０９の周囲の配線構造の実効的な機械強度が向上する。この結果、上記エレクトロマイグレーションによりＣｕ膜１０４に作用する圧縮応力が増大した結果ビア１０９の周辺の構造が変形するという現象が起こりにくくなる。よって、層間絶縁膜１０１とライナー絶縁膜１０６との剥離が抑制されるため、上記エレクトロマイグレーション耐性が向上する。
また、（２）の特徴により、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性がさらに向上する。その理由は以下の通りである。ライナー絶縁膜１１４は、ビア１０９の周囲に存在する他の絶縁膜（層間絶縁膜１０８）よりも高い機械強度を有している。従って、ビア周辺領域１４０においてライナー絶縁膜１１４を厚膜化することにより、ビア１０９の周囲の配線構造の実効的な機械強度が向上する。この結果、上記エレクトロマイグレーションによりＣｕ膜１０４に作用する圧縮応力が増大した結果ビア１０９の周辺の構造が変形するという現象が起こりにくくなる。よって、層間絶縁膜１０８とライナー絶縁膜１１４との剥離が抑制されるため、上記エレクトロマイグレーション耐性が向上する。また、上記理由と同様の理由により、電流がビア１０９から上層配線１１３に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果が得られる。
以上説明したように、本実施形態では、ビア周辺領域１４０におけるライナー絶縁膜１０６，１１４をそれぞれビア周辺領域１４０の外側におけるライナー絶縁膜１０６，１１４よりも分厚くしているので、ビア１０９の周囲の配線構造の実効的な機械強度を向上させることができ、その結果、エレクトロマイグレーション耐性を向上させることができる。また、ライナー絶縁膜１０６，１１４をそれぞれ局所的に分厚くしているので、配線間の容量を低減させることができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図５を参照しながら説明する。ここで、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されることはない。
本実施形態に係る半導体装置では、ライナー絶縁膜１４１，１４２はそれぞれ積層膜である。以下では、上記第１の実施形態とは異なる箇所を主に説明する。
図５に示すように、半導体基板（非図示）の上に形成された層間絶縁膜１０１内に、下層配線１０５が形成されている。また、層間絶縁膜１０１の上及び下層配線１０５の上には、第１のライナー絶縁膜１１７が形成されている。また、第１のライナー絶縁膜１１７の上には第２のライナー絶縁膜１１９が形成されており、第１のライナー絶縁膜１１７と第２のライナー絶縁膜１１９とでライナー絶縁膜１４１が構成されている。また、第２のライナー絶縁膜１１９の上には、層間絶縁膜１０８が形成されている。また、第１のライナー絶縁膜１１７内、第２のライナー絶縁膜１１９内及び層間絶縁膜１０８内には、下層配線１０５と電気的に接続されるビア１０９が形成されており、層間絶縁膜１０８内には、ビア１０９と電気的に接続される上層配線１１３が形成されている。また、層間絶縁膜１０８の上及び上層配線１１３の上には、第３のライナー絶縁膜１２０が形成されている。また、第３のライナー絶縁膜１２０の上には第４のライナー絶縁膜１２２が形成されており、第３のライナー絶縁膜１２０と第４のライナー絶縁膜１２２とでライナー絶縁膜１４２が構成されている。また、第４のライナー絶縁膜１２２の上には、層間絶縁膜１１６が形成されている。
ここで、層間絶縁膜１０１，１０８，１１６はそれぞれＳｉＯＣ膜などの誘電率の低い絶縁膜であることが好ましい。これにより、配線間の容量を低減させることができる。また、第１のライナー絶縁膜１１７及び第３のライナー絶縁膜１２０は下層配線１０５のＣｕ膜１０４中のＣｕ原子が層間絶縁膜１０８内に拡散することを防止するという観点およびエレクトロマイグレーション耐性の確保という観点から機械強度が高い絶縁膜を使用することが好ましく、例えばＳｉＣＮ膜などからなる絶縁膜を使用することが好ましい。また、第２のライナー絶縁膜１１９及び第４のライナー絶縁膜１２２は、配線間の容量の低減という観点から第１のライナー絶縁膜１１７及び第３のライナー絶縁膜１２０よりも誘電率が低い絶縁膜を使用することが好ましく、例えばＳｉＣ膜などからなる絶縁膜を使用することが好ましい。また、下層配線１０５は、その表面に設けられた公知のバリアメタル膜１０３とその内部に設けられたＣｕ膜１０４などからなる導電膜とで構成されており、上層配線１１３およびビア１０９は、それぞれ、その表面に設けられた公知のバリアメタル膜１１１とその内部に設けられたＣｕ膜１１２などからなる導電膜とで構成されている。
第１のライナー絶縁膜１１７と第２のライナー絶縁膜１１９とで構成されるライナー絶縁膜１４１の膜厚は、上記第１の実施形態と同じく、ビア周辺領域１４０とビア周辺領域１４０の外側とで相異なる。つまり、図５に示すように、ビア１０９の下部では、ビア周辺領域１４０におけるライナー絶縁膜１４１の膜厚は、ビア周辺領域１４０の外側におけるライナー絶縁膜１４１の膜厚よりも厚い。具体的には、ビア１０９の下部では、ビア周辺領域１４０におけるライナー絶縁膜１４１の膜厚は２０ｎｍであるのに対して、ビア周辺領域１４０の外側におけるライナー絶縁膜１４１の膜厚は１０ｎｍである。ここで、膜厚はあくまで例示に過ぎないことを付け加えておく。このようにライナー絶縁膜１４１をビア１０９の下部におけるビア周辺領域１４０において局所的に厚膜とすることにより、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果が得られる。詳細には、ライナー絶縁膜１４１は、ビア１０９の周囲に存在する層間絶縁膜１０１よりも高い機械強度を有している。従って、ライナー絶縁膜１４１をビア１０９の下部におけるビア周辺領域１４０で厚膜化することにより、ビア１０９の周囲の配線構造の実効的な機械強度が向上する。この結果、上記エレクトロマイグレーションにより下層配線１０５のＣｕ膜１０４に作用する圧縮応力が増大した結果ビア１０９の周囲の配線構造が変形するという現象が起こりにくくなり、層間絶縁膜１０１とライナー絶縁膜１４１との界面における剥離が抑制される。これにより、上記エレクトロマイグレーション耐性が向上する。
また、第３のライナー絶縁膜１２０と第４のライナー絶縁膜１２２とで構成されるライナー絶縁膜１４２の膜厚は、ライナー絶縁膜１４１の膜厚と同じく、ビア周辺領域１４０とビア周辺領域１４０の外側とで相異なる。つまり、図５に示すように、ビア１０９の上部では、ビア周辺領域１４０におけるライナー絶縁膜１４２の膜厚は、ビア周辺領域１４０の外側におけるライナー絶縁膜１４２の膜厚よりも厚い。このようにライナー絶縁膜１４２をビア１０９の上部におけるビア周辺領域１４０において局所的に厚膜とすることにより、ライナー絶縁膜１４１をビア１０９の下部におけるビア周辺領域１４０において局所的に膜厚とした場合と同様に、ビア１０９の周囲の配線構造の実質的な機械強度が向上するために、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果が得られる。また、ライナー絶縁膜１４２をこのような局所的に厚膜とすることにより、上記理由と同様の理由により、電流がビア１０９から上層配線１１３に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果も得ることができる。
ここで、ビア周辺領域１４０とは、上記第１の実施形態と同じく、層間絶縁膜１０１，１０８の上面において、その縦及びその横がビア直径の２倍以上１０倍以下の長さを有しており、その中心がビアの中心と一致する領域である。
ところで、本実施形態では、上述のように、ライナー絶縁膜１４１は機械強度に優れた第１のライナー絶縁膜１１７と低誘電率な第２のライナー絶縁膜１１９とで構成されており、ライナー絶縁膜１４２は機械強度に優れた第３のライナー絶縁膜１２０と低誘電率な第４のライナー絶縁膜１２２とで構成されている。そのため、ビア１０９の下部では、第１のライナー絶縁膜１１７がビア周辺領域１４０にのみ設けられており、第２のライナー絶縁膜１１９が層間絶縁膜１０１および下層配線１０５の上面全体に亘って設けられていればよい。同様に、ビア１０９の上部では、第３のライナー絶縁膜１２０がビア周辺領域１４０にのみ設けられており、第４のライナー絶縁膜１２２が層間絶縁膜１０１および下層配線１０５の上面全体に亘って設けられていればよい。これにより、配線間の容量の低減を図りつつエレクトロマイグレーション耐性を向上させることができる。
ビア周辺領域１４０におけるライナー絶縁膜１４１，１４２の膜厚とビア周辺領域１４０の外側におけるライナー絶縁膜１４１，１４２の膜厚との関係は、それぞれ、上記第１の実施形態と同様である。しかし、本実施形態では、ビア１０９の下部では、ビア周辺領域１４０に第１のライナー絶縁膜１１７および第２のライナー絶縁膜１１９が積層されており、ビア周辺領域１４０の外側に第２のライナー絶縁膜１１９のみが設けられているので、第１のライナー絶縁膜１１７は第２のライナー絶縁膜１１９の膜厚の１倍以上９倍以下であればよく、５ｎｍ以上５５ｎｍ以下であればよい。同様に、ビア１０９の上部では、ビア周辺領域１４０に第３のライナー絶縁膜１２０および第４のライナー絶縁膜１２２が積層されており、ビア周辺領域１４０の外側に第４のライナー絶縁膜１２２のみが設けられているので、第３のライナー絶縁膜１２０は第４のライナー絶縁膜１２２の膜厚の１倍以上９倍以下であればよく、５ｎｍ以上５５ｎｍ以下であればよい。
なお、本実施形態では、ビア周辺領域１４０の外側において隣り合う上層配線１１３，１１３の間隔が広い場合、その上層配線１１３，１１３間に設けられたライナー絶縁膜１４２の膜厚は、ビア周辺領域１４０におけるライナー絶縁膜１４２の膜厚と同様に、ビア周辺領域１４０の外側のうち上層配線１１３，１１３の間隔がそれほど広くない部分の上に設けられたライナー絶縁膜１４２の膜厚よりも厚くしてもよい。図５に示すように、配線間隔Ｘは、配線間隔Ｙよりも広い。この場合には、配線間隔がＸである部分がビア周辺領域１４０の外側に存在していても、その部分に、ビア周辺領域１４０の外側のうち配線間隔がＸである部分以外の部分よりも厚くライナー絶縁膜１４２を設けても良い。本実施形態の場合には、ビア周辺領域１４０の外側のうち配線間隔がＸである部分にも第３のライナー絶縁膜１２０を設ければよい。その理由は以下の通りである。つまり、配線の間隔が広い場合には、配線間の容量はそれほど増加しないのでその減少を図らなくてもよい。よって、このような場合には、配線間の容量を低減させるためにライナー絶縁膜１４２を薄膜化するよりも、半導体装置全体の機械強度の確保を優先させた方が有利だからである。ここで、配線の間隔が広い場合とは、その間隔が半導体装置における配線の間隔のうちの最小値の２倍以上である場合を言う。また、このことは、ライナー絶縁膜１４１にも言える。
また、図５では、第１のライナー絶縁膜１１７及び第３のライナー絶縁膜１２０は、それぞれ、ビア周辺領域１４０の外側及び配線の間隔が狭い領域には形成されていないが、これらの領域に形成されていても構わない。配線間の容量の低減とチップ全体の機械強度の確保との両方のバランスを考えて、ライナー絶縁膜１４１における第１のライナー絶縁膜１１７の膜厚および第２のライナー絶縁膜１１９の膜厚ならびにライナー絶縁膜１４２における第３のライナー絶縁膜１２０の膜厚および第４のライナー絶縁膜１２２の膜厚を変更することが可能である。ただし、ビア１０９の周囲における機械強度の向上および配線間の容量の低減を考慮して、第１のライナー絶縁膜１１７及び第３のライナー絶縁膜１２０は、図５に示すように、ビア周辺領域１４０の外側及び配線間隔が狭い領域において形成されていない方が好ましい。
次に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６（ａ）〜図８（ｄ）を参照しながら説明する。ここで、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されることはない。
まず、図６（ａ）に示すように、層間絶縁膜１０１内に下層配線１０５を形成する。下層配線１０５の形成方法は、第１の実施形態に係る半導体装置の製造方法と同様であるので、説明を省略する。
次に、図６（ｂ）に示すように、層間絶縁膜１０１の表面および下層配線１０５の表面に第１のライナー絶縁膜１１７を堆積する。本実施形態では、第１のライナー絶縁膜１１７として、厚さ１０ｎｍのＳｉＣＮ膜を使用している。
次に、図６（ｃ）に示すように、リソグラフィーにより、第１のライナー絶縁膜１１７の表面の一部分にレジストパターン１１８を形成する。第１のライナー絶縁膜１１７の表面におけるレジストパターン１１８の好ましい配置については後述の第４の実施形態で説明するが、少なくともビア１０９が形成される領域の周囲にはレジストパターン１１８を設ける。
次に、図６（ｄ）に示すように、レジストパターン１１８をマスクとして第１のライナー絶縁膜１１７をエッチングし、レジストパターン１１８で被覆されていない第１のライナー絶縁膜１１７を除去する。これにより、第１のライナー絶縁膜１１７はビア１０９が形成される領域の周囲にのみ形成され（工程（ｃ１））、レジストパターン１１８でマスクされていない領域の層間絶縁膜１０１及び下層配線１０５が露出する。
次に、図６（ｅ）に示すように、レジストパターン１１８を除去する。
次に、図６（ｆ）に示すように、層間絶縁膜１０１の表面、下層配線１０５の表面および第１のライナー絶縁膜１１７の表面に第２のライナー絶縁膜１１９を堆積する（工程（ｃ２））。本実施形態では、第２のライナー絶縁膜１１９として、厚さ１０ｎｍのＳｉＣ膜を使用している。その結果、層間絶縁膜１０１及び下層配線１０５の上には、第１のライナー絶縁膜１１７及び第２のライナー絶縁膜１１９からなるライナー絶縁膜１４１が形成されることとなる。
次に、図７（ａ）に示すように、第２のライナー絶縁膜１１９の表面に層間絶縁膜１０８を堆積した後（工程（ｄ））、ＣＭＰにより層間絶縁膜１０８の表面を平坦化する。
次に、図７（ｂ）に示すように、リソグラフィーおよびドライエッチングにより、第１のライナー絶縁膜１１７の内部、第２のライナー絶縁膜１１９の内部および層間絶縁膜１０８の内部にビアホール１０９ａを形成し、層間絶縁膜１０８の内部に配線溝１１０を形成する。
次に、図７（ｃ）に示すように、層間絶縁膜１０８の表面、ビアホール１０９ａの内部および配線溝１１０の内部にバリアメタル膜１１１およびＣｕ膜１１２を順に堆積後、配線溝１１０からはみ出したバリアメタル膜１１１およびＣｕ膜１１２をＣＭＰにより除去する。これにより、ビアホール１０９ａ内にビア１０９が形成され、配線溝１１０内に上層配線１１３が形成される（工程（ｅ））。
次に、図７（ｄ）に示すように、層間絶縁膜１０８の表面および上層配線１１３の表面に第３のライナー絶縁膜１２０を堆積する。本実施形態では、第３のライナー絶縁膜１２０として、厚さ１０ｎｍのＳｉＣＮ膜を使用している。
次に、図７（ｅ）に示すように、リソグラフィーにより、第３のライナー絶縁膜１２０の表面の一部分にレジストパターン１２１を形成する。第３のライナー絶縁膜１２０の表面におけるレジストパターン１２１の好ましい配置については後述の第４の実施形態で説明するが、少なくともビア１０９が形成された領域の周囲にはレジストパターン１２１を設ける。
次に、図８（ａ）に示すように、レジストパターン１２１をマスクとして第３のライナー絶縁膜１２０をエッチングし、レジストパターン１２１で被覆されていない第３のライナー絶縁膜１２０を除去する。これにより、第３のライナー絶縁膜１２０はビア１０９が形成された領域の周囲にのみ形成され、レジストパターン１２１でマスクされていない領域の層間絶縁膜１０８および上層配線１１３が露出する。
次に、図８（ｂ）に示すように、レジストパターン１２１を除去する。
次に、図８（ｃ）に示すように、層間絶縁膜１０８の表面、上層配線１１３の表面および第３のライナー絶縁膜１２０の表面に第４のライナー絶縁膜１２２を堆積する。本実施形態では、第４のライナー絶縁膜１２２として、厚さ１０ｎｍのＳｉＣ膜を使用している。その結果、層間絶縁膜１０８及び上層配線１１３の上には、第３のライナー絶縁膜１２０及び第４のライナー絶縁膜１２２からなるライナー絶縁膜１４２が形成されることとなる。
最後に、第４のライナー絶縁膜１２２の表面に層間絶縁膜１１６を堆積した後、ＣＭＰにより層間絶縁膜１１６の表面を平坦化する。これにより、図８（ｄ）に示す２層配線構造を有する半導体装置が完成する。なお、この後、図７（ｂ）〜図８（ｄ）に示す工程を繰り返すことにより、任意の層数の多層配線構造を有する半導体装置を製造することもできる。
図８（ｄ）に示した２層配線構造は、
（１）ビア１０９の下部では、ビア周辺領域１４０において局所的に第１のライナー絶縁膜１１７が形成され、全体的に第２のライナー絶縁膜１１９が形成されている。別の言い方をすると、ビア１０９の下部では、ビア周辺領域１４０において局所的にライナー絶縁膜１４１が厚膜化されている。
（２）ビア１０９の上部では、ビア周辺領域１４０において局所的に第３のライナー絶縁膜１２０が形成され、全体的に第４のライナー絶縁膜１２２が形成されている。別の言い方をすると、ビア１０９の上部では、ビア周辺領域１４０において局所的にライナー絶縁膜１４２が厚膜化されている。
という特徴を有している。
（１）の特徴により、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上する。（２）の特徴により、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性がさらに向上する。また、（２）の特徴により、電流がビア１０９から上層配線１１３に流れ込む場合のエレクトロマイグレーション耐性が向上する。これらは、第１のライナー絶縁膜１１７と第２のライナー絶縁膜１１９とを一つのライナー絶縁膜１４１と考え、第３のライナー絶縁膜１２０と第４のライナー絶縁膜１２２とを一つのライナー絶縁膜１４２と考えると、図８（ｄ）に示した２層配線構造は図４（ｃ）に示した２層配線構造と同様の構造となるためである。
また、本実施形態では、第１のライナー絶縁膜１１７および第３のライナー絶縁膜１２０の材料をそれぞれＳｉＣＮとしているのに対し、第２のライナー絶縁膜１１９および第４のライナー絶縁膜１２２の材料をＳｉＣとしている。これは、ビア１０９の周囲の配線構造を補強するために設けられた第１のライナー絶縁膜１１７および第３のライナー絶縁膜１２０には、エレクトロマイグレーション耐性の確保の観点から機械強度が高いＳｉＣＮ膜を採用しているのに対し、配線構造全体を被覆する第２のライナー絶縁膜１１９および第４のライナー絶縁膜１２２には、配線間の容量の低減の観点から誘電率の低いＳｉＣ膜を採用しているためである。このように、第１のライナー絶縁膜１１７と第２のライナー絶縁膜１１９とを相異なる材料を用いて形成し、第３のライナー絶縁膜１２０と第４のライナー絶縁膜１２２とを相異なる材料を用いて形成することにより、半導体装置の動作速度とエレクトロマイグレーション耐性とのバランスをより適切に調整することが可能となる。
なお、本実施形態に係る半導体装置の製造方法では、図６（ｄ）および図８（ａ）に示すように、第１のライナー絶縁膜１１７及び第３のライナー絶縁膜１２０をそれぞれビア周辺領域１４０の外側及び配線の間隔が狭い領域において形成していないが、これらの領域に形成しても構わない。配線間の容量の低減と半導体装置全体の機械強度の確保との両方のバランスを考えて、ライナー絶縁膜１４１における第１のライナー絶縁膜１１７および第２のライナー絶縁膜１１９の膜厚およびライナー絶縁膜１４２における第３のライナー絶縁膜１２０および第４のライナー絶縁膜１２２の膜厚を変更することが可能である。ただし、機械強度の向上、配線間容量の低減を考慮して、第１のライナー絶縁膜１１７及び第３のライナー絶縁膜１２０は、ビア周辺領域１４０の外側及び配線間隔が狭い領域において形成されていない方が好ましい。
以上説明したように、本実施形態では、上記第１の実施形態と同じく、ビア周辺領域１４０におけるライナー絶縁膜１４１，１４２をそれぞれビア周辺領域１４０の外側におけるライナー絶縁膜１４１，１４２よりも分厚くしているので、配線間の容量を低減させつつエレクトロマイグレーション耐性を向上させることができる。
また、本実施形態では、ライナー絶縁膜１４１，１４２は、それぞれ、機械強度に優れた絶縁膜（第１のライナー絶縁膜１１７または第３のライナー絶縁膜１２０）と低誘電率な絶縁膜（第２のライナー絶縁膜１１９または第４のライナー絶縁膜１２２）とで構成されているので、エレクトロマイグレーション耐性と半導体装置の動作速度とのバランスを適切に調整することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図９を参照しながら説明する。ここで、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されることはない。
本実施形態に係る半導体装置では、隣り合う下層配線１０５，１０５の間にエアギャップ１２７が形成されており、隣り合う上層配線１１３，１１３の間にエアギャップ１３２が形成されている。
図９に示すように、半導体基板（非図示）の上に形成された層間絶縁膜１０１内に、下層配線１０５が形成されている。また、層間絶縁膜１０１の上及び下層配線１０５の上には、第１のライナー絶縁膜１２３が形成されている。また、第１のライナー絶縁膜１２３の上には第２のライナー絶縁膜１２６が形成されており、第１のライナー絶縁膜１２３と第２のライナー絶縁膜１２６とでライナー絶縁膜１４１が構成されている。また、第２のライナー絶縁膜１２６の上には、層間絶縁膜１０８が形成されている。また、第１のライナー絶縁膜１２３内、第２のライナー絶縁膜１２６内及び層間絶縁膜１０８内には、下層配線１０５と電気的に接続されるビア１０９が形成されており、層間絶縁膜１０８内には、ビア１０９と電気的に接続される上層配線１１３が形成されている。また、層間絶縁膜１０８の上及び上層配線１１３の上には、第３のライナー絶縁膜１２８が形成されている。また、第３のライナー絶縁膜１２８の上には第４のライナー絶縁膜１３１が形成されており、第３のライナー絶縁膜１２８と第４のライナー絶縁膜１３１とでライナー絶縁膜１４２が構成されている。また、第４のライナー絶縁膜１３１の上には、層間絶縁膜１１６が形成されている。また、隣り合う下層配線１０５，１０５の間のうちの少なくとも一つの配線間および隣り合う上層配線１１３，１１３の間のうちの少なくとも一つの配線間には、ギャップが形成されている。そして、隣り合う下層配線１０５，１０５の間に形成されたギャップの底面および側壁には第２のライナー絶縁膜１２６が形成されており、そのギャップの内部には層間絶縁膜１０８で覆われたエアギャップ１２７が形成されている。同様に、隣り合う上層配線１１３，１１３の間に形成されたギャップの底面および側壁には第４のライナー絶縁膜１３１が形成されており、そのギャップの内部には層間絶縁膜１１６で覆われたエアギャップ１３２が形成されている。別の言い方をすると、エアギャップ１２７、１３２の底面及び側壁には、それぞれ、第２のライナー絶縁膜１２６、第４のライナー絶縁膜１３１が設けられているということになる。
ここで、層間絶縁膜１０１，１０８，１１６はそれぞれＳｉＯＣ膜などの誘電率の低い絶縁膜であることが好ましい。これにより、配線間の容量を低減させることができる。また、第１のライナー絶縁膜１２３及び第３のライナー絶縁膜１２８は下層配線１０５のＣｕ膜１０４中のＣｕ原子が層間絶縁膜１０８内に拡散することを防止するという観点およびエレクトロマイグレーション耐性の確保という観点から機械強度が高い絶縁膜を使用することが好ましく、例えばＳｉＣＮ膜などからなる絶縁膜を使用することが好ましい。また、第２のライナー絶縁膜１２６及び第４のライナー絶縁膜１３１は、配線間の容量の低減という観点から第１のライナー絶縁膜１２３及び第３のライナー絶縁膜１２８よりも誘電率が低い絶縁膜を使用することが好ましく、例えばＳｉＣ膜などからなる絶縁膜を使用することが好ましい。また、下層配線１０５は、その表面に設けられた公知のバリアメタル膜１０３とその内部に設けられたＣｕ膜１０４などからなる導電膜とで構成されており、上層配線１１３およびビア１０９は、それぞれ、その表面に設けられた公知のバリアメタル膜１１１とその内部に設けられたＣｕ膜１１２などからなる導電膜とで構成されている。
第１のライナー絶縁膜１２３と第２のライナー絶縁膜１２６とで構成されるライナー絶縁膜１４１の膜厚は、上記第１の実施形態と同じく、ビア周辺領域１４０とビア周辺領域１４０の外側とで相異なる。つまり、図９に示すように、ビア１０９の下部において、ビア周辺領域１４０におけるライナー絶縁膜１４１の膜厚は、ビア周辺領域１４０の外側におけるライナー絶縁膜１４１の膜厚よりも厚い。具体的には、ビア１０９の下部において、ビア周辺領域１４０におけるライナー絶縁膜１４１の膜厚は２０ｎｍであるのに対して、ビア周辺領域１４０の外側におけるライナー絶縁膜１４１の膜厚は１０ｎｍである。ここで、膜厚はあくまで例示に過ぎないことを付け加えておく。このようにライナー絶縁膜１４１をビア１０９の下部におけるビア周辺領域１４０において局所的に厚膜とすることにより、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果が得られる。詳細には、ライナー絶縁膜１４１は、ビア１０９の周囲に存在する層間絶縁膜１０１よりも高い機械強度を有している。従って、ライナー絶縁膜１４１をビア１０９の下部におけるビア周辺領域１４０で厚膜化することにより、ビア１０９の周囲の配線構造の実効的な機械強度が向上する。この結果、上記エレクトロマイグレーションにより下層配線１０５のＣｕ膜１０４に作用する圧縮応力が増大した結果ビア１０９の周囲の配線構造が変形するという現象が起こりにくくなり、層間絶縁膜１０１とライナー絶縁膜１４１との界面における剥離が抑制される。これにより、上記エレクトロマイグレーション耐性が向上する。
また、第３のライナー絶縁膜１２８と第４のライナー絶縁膜１３１とで構成されるライナー絶縁膜１４２の膜厚は、ライナー絶縁膜１４１と同じように、ビア周辺領域１４０とビア周辺領域１４０の外側とで相異なる。つまり、図９に示すように、ビア１０９の上部において、ビア周辺領域１４０におけるライナー絶縁膜１４２の膜厚は、ビア周辺領域１４０の外側におけるライナー絶縁膜１４２の膜厚よりも厚い。このようにライナー絶縁膜１４２をビア１０９の上部におけるビア周辺領域１４０において局所的に厚膜とすることにより、ライナー絶縁膜１４１をビア１０９の下部におけるビア周辺領域１４０において局所的に厚くした場合と同様に、ビア１０９の周囲の配線構造の実質的な機械強度が向上するために、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果が得られる。また、ライナー絶縁膜１４２をこのような局所的に厚膜とすることにより、上記理由と同様の理由により、電流がビア１０９から上層配線１１３に流れ込む場合のエレクトロマイグレーション耐性が向上するという効果も得ることができる。
ここで、ビア周辺領域１４０とは、上記第１の実施形態と同じく、層間絶縁膜１０１，１０８の上面において、その縦及びその横がビア直径の２倍以上１０倍以下の長さを有しており、その中心がビアの中心と一致する領域である。
本実施形態では、上記第２の実施形態と同じように、ライナー絶縁膜１４１およびライナー絶縁膜１４２はそれぞれ積層膜である。よって、ビア１０９の下部では、第１のライナー絶縁膜１２３がビア周辺領域１４０にのみ設けられており、第２のライナー絶縁膜１２６が層間絶縁膜１０１および下層配線１０５の上面全体に亘って設けられていればよい。同様に、ビア１０９の上部では、第３のライナー絶縁膜１２８がビア周辺領域１４０にのみ設けられており、第４のライナー絶縁膜１３１が層間絶縁膜１０１および下層配線１０５の上面全体に亘って設けられていればよい。これにより、配線間の容量の低減を図りつつエレクトロマイグレーション耐性を向上させることができる。
また、上記第２の実施形態と同じように、第１のライナー絶縁膜１２３は、第２のライナー絶縁膜１２６の膜厚の１倍以上９倍以下であればよく、５ｎｍ以上５５ｎｍ以下であればよい。同様に、ビア１０９の上部では、第３のライナー絶縁膜１２８は、第４のライナー絶縁膜１３１の膜厚の１倍以上９倍以下であればよく、５ｎｍ以上５５ｎｍ以下であればよい。
なお、本実施形態では、ビア周辺領域１４０の外側において隣り合う上層配線１１３，１１３の間隔が広い場合、その上層配線１１３，１１３間に設けられたライナー絶縁膜１４２の膜厚は、ビア周辺領域１４０におけるライナー絶縁膜１４２の膜厚と同様に、ビア周辺領域１４０の外側のうち上層配線１１３，１１３の間隔がそれほど広くない部分の上におけるライナー絶縁膜１４２の膜厚よりも厚くしてもよい。図９に示すように、配線間隔Ｘは、配線間隔Ｙよりも広い。この場合には、配線間隔がＸである部分がビア周辺領域１４０の外側に存在していても、その部分に、ビア周辺領域１４０の外側のうち配線間隔がＸである部分以外の部分よりも膜厚のライナー絶縁膜１４２を設けても良い。本実施形態の場合には、ビア周辺領域１４０の外側のうち配線間隔がＸである部分に第３のライナー絶縁膜１２８を設ければよい。その理由は以下の通りである。つまり、配線の間隔が広い場合には、配線間の容量はそれほど増加しないのでその減少を図らなくてもよい。よって、このような場合には、配線間の容量を低減させるためにライナー絶縁膜１４２を薄膜化するよりも、半導体装置全体の機械強度の確保を優先させた方が有利だからである。ここで、配線の間隔が広い場合とは、その間隔が半導体装置における配線の間隔のうちの最小値の２倍以上である場合を言う。また、このことは、ライナー絶縁膜１４１にも言える。
また、図９では、第１のライナー絶縁膜１２３及び第３のライナー絶縁膜１２８は、それぞれ、ビア周辺領域１４０の外側及び配線の間隔が狭い領域には形成されていないが、これらの領域に形成されていても構わない。配線間の容量の低減とチップ全体の機械強度の確保との両方のバランスを考えて、ライナー絶縁膜１４１における第１のライナー絶縁膜１２３および第２のライナー絶縁膜１２６の膜厚ならびにライナー絶縁膜１４２における第３のライナー絶縁膜１２８および第４のライナー絶縁膜１３１の膜厚を変更することが可能である。ただし、機械強度の向上、配線間容量の低減を考慮して、第１のライナー絶縁膜１２３及び第３のライナー絶縁膜１２８は、ビア周辺領域１４０の外側及び配線間隔が狭い領域において形成されていない方が好ましい。
また、エアギャップ１２７，１３２は、それぞれ、隣り合う下層配線１０５，１０５の間隔および上層配線１１３，１１３の間隔が広い部分には形成しない方が好ましい。図９に示すように、配線間隔Ｘは配線間隔Ｙよりも広いが、配線間隔がＸである部分にはエアギャップを形成しない方が好ましい。なぜならば、配線の間隔が広い部分にエアギャップを形成すると、層間絶縁膜１０８を堆積した後もエアギャップの上部が閉じられないため、大きな凹部が層間絶縁膜１０８の表面に発生することが懸念されるからである。ここで、配線の間隔が広い場合とは、上述のように、その間隔が半導体装置における配線の間隔のうちの最小値の２倍以上である場合を言う。
また、ギャップの底面及び側壁には、第２のライナー絶縁膜１２６または第４のライナー絶縁膜１３１が形成されているが、第２のライナー絶縁膜１２６および第４のライナー絶縁膜１３１は形成されていなくても構わない。しかし、ギャップの底面及び側壁にそれぞれ第２のライナー絶縁膜１２６または第４のライナー絶縁膜１３１が形成されていれば、エアギャップ１２７，１３２を容易に形成することが出来るだけでなく、配線の機械強度を向上させることが出来るという点で望ましい。
次に、本発明の第３の実施形態に係る半導体装置の製造方法について、図１０（ａ）〜図１２（ｄ）を参照しながら説明する。ここで、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されることはない。
まず、図１０（ａ）に示すように、層間絶縁膜１０１内に下層配線１０５を形成する。下層配線１０５の形成方法は、第１の実施形態に係る半導体装置の製造方法と同様であるので、説明を省略する。
次に、図１０（ｂ）に示すように、層間絶縁膜１０１の表面および下層配線１０５の表面に第１のライナー絶縁膜１２３を堆積する。本実施形態では、第１のライナー絶縁膜１２３として、厚さ１０ｎｍのＳｉＣＮ膜を使用している。
次に、図１０（ｃ）に示すように、リソグラフィーにより、第１のライナー絶縁膜１２３の表面の一部分にレジストパターン１２４を形成する。第１のライナー絶縁膜１２３の表面におけるレジストパターン１２４の好ましい配置については後述の第４の実施形態で説明するが、少なくともビア１０９が形成される領域の周囲にはレジストパターン１２４を設ける。
次に、図１０（ｄ）に示すように、レジストパターン１２４をマスクとして第１のライナー絶縁膜１２３および層間絶縁膜１０１をエッチングする。これにより、レジストパターン１２４で被覆されていない第１のライナー絶縁膜１２３の全部および層間絶縁膜１０１の一部はそれぞれ除去されるが（工程（ｃ１））、レジストパターンで被覆されていないＣｕ膜１０４は除去されない。この結果、レジストパターン１２４でマスクされていない領域では、下層配線１０５及び層間絶縁膜１０１が露出し、さらに隣り合う下層配線１０５，１０５の間にギャップ１２５が形成される（工程（ｆ））。
次に、図１０（ｅ）に示すように、レジストパターン１２４を除去する。
次に、図１０（ｆ）に示すように、層間絶縁膜１０１の表面、下層配線１０５の表面および第１のライナー絶縁膜１２３の表面に第２のライナー絶縁膜１２６を堆積する（工程（ｃ２））。その際、ギャップ１２５の底面及び側壁にも、第２のライナー絶縁膜１２６が形成されることとなる。本実施形態では、第２のライナー絶縁膜１２６として、厚さ１０ｎｍのＳｉＣ膜を使用している。
次に、図１０（ｇ）に示すように、第２のライナー絶縁膜１２６の表面に層間絶縁膜１０８を堆積した後（工程（ｄ））、ＣＭＰにより層間絶縁膜１０８の表面を平坦化する。これにより、隣り合う下層配線１０５，１０５の間にエアギャップ１２７が形成される。
次に、図１１（ａ）に示すように、リソグラフィーおよびドライエッチングにより、第１のライナー絶縁膜１２３の内部、第２のライナー絶縁膜１２６の内部および層間絶縁膜１０８の内部にビアホールを形成し、層間絶縁膜１０８の内部に配線溝１１０を形成する。
次に、図１１（ｂ）に示すように、層間絶縁膜１０８の表面、ビアホール１０９ａの内部および配線溝１１０の内部にバリアメタル膜１１１およびＣｕ膜１１２を順に堆積後、配線溝１１０からはみ出したバリアメタル膜１１１およびＣｕ膜１１２をＣＭＰにより除去する。これにより、ビアホール１０９ａ内にビア１０９が形成され、配線溝１１０内に上層配線１１３が形成される（工程（ｅ））。
次に、図１１（ｃ）に示すように、層間絶縁膜１０８の表面および上層配線１１３の表面に第３のライナー絶縁膜１２８を堆積する。本実施形態では、第３のライナー絶縁膜１２８として、厚さ１０ｎｍのＳｉＣＮ膜を使用している。
次に、図１１（ｄ）に示すように、リソグラフィーにより、第３のライナー絶縁膜１２８の表面の一部分に、レジストパターン１２９を形成する。第３のライナー絶縁膜１２８の表面におけるレジストパターン１２９の好ましい配置については後述の第４の実施形態で説明するが、少なくともビア１０９が形成される領域の周囲にはレジストパターン１２９を設ける。
次に、図１２（ａ）に示すように、レジストパターン１２９をマスクとして第３のライナー絶縁膜１２８および層間絶縁膜１０８をエッチングする。これにより、レジストパターン１２９で被覆されていない第３のライナー絶縁膜１２８の全部および層間絶縁膜１０８の一部はそれぞれ除去されるが、レジストパターンで被覆されていないＣｕ膜１１２は除去されない。この結果、レジストパターン１２９でマスクされていない領域では、上層配線１１３及び層間絶縁膜１０８が露出し、さらに隣り合う上層配線１１３，１１３の間にギャップ１３０が形成される。
次に、図１２（ｂ）に示すように、レジストパターン１２９を除去する。
次に、図１２（ｃ）に示すように、層間絶縁膜１０８の表面、上層配線１１３の表面および第３のライナー絶縁膜１２８の表面に第４のライナー絶縁膜１３１を堆積する。その際、ギャップ１３０の底面及び側壁にも、第４のライナー絶縁膜１３１が形成されることとなる。本実施形態では、第４のライナー絶縁膜１３１として、厚さ１０ｎｍのＳｉＣ膜を使用している。
最後に、第４のライナー絶縁膜１３１の表面に層間絶縁膜１１６を堆積した後、ＣＭＰにより層間絶縁膜１１６の表面を平坦化する。これにより、隣り合う上層配線１１３，１１３の間にエアギャップ１３２が形成され、図１２（ｄ）に示す２層配線構造を有する半導体装置が完成する。なお、この後、図１１（ａ）〜図１２（ｄ）に示す工程を繰り返すことにより、任意の層数の多層配線構造を有する半導体装置を製造することもできる。
図１２（ｄ）に示した２層配線構造は、
（１）ビア１０９の下部では、ビア周辺領域１４０において局所的に第１のライナー絶縁膜１２３が形成され、全面的に第２のライナー絶縁膜１２６が形成されている。別の言い方をすると、ビア１０９の下部では、ビア周辺領域１４０において局所的にライナー絶縁膜１４１が厚膜化されている
（２）ビア１０９の上部では、ビア周辺領域１４０において局所的に第３のライナー絶縁膜１２８が形成され、全面的に第４のライナー絶縁膜１３１が形成されている。別の言い方をすると、ビア１０９の上部では、ビア周辺領域１４０において局所的にライナー絶縁膜１４２が厚膜化されている。
（３）隣り合う下層配線１０５，１０５の間にエアギャップ１２７が形成されている
（４）隣り合う上層配線１１３，１１３の間にエアギャップ１３２が形成されている
という特徴を有している。
（１）の特徴により、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性が向上する。また、（２）の特徴により、電流がビア１０９から下層配線１０５に流れ込む場合のエレクトロマイグレーション耐性がさらに向上する。また、（２）の特徴により、電流がビア１０９から上層配線１１３に流れ込む場合のエレクトロマイグレーション耐性が向上する。これらは、第２の実施形態で説明したように、第１のライナー絶縁膜１２３と第２のライナー絶縁膜１２６とを一つのライナー絶縁膜１４１と考え、第３のライナー絶縁膜１２８と第４のライナー絶縁膜１３１とを一つのライナー絶縁膜１４２と考えると、図１２（ｄ）に示した２層配線構造は図４（ｃ）に示した２層配線構造と同様の構造となるためである。また、（３）および（４）の特徴により、上記第２の実施形態よりも、隣り合う下層配線１０５，１０５の間の容量、および、隣り合う上層配線１１３，１１３の間の容量をさらに低減させることができるという効果が得られる。
また、本実施形態では、上記第２の実施形態と同じように、第１のライナー絶縁膜１２３および第３のライナー絶縁膜１２８の材料をそれぞれＳｉＣＮとしているのに対し、第２のライナー絶縁膜１２６および第４のライナー絶縁膜１３１の材料をＳｉＣとしている。これは、ビア１０９の周囲の配線構造を補強するために設けられた第１のライナー絶縁膜１２３および第３のライナー絶縁膜１２８には、エレクトロマイグレーション耐性の確保の観点から機械強度が高いＳｉＣＮ膜を採用しているのに対し、配線構造全体を被覆する第２のライナー絶縁膜１２６および第４のライナー絶縁膜１３１には、配線間の容量の低減の観点から誘電率の低いＳｉＣ膜を採用しているためである。このように、第１のライナー絶縁膜１２３と第２のライナー絶縁膜１２６とを相異なる材料を用いて形成し、第３のライナー絶縁膜１２８と第４のライナー絶縁膜１３１とを相異なる材料を用いて形成することにより、半導体装置の動作速度とエレクトロマイグレーション耐性とのバランスをより適切に調整することが可能となる。
なお、本実施形態に係る半導体装置の製造方法では、上記第２の実施形態と同じように、図１０（ｄ）および図１２（ａ）に示すように、第１のライナー絶縁膜１２３及び第３のライナー絶縁膜１２８をそれぞれビア周辺領域１４０の外側及び配線の間隔が狭い領域において形成していないが、これらの領域に形成しても構わない。配線間の容量の低減と半導体装置全体の機械強度の確保との両方のバランスを考えて、ライナー絶縁膜１４１における第１のライナー絶縁膜１２３および第２のライナー絶縁膜１２６の膜厚およびライナー絶縁膜１４２における第３のライナー絶縁膜１２８および第４のライナー絶縁膜１３１の膜厚を変更することが可能である。ただし、機械強度の向上、配線間容量の低減を考慮して、第１のライナー絶縁膜１２３及び第３のライナー絶縁膜１２８は、ビア周辺領域１４０の外側及び配線間隔が狭い領域において形成されていない方が好ましい。
また、図１０（ｆ）では、ギャップ１２５の底面及び側壁に第２のライナー絶縁膜を形成しているが、形成しなくてもよい。ギャップ１２５の底面および側壁に第２のライナー絶縁膜１２６を形成しない場合には、第１のライナー絶縁膜１２３に対するエッチングと層間絶縁膜１０１に対するエッチング（ギャップ１２５の形成）とを別々に行えばよい。具体的には、図１０（ｃ）において、エアギャップが形成される領域にもレジストパターン１２４を設け、図１０（ｄ）において第１のライナー絶縁膜１２３のみをエッチングし、その後、第２のライナー絶縁膜１２６を第１のライナー絶縁膜１２３の上に形成し、その後、第２のライナー絶縁膜１２６の表面のうちギャップ１２５が形成される領域以外の部分をレジストで覆い、その後層間絶縁膜１０１をエッチングすることでギャップ１２５を形成し、その後、図１０（ｇ）において、第２のライナー絶縁膜１２６の表面に層間絶縁膜１０８を形成することでエアギャップ１２７を形成するようにしても構わない。しかし、図１０（ｆ）に示すようにギャップ１２５の底面及び側壁にも第２のライナー絶縁膜１２６を形成する方が、エアギャップ１２７，１３２を容易に製造することができ、さらには、配線の機械強度を向上させることが出来るという点で望ましい。このことは、図１２（ｃ）に示すにおいてギャップ１２５の底面及び側壁に第４のライナー絶縁膜１３１を形成する場合にも同様のことが言える。
以上説明したように、本実施形態では、上記第１の実施形態と同じく、ビア周辺領域１４０におけるライナー絶縁膜１４１，１４２をそれぞれビア周辺領域１４０の外側におけるライナー絶縁膜１４１，１４２よりも分厚くしているので、配線間の容量を低減させつつエレクトロマイグレーション耐性を向上させることができる。
また、本実施形態では、上記第２の実施形態と同じく、ライナー絶縁膜１４１，１４２は、それぞれ、機械強度に優れた絶縁膜と低誘電率な絶縁膜とで構成されているので、エレクトロマイグレーション耐性と半導体装置の動作速度とのバランスを適切に調整することができる。
さらに、本実施形態では、隣り合う下層配線１０５，１０５の間にはエアギャップ１２７が形成されており、隣り合う上層配線１１３，１１３の間にはエアギャップ１３２が形成されている。よって、配線間の容量を低減させることができる。
（第４の実施形態）
本発明の第４の実施形態では、上記第１〜第３の実施形態におけるレジストパターン１０７の好ましい配置について、図１３を参照しながら説明する。
レジストパターン１０７は、下層配線１０５の形状およびビア１０９の形状に応じて、ライナー絶縁膜１０６の表面の以下に示す領域に形成されることが好ましい。
１．ビア１０９の周囲
上記第１〜第３の実施形態で述べたように、エレクトロマイグレーション耐性を向上させるには、ビア周辺領域１４０に機械強度の高いライナー絶縁膜を設ける必要がある。そのためには、ライナー絶縁膜１０６の表面のうちビア１０９が形成される領域の周囲にレジストパターン１０７を配置し、ライナー絶縁膜１０６へのエッチングが終了した後もビア１０９が形成される領域の周囲にライナー絶縁膜１０６を分厚く残留させればよい。なお、残留させるライナー絶縁膜１０６の横方向および縦方向の長さ（Ｅ）としては、エレクトロマイグレーション耐性を十分に向上させるためには、ビア１０９の直径の２倍以上１０倍以下とすることが好ましい。
２．隣り合う下層配線１０５，１０５の間の広いスペース
上記第１〜第３の実施形態で述べたように、隣り合う下層配線１０５Ａ，１０５Ｂの間隔（Ｓ）が十分に大きい場合には、配線間の容量は問題とならない。このような場合には、隣り合う下層配線１０５Ａ，１０５Ｂの間に機械強度の高いライナー絶縁膜１０６を分厚く形成した方が、半導体装置全体の機械強度の確保という観点から有利である。そのためには、ライナー絶縁膜１０６の表面のうち配線間隔が大きい下層配線１０５Ａ，１０５Ｂの間にもレジストパターン１０７を設け、ライナー絶縁膜１０６へのエッチングが終了した後も配線間隔が大きい下層配線１０５Ａ，１０５Ｂの間にライナー絶縁膜１０６を分厚く残留させればよい。なお、「隣り合う下層配線１０５Ａ，１０５Ｂの間隔（Ｓ）が十分に大きい場合」とは、概ね、上記Ｓが隣り合う下層配線１０５，１０５の間隔の最小値の２倍以上である場合である。
３．同電位配線の間のスペース
例えば、図１３に示す下層配線１０５Ｃは、図１３の上下方向に延びる２つの部分と、その２つの部分の間に設けられた接続部とで構成されている。この場合、上記２つの部分の間には隙間が存在しているが、上記２つの部分は同電位であるので、上記２つの部分における配線間の容量は問題とならない。このように、同電位の下層配線に隙間などが存在している場合、その隙間を挟む２つの部分では配線間の容量は問題とならない。そのため、同電位の下層配線に存在する隙間の上にも機械強度の高いライナー絶縁膜１０６を分厚く設けた方が、半導体装置全体の機械強度の確保という観点から有利である。そのためには、同電位の下層配線の隙間の上にレジストパターン１０７を設け、ライナー絶縁膜１０６へのエッチングが終了した後も同電位の下層配線の間にライナー絶縁膜１０６を分厚く残留させればよい。
４．配線と重なる部分
また、下層配線１０５とライナー絶縁膜１０６との重ねあわせズレによる配線間の容量のばらつきを抑制するために、図１３に示すように下層配線１０５に重なるようにレジストパターン１０７を設けることが好ましい。レジストパターン１０７の端部と下層配線１０５の中央とが一致するようにレジストパターン１０７を形成すれば、上記重ね合わせズレによる配線間の容量のばらつきを最も抑制することができる。
このように、レジストパターン１０７を、ビア１０９が形成される領域の周囲に設けるだけでなく、ビア１０９が形成される領域の周囲よりも外側の領域の一部分にも設けることが好ましい。これにより、機械強度の強いライナー絶縁膜１０６をビア１０９が形成される領域の周囲よりも外側の領域の一部分にも分厚く形成することができるので、エレクトロマイグレーション耐性の向上をさらに図ることができる。
なお、本実施形態では、レジストパターン１０７を例に挙げて説明したが、他のレジストパターンについては上記説明における下層配線１０５またはライナー絶縁膜１０６を以下のようにすることにより適用することができる。例えばレジストパターン１１５については、上記説明における「下層配線１０５」を「上層配線１１３」に置き換え、「ライナー絶縁膜１０６」を「ライナー絶縁膜１１４」に置き換えればよい。また、レジストパターン１１８，１２４については、それぞれ、「ライナー絶縁膜１０６を分厚く形成する」を「第１のライナー絶縁膜１１７または１２３を形成する」に置き換えればよい。また、レジストパターン１２１，１２９については、それぞれ、「下層配線１０５」を「上層配線１１３」に置き換え、且つ「ライナー絶縁膜１０６を分厚く形成する」を「第３のライナー絶縁膜１２０または１２８を形成する」に置き換えればよい。
（第５の実施形態）
本発明の第５の実施形態では、まず、電流が流れる方向が半導体装置を製造する時点で確定している場合のエレクトロマイグレーション耐性を向上させる方法について説明する。すでに説明したように、エレクトロマイグレーションによる不良は、電子風によりＣｕ原子が陽極端に移動し、陽極端のビア１０９を取り巻く配線構造を破壊することに起因している。従って、陽極端のビア１０９の周囲に対してのみ本発明のポイントである配線構造の機械強度の強化を行えば良い。そのような観点から、上記第１の実施形態に係る半導体装置の変形例を図１４に示す。
図１４に示す半導体装置のように電子風がビア１０９Ａから下層配線１０５に流れ込んでビア１０９Ｂへ流れる場合、下層配線１０５のＣｕ膜１０４に作用する圧縮応力が臨界値に達すると、ビア１０９Ｂに接する下層配線１０５の部分から層間絶縁膜１０８へ向かってＣｕ原子がはみ出す虞がある。そこで、このような半導体装置では、ビア１０９Ｂの下面の周囲においてライナー絶縁膜１０６の膜厚を厚くすればよい。これにより、ビア１０９Ｂの下面の周囲に対して配線構造の機械強度の強化を行うことができ、その結果、エレクトロマイグレーション耐性を向上させることができる。
このように半導体装置を製造する時点でＣｕ原子のはみ出し箇所が分かっていれば、その部分のみに膜厚なライナー絶縁膜１０６を設ければよい。よって、エレクトロマイグレーション耐性の向上を十分に図りつつ、配線間の容量を効率良く低減させることができる。また、ライナー膜を分厚く形成しなければならない領域が狭くなるため、配線間の容量をさらに低減することができる。
次に、下層配線１０５もしくは上層配線１１３の幅が広い場合のエレクトロマイグレーション耐性を向上させる方法について説明する。下層配線１０５もしくは上層配線１１３の幅が広ければ、下層配線１０５もしくは上層配線１１３のエレクトロマイグレーション耐性が高くなるので、ビア１０９の周囲の配線構造の機械強度を補強しなくてもよい。そのような観点から、上記第１の実施形態に係る半導体装置の変形例を図１５（ａ）および（ｂ）に示す。図１５（ａ）は下層配線１０５の幅が広い場合の半導体装置の断面図であり、図１５（ｂ）は上層配線１１３の幅が広い場合の半導体装置の断面図である。
図１５（ａ）に示す半導体装置では、下層配線１０５Ｘは下層配線１０５Ｙ，１０５Ｚよりも幅広であり、ビア１０９は下層配線１０５Ｘに接続されている。よって、ビア１０９の下部におけるビア周辺領域１４０においてライナー絶縁膜１０６を膜厚にしなくても、下層配線１０５Ｘのエレクトロマイグレーション耐性を向上させることができる。
図１５（ｂ）に示す半導体装置では、上層配線１１３Ｘは上層配線１１３Ｙよりも幅広であり、ビア１０９は上層配線１１３Ｘに接続されている。よって、ビア１０９の上部におけるビア周辺領域１４０においてライナー絶縁膜１１４を膜厚にしなくても、上層配線１１３Ｘのエレクトロマイグレーション耐性を向上させることができる。
なお、図１４，図１５（ａ）および図１５（ｂ）に示す変形は、上記第２〜第４の実施形態および後述の第６〜第７の実施形態においても適用することができる。
（第６の実施形態）
上記第１〜第５の実施形態では、Ｃｕ膜１０４もしくはＣｕ膜１１２に作用する圧縮応力が高まる箇所として、ビア１０９の上部もしくはビア１０９の下部を想定している。しかしながら、電流の流れ方によっては、下層配線１０５もしくは上層配線１１３の幅が変わる部分、下層配線１０５もしくは上層配線１１３の折れ曲がる部分および下層配線１０５もしくは上層配線１１３の分岐する部分（第１の部分）においても、Ｃｕ膜１０４もしくはＣｕ膜１１２に作用する圧縮応力が局所的に高まる可能性がある。
上記第１の部分がビア周辺領域１４０に存在していれば、上記第１〜第５の実施形態で説明したようにライナー絶縁膜１０６等によりビア１０９の周囲の配線構造の機械強度が強化されるため、エレクトロマイグレーション耐性の向上を図ることができる。
しかし、上記第１の部分がビア周辺領域１４０の外側に存在していれば、上記第１の部分における配線構造の機械強度が強化されていない虞があり、その結果、エレクトロマイグレーション耐性の低下を招来する。
そこで、本発明の第６の実施形態では、上記第１の部分がビア周辺領域１４０の外側に存在している場合に、上記第１の部分における配線構造の機械強度を強化できる半導体装置の構成を示す。なお、以下では、下層配線１０５について説明するが、上層配線１１３についても同様に適用することができる。
図１６（ａ），（ｃ）および（ｅ）は、それぞれ、上記第１の部分１０５ａが下層配線１０５の幅が変わる部分、下層配線１０５の折れ曲がる部分および下層配線１０５の分岐する部分である場合にその第１の部分１０５ａの機械強度を強化する場合の一製造工程の上面図であり、図２（ｅ）に示す工程の上面図である。図１６（ｂ），（ｄ）および（ｆ）はそれぞれ図１６（ａ）に示すXVIB−XVIB線における断面図、図１６（ｃ）に示すXVID−XVID線における断面図および図１６（ｅ）に示すXVIF−XVIF線における断面図である。
上記第１の部分１０５ａがビア周辺領域１４０の外側に存在する場合、図１６（ａ）〜（ｆ）に示すように、第１の部分１０５ａの上にも、ビア周辺領域１４０の外側のうち第１の部分１０５ａ以外の部分の上に設けるライナー絶縁膜１０６よりも分厚いライナー絶縁膜１０６を設ける。これにより、第１の部分１０５ａの機械強度を増大させることができるので、エレクトロマイグレーション耐性の向上を図ることができる。
このような半導体装置の製造方法は、上記第１の実施形態などに記載した半導体装置の製造方法に対してレジストパターン１０７を設ける位置を変更すればよい。具体的には、ビア周辺領域１４０だけでなく第１の部分１０５ａの上に設けられたライナー絶縁膜１０６の上にもレジストパターン１０７を設け、レジストパターン１０７をマスクとしてライナー絶縁膜１０６に対してエッチングを行う。これにより、第１の部分１０５ａの上にも、ビア周辺領域１４０と略同等の膜厚を有するライナー絶縁膜１０６を設けることができる。
なお、本実施形態は、上記第２〜第５の実施形態および後述の第７の実施形態においても適用することができる。
（第７の実施形態）
本発明のその他の実施形態では、上記第１〜第６の実施形態におけるライナー絶縁膜、層間絶縁膜、Ｃｕ膜について順に説明する。
まず、上記第１の実施形態におけるライナー絶縁膜１０６，１１４の好ましい形態について説明する。ライナー絶縁膜１０６，１１４は、それぞれ、エレクトロマイグレーション耐性の確保の観点から、４０ＧＰａ以上のヤング率を有し、かつ、Ｃｕ膜１０４，１１２との密着性が高い膜を採用することが好ましい。そのような膜としては、上記第１の実施形態で示しているＳｉＣＮ膜の他、ＳｉＮ膜などが挙げられる。なお、このことは、上記第２の実施形態における第１および第３のライナー絶縁膜１１７，１２０、上記第３の実施形態における第１および第３のライナー絶縁膜１２３，１２８ならびに上記第４〜第６におけるライナー絶縁膜についても、同様に適用可能である。
次に、上記第２の実施形態における第２のライナー絶縁膜１１９および第４のライナー絶縁膜１２２の好ましい形態について説明する。第２のライナー絶縁膜１１９および第４のライナー絶縁膜１２２、それぞれ、配線間の容量の低減の観点から、４．５以下の比誘電率を有し、かつ、Ｃｕ膜１０４，１１２との密着性が高い膜を採用することが好ましい。そのような膜としては、上記第２の実施形態で示しているＳｉＣ膜の他、ＳｉＣＯ膜などが挙げられる。なお、このことは、上記第３の実施形態における第２のライナー絶縁膜１２６および第４のライナー絶縁膜１３１ならびに上記第４〜第６におけるライナー絶縁膜についても、同様に適用可能である。
また、ライナー絶縁膜の構造を簡潔にするため、上記第１の実施形態ではライナー絶縁膜１０６，１１４は単層膜とし、上記第２および第３の実施形態ではライナー絶縁膜１４１，１４２は２層の積層膜としている。しかし、これらのライナー絶縁膜は３層以上の積層膜であってもよい。具体的には、上記第２の実施形態では、第１のライナー絶縁膜１１７および第３のライナー絶縁膜１２０を２層以上の積層膜としたり、または、第２のライナー絶縁膜１１９および第４のライナー絶縁膜１２２を２層以上の積層膜とすればよい。このような変形は、上記第４〜第６の実施形態についても考えられる。
次に、上記第１〜第６の実施形態における層間絶縁膜１０８の好ましい形態について説明する。層間絶縁膜１０８は、配線間の容量の低減の観点から、３．０以下の比誘電率を有する膜を採用することが好ましい。そのような膜としては、上記第１〜第３の実施形態で示すＳｉＯＣ膜の他、空孔を有するＳｉＯＣ膜、ＮＣＳ（Nano Cavity Silicon）膜、ＢＣＢ（benzocyclobutene）膜、ＳｉＬＫ膜（Dow Chemical Company製の有機ポリマー）、テフロン膜（登録商標）およびボラジン（borazine）膜などが挙げられる。
また、上記第１〜第６の実施形態では、下層配線１０５のＣｕ膜１０４および上層配線１１３のＣｕ膜１１２がＣｕ膜を主たる材料として形成されているが、本発明は、下層配線１０５および上層配線１１３のいずれか一方がＣｕ膜を主たる材料として形成されていれば適用可能である。その場合、Ｃｕ膜を主たる材料として形成されていない方の配線については、Ａｌ配線やＷ配線など、さまざまな形態が考えられる。なお、Ａｌ配線やＷ配線の場合は、その表面にライナー絶縁膜を堆積させる必要はない。
その他、本発明は、その趣旨を逸脱しない範囲で、様々な形態に変形して適用が可能である。
以上説明したように、本発明は、半導体装置の動作速度およびエレクトロマイグレーション耐性を十分に向上させることができるので、低誘電率の層間絶縁膜を有する半導体装置などに有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図 （ａ）〜（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程における断面図 （ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程における断面図 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程における断面図 本発明の第２の実施形態に係る半導体装置を示す断面図 （ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程における断面図 （ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程における断面図 （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程における断面図 本発明の第３の実施形態に係る半導体装置を示す断面図 （ａ）〜（ｇ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程における断面図 （ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程における断面図 （ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程における断面図 本発明の第４の実施形態において半導体装置のレジストパターンの配置方法を示す平面図 本発明の第５の実施形態に係る半導体装置の一例を示す断面図 （ａ）および（ｂ）は本発明の第５の実施形態に係る半導体装置の別の一例を示す断面図 （ａ），（ｃ）および（ｅ）は本発明の第６の実施形態に係る半導体装置を示す上面図であり、（ｂ），（ｄ）および（ｆ）はその断面図 （ａ）〜（ｅ）は従来の半導体装置の製造方法を示す断面図 （ａ）および（ｂ）は従来の技術の課題を示す断面図 （ａ）および（ｂ）は従来の技術の課題を示す断面図
符号の説明
１０１ 層間絶縁膜（第１の層間絶縁膜）
１０３ バリアメタル膜
１０４ Ｃｕ膜
１０５ 下層配線 （第１の配線）
１０５ａ 第１の部分
１０６ ライナー絶縁膜
１０８ 層間絶縁膜 （第２の層間絶縁膜）
１０９ ビア
１１１ バリアメタル膜
１１２ Ｃｕ膜
１１３ 上層配線 （第２の配線）
１１４ ライナー絶縁膜
１１６ 層間絶縁膜
１１７ 第１のライナー絶縁膜
１１９ 第２のライナー絶縁膜
１２０ 第３のライナー絶縁膜
１２２ 第４のライナー絶縁膜
１２３ 第１のライナー絶縁膜
１２５ ギャップ
１２６ 第２のライナー絶縁膜
１２７ エアギャップ
１２８ 第３のライナー絶縁膜
１３０ ギャップ
１３１ 第４のライナー絶縁膜
１３２ エアギャップ
１４０ ビア周辺領域
１４１ ライナー絶縁膜
１４２ ライナー絶縁膜

Claims (22)

  1. 半導体基板と、
    前記半導体基板の上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜に形成された第１の配線と、
    前記第１の層間絶縁膜の上及び前記第１の配線の上に形成されたライナー絶縁膜と、
    前記ライナー絶縁膜の上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜に形成された第２の配線と、
    前記ライナー絶縁膜及び前記第２の層間絶縁膜に形成され、前記第１の配線と前記第２の配線とを電気的に接続するビアとを備え、
    前記ライナー絶縁膜は、下層の第１のライナー絶縁膜と上層の第２のライナー絶縁膜との積層膜であり、
    隣り合う前記第１の配線間のうちの少なくとも一つの配線間には、エアギャップが形成されており、
    前記エアギャップは、隣り合う前記第１の配線間に形成されたギャップ内に形成されており、
    前記ギャップの底面及び側壁には前記第２のライナー絶縁膜が形成されており、
    ビア周辺領域に形成された前記ライナー絶縁膜の膜厚は、前記第１の配線の上及び前記第１の層間絶縁膜の上における前記ビア周辺領域の外側に形成された前記ライナー絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
  2. 前記第１のライナー絶縁膜は、前記ビア周辺領域の外側には形成されていないことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のライナー絶縁膜のヤング率が４０ＧＰａ以上であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２のライナー絶縁膜の比誘電率が４．５以下であることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
  5. 前記ビア周辺領域は、前記第１の層間絶縁膜の上面において、前記ビア周辺領域の縦の長さおよび横の長さがそれぞれ前記ビアの径の２倍以上１０倍以下であり、且つ、前記ビア周辺領域の中心が前記ビアの中心と一致する領域であることを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
  6. 前記ビア周辺領域に形成された前記ライナー絶縁膜の膜厚は、１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
  7. 隣り合う前記第１の配線の間隔の最小値をｄとしたとき、前記ビア周辺領域の外側に形成された前記ライナー絶縁膜のうち、隣り合う前記第１の配線の間隔が２ｄ以上である部分の上に形成された前記ライナー絶縁膜は隣り合う前記第１の配線の間隔が２ｄ未満である部分の上に形成された前記ライナー絶縁膜よりも分厚いことを特徴とする請求項１から６の何れか一つに記載の半導体装置。
  8. 前記第１の層間絶縁膜の上面のうち前記ビア周辺領域の外側には、前記第１の配線の幅が変化する、前記第１の配線が曲がるまたは前記第１の配線が分岐する第１の部分が存在しており、
    前記ビア周辺領域の外側に形成された前記ライナー絶縁膜のうち、前記第１の部分の上に形成された前記ライナー絶縁膜は前記第１の部分以外の部分の上に形成された前記ライナー絶縁膜よりも分厚いことを特徴とする請求項１から７の何れか一つに記載の半導体装置。
  9. 半導体基板と、
    前記半導体基板の上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜に形成された第１の配線と、
    前記第１の層間絶縁膜の上及び前記第１の配線の上に形成されたライナー絶縁膜と、
    前記ライナー絶縁膜の上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜に形成された第２の配線と、
    前記ライナー絶縁膜及び前記第２の層間絶縁膜に形成され、前記第１の配線と前記第２の配線とを電気的に接続するビアとを備え、
    ビア周辺領域に形成された前記ライナー絶縁膜の膜厚は、前記第１の配線の上及び前記第１の層間絶縁膜の上における前記ビア周辺領域の外側に形成された前記ライナー絶縁膜の膜厚よりも厚く、
    前記第１の層間絶縁膜の上面のうち前記ビア周辺領域の外側には、前記第１の配線の幅が変化する、前記第１の配線が曲がるまたは前記第１の配線が分岐する第１の部分が存在しており、
    前記ビア周辺領域の外側に形成された前記ライナー絶縁膜のうち、前記第１の部分の上に形成された前記ライナー絶縁膜は前記第１の部分以外の部分の上に形成された前記ライナー絶縁膜よりも分厚いことを特徴とする半導体装置。
  10. 前記ライナー絶縁膜は、下層の第１のライナー絶縁膜と上層の第２のライナー絶縁膜との積層膜であることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１のライナー絶縁膜は、前記ビア周辺領域の外側には形成されていないことを特徴とする請求項１０に記載の半導体装置。
  12. 半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記第１の層間絶縁膜に第１の配線を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記第１の層間絶縁膜の上及び前記第１の配線の上にライナー絶縁膜を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記ライナー絶縁膜の上に第２の層間絶縁膜を形成する工程（ｄ）と、
    前記工程（ｄ）の後に、前記ライナー絶縁膜及び前記第２の層間絶縁膜に前記第１の配線と電気的に接続されるビアを形成し、前記第２の層間絶縁膜に前記ビアと電気的に接続される第２の配線を形成する工程（ｅ）とを備え、
    前記工程（ｃ）では、前記ライナー絶縁膜として第１のライナー絶縁膜と第２のライナー絶縁膜との積層膜を形成し、
    前記工程（ｃ）は、前記ビア周辺領域に前記第１のライナー絶縁膜を形成する工程（ｃ１）と、前記工程（ｃ１）の後で、前記ビア周辺領域と前記ビア周辺領域の外側とに前記第２のライナー絶縁膜を形成する工程（ｃ２）とを有し、
    前記工程（ｃ）では、前記工程（ｅ）において形成される前記ビアの周辺であるビア周辺領域の方が前記第１の配線の上及び前記第１の層間絶縁膜の上における前記ビア周辺領域の外側よりも分厚くなるように前記ライナー絶縁膜を形成し、
    前記工程（ｃ１）と前記工程（ｃ２）との間に、隣り合う前記第１の配線間に存在する前記第１の層間絶縁膜を除去してギャップを形成する工程（ｆ）をさらに備え、
    前記工程（ｄ）では、前記ギャップを前記第２の層間絶縁膜で被覆したエアギャップが形成されることを特徴とする半導体装置の製造方法。
  13. 前記工程（ｃ２）では、前記ギャップの底面および側壁にも前記第２のライナー絶縁膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第１のライナー絶縁膜としてヤング率が４０ＧＰａ以上である絶縁膜を用いることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記第２のライナー絶縁膜として比誘電率が４．５以下である絶縁膜を用いることを特徴とする請求項１２から１４の何れか一つに記載の半導体装置の製造方法。
  16. 前記工程（ｃ１）では、前記第１の配線および前記第１の層間絶縁膜の上に前記第１のライナー絶縁膜を形成した後、前記第１の配線又は前記第１の層間絶縁膜の一部分が露出するように前記ビア周辺領域の外側に形成された前記第１のライナー絶縁膜の一部を除去することを特徴とする請求項１２から１５のいずれか１つに記載の半導体装置の製造方法。
  17. 前記工程（ｃ１）では、前記ビア周辺領域を、前記第１の層間絶縁膜の上面において、前記ビア周辺領域の縦の長さおよび横の長さをそれぞれビア径の２倍以上１０倍以下とし、前記ビア周辺領域の中心をビアの中心と一致するように設定することを特徴とする請求項１２から１６の何れか一つに記載の半導体装置の製造方法。
  18. 前記工程（ｃ）では、前記ビア周辺領域に形成する前記ライナー絶縁膜の膜厚を、１０ｎｍ以上１００ｎｍ以下とすることを特徴とする請求項１２から１７の何れか一つに記載の半導体装置の製造方法。
  19. 前記工程（ｃ）では、隣り合う前記第１の配線の間隔の最小値をｄとしたとき、前記ビア周辺領域の外側に形成された前記ライナー絶縁膜のうち、隣り合う前記第１の配線の間隔が２ｄ以上である部分の上には隣り合う前記第１の配線の間隔が２ｄ未満である部分の上よりも分厚く前記ライナー絶縁膜を形成することを特徴とする請求項１２から１８の何れか一つに記載の半導体装置の製造方法。
  20. 前記工程（ｂ）では、前記第１の層間絶縁膜の上面のうち前記ビア周辺領域の外側には、前記第１の配線の幅が変化する、前記第１の配線が曲がるまたは前記第１の配線が分岐する第１の部分が存在するように、前記第１の配線を形成し、
    前記工程（ｃ）では、前記ビア周辺領域の外側のうち前記第１の部分の上には、前記ビア周辺領域の外側のうち前記第１の部分以外の部分の上よりも分厚く前記ライナー絶縁膜を形成することを特徴とする請求項１２から１９の何れか一つに記載の半導体装置の製造方法。
  21. 半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記第１の層間絶縁膜に第１の配線を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記第１の層間絶縁膜の上及び前記第１の配線の上にライナー絶縁膜を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記ライナー絶縁膜の上に第２の層間絶縁膜を形成する工程（ｄ）と、
    前記工程（ｄ）の後に、前記ライナー絶縁膜及び前記第２の層間絶縁膜に前記第１の配線と電気的に接続されるビアを形成し、前記第２の層間絶縁膜に前記ビアと電気的に接続される第２の配線を形成する工程（ｅ）とを備え、
    前記工程（ｂ）では、前記第１の層間絶縁膜の上面のうち前記ビア周辺領域の外側には、前記第１の配線の幅が変化する、前記第１の配線が曲がるまたは前記第１の配線が分岐する第１の部分が存在するように、前記第１の配線を形成し、
    前記工程（ｃ）では、前記工程（ｅ）において形成される前記ビアの周辺であるビア周辺領域の方が前記第１の配線の上及び前記第１の層間絶縁膜の上における前記ビア周辺領域の外側よりも分厚くなるように前記ライナー絶縁膜を形成し、また、前記ビア周辺領域の外側のうち前記第１の部分の上には、前記ビア周辺領域の外側のうち前記第１の部分以外の部分の上よりも分厚く前記ライナー絶縁膜を形成する半導体装置の製造方法。
  22. 前記工程（ｃ）では、前記ライナー絶縁膜として第１のライナー絶縁膜と第２のライナー絶縁膜との積層膜を形成し、
    前記工程（ｃ）は、
    前記ビア周辺領域に前記第１のライナー絶縁膜を形成する工程（ｃ１）と、
    前記工程（ｃ１）の後で、前記ビア周辺領域と前記ビア周辺領域の外側とに前記第２のライナー絶縁膜を形成する工程（ｃ２）とを有することを特徴とする請求項２１に記載の半導体装置の製造方法。
JP2008125135A 2008-05-12 2008-05-12 半導体装置および半導体装置の製造方法 Expired - Fee Related JP4675393B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008125135A JP4675393B2 (ja) 2008-05-12 2008-05-12 半導体装置および半導体装置の製造方法
US12/437,944 US8035232B2 (en) 2008-05-12 2009-05-08 Semiconductor device including interconnects, vias connecting the interconnects and greater thickness of the liner film adjacent the vias
CN2009101409024A CN101582411B (zh) 2008-05-12 2009-05-12 半导体装置及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008125135A JP4675393B2 (ja) 2008-05-12 2008-05-12 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009277729A JP2009277729A (ja) 2009-11-26
JP4675393B2 true JP4675393B2 (ja) 2011-04-20

Family

ID=41266210

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008125135A Expired - Fee Related JP4675393B2 (ja) 2008-05-12 2008-05-12 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8035232B2 (ja)
JP (1) JP4675393B2 (ja)
CN (1) CN101582411B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8120179B2 (en) * 2009-11-10 2012-02-21 International Business Machines Corporation Air gap interconnect structures and methods for forming the same
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8288268B2 (en) 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
CN104576539B (zh) * 2013-10-23 2017-08-25 中芯国际集成电路制造(上海)有限公司 半导体结构形成方法
US20150162277A1 (en) 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
US9564355B2 (en) * 2013-12-09 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
US9496224B2 (en) * 2014-05-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having air gap structures and method of fabricating thereof
KR102449199B1 (ko) * 2015-12-14 2022-09-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9922940B2 (en) * 2016-02-22 2018-03-20 Toshiba Memory Corporation Semiconductor device including air gaps between interconnects and method of manufacturing the same
JP6112329B1 (ja) * 2016-05-10 2017-04-12 Jsr株式会社 半導体洗浄用組成物および洗浄方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329780A (ja) * 2001-04-27 2002-11-15 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003297918A (ja) * 2002-03-29 2003-10-17 Hitachi Ltd 半導体装置およびその製造方法
JP2004040101A (ja) * 2002-06-28 2004-02-05 Texas Instruments Inc 配線性能改善用メタライゼーションの合金化及び／又は局部ドーピング
JP2005045006A (ja) * 2003-07-22 2005-02-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005057063A (ja) * 2003-08-05 2005-03-03 Matsushita Electric Ind Co Ltd 電子デバイス及びその製造方法
JP2005203476A (ja) * 2004-01-14 2005-07-28 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法
JP2006135220A (ja) * 2004-11-09 2006-05-25 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
JP3648480B2 (ja) * 2001-12-26 2005-05-18 株式会社東芝 半導体装置およびその製造方法
JP4086673B2 (ja) * 2003-02-04 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP4499390B2 (ja) * 2003-09-09 2010-07-07 パナソニック株式会社 半導体装置及びその製造方法
JP5012022B2 (ja) * 2004-06-24 2012-08-29 日本電気株式会社 半導体装置及びその製造方法
JP2006210508A (ja) * 2005-01-26 2006-08-10 Sony Corp 半導体装置およびその製造方法
US20060202336A1 (en) * 2005-02-25 2006-09-14 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating a semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329780A (ja) * 2001-04-27 2002-11-15 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003297918A (ja) * 2002-03-29 2003-10-17 Hitachi Ltd 半導体装置およびその製造方法
JP2004040101A (ja) * 2002-06-28 2004-02-05 Texas Instruments Inc 配線性能改善用メタライゼーションの合金化及び／又は局部ドーピング
JP2005045006A (ja) * 2003-07-22 2005-02-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005057063A (ja) * 2003-08-05 2005-03-03 Matsushita Electric Ind Co Ltd 電子デバイス及びその製造方法
JP2005203476A (ja) * 2004-01-14 2005-07-28 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法
JP2006135220A (ja) * 2004-11-09 2006-05-25 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US8035232B2 (en) 2011-10-11
US20090278261A1 (en) 2009-11-12
JP2009277729A (ja) 2009-11-26
CN101582411B (zh) 2013-07-24
CN101582411A (zh) 2009-11-18

Similar Documents

Publication Publication Date Title
JP4675393B2 (ja) 半導体装置および半導体装置の製造方法
JP4776618B2 (ja) 半導体装置用のバックエンド工程伝送線路構造（バックエンド工程処理におけるサスペンデッド伝送線路構造の形成方法）
KR100812731B1 (ko) 조화된 응력을 갖는 상호 접속물들 및 그의 제조 방법
US7268434B2 (en) Semiconductor device and method of manufacturing the same
US7224063B2 (en) Dual-damascene metallization interconnection
WO2009098746A1 (ja) 半導体装置及びその製造方法
JP2009094378A (ja) 半導体装置及びその製造方法
US6486557B1 (en) Hybrid dielectric structure for improving the stiffness of back end of the line structures
JP2007035996A (ja) 半導体装置およびその製造方法
JP2012038961A (ja) 半導体装置及び半導体装置の製造方法
JP2004327909A (ja) 半導体装置及びその製造方法
US20100323477A1 (en) Interconnections of an integrated electronic circuit
JP2006216746A (ja) 半導体装置
US8164160B2 (en) Semiconductor device
JP5285612B2 (ja) 半導体デバイスおよび相互接続構造体の形成方法
JP5117112B2 (ja) 半導体装置
JP2012134422A (ja) 半導体装置及びその製造方法
JP2006114724A (ja) 半導体装置及びその製造方法
JP5582879B2 (ja) 半導体装置及びその製造方法
US8278758B1 (en) Multilevel reservoirs for integrated circuit interconnects
US7763521B2 (en) Metal wiring and method for forming the same
KR100720518B1 (ko) 반도체 소자 및 그 제조방법
JP5280840B2 (ja) 半導体装置
JP3107005B2 (ja) 半導体集積回路装置
JP2001093973A (ja) 半導体集積回路およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100820

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101208

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20101215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110118

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110125

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140204

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4675393

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees