JP5889118B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置の高性能化、大容量化、低コスト化を達成するため、素子構造や配線構造の微細化が進められている。例えばフローティングゲート構造を有する半導体記憶装置においては、フローティングゲートや金属配線の配置ピッチの微細化が進んでいる。ゲート間、配線間、あるいは素子分離領域の縮小は、結合容量の増大による問題、例えばメモリセルのしきい値電流の変動といった問題の原因になりうる。
そこで、ゲート間、配線間、あるいは素子分離領域の絶縁膜材料として、広く用いられているシリコン酸化膜（比誘電率ε＝３．９）に代えて、これよりも比誘電率が低い空気（比誘電率ε＝１）をゲート間、配線間、あるいは素子分離領域に設けたエアギャップ構造が提案されている。
特開２００６−５９９７６号公報 特開２００９−５９９０８号公報
本発明の実施形態は、信頼性の高い半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、基板と、前記基板上に設けられた複数の回路要素と、前記回路要素間に設けられた空隙とを有する下地構造と、前記下地構造の上に設けられ、前記空隙の上端を覆う第１の絶縁膜と、前記第１の絶縁膜上に設けられ、前記第１の絶縁膜及びシリコン酸化膜よりもヤング率が低い第２の絶縁膜と、を備えている。
第１実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）は、図８（ｃ）のＣＭＰ工程中に空隙上端にかかる応力のシミュレーション結果を示すグラフであり、（ｂ）は、図１（ｂ）のＣＭＰ工程中に空隙上端にかかる応力と、絶縁膜２２のヤング率との関係のシミュレーション結果を示すグラフである。 第２実施形態の半導体装置の製造方法を示す模式断面図。 図３（ａ）〜（ｂ）のＣＭＰ工程中に空隙上端にかかる応力と、絶縁膜２２のヤング率との関係のシミュレーション結果を示すグラフ。 第３実施形態の半導体装置の製造方法を示す模式断面図。 第４実施形態の半導体装置の製造方法を示す模式断面図。 ＣＭＰ装置の模式図。 比較例の半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
（第１実施形態）
図１（ｂ）は、第１実施形態の半導体装置１の模式断面図である。
半導体装置１は、基板１０と、基板１０上に設けられた下地構造２０と、下地構造２０上に設けられた上層構造とを有する。
半導体装置１は、例えば不揮発性半導体記憶装置であり、下地構造２０は、回路要素として複数のメモリセルＭＣを有する。
基板１０は例えばシリコン基板であり、その基板１０の表面もしくは基板１０の表面に形成された半導体ウェル層の表面には、アクティブ領域（またはチャネル領域）１０ａが形成されている。
アクティブ領域１０ａ上には絶縁膜１１が設けられている。絶縁膜１１は、例えばシリコン酸化膜である。複数のメモリセルＭＣは、互いに離間して、絶縁膜１１上に設けられている。
メモリセルＭＣは、アクティブ領域１０ａ、絶縁膜１１、絶縁膜１１上に設けられた電荷蓄積層１２、電荷蓄積層１２上に設けられた中間絶縁膜１３、および中間絶縁膜１３上に設けられた制御ゲート電極１４を含む。電荷蓄積層１２は、例えば、浮遊ゲート電極、トラップ絶縁膜、または、これらの積層膜である。
基板１０を図１（ｂ）における上方から見た平面視で、アクティブ領域１０ａと制御ゲート電極１４とは交差（例えば直交）しており、それらの交差部に電荷蓄積層１２が位置する。すなわち、基板１０上に、複数のメモリセルＭＣがマトリクス状にレイアウトされ、１つのメモリセルＭＣは、そのまわりを絶縁体（空隙も含む）で囲まれた１つの電荷蓄積層１２を含む。
電荷蓄積層１２は、絶縁体で覆われ、電気的にどこにも接続されていない。そのため、電源を切っても、電荷蓄積層１２内に蓄積された電子は電荷蓄積層１２から漏れ出さず、また新たに入ることもない。すなわち、半導体装置１は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。
複数のメモリセルＭＣ間には、メモリセルＭＣどうしの干渉を抑えるために、シリコン酸化膜よりも比誘電率が低い空隙１５が設けられている。
メモリセルＭＣ及び空隙１５を含む下地構造２０の上には、絶縁膜（第１の絶縁膜）２１が設けられている。絶縁膜２１は、例えばシリコン酸化膜である。
絶縁膜２１上には、絶縁膜（第２の絶縁膜）２２が設けられている。絶縁膜２２のヤング率は、絶縁膜２１のヤング率よりも低く、且つシリコン酸化膜のヤング率よりも低い。
絶縁膜（低ヤング率膜）２２は、例えば、有機高分子膜、有機ケイ素膜、ＳｉＯＣ膜（炭素添加シリコン酸化膜）である。
絶縁膜２２上には、絶縁膜（第３の絶縁膜）２３が設けられている。絶縁膜２３のヤング率は、絶縁膜２２のヤング率よりも高く、絶縁膜２３は例えばシリコン酸化膜である。
絶縁膜２３には配線層１６が埋め込まれている。配線層１６は、例えばタングステン膜などの金属膜である。
絶縁膜２３は絶縁膜２２上の全面に形成され、その後、絶縁膜２２に達する配線溝２３ａが絶縁膜２３に形成され、その配線溝２３ａ内に配線層１６が埋め込まれる。配線層１６は、配線溝２３ａ内で絶縁膜２２上に設けられ、その周囲を絶縁膜２３で覆われて囲まれている。
第１実施形態の半導体装置１は、メモリセルＭＣ間に空隙１５が設けられたエアギャップ構造の下地構造２０を有する。このエアギャップ構造は、メモリセルＭＣ間を絶縁膜で充填した構造に比べて機械的強度に劣る。また、空隙１５はその上端が尖った形状に形成される傾向があり、その上端に応力が集中しやすい。
このため、空隙１５を含む下地構造２０を形成した後に、上層に形成される配線層１６の余分な部分の除去や、上層表面の段差解消の平坦化のために実施されるＣＭＰ（chemical mechanical polishing）工程の際に、空隙１５の上端に応力が集中し、空隙１５の上端を起点にクラックが発生し、下地構造２０が破壊されるといった問題が懸念される。
ここで、図８（ａ）〜（ｃ）を参照して、比較例の半導体装置の製造方法について、ＣＭＰ工程を中心にして説明する。
図８（ａ）に示すように、基板１０上に複数のメモリセルＭＣを形成した後、メモリセルＭＣ上に絶縁膜２１を形成する。この絶縁膜２１の成膜条件を制御することで、メモリセルＭＣ間に空隙１５を生じさせつつ、メモリセルＭＣ上に絶縁膜２１を形成することができる。絶縁膜２１は、シリコン酸化膜である。
次に、絶縁膜２１の表面に配線溝２１ａを形成した後、その配線溝２１ａ内および絶縁膜２１上に、配線層１６となるタングステン膜が形成される。
次に、図８（ａ）に示す積層体（ウェーハ）に対してＣＭＰ工程を行い、絶縁膜２１上の余分な配線層１６を研磨して除去し、図８（ｂ）に示すように、配線溝２１ａ内のみに配線層１６を残す。この比較例では、下地構造２０の上の絶縁膜２１がすべてシリコン酸化膜である構造（図８（ａ）の構造）のウェーハに対してＣＭＰが行われる。
図８（ｂ）に示すように、絶縁膜２１が露出するまで絶縁膜２１上の余分な配線層１６の研磨が行われる。その後、図８（ｃ）に示すように、露出した絶縁膜２１をさらに除去する研磨が行われる。これは、絶縁膜２１の表面の凹みに存在する配線層１６を確実に除去し、配線溝２１ａ以外の配線層１６の残留を防ぐためである。
配線層１６と絶縁膜２１との間での研磨レートの違いにより、絶縁膜２１の表面と配線層１６の表面との間には段差が生じる。この比較例では、絶縁膜２１の研磨レートが配線層１６の研磨レートより速いため、絶縁膜２１の表面は、配線層１６の表面よりも基板１０側にわずかに後退し、配線層１６と絶縁膜２１との間に段差部１７が形成される。
上記ＣＭＰ工程中、ウェーハ表面に供給されるスラリー中の粒子が、研磨パッドによりウェーハ表面に押し付けられ、ウェーハに対して荷重が加わる。
図２（ａ）は、図８（ｃ）のＣＭＰ工程中に、空隙１５上端にかかる応力（ＭＰａ）のシミュレーション結果を示すグラフである。シリコン酸化膜である絶縁膜２１のヤング率は、９４（ＧＰａ）として計算している。
グラフａは、図８（ｃ）の状態のＣＭＰ中に、配線層（タングステン膜）１６表面にスラリー中の粒子が押し付けられた際に空隙１５上端に加わる応力を表す。
グラフｂは、図８（ｃ）の状態のＣＭＰ中に、露出した絶縁膜（シリコン酸化膜）２１表面にスラリー中の粒子が押し付けられた際に空隙１５上端に加わる応力を表す。
グラフｃは、図８（ｃ）の状態のＣＭＰ中に、配線層１６と絶縁膜２１との間の段差部１７にスラリー中の粒子が押し付けられた際に空隙１５上端に加わる応力を表す。
この図２（ａ）のシミュレーション結果より、配線層１６と絶縁膜２１との間に段差部１７が生じ、その段差部１７にスラリー中の粒子が押し付けられた際に、空隙１５上端に加わる応力が最も大きくなる傾向がある。すなわち、絶縁膜２１との間に段差の生じやすい配線層１６を形成する際のＣＭＰ工程において、空隙１５を起点としたクラックが発生しやすくなる。
次に、図１（ａ）及び（ｂ）を参照して、第１実施形態の半導体装置１の製造方法について、ＣＭＰ工程を中心にして説明する。
図１（ａ）に示すように、基板１０上に複数のメモリセルＭＣを形成した後、メモリセルＭＣ上に絶縁膜２１が形成される。この絶縁膜２１の成膜条件を制御することで、メモリセルＭＣ間に空隙１５を生じさせつつ、メモリセルＭＣ上に絶縁膜２１を形成することができる。絶縁膜２１は、シリコン酸化膜であり、その膜厚は１４０ｎｍである。
次に、絶縁膜２１上に、シリコン酸化膜よりもヤング率が低い、有機高分子膜、有機ケイ素膜、ＳｉＯＣ膜などの絶縁膜（低ヤング率膜）２２を形成する。絶縁膜２２の膜厚は７０ｎｍである。
次に、絶縁膜２２上に、絶縁膜２２よりもヤング率が高い絶縁膜２３を形成する。絶縁膜２３は、シリコン酸化膜であり、その膜厚は１０５ｎｍである。
絶縁膜２３は、絶縁膜２２上の全面に形成される。その後、絶縁膜２３の一部に配線溝２３ａを形成し、その配線溝２３ａ内および絶縁膜２３上に、配線層１６を形成する。配線層１６はタングステン膜であり、絶縁膜２３上におけるタングステン膜の膜厚は、２５０ｎｍである。
次に、図１（ａ）に示す積層体（ウェーハ）に対してＣＭＰ工程を行い、絶縁膜２３上の余分な配線層１６を研磨して除去し、配線溝２３ａ内のみに配線層１６を残す。
ここで、図７はＣＭＰ装置の模式図である。
ＣＭＰ装置は、回転テーブル３１と、研磨パッド３２と、研磨ヘッド３３と、ノズル３５とを有する。研磨パッド３２は、回転テーブル３１の上面に貼り付けられている。回転テーブル３１が回転すると、研磨パッド３２は回転テーブル３１と一体になって回転する。
研磨パッド３２の上方に、研磨ヘッド３３が設けられている。研磨対象物である図１（ａ）に示す積層構造のウェーハＷは、その研磨対象面（配線層１６表面）を研磨パッド３２に対向させて、研磨ヘッド３３に保持される。研磨ヘッド３３に保持されたウェーハＷは、研磨ヘッド３３と一体となって、水平移動、昇降および回転される。
研磨パッド３２の上方に、ノズル３５が設けられている。ノズル３５からは、例えばシリカ粒子等の研磨剤もしくは砥粒を含んだ研磨液であるスラリーが吐出される。
研磨動作時、回転テーブル３１及び研磨ヘッド３３は回転される。したがって、研磨パッド３３とウェーハＷは回転される。回転しているウェーハＷは、回転している研磨パッド３２の上面に接触して研磨される。このとき、研磨ヘッド３３は、ウェーハＷを研磨パッド３２の上面に押し付けている。
図１（ａ）の状態から絶縁膜２３が露出するまで絶縁膜２３上の余分な配線層１６の研磨が行われる。その後、図１（ｂ）に示すように、露出した絶縁膜２３をさらに除去する研磨が行われる。これは、絶縁膜２３の表面の凹みに存在する配線層１６を確実に除去し、配線溝２３ａ以外の配線層１６の残留を防ぐためである。
配線層１６と絶縁膜２３との間での研磨レートの違いにより、絶縁膜２３の表面と配線層１６の表面との間には段差が生じる。本実施形態では、絶縁膜２３の研磨レートが配線層１６の研磨レートより速いため、絶縁膜２３の表面は、配線層１６の表面よりも基板１０側にわずかに後退し、配線層１６と絶縁膜２３との間に段差部１７が形成される。
第１実施形態によれば、空隙１５を含む下地構造２０の上に、シリコン酸化膜よりもヤング率が低い、すなわちシリコン酸化膜よりも軟らかい絶縁膜２２が設けられている。このため、上記ＣＭＰ工程中、絶縁膜２２が変形することにより、ウェーハに加わる荷重を吸収し、絶縁膜２２の下に設けられた空隙１５への応力が低減される。空隙１５に加わる応力の低減は、クラックの発生を抑制し、信頼性の高い半導体装置１を提供することができる。
図２（ｂ）は、図１（ｂ）の段階のＣＭＰ工程中に空隙１５上端にかかる応力（ＭＰａ）と、絶縁膜２２のヤング率（ＧＰａ）との関係のシミュレーション結果を示すグラフである。
このシミュレーション結果より、絶縁膜２２のヤング率が３０ＧＰa以下の領域で、ヤング率が３０ＧＰａより高い領域よりも、空隙１５上端にかかる応力の顕著な低下が見られる。したがって、ヤング率が３０ＧＰａ以下の絶縁膜２２を研磨対象表面と下地構造２０との間に設けることで、クラックの抑制効果を高くできる。ただし、絶縁膜２２は、ヤング率が３０ＧＰａ以下の範囲で、ＣＭＰ工程中に剥離しない程度の硬さ（ヤング率）は有する。
そのような絶縁膜２２として、ヤング率が１２〜１５ＧＰａのＳｉＯＣ膜を用いることができる。また、絶縁膜２２として、ヤング率が２〜６ＧＰａのポリアリルエーテル、ヤング率が３〜５ＧＰａのポリイミドなどの有機高分子材料を用いることができる。また、絶縁膜２２として、ヤング率が２〜８ＧＰａのメチルシルセスキオキサンなどの有機ケイ素材料を用いることができる。
絶縁膜２２のヤング率測定は、例えば、ナノインデンテーション法などにより測定することが可能である。
また、第１実施形態によれば、相対的にヤング率が低く軟らかい絶縁膜２２の上下には、この絶縁膜２２よりもヤング率が高く硬い絶縁膜２１と絶縁膜２３が設けられている。すなわち、例えばヤング率が３０ＧＰａ以下の軟らかい絶縁膜２２が、この絶縁膜２２よりも硬い例えばヤング率が３０ＧＰａを越える絶縁膜２１と絶縁膜２３で挟み込まれている。これにより、絶縁膜２２の機械的強度が補強され、ＣＭＰの際の絶縁膜２２の剥離を防ぐことができる。
また、配線層１６の周囲を囲む絶縁膜２３が、絶縁膜２２よりも硬いことで、ＣＭＰのときに、絶縁膜２３の変形によって配線層１６が動いてしまうことを抑制できる。
また、空隙１５の直上の絶縁膜２１が絶縁膜２２よりも硬いことで、ＣＭＰのときに、絶縁膜２１が変形することを抑制し、空隙１５への応力を抑制できる。
（第２実施形態）
図３（ｂ）は、第２実施形態の半導体装置２の模式断面図である。
第２実施形態の半導体装置２における基板１０は、下地構造２０が設けられた第１の領域５１と、下地構造２０を介さずに絶縁膜２１が設けられた第２の領域５２とを有する。
第１の領域５１には、第１実施形態と同様、電荷蓄積層１２、中間絶縁膜１３、および制御ゲート電極１４の積層膜を含むメモリセルＭＣが複数設けられている。さらに、第１の領域５１においてメモリセルＭＣ間には、空隙１５が設けられている。第２の領域５２では、基板１０上に絶縁膜１１を介して絶縁膜２１が設けられている。絶縁膜２１は、シリコン酸化膜であり、その膜厚は１４０ｎｍである。
第１の領域５１には、メモリセルＭＣ及び空隙１５を含む下地構造２０が設けられ、第２の領域５２には下地構造２０は設けられていない。したがって、下地構造２０を覆うように基板１０の全面に形成される絶縁膜２１の表面には段差が生じる。
絶縁膜２１上には、シリコン酸化膜よりもヤング率が低い絶縁膜２２が設けられている。絶縁膜２２は、第１実施形態と同じ材料の膜を用いることができる。絶縁膜２２は、絶縁膜２１の表面段差を被覆し、絶縁膜２２の表面はＣＭＰ法により研磨されて平坦化されている。
絶縁膜２２は、まず、図３（ａ）に示すように、絶縁膜２１の表面段差に沿って絶縁膜２１上に１７５ｎｍの膜厚で形成され、その絶縁膜２２の表面にも絶縁膜２１の表面段差を反映し段差が形成される。
この表面段差は上層の配線層形成工程におけるリソグラフィーでのパターン不良や、ＣＭＰ工程での金属残りを引き起こすため、図３（ａ）に示す積層体（ウェーハ）に対してＣＭＰが行われる。
前述した図７に示すＣＭＰ装置において、研磨対象物である図３（ａ）に示す積層構造のウェーハＷは、その研磨対象面（絶縁膜２２表面）を研磨パッド３２に対向させて、研磨ヘッド３３に保持される。
そして、研磨ヘッド３３と一体となって回転しているウェーハＷは、回転している研磨パッド３２の上面に押し付けられて研磨され、図３（ｂ）に示すように、絶縁膜２２の表面が平坦化される。
第２実施形態においても、空隙１５を含む下地構造２０の上に、シリコン酸化膜よりもヤング率が低い、すなわちシリコン酸化膜よりも軟らかい絶縁膜２２が設けられている。このため、ＣＭＰ工程中、絶縁膜２２が変形することにより、ウェーハに加わる荷重を吸収し、絶縁膜２２の下に設けられた空隙１５への応力が低減される。空隙１５に加わる応力の低減は、クラックの発生を抑制し、信頼性の高い半導体装置２を提供することができる。
図４は、図３（ａ）〜（ｂ）のＣＭＰ工程中に空隙１５上端にかかる応力（ＭＰａ）と、絶縁膜２２のヤング率（ＧＰａ）との関係のシミュレーション結果を示すグラフである。
このシミュレーション結果より、絶縁膜２２のヤング率が３０ＧＰa以下、より好ましくは１５ＧＰａ以下の領域で、ヤング率が３０ＧＰａより高い領域よりも、空隙１５上端にかかる応力の顕著な低下が見られる。したがって、ヤング率が３０ＧＰａ以下の絶縁膜２２を研磨対象表面と下地構造２０との間に設けることで、クラックの抑制効果を高くできる。ただし、絶縁膜２２は、ヤング率が３０ＧＰａ以下の範囲で、ＣＭＰ工程中に剥離しない程度の硬さ（ヤング率）は有する。
また、空隙１５の直上の絶縁膜２１が絶縁膜２２よりも硬いことで、ＣＭＰのときに、絶縁膜２１が変形することを抑制し、空隙１５への応力を抑制できる。
（第３実施形態）
図５（ｂ）は、第３実施形態の半導体装置３の模式断面図である。
第３実施形態の半導体装置３においても、第２実施形態と同様、基板１０は、下地構造２０が設けられた第１の領域５１と、下地構造２０を介さずに絶縁膜２１が設けられた第２の領域５２とを有する。
絶縁膜２１の表面には、下地構造２０の有無に起因して段差が形成され、その上に設けられた絶縁膜２２の表面にも、絶縁膜２１の表面段差を反映した段差が形成される。
さらに、第３実施形態の半導体装置３では、絶縁膜２２の上に絶縁膜２２よりもヤング率が高いシリコン酸化膜である絶縁膜２３が設けられている。絶縁膜２３は、絶縁膜２２の表面段差を被覆し、絶縁膜２３の表面はＣＭＰ法により研磨されて平坦化されている。
絶縁膜２３は、まず、図５（ａ）に示すように、絶縁膜２２の表面段差に沿って絶縁膜２２上に形成され、絶縁膜２３の表面にも絶縁膜２２の表面段差を反映した段差が形成される。
この表面段差は上層の配線層形成工程におけるリソグラフィーでのパターン不良や、ＣＭＰ工程での金属残りを引き起こすため、第２実施形態と同様、図５（ａ）に示す積層体（ウェーハ）に対してＣＭＰが行われる。
前述した図７に示すＣＭＰ装置において、研磨対象物である図５（ａ）に示す積層構造のウェーハＷは、その研磨対象面（絶縁膜２３表面）を研磨パッド３２に対向させて、研磨ヘッド３３に保持される。
そして、研磨ヘッド３３と一体となって回転しているウェーハＷは、回転している研磨パッド３２の上面に押し付けられて研磨され、図５（ｂ）に示すように、絶縁膜２３の表面が平坦化される。
第３実施形態においても、空隙１５を含む下地構造２０の上に、シリコン酸化膜よりもヤング率が低い、すなわちシリコン酸化膜よりも軟らかい絶縁膜２２が設けられている。このため、ＣＭＰ工程中、絶縁膜２２が変形することにより、ウェーハに加わる荷重を吸収し、絶縁膜２２の下に設けられた空隙１５への応力が低減される。空隙１５に加わる応力の低減は、クラックの発生を抑制し、信頼性の高い半導体装置３を提供することができる。
また、第３実施形態においても、前述した図２（ｂ）及び図４のシミュレーション結果に基づく考察から、絶縁膜２２のヤング率は３０ＧＰａ以下で、且つＣＭＰ工程中に剥離しない程度の硬さ（ヤング率）以上が望ましい。
また、第３実施形態によれば、相対的にヤング率が低く軟らかい絶縁膜２２の上下に、絶縁膜２２よりもヤング率が高く硬い絶縁膜２１と絶縁膜２３が設けられている。相対的に軟らかい絶縁膜２２が、この絶縁膜２２よりも硬い絶縁膜２１と絶縁膜２３で挟み込まれることで絶縁膜２２の機械的強度が補強され、ＣＭＰの際の絶縁膜２２の剥離を防ぐことができる。
また、空隙１５の直上の絶縁膜２１が絶縁膜２２よりも硬いことで、ＣＭＰのときに、絶縁膜２１が変形することを抑制し、空隙１５への応力を抑制できる。
また、第３実施形態における研磨対象は、絶縁膜２３である。シリコン酸化膜である絶縁膜２３は、ＳｉＯＣ、有機高分子材料、有機ケイ素材料などの材料が使われる絶縁膜２２に比べて親水性であることから、水を溶媒とする研磨液が研磨対象面上ではじかれてしまうことによる異常研磨を抑制できる。
（第４実施形態）
図６（ｂ）は、第４実施形態の半導体装置４の模式断面図である。
第４実施形態の半導体装置４においても、第２、第３実施形態と同様、基板１０は、下地構造２０が設けられた第１の領域５１と、下地構造２０を介さずに絶縁膜２１が設けられた第２の領域５２とを有する。
また、下地構造２０上には、第３実施形態と同様、相対的にヤング率が低い絶縁膜２２を、その絶縁膜２２よりもヤング率が高い絶縁膜２１と絶縁膜２３とで挟んだ積層膜が設けられている。
ただし、第３実施形態と異なり、第４実施形態においては、絶縁膜２２は、第２の領域５２上には設けられず、第１の領域５１上にのみ設けられている。
すなわち、第１の領域５１では、下地構造２０上に絶縁膜２１が設けられ、その絶縁膜２１上に絶縁膜２２が設けられ、さらに絶縁膜２２上に絶縁膜２３が設けられている。
第２の領域５２では、下地構造２０は設けられず、基板１０上に絶縁膜１１を介して絶縁膜２１が設けられ、その絶縁膜２１上には、絶縁膜２２が設けられず、絶縁膜２３が設けられている。
絶縁膜２１の表面には、下地構造２０の有無に起因して段差が形成されている。絶縁膜２２は、まず、絶縁膜２１の表面の全面に７０ｎｍの膜厚で形成される。その後、図示しないレジスト膜を用いたリソグラフィ及びドライエッチングを行うことで、第２の領域５２上の絶縁膜２２を除去し、第１の領域５１上のみに絶縁膜２２を残す。
その後、絶縁膜２３が、図６（ａ）に示すように、第２の領域５２の絶縁膜２１上、および第１の領域５１の絶縁膜２２上に１８０ｎｍの膜厚で形成される。絶縁膜２３は、絶縁膜２１の表面段差に沿って形成され、絶縁膜２３の表面にも絶縁膜２１の表面段差を反映した段差が形成される。
この表面段差は上層の配線層形成工程におけるリソグラフィーでのパターン不良や、ＣＭＰ工程での金属残りを引き起こすため、上記実施形態と同様、図６（ａ）に示す積層体（ウェーハ）に対してＣＭＰが行われる。
前述した図７に示すＣＭＰ装置において、研磨対象物である図６（ａ）に示す積層構造のウェーハＷは、その研磨対象面（絶縁膜２３表面）を研磨パッド３２に対向させて、研磨ヘッド３３に保持される。
そして、研磨ヘッド３３と一体となって回転しているウェーハＷは、回転している研磨パッド３２の上面に押し付けられて研磨され、図６（ｂ）に示すように、絶縁膜２３の表面が平坦化される。
第４実施形態においても、空隙１５を含む下地構造２０の上に、シリコン酸化膜よりもヤング率が低い、すなわちシリコン酸化膜よりも軟らかい絶縁膜２２が設けられている。このため、ＣＭＰ工程中、絶縁膜２２が変形することにより、ウェーハに加わる荷重を吸収し、絶縁膜２２の下に設けられた空隙１５への応力が低減される。空隙１５に加わる応力の低減は、クラックの発生を抑制し、信頼性の高い半導体装置４を提供することができる。
また、第４実施形態においても、前述した図２（ｂ）及び図４のシミュレーション結果に基づく考察から、絶縁膜２２のヤング率は３０ＧＰａ以下で、且つＣＭＰ工程中に剥離しない程度の硬さ（ヤング率）以上が望ましい。
さらに、第４実施形態では、シリコン酸化膜よりも軟らかく機械的強度に劣る絶縁膜２２を、空隙１５を含む下地構造２０の上にのみ局所的に設けることで、ウェーハ全面に絶縁膜２２を設けた構造よりも、ＣＭＰ工程中に絶縁膜２２を剥離しにくくできる。
また、空隙１５の直上の絶縁膜２１が絶縁膜２２よりも硬いことで、ＣＭＰのときに、絶縁膜２１が変形することを抑制し、空隙１５への応力を抑制できる。
また、研磨対象である絶縁膜２３はシリコン酸化膜であり、ＳｉＯＣ、有機高分子材料、有機ケイ素材料などの材料が使われる絶縁膜２２に比べて親水性であることから、水を溶媒とする研磨液が研磨対象面上ではじかれてしまうことによる異常研磨を抑制できる。
第４実施形態では空隙１５を含む下地構造２０の上の全面に絶縁膜２２を設けたが、さらに下地構造２０の上の一部（第１の領域５１上の一部の領域）にのみ絶縁膜２２を設けることで、ＣＭＰ工程中に絶縁膜２２の剥離に対する耐性を向上させることができる。例えば、下地構造２０の上に短冊状に絶縁膜２２を配置するなどの形態が考えられる。
前述した実施形態では、空隙１５を介在させる回路要素として、メモリセルＭＣを例に挙げたが、空隙１５を介在させて容量結合を抑える回路要素としてはメモリセルＭＣに限らず、配線層であってもよい。さらには、素子分離領域に空隙１５を設けた下地構造であってもよい。
配線層間に空隙１５を設けた下地構造や、素子分離領域に空隙１５を設けた下地構造の場合でも、その下地構造の上に、シリコン酸化膜よりもヤング率が低い絶縁膜２２を設けることで、上記実施形態と同様に、ＣＭＰのときに空隙１５に加わる応力を低減して、クラックの発生を抑えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１〜４…半導体装置、１０…基板、１５…空隙、１６…配線層、２０…下地構造、２１…（第１の）絶縁膜、２２…（第２の）絶縁膜、２３…（第３の）絶縁膜、３１…回転テーブル、３２…研磨パッド、３３…研磨ヘッド、５１…第１の領域、５２…第２の領域、Ｗ…ウェーハ

Claims (5)

  1. 基板と、
    前記基板上に設けられた複数の回路要素と、前記回路要素間に設けられた空隙とを有する下地構造と、
    前記下地構造の上に設けられ、前記空隙の上端を覆う第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、前記第１の絶縁膜のヤング率よりも低く、３０ＧＰａ以下のヤング率を有する第２の絶縁膜と、
    前記第２の絶縁膜上に設けられ、前記第２の絶縁膜よりもヤング率が高い第３の絶縁膜と、
    前記第３の絶縁膜に埋め込まれた配線層と、
    を備えた半導体装置。
  2. 基板と、
    前記基板上に設けられた複数の回路要素と、前記回路要素間に設けられた空隙とを有する下地構造と、
    前記下地構造の上に設けられ、前記空隙の上端を覆う第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、前記第１の絶縁膜及びシリコン酸化膜よりもヤング率が低い第２の絶縁膜と、
    を備えた半導体装置。
  3. 前記第２の絶縁膜上に設けられ、前記第２の絶縁膜よりもヤング率が高い第３の絶縁膜をさらに備えた請求項２記載の半導体装置。
  4. 前記基板は、前記下地構造が設けられた第１の領域と、前記下地構造を介さずに前記第１の絶縁膜が前記基板上に設けられた第２の領域とを有し、
    前記第２の絶縁膜は、前記第１の領域上の少なくとも一部の領域に局所的に設けられている請求項１〜３のいずれか１つに記載の半導体装置。
  5. 基板と、
    前記基板上に設けられた複数の回路要素と、前記回路要素間に設けられた空隙とを有する下地構造と、
    前記下地構造の上に設けられ、前記空隙の上端を覆う第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、前記第１の絶縁膜及びシリコン酸化膜よりもヤング率が低い第２の絶縁膜と、
    を有するウェーハの表面をＣＭＰ（chemical mechanical polishing）法により研磨する半導体装置の製造方法。
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