KR20220006686A - 표시 장치 및 그 제조 방법 - Google Patents

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조정연
한지혜
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의하면, 복수의 화소를 포함하는 기판; 상기 기판 상에 배치된 버퍼막; 상기 기판과 상기 버퍼막 사이에 배치된 에치 스토퍼 레이어; 및 상기 기판, 상기 버퍼막, 및 상기 에치 스토퍼 레이어를 관통하는 적어도 하나의 관통 홀을 포함하고, 상기 에치 스토퍼 레이어는 아몰퍼스 탄소(amorphous carbon)를 포함하는, 표시 장치가 제공될 수 있다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 아몰퍼스 탄소를 포함하는 에치 스토퍼 레이어를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
최근 패널의 적어도 일부에 다수의 관통 홀이 형성된 표시 장치에 대한 연구가 활발히 이루어지고 있다.
관통 홀이 형성된 표시 장치는, 에치 스토퍼 레이어를 위치시킨 뒤 소정의 에칭 공정을 수행하여 제공될 수 있었다.
하지만 종래 에치 스토퍼 레이어에 관한 공정에 의하면, 다수의 공정이 추가적으로 요구되어 공정 비용이 증대되었고, 수행되는 소정의 에칭 공정에 대한 효율이 높지 않은 측면이 존재하였다.
이에 따라, 공정 비용이 감소되고, 공정에 대한 효율이 개선된 표시 장치에 대한 요구가 증대되고 있다.
본 발명의 일 과제는, 제조 공정이 간소화되고, 공정 효율이 개선된 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 복수의 화소를 포함하는 기판; 상기 기판 상에 배치된 버퍼막; 상기 기판과 상기 버퍼막 사이에 배치된 에치 스토퍼 레이어; 및 상기 기판, 상기 버퍼막, 및 상기 에치 스토퍼 레이어를 관통하는 적어도 하나의 관통 홀을 포함하고, 상기 에치 스토퍼 레이어는 아몰퍼스 탄소(amorphous carbon)를 포함하는, 표시 장치가 제공될 수 있다.
상기 관통 홀은, 상기 기판을 관통하는 제1 홀; 상기 버퍼막을 관통하는 제2 홀; 및 상기 에치 스토퍼 레이어를 관통하는 제3 홀; 을 포함하는, 표시 장치가 제공될 수 있다.
상기 복수의 화소는, 전기적 신호가 인가되는 경우 광을 발산할 수 있는 발광 소자; 를 포함하는, 표시 장치가 제공될 수 있다.
상기 제1 홀, 상기 제2 홀 및 상기 제3 홀은 단일 캐비티를 형성하는, 표시 장치가 제공될 수 있다.
상기 제1 홀, 상기 제2 홀 및 상기 제3 홀은, 평면 상에서 볼 때 상기 발광 소자가 위치한 영역과 겹치지 않도록 배치된, 표시 장치가 제공될 수 있다.
상기 버퍼막 상에 위치하는 반도체 층; 및 적어도 일부가 상기 에치 스토퍼 레이어 상에 배치된 도전 패턴; 을 더 포함하고, 상기 반도체 층과 상기 도전 패턴은 적어도 부분적으로 중첩하는, 표시 장치가 제공될 수 있다.
상기 에치 스토퍼 레이어와 상기 버퍼막 사이에 배치된 스트레스 보상막; 을 더 포함하는, 표시 장치가 제공될 수 있다.
상기 에치 스토퍼 레이어는 화학 기상 증착 공정에 의해 형성된, 표시 장치가 제공될 수 있다.
상기 발광 소자는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode) 및 유기물과 무기물로 구성된 발광 다이오드 중 어느 하나인, 표시 장치가 제공될 수 있다.
본 명세서의 또 다른 실시예에 의하면, 기판에 홀 라인이 형성되도록 상기 기판에 레이저 광을 조사하는 단계; 상기 홀 라인이 적어도 커버되도록 상기 기판 상에 에치 스토퍼 레이어 -상기 에치 스토퍼 레이어는 아몰퍼스 탄소를 포함함- 를 증착하는 단계; 상기 에치 스토퍼 레이어 상에 버퍼막을 위치하는 단계; 상기 홀 라인에 대응되는 제1 홀이 형성되도록 상기 기판을 식각하는 단계; 상기 에치 스토퍼 레이어에 상기 제1 홀에 대응되는 제2 홀을 형성하는 단계; 상기 버퍼막에 상기 제2 홀에 대응되는 제3 홀을 형성하는 단계; 및 전기적 신호가 인가되는 경우 광을 발산할 수 있는 발광 소자를 포함하는 표시 소자부를 배치하는 단계; 를 포함하는, 표시 장치 제조 방법이 제공될 수 있다.
상기 제3 홀을 형성하는 단계는, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀은 단일 캐비티로 제공되는 단계; 를 포함하는, 표시 장치 제조 방법이 제공될 수 있다.
상기 기판을 식각하는 단계에서, 상기 제1 홀은 습식 식각 공정에 의해 형성되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 제2 홀을 형성하는 단계에서는, 상기 제2 홀에 대응되는 상기 에치 스토퍼 레이어가
Figure pat00001
애싱 공정에 의해 제거되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 제2 홀을 형성하는 단계와 상기 제3 홀을 형성하는 단계는 단일 공정 내에서 수행되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 증착하는 단계 이후 상기 버퍼막을 위치하는 단계가 연속적으로 수행되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 홀 라인은 상기 기판의 두께 방향으로 형성된, 표시 장치 제조 방법이 제공될 수 있다.
상기 에치 스토퍼 레이어를 증착하는 단계와 상기 버퍼막을 위치하는 단계 사이에, 도전 패턴을 상기 에치 스토퍼 레이어 상에 형성하는 단계; 를 더 포함하는, 표시 장치 제조 방법이 제공될 수 있다.
상기 도전 패턴을 상기 에치 스토퍼 레이어 상에 형성하는 단계와 상기 버퍼막을 위치하는 단계 사이에, 스트레스 보상막을 상기 에치 스토퍼 레이어 상에 위치하는 단계; 를 더 포함하는, 표시 장치 제조 방법이 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 표시 장치에 포함된 에치 스토퍼 레이어는 아몰퍼스 탄소를 적어도 포함하고 화학 기상 증착 공정에 의해 형성되어, 제조 공정이 간소화되고 추가적인 공정이 요구되지 않는, 표시 장치 및 그 제조 방법이 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 각 화소의 화소 구동 회로를 나타낸 도면이다.
도 3은 도 1의 Ⅰ~Ⅰ'에 따른 단면도이다.
도 4는 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 5 내지 도 10은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 11은 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 12는 다른 실시예에 따른 표시 장치를 간략히 나타낸 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 14는 또 다른 실시예에 따른 표시 장치를 간략히 나타낸 단면도이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 아몰퍼스 탄소를 포함하는 에치 스토퍼 레이어를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
이하에서는 도 1 내지 도 14를 참조하여, 본 명세서의 실시예에 따른 표시 장치 및 그 제조 방법에 관하여 서술하도록 한다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 도면이다.
표시 장치(display device, 1)는 시각 데이터를 사용자에게 제공할 수 있는 장치를 의미한다. 일 예에 따르면, 표시 장치(1)는 스마트폰, 태블릿 PC, 대형 스크린 장치, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 장치일 수 있으나, 특정 실시 예시에 한정되지 않는다.
도 1을 참조하면, 표시 장치(1)는 기판(SUB), 화소(PXL), 구동부, 배선부(미도시) 및 관통 홀(PH)을 포함할 수 있다. 상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV)를 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
화소(PXL)는 상기 기판(SUB) 상에 위치할 수 있다. 상기 화소(PXL)는 상기 표시 영역(DA) 내에 위치할 수 있다. 상기 표시 영역(DA)에서는 제3 방향(DR3)으로 광이 발산될 수 있다. 상기 화소(PXL)는 제1 방향(DR1)을 따라 연장되는 행과 제2 방향(DR2)을 따라 연장되는 열을 따른 매트릭스 형태로 배열될 수 있다.
상기 화소(PXL)는 전기적 신호가 인가되는 경우 광을 발산할 수 있는 발광 소자(도 2의 'LD' 참조)를 포함할 수 있다.
스캔 구동부(SDV), 발광 구동부(EDV) 및 데이터 구동부(DDV) 중 적어도 하나는 배선부와 함께 비표시 영역(NDA) 내에 위치할 수 있다.
상기 기판(SUB)은 상기 표시 장치(1)의 목적에 따라 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 다만, 본 발명의 실시예에 적용되는 기판(SUB)의 소재는 특정 예시에 한정되지 않는다.
구동부들(SDV, EDV, DDV)은 평면상 비표시 영역(NDA) 내에 위치할 수 있다. 상기 구동부들(SDV, EDV, DDV)은 상기 화소(PXL)에 제공되는 전기적 정보를 출력할 수 있다. 상기 화소(PXL)에 상기 전기적 정보가 제공되는 경우, 상기 화소(PXL)에 포함된 발광 소자(LD)가 빛을 발산할 수 있다.
스캔 구동부(SDV)는 스캔 라인을 따라 화소(PXL)에 스캔 신호를 전달할 수 있다.
발광 구동부(EDV)는 발광 제어 라인을 따라 화소(PXL)에 발광 제어 신호를 제공할 수 있다.
데이터 구동부(DDV)는 데이터 라인을 따라 화소(PXL)에 데이터 신호를 제공할 수 있다.
배선부는 평면상 비표시 영역(NDA) 내에 위치할 수 있다. 상기 배선부는 상기 구동부와 상기 화소(PXL)를 전기적으로 연결할 수 있다.
상기 표시 장치(1)는 복수의 관통 홀(PH)을 포함할 수 있다. 복수의 관통 홀(PH)은 표시 장치(1)를 제3 방향(DR3)으로 관통할 수 있다. 상기 관통 홀(PH)은 캐비티 형상(cavity shape)을 가질 수 있다.
상기 관통 홀(PH)은 상기 표시 장치(1)의 내부 구성으로부터 발생된 물리적 신호가 외부로 용이하게 전달될 수 있도록 할 수 있다. 일 예에 따르면, 상기 표시 장치(1)의 배면에 소리를 출력할 수 있는 사운드 장치(sound device)가 위치하는 경우, 상기 사운드 장치로부터 제공되는 진동, 음파, 및/또는 음향이 외부로 효율적으로 출력될 수 있다.
상기 관통 홀(PH)은 표시 장치(1)의 일 영역에 위치할 수 있다. 상기 관통 홀(PH)은 평면상 표시 영역(DA) 내에 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 관통 홀(PH)은 비표시 영역(NDA) 내에도 배치될 수 있다. 상기 관통 홀(PH)에 관한 상세한 설명은 도 3을 참조하여 후술되므로 중복될 수 있는 내용에 대해서는 생략하도록 한다.
도 2는 일 실시예에 따른 표시 장치에 포함된 각 화소의 화소 구동 회로를 나타낸 도면이다.
본 명세서의 실시예에 따른 표시 장치(1)에 포함된 각 화소(PXL)는 화소 구동 회로(PXC)를 포함할 수 있다.
상기 화소 구동 회로(PXC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 상기 화소 구동 회로(PXC)는 발광 소자(LD)와 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)과 접속되고, 상기 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 애노드 전극에 접속될 수 있다. 상기 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 관한 정보를 기초로 상기 제1 전원(ELVDD)으로부터 상기 발광 소자(LD)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류 데이터를 제어할 수 있다. 상기 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)의 제1 전극과 j번째 데이터 라인(Dj) 사이에 접속될 수 있다. 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 상기 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 스캔 신호가 인가되는 경우 턴-온되고, j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다. 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1) 사이에 접속될 수 있다. 상기 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 스캔 신호가 인가될 때 턴-온되고, 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 상기 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 인가될 때 턴-온되어 상기 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 상기 제4 트랜지스터(T4)는 초기화 트랜지스터일 수 있다.
제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)이 인가되는 전원 라인(PL)과 상기 제1 트랜지스터(T1) 사이에 접속될 수 있다. 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 상기 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로부터 게이트-오프 전압의 발광 제어 신호(예를 들어, 하이 레벨 전압)가 인가될 때 턴-오프되고, 그 외의 경우 턴-온될 수 있다.
제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 상기 발광 소자(LD) 사이에 접속될 수 있다. 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로부터 상기 게이트-오프 전압의 발광 제어 신호가 인가될 때 턴-오프되고, 그 외의 경우 턴-온될 수 있다.
제7 트랜지스터(T7)는 상기 초기화 전원 라인(IPL)과 상기 발광 소자(LD)의 애노드 전극 사이에 접속될 수 있다. 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 상기 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로부터 게이트-온 전압(예를 들어, 로우 레벨 전압)의 스캔 신호가 인가될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자(LD)의 애노드 전극으로 공급할 수 있다. 도 2에서 제7 트랜지스터(T7)의 게이트 전극이 i+1번째 스캔 라인(Si+1)에 접속되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 제7 트랜지스터(T7)의 게이트전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 스캔 라인(Si)으로부터 인가되는 게이트-온 전압의 스캔 신호에 의하여 턴-온된다.
상기 초기화 전원(Vint)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 예를 들어, 상기 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다.
스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)이 인가되는 전원 라인(PL)과 상기 제1 노드(N1) 사이에 접속될 수 있다. 상기 스토리지 커패시터(Cst)는 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응되는 전압에 관한 정보를 저장할 수 있다.
상기 발광 소자(LD)의 애노드 전극은 상기 제6 트랜지스터(T6)를 경유하여, 상기 제1 트랜지스터(T1)와 접속될 수 있다. 상기 발광 소자(LD)의 캐소드 전극은 상기 제2 전원(ELVSS)에 접속될 수 있다.
상기 발광 소자(LD)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하는 소정의 휘도의 광을 발산할 수 있다. 상기 발광 소자(LD)로 전류가 흐를 수 있도록, 상기 제1 전원(ELVDD)의 전압 값은 상기 제2 전원(ELVSS)의 전압 값보다 높게 설정될 수 있다.
상기 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)로 구성될 수 있다. 혹은, 상기 발광 소자(LD)는 유기물과 무기물이 복합적으로 구성된 발광 소자일 수도 있다.
도 2에서는, 화소(PXL)가 단일(single) 발광 소자(LD)를 포함하는 것을 도시되어 있으나, 다른 실시예에서 화소(PXL)는 복수의 발광 소자들(LD)을 포함할 수 있으며, 복수의 발광 소자들(LD)은 상호 직렬, 병렬, 또는 직병렬로 연결될 수 있다.
이하에서는 편의상 표시 장치(1)에 포함되는 발광 소자(LD)가 유기 발광 다이오드(OLED)인 것을 기준으로 서술하도록 한다.
추가적으로, 도 2에서는 i번째 스캔 라인(Si), i-1번째 스캔 라인(Si-1), i+1번째 스캔 라인(Si+1) 신호를 이용하여 화소(PXL)가 구동되는 것으로 기재하였으나, 본 발명이 이에 한정되지는 않는다. 일례로, i번째 스캔 라인(Si), i-1번째 스캔 라인(Si-1), i+1번째 스캔 라인(Si+1)은 각각 서로 다른 스캔 구동부(SDV)로부터 스캔 신호를 공급받는 별도의 신호선일 수 있다.
도 3은 도 1의 Ⅰ~Ⅰ'에 따른 단면도이다.
이하에서는, 설명의 편의를 위해 도 2에 도시된 제1 내지 제7 트랜지스터(T1~T7) 중 제2 트랜지스터(T2) 및 제6 트랜지스터(T6)에 대응하는 부분의 단면만을 도시하였다.
도 3을 참조하면, 표시 장치(1)는 기판(SUB), 에치 스토퍼 레이어(ESL), 화소 회로부(PCL), 표시 소자부(DPL), 박막 봉지막(TFE), 및 상술한 각 층을 관통하는 복수의 관통 홀(PH)을 포함할 수 있다.
기판(SUB)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 가요성 소재는, 예를 들어, 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리아세테이트(cellulose triacetate), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 실시예에 적용되는 기판(SUB)의 소재는 특정 예시에 한정되지 않는다.
상기 기판(SUB)은 캐비티 형상을 가진 관통 홀(PH)의 제1 홀(도 10의 'H1' 참조)을 포함할 수 있다. 상기 관통 홀(PH)은 제1 및 제2 관통 홀들(PH1, PH2)을 포함할 수 있다. 도 3에는 편의상 두 개의 관통 홀(PH)만을 도시하였으나, 상기 관통 홀(PH)의 개수 및 개별적인 위치는 이에 한정되지 않는다.
상기 제1 및 제2 관통 홀들(PH1, PH2)은, 평면 상에서 볼 때 유기 발광 다이오드(OLED)와 중첩되지 않는 비발광 영역(NEMA) 내에 위치할 수 있다. 즉, 제1 및 제2 관통 홀들(PH1, PH2)은, 평면 상에서 볼 때 유기 발광 다이오드(OLED)가 위치한 발광 영역(EMA)과 비중첩할 수 있다.
에치 스토퍼 레이어(etch stopper layer; ESL)는 상기 기판(SUB) 상에 위치할 수 있다. 상기 에치 스토퍼 레이어(ESL)의 적어도 일부는 상기 기판(SUB) 상에 배열될 수 있다.
상기 에치 스토퍼 레이어(ESL)는 관통 홀(PH)의 제2 홀(도 10의 H2)을 포함할 수 있다. 상기 에치 스토퍼 레이어(ESL)에 형성된 상기 관통 홀(PH)의 제2 홀(H2)은 상기 기판(SUB)에 형성된 상기 관통 홀(PH)의 제1 홀(H1)과 유체적으로 연결(fludically connect)될 수 있다.
상기 에치 스토퍼 레이어(ESL)는 상기 기판(SUB)에 형성된 소정의 홀이 형성되기 위한 식각 공정이 수행될 때, 상기 식각 공정에 의한 표시 장치(1)의 개별 구성에 대한 영향을 저감시킬 수 있다. 예를 들어, 상기 기판(SUB)에 제1 홀(H1)을 형성하기 위한 식각 공정이 수행되는 경우, 상기 에치 스토퍼 레이어(ESL)는 상기 식각 공정에 의한 상기 버퍼막(BFL)에 대한 영향을 저감시킬 수 있다.
상기 에치 스토퍼 레이어(ESL)는 식각 공정에 의한 영향이 적은 재료를 포함할 수 있다. 예를 들어, 상기 에치 스토퍼 레이어(ESL)는 아몰퍼스 탄소(a-C; amorphous carbon)를 적어도 포함할 수 있다. 아몰퍼스 탄소는 소정의 결정구조를 가지지 않고, 반응성이 높은 비정질 상태의 탄소를 포함하는 물질을 의미할 수 있다. 아몰퍼스 탄소는 낮은 습식 식각 속도를 가지고, 이로 인해 상기 기판(SUB)에 제1 홀(H1)을 형성하기 위한 습식 식각 공정이 수행될 때 버퍼막(BFL)의 손상이 감소될 수 있다.
특히, 상기 버퍼막(BFL)이 실리콘 질화물(SiNx) 혹은 실리콘 산화물(SiOx)을 포함하는 경우, 습식 식각 공정에 의한 영향이 더욱 클 수 있고, 본 발명에 따른 상기 에치 스토퍼 레이어(ESL)에 의해 손상이 더욱 경감될 수 있다.
구체적으로 실리콘 질화물(SINx)에 대한 습식 식각 속도는, 0.9%의 식각액을 사용할 때 3Å/s 이상일 수 있고, 실리콘 산화물(SiOx)에 대한 습식 식각 속도는, 0.9%의 식각액을 사용할 때 5Å/s 이상일 수 있다. 이에 비해 아몰퍼스 탄소를 포함한 레이어는 상대적으로 낮은 습식 식각 속도를 가질 수 있다. 아몰퍼스 탄소를 포함한 레이어는 80℃에서 27wt%의 수산화 칼륨(KOH)을 사용할 때, 0.5Å/s 이하의 습식 식각 속도를 가질 수 있다. 혹은 아몰퍼스 탄소를 포함한 레이어는 49%의 HF와 증류수가 1:9의 비율로 혼합된 식각액에 의해 실질적으로 0의 습식 식각 속도를 가질 수 있다.
결국 아몰퍼스 탄소를 포함한 에치 스토퍼 레이어(ESL)에 대한 습식 식각 속도는, 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx)를 포함하는 상기 버퍼막(BFL)에 대한 습식 식각 속도에 비해 월등히 낮고, 상기 기판(SUB)에 대한 관통 홀(PH) 형성 시, 아몰퍼스 탄소를 포함한 에치 스토퍼 레이어(ESL)에 의해 더욱 효율적으로 버퍼막(BFL)이 보호될 수 있다.
실시 형태에 따라, 상기 에치 스토퍼 레이어(ESL)는 후술할 반도체 패턴(SCL)에 대한 광 차단 레이어로 기능할 수 있다. 상기 에치 스토퍼 레이어(ESL)는 상기 반도체 패턴(SCL)과 제3 방향(DR3)으로 중첩할 수 있다. 상기 에치 스토퍼 레이어(ESL)는 UV 파장대를 가지는 광에 대한 투과율을 감소시킬 수 있다. 이로 인해 소정의 공정 진행 혹은 주위 환경에 따라 상기 반도체 패턴(SCL)에 인가될 수 있는 광이 차단될 수 있다.
화소 회로부(PCL)는 상기 에치 스토퍼 레이어(ESL) 상에 위치할 수 있다. 상기 화소 회로부(PCL)는 버퍼막(BFL), 게이트 절연막(GI), 제2 트랜지스터(T2), 제6 트랜지스터(T6), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)을 포함할 수 있다.
상기 화소 회로부(PCL)는 관통 홀(PH)의 일부 영역을 포함할 수 있다. 상기 화소 회로부(PCL)에 대응되는 상기 관통 홀(PH)은 비발광 영역(NEMA) 내에 위치할 수 있다. 예를 들어, 상기 화소 회로부(PCL)에 대응되는 제1 관통 홀(PH1) 및 제2 관통 홀(PH2)은, 발광 영역(EMA) 내에 위치하지 않을 수 있다.
버퍼막(BFL)은 상기 에치 스토퍼 레이어(ESL) 상에 위치할 수 있다. 상기 버퍼막(BFL)은 상기 에치 스토퍼 레이어(ESL)의 적어도 일부가 커버되도록 상기 기판(SUB) 상에 배치될 수 있다.
상기 버퍼막(BFL)은 상기 제6 트랜지스터(T6) 및/또는 상기 제2 트랜지스터(T2)에 불순물이 확산되는 것을 방지할 수 있다.
상기 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
제2 트랜지스터(T2)는 비발광 영역(NEMA) 내에 위치할 수 있고, 제6 트랜지스터(T6)는 발광 영역(EMA) 내에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 트랜지스터(T2)는 발광 영역(EMA) 내에 위치할 수도 있다.
상기 제2 트랜지스터(T2) 및 상기 제6 트랜지스터(T6)는 각각 반도체 패턴(SCL), 소스 전극(SE), 드레인 전극(DE), 게이트 전극(GE)을 포함할 수 있다.
반도체 패턴(SCL)은 버퍼막(BFL) 상에 위치할 수 있다.
상기 반도체 패턴(SCL)은 반도체층일 수 있다. 일 예에 따르면, 상기 반도체 패턴(SCL)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
상기 반도체 패턴(SCL)은 소스 전극(SE)과 접촉하는 제1 접촉 영역 및 드레인 전극(DE)과 접촉하는 제2 접촉 영역을 포함할 수 있다.
상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
상기 반도체 패턴(SCL) 상에 게이트 절연막(GI)이 제공될 수 있다. 상기 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 상기 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 상기 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
게이트 전극(GE)은 상기 게이트 절연막(GI) 상에 위치할 수 있다.
상기 게이트 전극(GE)의 위치는 상기 반도체 패턴(SCL)의 채널 영역의 위치와 대응될 수 있다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 절연막(GI)을 사이에 두고 상기 반도체 패턴(SCL)의 채널 영역 상에 배치될 수 있다.
제1 층간 절연막(ILD1)은 상기 게이트 전극(GE) 상에 위치할 수 있다. 상기 제1 층간 절연막(ILD1)은 상기 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 상기 소스 전극(SE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 상기 반도체 패턴(SCL)의 제1 접촉 영역과 접촉하고, 상기 드레인 전극(DE)은 상기 게이트 절연막(GI)과 상기 제1 층간 절연막(ILD1)을 관통하여 상기 반도체 패턴(SCL)의 제2 접촉 영역과 접촉할 수 있다.
상술한 실시예에서, 상기 제2 트랜지스터(T2) 및 상기 제6 트랜지스터(T6) 각각의 소스 전극(SE)과 드레인 전극(DE)이 상기 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 해당 트랜지스터의 상기 반도체 패턴(SCL)과 전기적으로 연결되는 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제2 및 제6 트랜지스터들(T2, T6) 각각의 소스 전극(SE)은 해당 트랜지스터의 상기 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 하나의 접촉 영역일 수 있으며, 상기 제2 및 제6 트랜지스터(T2, T6) 각각의 드레인 전극(DE)은 상기 반도체 패널(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 나머지 접촉 영역일 수 있다. 이 경우, 제2 및 제6 트랜지스터들(T2, T6) 각각의 드레인 전극(DE)은 컨택 전극(contact electrode) 등을 포함한 별도의 연결 수단을 통해 표시 소자부(DPL)의 일부 구성에 전기적으로 연결될 수 있다.
제2 층간 절연막(ILD2)은 상기 소스 전극(SE)과 상기 드레인 전극(DE) 상에 위치할 수 있다. 상기 제2 층간 절연막(ILD2)은 상기 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 상기 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
제1 도전 라인(CL1)은 제2 층간 절연막(ILD2) 상에 위치하며, 제2 층간 절연막(ILD2)을 관통하는 컨택 홀을 통해 상기 소스 전극(SE)과 전기적으로 연결될 수 있다.
제2 도전 라인(CL2)은 제2 층간 절연막(ILD2) 상에 위치하며, 상기 제2 층간 절연막(ILD2)을 관통하는 컨택 홀을 통해 상기 드레인 전극(DE)과 전기적으로 연결될 수 있다.
제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 전기적 신호가 흐를 수 있는 경로일 수 있다. 특히, 제2 도전 라인(CL2)은 제6 트랜지스터(T6)의 드레인 전극(DE)과 표시 소자부(DPL)의 일부 구성을 전기적으로 연결하는 브릿지 전극일 수 있다. 일 예에 의하면, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 몰리브덴(Mo), 텅스텐(W), 알루미늄-네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중 적어도 어느 하나를 포함할 수 있다.
화소 회로부(PCL) 상에는 표시 소자부(DPL)가 배치될 수 있다. 상기 표시 소자부(DPL)는 보호막(PSV), 제1 컨택홀(CH1), 화소 정의막(PDL) 및 유기 발광 다이오드(OLED)를 포함할 수 있다.
보호막(PSV)은 상기 제1 도전 라인(CL1) 및 상기 제2 도전 라인(CL2) 상에 제공될 수 있다. 상기 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다.
상기 보호막(PSV)은 제2 도전 라인(CL2)의 일 영역을 노출하는 제1 컨택 홀(CH1)을 포함할 수 있다.
상기 제1 컨택홀(CH1)은 제6 트랜지스터(T6)로부터 제공된 전기적 신호가 전달되는 경로일 수 있다.
상기 표시 소자부(DPL)는 관통 홀(PH)의 일부 영역을 포함할 수 있다. 상기 관통 홀(PH)은 상기 표시 소자부(DPL)의 적어도 일부를 관통할 수 있다.
상기 표시 소자부(DPL)에 대응되는 상기 관통 홀(PH)은 비발광 영역(NEMA) 내에 위치할 수 있다. 상기 관통 홀(PH)은 상기 표시 소자부(DPL)의 비발광 영역(NEMA)을 관통할 수 있다. 예를 들어, 상기 표시 소자부(DPL)에 대응되는 제1 관통 홀(PH1) 및 제2 관통 홀(PH2)은 발광 영역(EMA) 내에 위치하지 않을 수 있다.
상기 화소 정의막(PDL)은 각 화소(PXL)의 발광 영역을 정의하는 역할을 할 수 있다. 화소 정의막(PDL)은 유기 재료를 포함할 수 있다. 일 예에 따르면, 상기 화소 정의막(PDL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 중 적어도 어느 하나를 포함할 수 있다.
유기 발광 다이오드(OLED)는 제1 전극(AE), 발광층(EML) 및 제2 전극(CE)을 포함할 수 있다. 상기 유기 발광 다이오드(OLED)는 표시 영역(DA) 내의 상기 보호막(PSV) 상에 위치할 수 있다.
이 때, 제1 및 제2 전극들(AE, CE) 중 하나의 전극은 애노드 전극일 수 있으며, 나머지 전극은 캐소드 전극일 수 있다. 유기 발광 다이오드(OLED)가 전면 발광형 유기 발광 다이오드인 경우, 상기 제1 전극(AE)이 반사형 전극일 수 있고, 상기 제2 전극(CE)이 투과형 전극일 수 있다. 이하에서는, 상기 유기 발광 다이오드(OLED)가 전면 발광형 유기 발광 다이오드이며, 상기 제1 전극(AE)이 애노드 전극인 경우를 예로서 설명한다.
제1 전극(AE)은 상기 표시 영역(DA) 내의 상기 보호막(PSV) 상에 위치할 수 있다. 상기 제1 전극(AE)은 상기 제1 컨택홀(CH1)을 통해 상기 제2 도전 라인(CL2)과 전기적으로 연결될 수 있다. 상기 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시) 또는 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 일 예로, 상기 제1 전극(AE)은 ITO(indium tin oxide)로 이루어진 하부 투명 도전막, 하부 투명 도전막 상에 제공되며 은(Ag)으로 이루어진 반사막, 및 반사막 상에 제공되며 ITO(indium tin oxide)로 이루어진 상부 투명 도전막을 포함한 다중막으로 구성될 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 보호막(PSV)의 제1 컨택 홀(CH1)을 통해 제6 트랜지스터(T6)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
발광층(EML)은 화소 정의막(PDL)의 개구부 내에 배치될 수 있다. 화소 정의막(PDL)의 개구부에 의해 노출되는 영역 및/또는 상기 발광층(EML)이 배치되는 영역은 광이 발산되는 발광 영역(EMA)일 수 있다. 상기 발광층(EML)은 유기 물질을 포함할 수 있다.
구체적으로, 상기 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 상기 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층(light generation layer), 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다. 상술한 바와 같이 상기 발광층(EML)에 전기적 신호가 인가되는 경우, 광이 발산될 수 있다. 상기 발광층(EML)에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
제2 전극(CE)은 상기 발광층(EML) 상에 제공될 수 있다. 상기 제2 전극(CE)은 기판(SUB)의 전면 상에 배치된 공통 전극 형태로 제공될 수 있으나, 이에 한정되지 않는다. 상기 제2 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide), IGZO(Indium Gallium Zink Oxide) 및 FTO(fluorine doped tin oxide) 중 하나의 투명 도전성 산화물과 같은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 실시예에 따라, 유기 발광 다이오드(OLED)가 후면 발광형 유기 발광 다이오드인 경우 상기 제2 전극(CE)은 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투명 도전성 재료(또는 물질)를 포함할 수 있다.
박막 봉지막(TFE)은 제2 전극(CE) 상에 위치할 수 있다. 상기 박막 봉지막(TFE)은 상기 유기 발광 다이오드(OLED)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 상기 박막 봉지막(TFE)은 적어도 하나의 무기막 및/또는 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 상기 박막 봉지막(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다.
이하에서는, 도 4 내지 도 10을 참조하여 일 실시예에 따른 표시 장치의 제조 방법에 대하여 상세하게 후술하도록 한다. 설명의 편의를 위해, 화소 회로부(PCL) 및 표시 소자부(DPL)에 관한 구조는 생략하며, 에치 스토퍼 레이어(ESL)를 포함한 표시 장치의 일부 영역에 관한 구조에 대하여 상세하게 서술한다.
도 4는 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 5 내지 도 10은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 홀 라인이 형성되도록 기판에 레이저 광을 조사하는 단계(S110), 기판 상에 에치 스토퍼 레이어를 증착하는 단계(S120), 에치 스토퍼 레이어 상에 버퍼막을 위치하는 단계(S130), 제1 홀이 형성되도록 기판을 식각하는 단계(S140), 에치 스토퍼 레이어에 제2 홀을 형성하는 단계(S150), 버퍼막에 제3 홀을 형성하는 단계(S160) 및 발광 소자를 포함하는 표시 소자부를 배치하는 단계(S170)를 포함할 수 있다.
상기 조사하는 단계(S110)에서는, 기판(SUB)에 소정의 레이저 광이 조사될 수 있다. 도 5를 참조할 때 본 단계에서는, 상기 기판(SUB)의 두께 방향 즉, 제3 방향(DR3)으로 홀 라인(112)이 형성될 수 있다. 상기 소정의 레이저 광이 조사되는 경우, 상기 기판(SUB)의 조사 영역의 적어도 일부가 제거되거나, 상기 조사 영역에 대한 상기 기판(SUB)의 물성이 변경되어, 상기 홀 라인(112)이 제공될 수 있다.
상기 증착하는 단계(S120)에서는, 상기 기판(SUB) 상에 상기 에치 스토퍼 레이어(ESL)가 증착될 수 있다. 도 6을 참조하면, 증착 된 상기 에치 스토퍼 레이어(ESL)는 상기 홀 라인(112)을 적어도 커버할 수 있다. 상기 증착하는 단계(S120)에 있어서, 상기 에치 스토퍼 레이어(ESL)는 화학 기상 증착(CVD; chemical vapor deposition) 공정을 통해 형성될 수 있다. 상기 에치 스토퍼 레이어(ESL)는 화학 기상 증착 공정을 통해 증착되어, 유기막이 포토 공정을 통해 형성되는 경우와 비교할 때 별도의 유기막 경화 시간이 요구되지 않아 공정 시간이 단축될 수 있다. 또한 본 단계에서 상기 에치 스토퍼 레이어(ESL)는 화학 기상 증착 공정을 통해 증착되어, 스퍼터링 공정과는 달리 별도의 패터닝(patterning) 공정이 요구되지 않아 공정 진행시 필요한 마스크 개수가 감소될 수 있다.
상기 위치하는 단계(S130)에서는, 상기 에치 스토퍼 레이어(ESL) 상에 버퍼막(BFL)이 배치될 수 있다. 본 단계에서, 상기 버퍼막(BFL)은 화학 기상 증착 공정을 통해 상기 에치 스토퍼 레이어(ESL) 상에 증착될 수 있다. 즉 실시 형태에 따라, 상기 에치 스토퍼 레이어(ESL)와 상기 버퍼막(BFL)은 모두 화학 기상 증착 공정을 통해 적층될 수 있다. 이 경우, 각 레이어에 대하여 연속적으로 화학 기상 증착 공정이 수행될 수 있으므로 공정 비용이 감소될 수 있다.
도면에 도시하지 않았으나, 실시 형태에 따라 상기 기판(SUB) 상의 일부 영역에 에치 스토퍼 레이어(ESL)가 증착되지 않는 경우, 본 단계에서 상기 버퍼막(BFL)은 상기 에치 스토퍼 레이어(ESL)가 증착되지 않은 상기 기판(SUB) 상에 위치할 수 있다.
상기 기판을 식각하는 단계(S140)에서는, 상기 기판(SUB)의 적어도 일부가 식각 공정에 의해 제거될 수 있다. 일 실시 형태에 의하면, 본 단계에서 수행되는 식각 공정은 습식 식각 공정일 수 있다. 상기 습식 식각 공정에 사용된는 식각액은 불화 수소산(HF) 혹은 수산화 칼륨(KOH)을 포함할 수 있으나 특정 예시에 한정되지 않는다.
본 단계에서는, 상기 조사하는 단계(S110)에서 형성된 홀 라인(112)에 대응되는 기판(SUB)의 영역이 제거되어 기판(SUB)을 관통하는 제1 홀(H1)이 제공될 수 있다. 이 때 상기 제1 홀(H1)은 상기 기판(SUB)을 제3 방향(DR3)으로 관통할 수 있다. 상기 제1 홀(H1)은 제3 방향(DR3)을 갈수록 좁아지는 단면적을 가질 수 있다.
상기 기판을 식각하는 단계(S140)에서 습식 식각 공정이 수행될 때, 버퍼막(BFL)에 대한 영향이 상기 에치 스토퍼 레이어(ESL)에 의해 감소될 수 있다. 즉 상기 기판을 식각하는 단계(S140)가 상기 위치하는 단계(S130)보다 이후에 수행되는 경우에도, 먼저 증착된 에치 스토퍼 레이어(ESL)에 의해 상기 버퍼막(BFL)에 대한 외부 영향이 감쇄될 수 있다.
상기 제2 홀을 형성하는 단계(S150)에서는, 에치 스토퍼 레이어(ESL)의 적어도 일부가 제거되어 제2 홀(H2)이 형성될 수 있다. 본 단계에서는 제1 홀(H1)과 유체적으로 연결된 제2 홀(H2)이 제공될 수 있다. 즉, 상기 제2 홀(H2)은 상기 제1 홀(H1)과 제3 방향(DR3)으로 중첩하도록 형성될 수 있다. 상기 제2 홀(H2)은 제3 방향(DR)으로 균일한 단면적을 가질 수 있다.
상기 제2 홀을 형성하는 단계(S150)에서는 상기 에치 스토퍼 레이어(ESL)에 대한
Figure pat00002
애싱 공정이 수행될 수 있다. 상술한 바와 같이 상기 에치 스토퍼 레이어(ESL)에는 아몰퍼스 탄소가 포함되어 상기 에치 스토퍼 레이어(ESL)에 대한
Figure pat00003
애싱 공정의 효율이 개선될 수 있다.
상기 제3 홀을 형성하는 단계(S160)에서는, 버퍼막(BFL)의 적어도 일부가 제거되어 제3 홀(H3)이 형성될 수 있다. 본 단계에서는, 제2 홀(H2)과 유체적으로 연결된 제3 홀(H3)이 제공될 수 있다. 즉, 상기 제3 홀(H3)은 상기 제2 홀(H2)과 제3 방향(DR3)으로 중첩하도록 형성될 수 있다. 상기 제3 홀(H3)은 제3 방향(DR)으로 균일한 단면적을 가질 수 있다.
결국 상기 제1 홀(H1), 상기 제2 홀(H2) 및 상기 제3 홀(H3)이 단일 캐비티 형상으로 제공될 수 있다.
상기 제3 홀을 형성하는 단계(S160)에서는 상기 버퍼막(BFL)의 일부 영역에 대한 식각 공정이 수행될 수 있다. 일 예에 따르면 본 단계에서는, 상기 버퍼막(BFL)에 대한 건식 식각 공정이 수행될 수 있다.
한편, 상기 제3 홀을 형성하는 단계(S160)는 상기 제2 홀을 형성하는 단계(S150)와 동일 공정 중 수행될 수 있다. 즉 상기 제3 홀을 형성하는 단계(S160)와 상기 제2 홀을 형성하는 단계(S150)가 단일 공정 중 수행되어 추가적인 공정 절차가 생략될 수 있어 공정 비용이 절감될 수 있다.
상기 표시 소자부를 배치하는 단계(S170)에서는, 발광 소자(도 2의 'LD' 참조)를 포함한 표시 소자부(DPL)가 구비될 수 있다. 상술한 바와 같이, 상기 발광 소자(LD)는 전기적 신호가 인가되는 경우 광을 발산할 수 있는 구성을 의미할 수 있다. 상기 발광 소자(LD)는 상기 제1 홀(H1), 상기 제2 홀(H2) 및 상기 제3 홀(H3)과 겹치지 않도록 배치될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 11은 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 12는 다른 따른 표시 장치를 간략히 나타낸 단면도이다.
도 11을 참조하면, 본 명세서의 변형된 실시예에 따른 표시 장치의 제조 방법은 홀 라인이 형성되도록 기판에 레이저 광을 조사하는 단계(S210), 기판 상에 에치 스토퍼 레이어를 증착하는 단계(S220), 에치 스토퍼 레이어 상에 도전 패턴을 형성하는 단계(S230), 도전 패턴이 커버되도록 에치 스토퍼 레이어 상에 버퍼막을 위치하는 단계(S240), 제1 홀이 형성되도록 기판을 식각하는 단계(S250), 에치 스토퍼 레이어에 제2 홀을 형성하는 단계(S260), 버퍼막에 제3 홀을 형성하는 단계(S270) 및 발광 소자를 포함하는 표시 소자부를 배치하는 단계(S280)를 포함할 수 있다.
상기 레이저 광을 조사하는 단계(S210)에서는, 기판(SUB)에 소정의 홀 라인이 형성될 수 있고, 상기 에치 스토퍼 레이어를 증착하는 단계(S220)에서는, 상기 에치 스토퍼 레이어(ESL)가 상기 기판(SUB) 상에 소정의 공정(일 예로, 화학 기상 증착 공정)을 통해 증착될 수 있다.
상기 에치 스토퍼 레이어를 증착하는 단계(S220) 이후, 상기 도전 패턴을 형성하는 단계(S230)가 수행될 수 있다. 본 단계에서는, 도전 패턴(도 12의 'CP' 참조)이 스퍼터링(sputtering) 공정에 의해 제공될 수 있다. 상기 도전 패턴(CP)은 반도체 패턴(도 3의 'SCL' 참조)과 제3 방향(DR3)으로 중첩하도록 상기 에치 스토퍼 레이어(ESL) 상에 패터닝될 수 있다.
이 때 도 12를 참조하면, 상기 도전 패턴(CP)이 배열된 위치에 대응되는 영역은 식각 공정에 의해 제거되지 않을 수 있다. 상기 도전 패턴(CP)은 제1 홀(H1), 제2 홀(H2) 및 제3 홀(H3)과 제3 방향(DR3)으로 비중첩하도록 배치될 수 있다.
상기 버퍼막을 위치하는 단계(S240)에서는, 상기 버퍼막(BFL)이 상기 에치 스토퍼 레이어(ESL) 상에 제공되되, 적어도 상기 도전 패턴(CP)이 커버될 수 있다. 상기 버퍼막(BFL)은, 상기 도전 패턴(CP)이 위치하지 않은 상기 에치 스토퍼 레이어(ESL) 상에 위치하되, 상기 버퍼막(BFL)의 적어도 일부는 상기 도전 패턴(CP) 상에 위치할 수 있다.
상기 기판을 식각하는 단계(S250)에서는, 제1 홀(H1)이 형성되도록 상기 기판(SUB)에 대한 식각 공정이 수행될 수 있다. 상기 제2 홀을 형성하는 단계(S260)에서는 상기 에치 스토퍼 레이어(ESL)에 대한
Figure pat00004
애싱 공정이 수행될 수 있고, 상기 제3 홀을 형성하는 단계(S270)에서는 상기 제2 홀(H2)에 대응되는 공동이 형성되도록 상기 버퍼막(BFL)에 대한 식각 공정이 수행되어 제3 홀(H3)이 제공될 수 있다. 상기 표시 소자부를 배치하는 단계(S280)에서는 전기적 신호가 인가되는 경우 광을 출력할 수 있는 발광 소자(LD)가 제공될 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 14는 또 다른 실시예에 따른 표시 장치를 간략히 나타낸 단면도이다.
도 13을 참조하면, 본 명세서의 또 다른 변형된 실시예에 따른 표시 장치의 제조 방법은 홀 라인이 형성되도록 기판에 레이저 광을 조사하는 단계(S310), 기판 상에 에치 스토퍼 레이어를 증착하는 단계(S320), 에치 스토퍼 레이어 상에 스트레스 보상막을 위치하는 단계(S330), 에치 스토퍼 레이어 상에 도전 패턴을 형성하는 단계(S340), 도전 패턴이 커버되도록 스트레스 보상막 상에 버퍼막을 위치하는 단계(S350), 제1 홀이 형성되도록 기판을 식각하는 단계(S360), 에치 스토퍼 레이어에 제2 홀을 형성하는 단계(S370), 버퍼막에 제3 홀을 형성하는 단계(S380), 스트레스 보상막에 제4 홀을 형성하는 단계(S390) 및 발광 소자를 포함하는 표시 소자부를 배치하는 단계(S395)를 포함할 수 있다.
도 11을 참조하여 상술한 바와 마찬가지로, 상기 레이저 광을 조사하는 단계(S310)에서는, 기판(SUB)에 소정의 홀 라인이 형성될 수 있고, 상기 에치 스토퍼 레이어를 증착하는 단계(S320)에서는, 상기 에치 스토퍼 레이어(ESL)가 상기 기판(SUB) 상에 소정의 공정(일 예로, 화학 기상 증착 공정)을 통해 증착될 수 있다.
상기 스트레스 보상막을 위치하는 단계(S330)에서는, 스트레스 보상 막(도 14의 'SCOL' 참조)이 상기 에치 스토퍼 레이어(ESL) 상에 제공될 수 있다.
상기 스트레스 보상막(SCOL)은 상기 에치 스토퍼 레이어(ESL)에 대한 증착 공정과 동일하게 '화학 기상 증착 공정'을 통해 제공될 수 있다. 즉 상기 에치 스토퍼 레이어(ESL)가 형성되는 공정과 연속적으로 상기 스트레스 보상막(SCOL)에 대한 공정이 수행될 수 있다.
상기 스트레스 보상막(SCOL)은 상기 표시 장치(1)에 대해 발생될 수 있는 스트레스를 분산시킬 수 있다. 상기 스트레스 보상막(SCOL)에 외력이 인가되는 경우 발생되는 스트레스의 방향은 인접한 레이어에 외력이 인가되는 경우 발생되는 스트레스 방향과 상이할 수 있다.
상기 기판(SUB) 상에 개별 구성이 적층됨에 따라 두께가 증가되는 경우 상기 기판(SUB)이 굽어질 수 있으나, 상기 스트레스 보상막(SCOL)이 구비되는 경우 발생되는 스트레스가 분산되어 상기 기판(SUB)이 굽어지는 현상이 방지될 수 있다.
상기 도전 패턴을 형성하는 단계(S340)에서는, 상기 스트레스 보상막(SCOL) 상에 도전 패턴(CP)이 제공될 수 있다. 본 단계에서, 상기 도전 패턴(CP)은 스퍼터링 공정에 의해 상기 스트레스 보상막(SCOL) 상에 형성될 수 있다. 혹은 도면에 도시하지 않았으나, 상기 도전 패턴(CP)은 상기 스트레스 보상막(SCOL)이 위치하지 않은 상기 에치 스토퍼 레이어(ESL)의 일부 영역에 스퍼터링 공정에 의해 제공될 수 있다.
상기 버퍼막을 위치하는 단계(S350)에서는, 상기 버퍼막(BFL)이 화학 기상 증착 공정에 의해 제공될 수 있다. 상기 버퍼막(BFL)은 상기 도전 패턴(CP)을 적어도 커버하도록 상기 스트레스 보상막(SCOL) 상에 형성될 수 있다.
도 14를 참조하면, 상기 기판을 식각하는 단계(S360)에서는, 상기 기판(SUB)의 적어도 일부가 제거되어 제1 홀(H1)이 형성될 수 있고, 상기 제2 홀을 형성하는 단계(S370)에서는 상기 에치 스토퍼 레이어(ESL)의 적어도 일부가 제거되어 상기 제1 홀(H1)과 유체적으로 연결된 제2 홀(H2)이 형성될 수 있다. 그리고 상기 제3 홀을 형성하는 단계(S380)에서는 상기 버퍼막(BFL)의 적어도 일부가 제거되어 상기 제3 홀(H3)이 제공될 수 있다. 그리고 상기 제4 홀을 형성하는 단계(S390)에서는 상기 스트레스 보상막(SCOL)의 적어도 일부가 제거되어 상기 제2 홀(H2) 및 상기 제3 홀(H3)과 유체적으로 연결된 제4 홀(H4)이 제공될 수 있다. 상기 표시 소자부를 배치하는 단계(S395)에서는 전기적 신호가 인가되는 경우 광을 출력할 수 있는 발광 소자(LD)가 제공될 수 있다. 결국 상기 제1 홀(H1), 제2 홀(H2), 제3 홀(H3) 및 제4 홀(H4)은 상기 기판(SUB)의 두께 방향을 향하는 ("제3 방향(DR3)" 참조) 단일 캐비티 형상으로 제공될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1: 표시 장치
PXL: 화소
SUB: 기판
DA: 표시 영역
NDA: 비표시 영역
PH: 관통 홀
OLED: 유기 발광 다이오드
ESL: 에치 스토퍼 레이어
SCOL: 스트레스 보상막
CP: 도전 패턴
T1~T7: 제1 내지 제7 트랜지스터
112: 홀 라인
H1, H2, H3: 제1 홀, 제2 홀, 제3 홀

Claims (18)

  1. 복수의 화소를 포함하는 기판;
    상기 기판 상에 배치된 버퍼막;
    상기 기판과 상기 버퍼막 사이에 배치된 에치 스토퍼 레이어; 및
    상기 기판, 상기 버퍼막, 및 상기 에치 스토퍼 레이어를 관통하는 적어도 하나의 관통 홀; 을 포함하고,
    상기 에치 스토퍼 레이어는 아몰퍼스 탄소(amorphous carbon)를 포함하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 관통 홀은 상기 기판을 관통하는 제1 홀; 상기 버퍼막을 관통하는 제2 홀; 및 상기 에치 스토퍼 레이어를 관통하는 제3 홀; 을 포함하는,
    표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 화소는, 전기적 신호가 인가되는 경우 광을 발산할 수 있는 발광 소자; 를 포함하는,
    표시 장치.
  4. 제2 항에 있어서,
    상기 제1 홀, 상기 제2 홀 및 상기 제3 홀은 단일 캐비티를 형성하는,
    표시 장치.
  5. 제3 항에 있어서,
    상기 제1 홀, 상기 제2 홀 및 상기 제3 홀은, 평면 상에서 볼 때 상기 발광 소자가 위치한 영역과 겹치지 않도록 배치된,
    표시 장치.
  6. 제1 항에 있어서,
    상기 버퍼막 상에 위치하는 반도체 층; 및 적어도 일부가 상기 에치 스토퍼 레이어 상에 배치된 도전 패턴; 을 더 포함하고,
    상기 반도체 층과 상기 도전 패턴은 적어도 부분적으로 중첩하는,
    표시 장치.
  7. 제1 항에 있어서,
    상기 에치 스토퍼 레이어와 상기 버퍼막 사이에 배치된 스트레스 보상막; 을 더 포함하는,
    표시 장치.
  8. 제1 항에 있어서,
    상기 에치 스토퍼 레이어는 화학 기상 증착 공정에 의해 형성된,
    표시 장치.
  9. 제3 항에 있어서,
    상기 발광 소자는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode) 및 유기물과 무기물로 구성된 발광 다이오드 중 어느 하나인,
    표시 장치.
  10. 기판에 홀 라인이 형성되도록 상기 기판에 레이저 광을 조사하는 단계;
    상기 홀 라인이 적어도 커버되도록 상기 기판 상에 에치 스토퍼 레이어 -상기 에치 스토퍼 레이어는 아몰퍼스 탄소를 포함함- 를 증착하는 단계;
    상기 에치 스토퍼 레이어 상에 버퍼막을 위치하는 단계;
    상기 홀 라인에 대응되는 제1 홀이 형성되도록 상기 기판을 식각하는 단계;
    상기 에치 스토퍼 레이어에 상기 제1 홀에 대응되는 제2 홀을 형성하는 단계;
    상기 버퍼막에 상기 제2 홀에 대응되는 제3 홀을 형성하는 단계; 및
    전기적 신호가 인가되는 경우 광을 발산할 수 있는 발광 소자를 포함하는 표시 소자부를 배치하는 단계; 를 포함하는,
    표시 장치 제조 방법.
  11. 제10 항에 있어서,
    상기 제3 홀을 형성하는 단계는, 상기 제1 홀, 상기 제2 홀 및 상기 제3 홀은 단일 캐비티로 제공되는 단계; 를 포함하는,
    표시 장치 제조 방법.
  12. 제10 항에 있어서,
    상기 기판을 식각하는 단계에서, 상기 제1 홀은 습식 식각 공정에 의해 형성되는,
    표시 장치 제조 방법.
  13. 제10 항에 있어서,
    상기 제2 홀을 형성하는 단계에서는, 상기 제2 홀에 대응되는 상기 에치 스토퍼 레이어가
    Figure pat00005
    애싱 공정에 의해 제거되는,
    표시 장치 제조 방법.
  14. 제10 항에 있어서,
    상기 제2 홀을 형성하는 단계와 상기 제3 홀을 형성하는 단계는 단일 공정 내에서 수행되는,
    표시 장치 제조 방법.
  15. 제10 항에 있어서,
    상기 증착하는 단계 이후 상기 버퍼막을 위치하는 단계가 연속적으로 수행되는,
    표시 장치 제조 방법.
  16. 제10 항에 있어서,
    상기 홀 라인은 상기 기판의 두께 방향으로 형성된,
    표시 장치 제조 방법.
  17. 제10 항에 있어서,
    상기 에치 스토퍼 레이어를 증착하는 단계와 상기 버퍼막을 위치하는 단계 사이에, 도전 패턴을 상기 에치 스토퍼 레이어 상에 형성하는 단계; 를 더 포함하는,
    표시 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 도전 패턴을 상기 에치 스토퍼 레이어 상에 형성하는 단계와 상기 버퍼막을 위치하는 단계 사이에, 스트레스 보상막을 상기 에치 스토퍼 레이어 상에 위치하는 단계; 를 더 포함하는,
    표시 장치 제조 방법.
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