JP2005101597A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 微細化された半導体装置においても、良好に層間絶縁層が埋めこまれた半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、前記半導体層１の上方に形成された第１層間絶縁層２０と、前記第１層間絶縁層２０の上方に形成された配線層３０と、前記配線層３０間を埋め込む低誘電率層４０を含む第２層間絶縁層５０と、を含み、前記低誘電率層４０は、フッ素の含有量が異なる複数の層からなる。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、配線層間に形成される層間絶縁層に特徴を有する半導体装置およびその製造方法に関する。

近年、半導体装置の微細化にともない、配線層間の溝の幅は狭くなっており、このような狭い溝に層間絶縁層を良好に埋め込むことができない場合がある。このような場合、配線層間の層間絶縁層に空孔や隙間（以下「ボイド」という）ができてしまい、配線間でショートを起こすことなどがあり半導体装置の信頼性を損なうことがある。

また、半導体集積回路装置（ＬＳＩ）においては、素子の動作速度の高速化に伴い、層間絶縁層として低誘電率絶縁層を用いて、隣接する配線間の容量及び積層された配線間の容量を低減することが必須となってきている。

本発明の目的は、特に、微細化された半導体装置において、低誘電率の層間絶縁層が良好に埋めこまれた半導体装置およびその製造方法を提供することにある。

１．半導体装置
本発明の半導体装置は、半導体層と、
前記半導体層の上方に形成された第１層間絶縁層と、
前記第１層間絶縁層の上方に形成された配線層と、
前記配線層間を埋め込む低誘電率層を含む第２層間絶縁層と、を含み、
前記低誘電率層は、フッ素の含有量が異なる複数の層からなる。

本発明の半導体装置によれば、配線層間に埋め込まれる第２層間絶縁層は、異なる誘電率をもった複数の層からなる低誘電率層で構成される。そして、この低誘電率層は、フッ素の含有量が異なる複数の層からなる。配線層間に生じる溝の底部付近と開口部付近とでは、求められる埋め込み性の精度は異なるが、本発明によれば、求められる埋め込み性の精度の応じてフッ素の含有量が異なる層を積層することで、配線層間が良好に埋め込まれた層間絶縁層が形成された半導体装置が得られる。その結果、信頼性の高い半導体装置を提供することができる。

本発明は、さらに、下記の態様をとることができる。

（Ａ）本発明の半導体装置において、前記低誘電率層は、少なくとも、前記配線層に最も近い第１層と該第１層の上方に形成された第２層とを含み、前記第１層のフッ素の含有量は、前記第２層のフッ素の含有量と比して少ない層であることができる。この態様によれば、低誘電率層を構成する複数の層において配線層により近い層は、フッ素の含有量が少ない分、配線層より遠い層と比してシリコンの含有量が多く緻密な膜が設けられていることとなる。そのため、配線層間において、高い埋め込み性が要求される箇所には、緻密な絶縁層が設けられ、配線層間が良好に絶縁された半導体装置を提供することができる。

（Ｂ）本発明の半導体装置において、前記第１層は、前記第２層と比して、成膜速度が遅い条件で形成された層であることができる。

（Ｃ）本発明の半導体装置において、前記第１層は、前記第２層と比して、デポジションリムーバルレシオが低い条件で形成された層であることができる。

（Ｄ）本発明の半導体装置において、前記第２層間絶縁層は、前記低誘電率層の上方に設けられたキャップ層を含むことができる。

（Ｅ）本発明の半導体装置において、前記キャップ層は、フッ素を含まない絶縁層であることができる。

（Ｆ）本発明の半導体装置において、前記第２層間絶縁層は、前記低誘電率層の下方に設けられたライナー層を含むことができる。

（Ｇ）本発明の半導体装置において、前記ライナー層は、フッ素を含まない絶縁層であることができる。

（Ｈ）本発明の半導体装置において、前記配線層が設けられていない領域の前記第１層間絶縁層上の前記低誘電率層の上面は、前記配線層の上面と比して低い位置にあることができる。

（Ｉ）本発明の半導体装置において、前記低誘電率層は、ＨＤＰ−ＣＶＤ法により形成された層であることができる。

２．半導体装置の製造方法
本発明の半導体装置の製造方法は、
半導体層の上方に第１層間絶縁層を形成する工程と、
前記第１層間絶縁層の上方に配線層を形成する工程と、
前記配線層間を埋め込むために、低誘電率層を含む第２層間絶縁層を形成する工程とを、含み、
前記低誘電率層は、成膜速度が異なる条件で複数の層を積層することにより形成される。

本発明の半導体装置の製造方法によれば、配線層間には、フッ素濃度が異なる複数の層からなる低誘電率層を含む第２層間絶縁層が形成されている。そして、この低誘電率層は、成膜速度が異なる条件で形成された層が複数層積層されたものである。配線層間に生じる溝の底部付近と開口部付近とでは、求められる埋め込み性の精度は異なるが、本発明の半導体装置の製造方法によれば、求められる埋め込み性の精度に応じて成膜速度を制御することで、配線層間が良好に埋め込まれた層間絶縁層を形成することができる。その結果、信頼性の高い半導体装置を製造することができる。

本発明は、さらに下記の態様をとることができる。

（Ａ）本発明の半導体装置の製造方法において、前記低誘電率層の形成において、該低誘電率層は、少なくとも、前記配線層に最も近い第１層と該第１層の上方に形成された第２層とを含み、該第１層は、該第２層と比して、成膜速度が遅い条件で形成されることができる。この態様によれば、配線層間に埋め込まれる層間絶縁層のうち下方（配線層間の溝の底部方向）の層は、上方（配線層間の溝の開口部方向）の層と比して成膜速度が遅い条件で形成されることにより、良好な埋め込み性を確保することができる。さらに、上方の層は、下方の層と比して、成膜速度が速い条件で形成されることにより、半導体装置の生産性を向上させることができる。

（Ｂ）本発明の半導体装置の製造方法において、前記低誘電率層の形成において、前記第１層は、前記第２層と比して、デポジションリムーバルレシオが低い条件で形成されることができる。

（Ｃ）本発明の半導体装置の製造方法において、前記第１層は、前記第２層と比して、成膜ガスの総流量が少ない条件で形成されることができる。

（Ｄ）本発明の半導体装置の製造方法において、前記第２層間絶縁層を形成する工程は、前記低誘電率層の上方にキャップ層を形成する工程を含むことができる。

（Ｅ）本発明の半導体装置の製造方法において、前記キャップ層は、フッ素を含まない絶縁層であることができる。

（Ｆ）本発明の半導体装置の製造方法において、前記第２層間絶縁層を形成する工程は、前記低誘電率層を形成する前にライナー層を形成する工程を含むことができる。

（Ｇ）本発明の半導体装置の製造方法において、前記ライナー層は、フッ素を含まない絶縁層であることができる。

（Ｈ）前記第２層間絶縁層の形成では、前記配線層が形成されていない領域の第１層間絶縁層の上に形成される前記低誘電率層の上面は、前記配線層の上面と比して低くなるように形成されることができる。

（Ｉ）本発明の半導体装置の製造方法において、前記低誘電率層は、ＨＤＰ−ＣＶＤ法により形成されることができる。

次に、本発明の実施の形態について説明する。

１．半導体装置
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。

半導体層１０の上には、一般的な公知技術により形成された各種半導体素子（図示せず）が設けられている。半導体素子を含む半導体層１０の上方に、第１層間絶縁層２０が設けられている。第１層間絶縁層２０の上には、複数の配線層３０が設けられている。

配線層３０は、たとえば、アルミニウムまたはアルミニウム合金層からなる導電層３４と、導電層３４の上方に形成された、高融点金属化合物の窒化物層からなる上地層３６と、を含む。また、導電層３４の下方に、下地層３２が設けられていてもよい。配線層３０間には、第２層間絶縁層５０が形成されている。この第２層間絶縁層５０について、以下に詳細を説明する。

第２層間絶縁層５０は、低誘電率層４０を含んで構成され、この低誘電率層４０は、フッ素の含有量が異なる複数の層が積層されてなる。このようなフッ素を含有する酸化系層間絶縁膜としてＦＳＧ（フッ素ドープ酸化シリコン；Ｆｌｏｕｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）が良く知られている。低誘電率層において、下方（配線層３０間の溝の底部方向や配線層３０に近い方向）に位置する層は、上方（配線層３０間の溝の開口部方向や配線層３０に接する層よりも離れている方向）に位置する層と比して、フッ素の含有量が少ない層である。たとえば、本実施の形態で示すように、低誘電率層４０をフッ素の含有量が少ない第１絶縁層４０ａと、第１絶縁層４０ａと比してフッ素の含有量が多い第２絶縁層４０ｂとで構成することができる。第１絶縁層４０ａおよび第２絶縁層４０ｂは、共に、フッ素を含んだガスを用いることができるプラズマＣＶＤ法やＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）法により形成された層を用いることができる。

低誘電率層４０は、配線層３０が形成されていない領域の第１層間絶縁層２０の上に形成される低誘電率層４０の上面が配線層３０の上面と比して低い位置となるような膜厚を有することが好ましい。さらには、配線層３０が、図１に示す半導体装置１００のように、高融点金属化合物などの上地層３６などを積層して形成されている場合には、配線層３０が形成されていない領域の第１層間絶縁層２０の上に設けられる低誘電率層４０の上面が、導電層３４の上面より下に位置することが好ましい。このような態様をとることにより、上地層３６と第２絶縁層４０ｂとが接することを防ぐことができる。低誘電率層４０は、フッ素を含有する層であるため、フッ素と上地層３６を構成している金属とが接してしまい、金属のフッ化物が生じてしまうことがある。このようにして生じる金属のフッ化物は、高抵抗なものであり、配線層の抵抗が上がってしまうことがある。しかし、本実施の形態のように、配線層３０の上面、好ましくは導電層３４の上面より低い位置に、第１層間絶縁層２０の上にある低誘電率層４０の上面が位置することにより、そのような問題が起きることを回避することができる。

さらに、低誘電率層４０の上方には、キャップ層４２が設けられている。キャップ層４２は、フッ素を含まない絶縁層であり、たとえば、プラズマＣＶＤ法やＨＤＰ−ＣＶＤ法や常圧ＣＶＤ法や塗布法を用いた酸化シリコン層からなる。酸化シリコン層としては、ＴＥＯＳ層やＵＳＧ(Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ)層を挙げることができる。成膜方法によっては、酸窒化シリコン層でもよい。。また、配線層３０および第１層間絶縁層２０と低誘電率層４０との間には、ライナー層４４が介在している。ライナー層４４は、第２層間絶縁層５０を形成する際に配線層３０がプラズマダメージなどをうけるのを防ぐために形成されている。ライナー層４４としては、キャップ層４２と同様の材質を用いることができる。また、図１に示すように、低誘電率層４０の上方には、平坦化絶縁層４６が形成されていてもよい。平坦化絶縁層４６は、低誘電率層４０の凹凸を埋めこみ、平坦な面を形成している。このように、第２層間絶縁層５０は、ライナー層４４、低誘電率層４０、キャップ層４２および平坦化絶縁層４６が積層されて構成される。

第２層間絶縁層５０の上には、配線層６０が形成されている。第２層間絶縁層５０には、配線層６０と配線層３０とを電気的に接続するためのコンタクトホール５２が設けられており、コンタクトホール５２には、コンタクト層５４が形成されている。

本実施の形態の半導体装置によれば、第２層間絶縁層５０は、低誘電率層４０を含んで構成される。そして、この低誘電率層４０は、フッ素の含有量の異なる複数の層からなる。具体的には、低誘電率層４０において、下方（配線層３０間の溝の底部方向や配線層３０に接する層に近い方向）の層は、上方（配線層３０間の溝の開口部方向や配線層３０に接する層よりも離れている方向）の層と比してフッ素の含有量が少ない層が設けられている。そのため、下方の層は、フッ素の含有量が少ない分シリコンの含有量が多く、より緻密な膜質の層であり、微細化が図られた半導体装置の配線層３０間を良好に絶縁することができる。そのため、信頼性がより向上した半導体装置を提供することができる。また、第２層間絶縁層５０は、低誘電率層４０を含んで構成されていることにより、配線層３０間の容量を低減させることができ、半導体素子の高速化に対応した半導体装置を提供することができる。

２．半導体装置の製造方法
次に、本実施の形態に係る半導体装置の製造方法について説明する。図２〜図４は、本実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。

（１）まず、半導体層１０の上に、たとえば、ＭＯＳＦＥＴなどの半導体素子、配線層および素子分離領域（図示せず）を一般的な公知技術により形成する。次に、半導体素子などが形成された半導体層１０の上方に、第１層間絶縁層２０を形成する。第１層間絶縁層２０は、たとえば、酸化シリコン層などを用いることができ、プラズマＣＶＤ法や塗布法などにより形成される。

そして、第１層間絶縁層２０に、コンタクトホール（図示せず）を形成する。コンタクトホールは、たとえば、異方性の反応性イオンエッチングにより形成される。コンタクトホール内に、公知の方法により、コンタクト層（図示せず）を形成する。コンタクト層は、たとえば、タングステンプラグ，アルミニウム合金層からなる。

ついで、第１層間絶縁層２０の上に、配線層３０を形成する。配線層３０は、下地層３２、導電層３４および上地層３６が積層されて形成される。

まず、下地層３２について説明する。下地層３２は、後の工程で形成する導電層３４と第１層間絶縁層２０およびコンタクト層（図示せず）との濡れ性を向上させる役割を果す。下地層３２の材質としては、高融点金属、高融点金属の窒化物、高融点金属からなる合金を挙げることができる。高融点金属としては、たとえばチタン（Ｔｉ），タンタル（Ｔａ），ニオブ（Ｎｂ），バナジウム（Ｖ），クロム（Ｃｒ），モリブデン（Ｍｏ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），タングステン（Ｗ）を挙げることができる。高融点金属の窒化物としては、たとえば窒化チタン（ＴｉＮ）を挙げることができる。高融点金属からなる合金としては、たとえばチタンタングステン（ＴｉＷ）を挙げることができる。下地層３２の形成方法としては、たとえばスパッタリング法，ＣＶＤ法，イオンプレーティング法、蒸着法を挙げることができる。

次に、導電層３４について説明する。導電層３４の材質としては、特に限定されず、たとえば銅、銀、アルミニウム、およびそれらの合金などを挙げることができる。導電層３４の形成方法としては、たとえばスパッタリング法（反応性スパッタリング法）を挙げることができる。導電層３４として、アルミニウムの合金などを形成するときは、前述の下地層３２としては、窒化チタンを用いると、より濡れ性が向上した条件で行なうことができる。

次に、上地層３６について説明する。上地層３６は、反射防止膜として用いられる。上地層３６の材質としては、たとえば、窒化チタンを挙げることができる。上地層３６の形成方法としては、たとえば、スパッタリング法、ＣＶＤ法を挙げることができる。

ついで、下地層３２、導電層３４および上地層３６をパターニングすることにより、図２に示すように、配線層３０が形成される。このパターニングは、公知のリソグラフィおよびエッチング技術により行なうことができる。

（２）次に、配線層３０の間を埋めこむように、第２層間絶縁層５０を形成する（図４参照）。第２層間絶縁層５０は、図３に示すように、成膜速度が異なる条件で形成された複数の層で形成される低誘電率層４０を含む。たとえば、下方（配線層３０の溝の底部方向や配線層３０に接する層に近い方向）の層は、上方（配線層３０の開口部方向や配線層３０に接する層よりも離れている方向）の層と比して成膜速度の遅い条件で成膜されることができる。本実施の形態では、低誘電率層４０を、第１絶縁層４０ａと、第１絶縁層４０ａと比して成膜速度が速い条件で第２絶縁層４０ｂとで形成する場合について説明する。

まず、配線層３０が形成された第１層間絶縁層２０の上に、第１絶縁層４０ａを形成する。第１絶縁層４０ａは、フッ素を含んだガスを用いたプラズマＣＶＤ法やＨＤＰ−ＣＶＤ法により形成される。特に、ＨＤＰ−ＣＶＤ法で形成する場合には、緻密な膜を形成することができる。第１絶縁層４０ａは、配線層３０間をより良好に埋めこむために、後に形成される第２絶縁層４０ｂと比して成膜速度が遅い条件で形成される。このように、成膜速度が遅い条件で第１絶縁層４０ａを形成することで、フッ素の含有量が少ない膜を得ることができる。

以下に、第１絶縁層４０ａおよび第２絶縁層４０ｂの形成条件の具体例について述べる。たとえば、第１絶縁層４０ａは、プラズマＣＶＤ法やＨＤＰ−ＣＶＤ法におけるＤＲＲ（Ｄｅｐｏｓｉｔｉｏｎ Ｒｅｍｏｖａｌ Ｒａｔｉｏ、デポジションリムーバルレシオ）値が第２絶縁層４０ｂと比して小さい条件で成膜されることが好ましい。ここでＤＲＲ値とは、（ノンバイアス時の成膜速度）／（ノンバイアス時の成膜速度‐実測される成膜速度）の式により求められる値である。通常、ＨＤＰ‐ＣＶＤ法などのプラズマを用いた成膜法では、プラズマを安定させるためにアルゴンガスなどの不活性ガスが成膜時に用いられている。アルゴンガスが存在していることにより、成膜と同時に物理的作用によるエッチングが行なわれることとなる。また、本実施の形態のように、フッ素を含有する膜を形成する場合、たとえば、フッ素を含んだガスとしてＳｉＦ_４ガスを成膜時に用いるが、ＳｉＦ_４ガスは、成膜ガスとしても機能する一方フッ素の働きにより化学的なエッチングを行なうエッチングガスとしても機能する。ノンバイアス状態にして成膜をすることで、アルゴンガスのエッチング作用がなく、フッ素ガスによるエッチング作用だけがある状態の成膜速度を調べることができる。すなわち、ＤＲＲ値は、フッ素によるエッチング作用を受けている状態の成膜速度とアルゴンガスの作用によるエッチング作用との比を表す。よって、ＤＲＲ値が小さいほど、物理的作用によるエッチングを受けながら成膜していることとなる。本実施の形態では、上述したように、第１絶縁層４０ａは、第２絶縁層４０ｂと比して、ＤＲＲ値が小さい条件で成膜されるため、配線層３０間の溝を良好に埋めこむことができる。その後、第２絶縁層４０ｂが、第１絶縁層４０ａよりＤＲＲ値が大きい条件で形成されることにより、生産性を向上させることができる。ＤＲＲ値の制御は、物理的なエッチング作用を有するアルゴンガス以外の成膜時に用いられるガスの流量を調整することにより行なうことができる。たとえば、アルゴンガス以外の成膜時に用いられるガス、ＳｉＨ_４やＯ_２やＳｉＦ_４ガスの流量を減少させることでＤＲＲ値を小さくすることができる。また、ＤＲＲ値の制御の他の具体例としては、成膜温度の制御、ＲＦパワーの制御などにより成膜速度を低くすることができる。

また、第２絶縁層４０ｂを形成した後に、第２絶縁層４０ｂの上方にキャップ層４２を形成することが好ましい。キャップ層４２は、第２絶縁層４０ｂに含有されているフッ素が拡散することを防ぐ役割を果す。キャップ層４２の材質としては、たとえば、酸化シリコン層などを用いることができ、ＣＶＤ法、塗布法などにより形成することができる。さらに、第１絶縁層４０ａを形成する前には、配線層３０や第１層間絶縁層２０をプラズマダメージから保護するために、ライナー層４４を形成することが好ましい。ライナー層４４の材質としては、たとえば、酸化シリコン層などを用いることができ、ＣＶＤ法、塗布法などにより形成することができる。

図３に示すように、配線層３０が形成されていない領域の第１層間絶縁層２０の上の第２絶縁層４０ｂ上面の位置は、配線層３０の導電層３４の上面より低くなるように形成されることが好ましい。このような態様をとる場合、上地層３６と第２絶縁層４０ｂが接触することを防ぐことができる。上地層３６を構成するチタンなどの金属材料と第２絶縁層４０ｂに含有されているフッ素が接触することにより、チタンのフッ化物が生じてしまう。このフッ化物は高抵抗であるため、このフッ化物が生じることにより配線としての機能が低下してしまうことがあるが、本実施の形態の製造方法ではそのような問題が起きることを回避することができる。

（３）次に、図４に示すように、平坦な表面を形成するために、キャップ層４２の上方に平坦化絶縁層４６を形成する。この平坦化絶縁層４６の形成は、絶縁層（図示せず）を堆積したのち、ＣＭＰ法などによりエッチバックして平坦な表面を形成することにより行なわれる。平坦化絶縁層４６の材質としては、たとえば、酸化シリコン層を用いることができ、ＣＶＤ法などにより形成することができる。このようにして、第２層間絶縁層５０が形成される。

（４）次に、図１に参照されるように、第２層間絶縁層５０にコンタクトホール５２を形成する。コンタクトホール５２の形成は、一般的なリソグラフィおよびエッチング技術により行なうことができる。ついで、コンタクトホール５２にコンタクト層５４を形成する。コンタクト層５４の形成は、コンタクトホール５２を埋めこむように、導電材を形成した後、エッチバックすることにより形成される。ついで、コンタクト層５４の上方に配線層６０を形成する。配線層６０の形成は、前述の配線層３０の形成と同様にして行なうことができる。

以上のようにして、本実施の形態にかかる半導体装置１００を形成することができる。

本実施の形態の半導体装置の製造方法によれば、第２層間絶縁層５０は、成膜条件が異なる複数の層で形成された低誘電率層４０を含む。たとえば、低誘電率層４０の形成は、下方（配線層３０間の溝の底部方向や配線層３０に接する層に近い方向）の第１絶縁層４０ａを成膜速度が遅い条件で形成した後、上方（配線層３０の溝の開口部方向や配線層３０に接する層よりも離れている方向）の第２絶縁層４０ｂを第１絶縁層４０ａと比して成膜速度の遅い条件で形成することにより行なうことができる。そのため、配線層３０間の溝の底部付近にボイドが発生しないように絶縁層を埋め込むことができる。また、第１絶縁層４０ａと比して成膜速度が速い条件で第２絶縁層４０ｂを形成することにより、生産性の向上を図ることができる。すなわち、高い埋め込み性が要求される箇所に対しては、成膜速度が遅い条件で絶縁層を形成することと、比較的埋め込み性の要求が少ない箇所に対しては、生産性を向上させるために、成膜速度が高い条件で絶縁層を形成することとを組み合わせて行なう。そのため、本実施の形態の半導体装置の製造方法によれば、微細化が要求される半導体装置において、埋め込み性が良好でありかつ生産性の改善を図ることができる。

なお、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形が可能である。たとえば、本実施の形態では、低誘電率層４０は、２種の成膜条件により形成された２層を積層しているが、これに限られず、３種以上の条件により形成された膜を積層してもよい。

また、本実施の形態では、酸化シリコン層を絶縁層として使用しているが、成膜方法、誘電率のターゲットによっては、酸化シリコン層に窒素を導入した酸窒化シリコン層を使用してもよい。膜の緻密性は酸化シリコン層単体よりも酸窒化シリコン層の方が高いため、効果があがる。

以下、本実施の形態に係る半導体装置について行った実験結果について述べる。実験で用いられたサンプルは、以下のようである。

（ａ）本実施の形態のサンプル
半導体層１０としてシリコン基板上に、層間絶縁層２０としてのシリコン酸化層を形成した。ついで、第１層間絶縁層２０の上に配線層３０を形成した。配線層３０の具体的な構成は、下地層３２として窒化チタン、導電層３４としてアルミニウム合金層、上地層３６としてチタンと窒化チタンの積層膜を用いた。また、配線層３０の幅は０．３３４μｍ、配線層３０の距離が０．２０２μｍとなるように形成した。ついで、ライナー層４４として、フッ素を導入しない酸化シリコン層を６０ｎｍ形成した。次に、第１絶縁層４０ａとして、フッ素を導入した酸化シリコン層を１５０ｎｍ形成した。このとき、ＳｉＨ_４ガスの総流量は、３１ｓｃｃｍ、Ｏ_２ガスの総流量は、９６ｓｃｃｍおよびＳｉＦ_４ガスの総流量は、３０．８ｓｃｃｍの条件で成膜を行なった。ついで、第２絶縁層４０ｂとして、フッ素導入した酸化シリコン層を２４０ｎｍ形成した。このとき、ＳｉＨ_４ガスの総流量は、３３．２ｓｃｃｍ、Ｏ_２ガスの総流量は、１０４ｓｃｃｍおよびＳｉＦ_４ガスの総流量は、３３．１ｓｃｃｍの条件で成膜を行なった。次に、キャップ層４２を形成した。キャップ層４２としてフッ素を導入しない酸化シリコン層を１００ｎｍ形成した。このようにして第２層間絶縁層５０を形成した。得られたサンプルの断面写真を図５に示す。

［比較例］
（ｂ）比較用サンプル
比較例のサンプルの形成については、実施例のサンプルと異なる点について説明する。比較例のサンプルでは、配線層３０の幅が０．３０１μｍ、配線層３０間の距離が０．２６５μｍになるように配線層３０を形成した。ついで、ライナー層４４として、フッ素を導入しない酸化シリコン層を６０ｎｍ形成した。次に、絶縁層として、低誘電率層を３９０ｎｍ形成した。このとき、ＳｉＨ_４ガスの総流量は、３７ｓｃｃｍ、Ｏ_２ガスの総流量は、１１６ｓｃｃｍおよびＳｉＦ_４ガスの総流量は、３７ｓｃｃｍの条件で成膜を行なった。次に、キャップ層４２を形成した。キャップ層４２としてフッ素を導入しない酸化シリコン層を１００ｎｍ形成した。このようにして第２層間絶縁層５０を形成した。得られたサンプルの断面写真を図６に示す。

図６から明らかなように、実施例のサンプルでは、配線層３０間に良好に第２層間絶縁層５０が形成されていることが確認された。一方、比較例のサンプルでは、配線層３０間の層間絶縁層中に空孔が発生していることが確認された。よって、本実施の形態の半導体装置の製造方法によれば、微細化が図られた半導体装置であっても、配線層３０間が良好に埋めこまれた半導体装置を製造することができる。

本実施の形態の半導体装置を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の製造工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の製造工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の製造工程を模式的に示す断面図。 実施例にかかる半導体装置の断面のＳＥＭ写真。 比較例にかかる半導体装置の断面のＳＥＭ写真。

符号の説明

１０ 半導体層、 ２０ 第１層間絶縁層、 ３０，６０ 配線層、 ３２ 下地層、
３４ 導電層、 ３６ 上地層、 ４０ 低誘電率層 ４０ａ 第１絶縁層、 ４０ｂ 第２絶縁層、 ４２ キャップ層、 ４４ ライナー層、 ５０ 第２層間絶縁層 ５２ コンタクトホール、 ５４ コンタクト層、 １００ 半導体装置

Claims (20)

1. 半導体層と、
   前記半導体層の上方に形成された第１層間絶縁層と、
   前記第１層間絶縁層の上方に形成された配線層と、
   前記配線層間を埋め込む低誘電率層を含む第２層間絶縁層と、を含み、
   前記低誘電率層は、フッ素の含有量が異なる複数の層からなる、半導体装置。
2. 請求項１において、
   前記低誘電率層は、少なくとも、前記配線層に最も近い第１層と該第１層の上方に形成された第２層とを含み、
   前記第１層のフッ素の含有量は、前記第２層のフッ素の含有量と比して少ない、半導体装置。
3. 請求項２において、
   前記第１層は、前記第２層と比して、成膜速度が遅い条件で形成された層である、半導体装置。
4. 請求項２または３において、
   前記第１層は、前記第２層と比して、デポジションリムーバルレシオが低い条件で形成された層である、半導体装置。
5. 請求項１〜４のいずれかにおいて、
   前記第２層間絶縁層は、前記低誘電率層の上方に設けられたキャップ層を含む、半導体装置。
6. 請求項５において、
   前記キャップ層は、フッ素を含まない絶縁層である、半導体装置。
7. 請求項１〜６のいずれかにおいて、
   前記第２層間絶縁層は、前記低誘電率層の下方に設けられたライナー層を含む、半導体装置。
8. 請求項７において、
   前記ライナー層は、フッ素を含まない絶縁層である、半導体装置。
9. 請求項１〜８のいずれかにおいて、
   前記配線層が設けられていない領域の前記第１層間絶縁層上の前記低誘電率層の上面は、前記配線層の上面と比して低い位置にある、半導体装置。
10. 請求項１〜９のいずれかにおいて、
    前記低誘電率層は、ＨＤＰ−ＣＶＤ法により形成された層である、半導体装置。
11. 半導体層の上方に第１層間絶縁層を形成する工程と、
    前記第１層間絶縁層の上方に配線層を形成する工程と、
    前記配線層間を埋め込むために、低誘電率層を含む第２層間絶縁層を形成する工程とを、含み、
    前記低誘電率層は、成膜速度が異なる条件で複数の層を積層することにより形成される半導体装置の製造方法。
12. 請求項１１において、
    前記低誘電率層は、少なくとも、前記配線層に最も近い第１層と該第１層の上方に形成された第２層とを含み、該第１層は、該第２層と比して、成膜速度が遅い条件で形成される、半導体装置の製造方法。
13. 請求項１２において、
    前記第１層は、前記第２層と比して、デポジションリムーバルレシオが低い条件で形成される、半導体装置の製造方法。
14. 請求項１２または１３において、
    前記第１層は、前記第２層と比して、成膜ガスの総流量が少ない条件で形成される、半導体装置の製造方法。
15. 請求項１１〜１４のいずれかにおいて、
    前記第２層間絶縁層を形成する工程は、前記低誘電率層の上方にキャップ層を形成する工程を含む、半導体装置の製造方法。
16. 請求項１５において、
    前記キャップ層は、フッ素を含まない絶縁層である、半導体装置の製造方法。
17. 請求項１１〜１６のいずれかにおいて、
    前記第２層間絶縁層を形成する工程は、前記低誘電率層を形成する前にライナー層を形成する工程を含む、半導体装置の製造方法。
18. 請求項１７において、
    前記ライナー層は、フッ素を含まない絶縁層である、半導体装置の製造方法。
19. 請求項１１〜１８のいずれかにおいて、
    前記第２層間絶縁層の形成では、前記配線層が形成されていない領域の第１層間絶縁層の上に形成される前記低誘電率層の上面は、前記配線層の上面と比して低くなるように形成される、半導体装置の製造方法。
20. 請求項１１〜１９のいずれかにおいて、
    前記低誘電率層は、ＨＤＰ−ＣＶＤ法により形成される、半導体装置の製造方法。