JP2015072998A - 強誘電体メモリ及びその製造方法 - Google Patents

Abstract

【課題】強誘電体メモリ及びその製造方法に関し、水素の発生によるキャパシタ誘電体膜の劣化を抑制する。【解決手段】強誘電体キャパシタ３の下部電極４に達するコンタクトホールの側壁を水透過防止膜９で覆ったのち、導電部材で埋め込んで下部電極用プラグ１２を形成する。下部電極に対するコンタクトホールを形成する際に、下部電極に達しないようにコンタクトホールを形成して、その側壁に水透過防止膜を形成したのち、下部電極を露出させているので、下部電極由来のＰｔ再付着膜がコンタクトホールの側壁に付着しても水透過防止膜が存在するので、層間絶縁膜のＨ２Ｏと反応して強誘電体キャパシタの劣化の原因となるＨが発生することがない。【選択図】図１

Description

本発明は、強誘電体メモリ及びその製造方法に関するものであり、例えば、水素の発生によるキャパシタ誘電体膜の劣化を抑制した強誘電体メモリ及びその製造方法に関する。

電源を切ってもデータが消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。強誘電体メモリは、フラッシュメモリと比較して消費電力が小さく、高速動作が可能であるという利点がある。

強誘電体メモリに用いられる強誘電体キャパシタは、下部電極と上部電極との間に強誘電体膜を挟んだ構造を有する。強誘電体膜は、ＰＺＴ（チタン酸ジルコン酸鉛）等の強誘電体特性（分極特性）を有する強誘電体により形成されている。

強誘電体メモリでは、上部電極と下部電極との間に所定の電圧を印加して強誘電体膜に分極を発生させる。この状態で電圧の印加を停止しても、強誘電体膜には印加電圧に応じた分極（残留分極）が残る。強誘電体膜には、印加電圧に応じた２つの安定な分極状態があり、一方の分極状態を“０”に対応させ、他方の分極状態を“１”に対応させることにより、強誘電体メモリにデータを記録している（例えば、特許文献１参照）。

ところが、酸化物強誘電体は、水素等の還元性物質によって容易に還元し、残留分極等の強誘電体特性が著しく劣化してしまう。特に、層間絶縁膜に用いられる酸化シリコン膜は、その成膜雰囲気中にＨ_２Ｏが含まれるため、Ｈ_２Ｏが分解して発生する水素からキャパシタ誘電体膜を保護する構造が必要となる。そのため、強誘電体キャパシタを水素バリア膜で被覆することが提案されている（例えば、特許文献２参照）。

ここで、図７を参照して、従来の強誘電体メモリを構成する強誘電体キャパシタの一例を説明する。図７は従来の強誘電体キャパシタの概略的断面図であり、層間絶縁膜６１上にＡｌ_２Ｏ_３膜からなる密着層６２、Ｐｔからなる下部電極６３、ＰＺＴ（チタン酸ジルコン酸鉛）からなる強誘電体膜６４及びＩｒＯ_２からなる上部電極６５を順次堆積する。次いで、上部電極６５乃至密着層６２を順次エッチングすることにより、下部電極６３／強誘電体膜６４／上部電極６５からなる強誘電体キャパシタ６６を形成する。なお、ここでは、上部電極６５が島状に形成されていて１つの上部電極が１つのキャパシタに対応しており、実際にはキャパシタは数１０個並んでいる。

次いで、Ａｌ_２Ｏ_３膜からなる保護膜６７を介してテトラエチルオルソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）ガスを反応ガスとするＣＶＤ（気相成長）法によりＳｉＯ_２からなる層間絶縁膜６８を形成する、次いで、この層間絶縁膜６８及び保護膜６７をエッチングして上部電極６５及び下部電極６３に達するコンタクトホールを形成する。

次いで、コンタクトホールをＴｉ膜／ＴｉＮ膜からなるバリアメタル６９を介してＷ膜７０で埋め込むことによって引出電極となる下部電極用プラグ７１及び上部電極用プラグ７２を形成する。次いで、Ｔｉ膜７３、Ａｌ膜７４及びＴｉ膜７５を順次堆積させ、所定形状にエッチングことにより下部電極用プラグ７１及び上部電極用プラグ７２に接続する金属配線を形成することで、図に示す強誘電体キャパシタが得られる。

特開２００３−１９７７４２号公報 特開２０１０−２１２５７４号公報

このような強誘電体キャパシタにおいて、一部のキャパシタにおいて残留分極が減少するという現象が発生している。ここで、下部電極用プラグを調査した結果、コンタクトホールの側壁部に下部電極の再付着物が付着していたので、その状況を図８を参照して説明する。図８は従来の強誘電体キャパシタ下部電極用プラグ近傍の状況の説明図である。

図８（ａ）及び図８（ｂ）に示すように、下部電極用プラグ７１を埋め込むコンタクトホールの壁面に下部電極６３を成分であるＰｔ再付着膜７８が存在することが確認された。図８（ａ）に示すように、コンタクトホールの壁面に保護膜６７の成分であるＡｌ_２Ｏ_３再付着膜７７が存在するときは残留分極は減少しない。一方、図８（ｂ）に示すように、コンタクトホールの壁面にＡｌ_２Ｏ_３再付着膜７７が存在しておらず、Ｐｔ再付着膜７８のみが存在するときに残留分極が減少していることがわかった。因みに、図８（ａ）におけるＡｌ_２Ｏ_３再付着膜７７の平均厚さは７ｎｍであった。

ここで、図９を参照して、従来の強誘電体キャパシタの劣化原因を説明する。図８（ａ）に示すように、下部電極用プラグ７１を埋め込むコンタクトホールの壁面にＡｌ_２Ｏ_３再付着膜７７が存在するとＰｔ再付着膜７８と層間絶縁膜６８は接触しない。しかし、図８（ｂ）に示すように、Ａｌ_２Ｏ_３再付着膜７７が存在しないとＰｔ再付着膜７８と層間絶縁膜６８が接触する。

そうすると、図９に示すように層間絶縁膜６８の中に存在する水（Ｈ_２Ｏ）からプラチナの触媒効果により水素（Ｈ）が発生し、発生したＨが層間絶縁膜６８中または保護膜６７／下部電極６３の界面を拡散して強誘電体膜６４に到達して強誘電体膜６４を還元して劣化させたと考えられる。

したがって、強誘電体メモリ及びその製造方法において、水素の発生によるキャパシタ誘電体膜の劣化を抑制することを目的とする。

開示する一観点からは、半導体基板と、前記半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上に形成され、前記第１絶縁膜側から順に積層された下部電極／強誘電体膜／上部電極を備えた強誘電体キャパシタと、前記強誘電体キャパシタの側面及び上面を被覆する第２絶縁膜と、を有し、前記第２絶縁膜に設けられ、前記下部電極に達するコンタクトホールと、前記コンタクトホールの壁面を覆う水透過防止膜と、前記コンタクトホール内に前記水透過防止膜を介して埋め込まれた引出電極とを有することを特徴とする強誘電体メモリが提供される。

また、開示する別の観点からは、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、前記第１絶縁膜側から順に下部電極、強誘電体膜及び上部電極を積層して強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを覆う保護膜を形成する工程と、前記保護膜を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上にマスク膜を形成する工程と、前記第２絶縁膜及び前記マスク膜を選択的にエッチングしてコンタクトホールを形成する工程と、前記コンタクトホールの内面及び前記マスク膜を覆う水透過防止膜を形成する工程と、前記コンタクトホールの底の前記保護膜及び前記水透過防止膜と、前記第２絶縁膜上の前記水透過防止膜及び前記マスク膜をエッチングして除去する工程と、前記コンタクトホール内に、前記下部電極と電気的に接続する導電性部材を形成する工程とを有することを特徴とする強誘電体メモリの製造方法が提供される。

開示の強誘電体メモリ及びその製造方法によれば、水素の発生によるキャパシタ誘電体膜の劣化を抑制することが可能になる。

本発明の実施の形態の強誘電体キャパシタの概略的要部断面図である。 本発明の実施例１の強誘電体キャパシタの製造工程の途中までの説明図である。 本発明の実施例１の強誘電体キャパシタの製造工程の図２以降の途中までの説明図である。 本発明の実施例１の強誘電体キャパシタの製造工程の図３以降の途中までの説明図である。 本発明の実施例１の強誘電体キャパシタの製造工程の図４以降の途中までの説明図である。 本発明の実施例１の強誘電体キャパシタの製造工程の図５以降の説明図である。 従来の強誘電体キャパシタの概略的断面図である。 従来の強誘電体キャパシタの下部電極用プラグ近傍の状況の説明図である。 従来の強誘電体キャパシタの劣化原因の説明図である。

ここで、図１を参照して、本発明の実施の形態の強誘電体メモリを説明するが、ここでは、選択トランジスタ等の図示は省略して強誘電体キャパシタ近傍のみを図示する。図１は、本発明の実施の形態の強誘電体メモリの概略的要部断面図である。半導体基板（図示は省略）と、半導体基板の上方に第１絶縁膜１を形成する。この第１絶縁膜１の上に下部電極４／強誘電体膜５／上部電極６を順次成膜して強誘電体キャパシタ３とする。この強誘電体キャパシタ３の側面及び上面を保護膜７を介して第２絶縁膜８で被覆する。

この第２絶縁膜８に下部電極４に達するコンタクトホールを設けたのち、コンタクトホールの壁面を覆う水透過防止膜９を設け、水透過防止膜９を介して引出電極となる下部電極用プラグ１２を形成する。なお、通常は、同時に上部電極６に達するコンタクトホールを設けたのち、コンタクトホールの壁面を覆う水透過防止膜９を設け、水透過防止膜９を介して引出電極となる上部電極用プラグ１３を形成する。次いで、下部電極用プラグ１２及び上部電極用プラグ１３に接続する配線１４を形成する。

下部電極４としてはＰｔが典型的なものであり、強誘電体膜５としてはＰＺＴ膜が典型的なものであり、また、上部電極６としてはＩｒＯ_２が典型的なものであるが、必ずしもこれらの材料に限られるものではない。例えば、上部電極６としてＰｔを用いても良く、この場合には、上部電極用プラグを形成するためのコンタクトホールの壁面に水透過防止膜９を設けることが必須になる。また、強誘電体膜５も（Ｂｉ,Ｌｎ）_４Ｔｉ_３Ｏ_１２（Ｌｎ ＝ Ｌａ，Ｎｄ，Ｐｒ等）のＢｉ系の強誘電体膜を用いても良い。なお、強誘電体膜５の成膜方法としては、スパッタ法の他に、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ゾル・ゲル法を用いても良い。

また、水透過防止膜９及び保護膜７としてはＡｌ_２Ｏ_３膜が典型的なものであるが、水透過防止膜９にはＳｉＮ膜、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜或いはＴａＮ膜等を用いても良い。また、下部電極用プラグ１２及び上部電極用プラグ１３はバリアメタル１０を介して導電体膜を埋め込んで形成するものであり、バリアメタルとしてはＴｉＮ、ＴａＮ或いはＴｉ／ＴｉＮ積層膜が典型的なものであり、導電体膜としてはＷが典型的なものである。また、配線の材料も任意であるが、典型的にはＴｉ膜１５／Ａｌ膜１６／Ｔｉ膜１７の積層楮を用いるが、ダマシン法により形成した埋込Ｃｕ配線を用いても良い。

また、第２絶縁膜８としては、テトラエチルオルソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）ガスを反応ガスとするＣＶＤ（気相成長）法に形成したＳｉＯ_２膜が典型的なものであるが、ＴＥＯＳ−ＣＶＤ膜に限られるものではなく、製法由来のＨ_２Ｏを含む絶縁膜に適用される。

次に、図２及び図６を参照して、本発明の実施例１の強誘電体メモリの製造工程を説明するが、図４（ｅ）乃至図５（ｇ）については強誘電体キャパシタの近傍のみの断面図を示す。まず、図２（ａ）に示すように、シリコン基板２１に素子分離用の溝を形成し、その溝に活性領域を画定する素子分離絶縁膜２２としてＳｉＯ_２膜を埋め込む。このような素子分離構造はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれるが、これに代えてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により素子分離を行っても良い。

次いで、活性領域にｐ型不純物をイオン注入してｐ型ウェル領域２３を形成する。次いで、ｐ型ウェル領域２３の表面を熱酸化して熱酸化膜からなるゲート絶縁膜２４を形成する。次いで、ゲート絶縁膜２４上に、ＣＶＤ法によりゲート電極２５となるポリシリコン膜とコバルトシリサイド膜とをこの順に形成し、この上にＳｉＮ膜からなる保護膜２６を形成する。これらの膜をパターニングしてゲート電極２５を形成する。

次いで、ゲート電極２５をマスクにし、ｐ型ウェル領域２３にｎ型不純物をイオン注入して、低濃度のｎ型のエクステンション領域２７を形成する。次いで、シリコン基板２１の上側全面にＳｉＯ_２等の絶縁膜をＣＶＤ法により形成し、その絶縁膜をエッチバックしてゲート電極２５の側面にサイドウォール２８を形成する。

次いで、サイドウォール２８及びゲート電極２５をマスクとして、ｐ型ウェル領域２３にｎ型不純物をイオン注入することにより、高濃度のｎ型ドレイン領域２９及びｎ型ソース領域３０を形成する。以上により、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する選択用のＭＯＳトランジスタが形成されたことになる。次いで、図示は省略するが、全面にＣｏ膜を堆積させたのち、熱処理することによってＣｏシリサイドからなるソース電極及びドレイン電極を形成し、未反応のＣｏ膜を除去する。

次いで、全面に、ＣＶＤ法によりカバー絶縁膜３１と第１層間絶縁膜３２とをこの順に形成し、第１層間絶縁膜３２の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨して平坦化する。なお、カバー絶縁膜３１としては、例えば厚さ約２００ｎｍの酸窒化シリコン（ＳｉＯＮ）膜を用い、第１層間絶縁膜３２としては、例えば厚さ約３００ｎｍの酸化シリコン膜を用いる。

次いで、第１層間絶縁膜３２上にスパッタ法を用いて厚さが２０ｎｍのＡｌ_２Ｏ_３膜を密着層３３として形成する。次いで、密着層３３上にスパッタ法を用いて下部電極３４となる厚さが１５０ｎｍのＰｔ膜を形成する。次いで、下部電極３４上にスパッタ法を用いてキャパシタ誘電体膜となる厚さが９０ｎｍのＣａ、ＳｒとＬａが添加されたチタン酸ジルコン酸鉛（ＰＺＴ）膜からなる強誘電体膜３５を形成する。次いで、強誘電体膜３５上にスパッタ法を用いて上部電極３６となる厚さが２００ｎｍのＩｒＯ_２膜を形成する。

次いで、図２（ｂ）に示すように、上部電極３６上に強誘電体キャパシタの上部電極のパターン形状を有するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして上部電極３６をエッチングする。次に、レジストパターンを除去し、強誘電体キャパシタの強誘電体膜３５のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとして強誘電体膜３５をエッチングする。さらに、にレジストパターンを除去し、強誘電体キャパシタの下部電極３４のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとして下部電極３４及び密着層３３をエッチングする。この結果、図２（ｂ）に示すような形状の強誘電体キャパシタ３７が形成される。

次いで、図３（ｃ）に示すように、スパッタ法により保護膜３８となる厚さが５０ｎｍのＡｌ_２Ｏ_３膜を形成する。次いで、全面にＴＥＯＳ−ＣＶＤ法を用いて１５００ｎｍのＳｉＯ_２膜を堆積させたのち、ＣＭＰ法により上面を平坦化して第２層間絶縁膜３９とする。次いで、図３（ｄ）に示すように、スパッタ法を用いてマスク膜４０となる厚さが５０ｎｍのＡｌ_２Ｏ_３膜を形成する。

次いで、図４（ｅ）に示すように、コンタクトホール用の開口部を有するレジストパターン４１を設け、このレジストパターン４１をマスクとしてＣＦ_４を用いたドライエッチングを行うことにより下部電極側において、保護膜３８に達する第１コンタクトホール４２を形成する。この時、下部電極３４は露出していないので、第１コンタクトホール４２の側壁にＰｔ再付着膜が付着することはない。一方、上部電極側においては、上部電極３６に達する第２コンタクトホール４３が同時に形成される。

次いで、図４（ｆ）に示すように、レジストパターン４１を除去したのち、スパッタ法を用いて全面にＨ_２Ｏ透過防止膜４４となるＡｌ_２Ｏ_３膜を形成する。この時、第１コンタクトホール４２の側壁における厚さが７ｎｍになるようにＡｌ_２Ｏ_３膜を堆積させる。なお、第１コンタクトホール４２のアスペクト比が大きい場合は、スパッタ法の代わりに原子層堆積法を用いても良い。

次いで、図５（ｇ）に示すように、全面でドライエッチングを行い、第１コンタクトホール４２と第２コンタクトホール４３の底のＨ_２Ｏ透過防止膜４４と保護膜３８を除去し、第１コンタクトホール４２を下部電極３４まで到達させる。この時、マスク膜４０と保護膜３８は同じ厚さなので、第２層間絶縁膜３９上のＨ_２Ｏ透過防止膜４４とマスク膜４０は除去されるが、ドライエッチングには異方性があるので第１コンタクトホール４２の壁面のＨ_２Ｏ透過防止膜４４は除去されずに残る。ここで、下部電極３４の表面がエッチングされるのでＰｔ再付着膜が生じる可能性があるが、第１コンタクトホール４２の壁面にはＨ_２Ｏ透過防止膜４４が存在するのでＰｔ再付着膜が第２層間絶縁膜３９と接触することはない。

次いで、図５（ｈ）に示すように、ソース／ドレイン領域に対するコンタクトホールに対応する開口部を有するレジストパターン４５を形成する。このレジストパターン４５をマスクとして、第２層間絶縁膜３９乃至カバー絶縁膜３１をエッチングしてｎ型ドレイン領域２９及びｎ型ソース領域３０に達するコンタクトホール４６を形成する。

次いで、図６（ｉ）に示すように、第１コンタクトホール４２、第２コンタクトホール４３及びコンタクトホール４６内にバリアメタル４７としてＴｉ膜及びＴｉＮ膜を形成した後、更にＷ膜を埋め込む。次いで、これらの導電膜に対してＣＭＰを行うことにより表面を平坦化して、下部電極用プラグ４９、上部電極用プラグ５０、ドレイン電極用プラグ５１及びソース電極用プラグ５２を形成する。

次いで、図６（ｊ）に示すように、全面にＴｉ膜５３、Ａｌ膜５４及びＴｉ膜５５を順次堆積させ、所定形状にエッチングして金属配線５６とすることで、本発明の実施例１の強誘電体メモリの基本構造は完成する。なお、上部電極用プラグ５０はドレイン電極用プラグ５１に接続するように金属配線５６を形成する。

このように、本発明の実施例１においては、下部電極に対するコンタクトホールを形成する際に、下部電極に達しないようにコンタクトホールを形成して、その側壁にＨ_２Ｏ透過防止膜を形成したのち、下部電極を露出させている。したがって、下部電極由来のＰｔ再付着膜がコンタクトホールの側壁に付着してもＨ_２Ｏ透過防止膜が存在するので、第２層間絶縁膜に由来するＨ_２Ｏと反応して強誘電体キャパシタの劣化の原因となるＨが発生することがない。

ここで、実施例１を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）半導体基板と、前記半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上に形成され、前記第１絶縁膜側から順に積層された下部電極／強誘電体膜／上部電極を備えた強誘電体キャパシタと、前記強誘電体キャパシタの側面及び上面を被覆する第２絶縁膜と、を有し、前記第２絶縁膜に設けられ、前記下部電極に達するコンタクトホールと、前記コンタクトホールの壁面を覆う水透過防止膜と、前記コンタクトホール内に前記水透過防止膜を介して埋め込まれた引出電極とを有することを特徴とする強誘電体メモリ。
（付記２）前記水透過防止膜はＡｌ_２Ｏ_３膜であることを特徴とする付記１に記載の強誘電体メモリ。
（付記３）前記下部電極はＰｔからなることを特徴とする付記１または付記２に記載の強誘電体メモリ。
（付記４）前記第２絶縁膜はＳｉ（ＯＣ_２Ｈ_５）_４を原料ガスとした気相成長方法により形成された酸化シリコン膜であることを特徴とする付記１乃至付記３のいずれか１に記載の強誘電体メモリ。
（付記５）前記第２絶縁膜と少なくとも前記下部電極との間にＡｌ_２Ｏ_３膜からなる保護膜が介在していることを特徴とする付記４に記載の強誘電体メモリ。
（付記６）半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、前記第１絶縁膜側から順に下部電極、強誘電体膜及び上部電極を積層して強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを覆う保護膜を形成する工程と、前記保護膜を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上にマスク膜を形成する工程と、前記第２絶縁膜及び前記マスク膜を選択的にエッチングしてコンタクトホールを形成する工程と、前記コンタクトホールの内面及び前記マスク膜を覆う水透過防止膜を形成する工程と、前記コンタクトホールの底の前記保護膜及び前記水透過防止膜と、前記第２絶縁膜上の前記水透過防止膜及び前記マスク膜をエッチングして除去する工程と、前記コンタクトホール内に、前記下部電極と電気的に接続する導電性部材を形成する工程とを有することを特徴とする強誘電体メモリの製造方法。
（付記７）前記水透過防止膜はＡｌ_２Ｏ_３膜であることを特徴とする付記６に記載の強誘電体メモリの製造方法。
（付記８）前記下部電極はＰｔからなることを特徴とする付記６または付記７に記載の強誘電体メモリの製造方法。
（付記９）前記保護膜はＡｌ_２Ｏ_３膜であることを特徴とする付記１乃至付記３のいずれか１に記載の強誘電体メモリの製造方法。
（付記１０）前記第２絶縁膜の形成工程が、Ｓｉ（ＯＣ_２Ｈ_５）_４を原料ガスとした気相成長方法により酸化シリコン膜を形成する工程であることを特徴とする付記６乃至付記９のいずれか１に記載の強誘電体メモリの製造方法。

１ 第１絶縁膜
２ 密着層
３ 強誘電体キャパシタ
４ 下部電極
５ 強誘電体膜
６ 上部電極
７ 保護膜
８ 第２絶縁膜
９ 水透過防止膜
１０ バリアメタル
１１ 埋込導電体膜
１２ 下部電極用プラグ
１３ 上部電極用部プラグ
１４ 配線
１５ Ｔｉ膜
１６ Ａｌ膜
１７ Ｔｉ膜
２１ シリコン基板
２２ 素子分離絶縁膜
２３ ｐ型ウェル領域
２４ ゲート絶縁膜
２５ ゲート電極
２６ 保護膜
２７ エクステンション領域
２８ サイドウォール
２９ ｎ型ドレイン領域
３０ ｎ型ソース領域
３１ カバー絶縁膜
３２ 第１層間絶縁膜
３３，６２ 密着層
３４，６３ 下部電極
３５，６４ 強誘電体膜
３６，６５ 上部電極
３７，６６ 強誘電体キャパシタ
３８，６７ 保護膜
３９ 第２層間絶縁膜
４０ マスク膜
４１ レジストパターン
４２ 第１コンタクトホール
４３ 第２コンタクトホール
４４ Ｈ_２Ｏ透過防止膜
４５ レジストパターン
４６ コンタクトホール
４７，６９ バリアメタル
４８，７０ Ｗ膜
４９，７１ 下部電極用プラグ
５０，７２ 上部電極用プラグ
５１ ドレイン電極用プラグ
５２ ソース電極用プラグ
５３，７３ Ｔｉ膜
５４，７４ Ａｌ膜
５５，７５ Ｔｉ膜
５６，７６ 金属配線
６１，６８ 層間絶縁膜
７７ Ａｌ_２Ｏ_３再付着膜
７８ Ｐｔ再付着膜

Claims (5)

1. 半導体基板と、
   前記半導体基板の上方に形成された第１絶縁膜と、
   前記第１絶縁膜の上に形成され、前記第１絶縁膜側から順に積層された下部電極／強誘電体膜／上部電極を備えた強誘電体キャパシタと、
   前記強誘電体キャパシタの側面及び上面を被覆する第２絶縁膜と、を有し、
   前記第２絶縁膜に設けられ、前記下部電極に達するコンタクトホールと、
   前記コンタクトホールの壁面を覆う水透過防止膜と、
   前記コンタクトホール内に前記水透過防止膜を介して埋め込まれた引出電極と
   を有することを特徴とする強誘電体メモリ。
2. 前記水透過防止膜はＡｌ_２Ｏ_３膜であることを特徴とする請求項１に記載の強誘電体メモリ。
3. 前記下部電極はＰｔからなることを特徴とする請求項１または請求項２に記載の強誘電体メモリ。
4. 半導体基板の上方に第１絶縁膜を形成する工程と、
   前記第１絶縁膜の上に、前記第１絶縁膜側から順に下部電極、強誘電体膜及び上部電極を積層して強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを覆う保護膜を形成する工程と、
   前記保護膜を覆う第２絶縁膜を形成する工程と、
   前記第２絶縁膜上にマスク膜を形成する工程と、
   前記第２絶縁膜及び前記マスク膜を選択的にエッチングしてコンタクトホールを形成する工程と、
   前記コンタクトホールの内面及び前記マスク膜を覆う水透過防止膜を形成する工程と、
   前記コンタクトホールの底の前記保護膜及び前記水透過防止膜と、前記第２絶縁膜上の前記水透過防止膜及び前記マスク膜をエッチングして除去する工程と、
   前記コンタクトホール内に、前記下部電極と電気的に接続する導電性部材を形成する工程と
   を有することを特徴とする強誘電体メモリの製造方法。
5. 前記水透過防止膜はＡｌ_２Ｏ_３膜であることを特徴とする請求項４に記載の強誘電体メモリの製造方法。

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