CN100452387C - 具有多层铜线路层的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有多层铜线路层的半导体器件及其制造方法。该半导体器件包括一个形成有多个半导体元件的半导体衬底；在该半导体衬底上形成的第一层间绝缘膜，其具有第一布线槽；嵌入该第一布线槽中的第一铜线路；有第二布线槽的第二层间绝缘膜，该第二层间绝缘膜包括一个在上述第一铜线路和所述第一层间绝缘膜上形成的铜扩散防止层，在所述铜扩散防止层上形成一个氧化膜，在该氧化膜上形成一个有机绝缘树脂层；嵌入所述第二布线槽中的第二铜线线路。这样，本发明提供了多层铜线路和有机绝缘树脂层不易分离的半导体器件，并提供了其制造方法。

Description

具有多层铜线路层的半导体器件及其制造方法
有关申请的交叉引用：
此申请基于一项日本专利申请No.2002-168187。该申请于2002年6月10日提出，其整体内容在此引为参考。
技术领域：
本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有多个铜线线路层的半导体器件及其制造方法。
背景技术：
大规模集成电路的集成度和运行速度变得越来越高，随着集成度的提高，半导体元件，比如构成集成电路的晶体管也制作得更加小型化。小型化的半导体元件提高了运行速度。电路延迟时间影响大规模集成电路的运行速度，而电路延迟时间决定于线路的电阻和寄生电容。因此，希望减小线路的电阻和寄生电容。
通过采用电阻比Al小的Cu作为主要线路材料，可以使线路的电阻降低。在实践中很难找到比Cu具有更低电阻的线路材料。
随着半导体元件被制作得日益精细，在半导体芯片上制造的半导体元件的数目增加了。为了将许多的半导体元件相互连接起来，线路的数目也增加了。随着电源线和信号线数目的增加，线路层的数目也增加了。线路密度的增加又提高了布线电容。
为了缩短电路延迟时间，需要降低布线电容。用于常规的Cu线路层的层间绝缘膜的材料是二氧化硅，FSG(F-doped silicate glass，F搀杂硅酸盐玻璃)或其它类似的材料。希望有由具有较低的相对介电常数的材料构成的层间绝缘膜来降低布线电容。
为了降低布线电容，已提出采用具有低相对介电常数的有机绝缘材料来作为层间绝缘膜的材料。作为有机材料的一个例子，SiLK(商标：Dow Chemical)的相对介电常数为2.65，与相对介电常数为4.2的SiO2相比，布线电容可以降低40％。
当以液体状态涂覆有机绝缘材料后，必须对其例如在400摄氏度的温度下进行热处理。有机绝缘材料通常都有较大的热膨胀系数。SiO2的热膨胀系数约为0.6ppm，而SiLK的热膨胀系数约为69ppm。在为形成绝缘膜而进行热处理后，在室温下产生很大的张应力。
图2显示了一种含有由有机绝缘材料构成的层间绝缘膜的大规模集成电路的结构的一个例子。在硅衬底10的表面层中，形成一个元件分隔凹槽，绝缘材料比如二氧化硅嵌入其中形成一个浅凹槽绝缘体(STI)11。在由STI确定的有源区(active region)的表面上，形成金属氧化物半导体晶体管的栅极G。用这种方式，一个晶体管就形成了。还向硅衬底注入必要的离子，并进行其它必要的处理。
在半导体衬底10的表面上，形成一个由硅氧化物系列比如磷硅酸盐玻璃(PSG)组成的绝缘层18。并且形成了接触孔，在其中填充导体材料，形成导体栓19。当绝缘膜表面被平面化后，层叠一个SiC层20、一个SiLK层22和一个SiC层23，形成第一层间绝缘膜。
例如：SiC层20大约50nm厚，SiLK层22大约450nm厚，SiC层23大约50nm厚。在这个层间绝缘膜里，形成布线槽和用于连接其下层线路层的通孔，并且埋入以铜为主要成分的第一线路层29。
在第一层间绝缘膜的表面被平面化后，形成与上述类似的一个SiC层30、一个SiLK层32和一个SiC层33，形成第二层间绝缘膜。在第二层间绝缘膜中，形成布线槽和接触孔，并埋入以铜为主要成分的第二线路层39。相似的，通过层叠一个SiC层40、一个SiLK层42和一个SiC层43形成第三层间绝缘膜，并埋入一个第三个线路层49。通过层叠一个SiC层50、一个SiLK层52和一个SiC层53形成第四层间绝缘膜，并埋入一个第四线路层50。在第四层线路的表面上形成一个SiC层60作为铜扩散防止层。
以这样的结构，在层间绝缘膜的下部各层，即防止铜扩散的SiC层20、30、40、50和其上覆盖的有机绝缘树脂层22、32、42、52之间很可能发生剥离或者说分离。假如线路层的数目增加，发生分离的可能性就越大。
在作为硬掩模(hard mask)的SiC层和其下的有机绝缘层之间不会发生分离。这可能是因为有机绝缘树脂层的表面质量高，因为当用等离子化学汽相淀积形成SiC层时，该表面暴露于等离子体中。
发明概述：
本发明的一个目的是提供一种含有铜线路层和有机绝缘树脂层、较少分离的半导体器件及其制造方法。
本发明的另一个目的是提供一种具有多层线路结构和高可靠度，并且能高速运行的半导体器件。
根据本发明的一个方面内容，提供一种半导体器件，包括：一个形成有多个半导体元件的半导体衬底；一个在上述半导体衬底上形成并且具有一个第一布线槽的第一层间绝缘膜；嵌入该第一布线槽的第一铜线线路；具有第二布线槽的第二层间绝缘膜，第二层间绝缘膜包括一个在第一铜线线路和第一个层间绝缘膜上形成的铜扩散防止层，一个在防止铜扩散层上形成的氧化膜，一个在氧化膜上形成的有机绝缘树脂层；及嵌入第二布线槽中的第二铜线线路。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括下列步骤：(A)在一个形成有多个半导体元件的半导体衬底上形成第一层间绝缘膜；(B)穿过第一层间绝缘膜形成第一布线槽；(C)在第一布线槽中嵌入第一铜线；(D)在第一层间绝缘膜上形成第二层间绝缘膜，第二层间绝缘膜覆盖在第一个铜线上，从下面开始包含一个铜扩散防止层、第一氧化膜和一个有机绝缘树脂层；(E)穿过第二层间绝缘膜形成第二布线槽；(F)在第二布线槽中嵌入第二铜线。
氧化膜的功能是作为铜扩散防止层和有机绝缘树脂层之间的粘附层。由于氧化层的存在，就不易发生分离。由于氧化层具有较高的相对介电常数，如果太厚就会增加布线电容。氧化层的厚度最好在5到20nm。
如上所述，即使用有机绝缘树脂层作为层间绝缘膜，也可能抑制分离。
附图的简要说明：
图1A到1K是用于说明根据本发明的一个实施例来制造一个半导体器件的过程的示意剖面图。
图2是现有技术的一个半导体器件的结构的示意剖面图。
最佳实施方案：
本发明的实施例将参照附图进行描述。
如图1A所示，一个元件分离凹槽在硅衬底10的表面层中形成，绝缘材料比如二氧化硅被嵌入其中形成一个浅凹槽绝缘体(STI)11。必要时，在STI形成之前或之后，在硅低层10的表面层中注入离子，形成理想的阱区。
一个绝缘栅极G在硅衬底10的表面形成。它由一个栅极氧化膜14，一个多晶硅栅极15和一个硅化物电极16层迭而成。由二氧化硅或类似材料构成的侧壁隔离物(spacer)17在绝缘栅极G的侧壁上形成。在侧壁隔离物17形成之前和之后，将需要的离子在栅极G的两侧注入到硅衬底中，从而形成有延伸的源区和漏区。通过形成n和p沟道晶体管而形成一个CMOS晶体管。
在晶体管结构形成后，一个磷硅酸盐玻璃(PSG)层18通过化学汽相淀积(CVD)在硅衬底的表面形成，其表面被进行平面化处理。穿过PSG层形成接触孔，由TIN阻挡层和CVD W层组成的导体塞(conductive plug)填充到接触孔内。PSG层18表面上的不必要的导体层通过化学机械抛光(CMP，chemical mechanical polishing)或其他类似的方法清除掉。
半导体元件和互连电极可以通过任何一种已知的制造方法制得。比如，元件分离区域可以通过硅的局部氧化(LOCOS，local oxidationof silicon)而不是STI形成。可以为晶体管形成穴区(pocket region)。也可以采用其他的氧化膜或其他类似的东西来取代PSG。阻挡金属层可以是一个Ti层、一个TiN层、一个TaN层和其他类似的材料组成的迭层结构。导体塞可用硅或类似的材料制成。
在导体塞19形成之后，一个厚约30nm的SiC层20在PSG层18的表面上形成，覆盖导体塞19。SiC层20是用等离子体化学汽相淀积在下述条件下形成的：以500sccm的Si(CH3)4和2,500sccm的CO2气流为气源，在1.8乇的压力和400摄氏度的衬底温度的条件下。
当SiC层20形成后，形成大约20nm厚的SiO2层作为粘附层。
比如：SiO2层21是用等离子化学汽相淀积法，以32sccm的SiH4、480sccm的N2O和4,500sccm的N2气流为气源，在320W的射频能、4.5乇的压力和衬底温度400摄氏度的条件下形成的。氧化膜可以通过其他方法比如溅镀形成。通过在SiC层和有机绝缘树脂层之间***氧化膜，可以改善粘附。
SiC层的表面是不亲水的，氧化膜的表面是亲水的。亲水性和粘附的改善可归因于在氧化物表面形成的OH键。SiC层20和SiO2层21起半导体元件的保护层的作用，并起蚀刻停止层等作用。
在SiO2层形成之后，在SiO2层表面形成一个有机绝缘树脂层22。例如，有机绝缘树脂层22由Dow化学公司(Dow Chemical Company)生产的SiLK(注册商标)组成，厚度为大约450nm。有机绝缘树脂层通过涂覆有机绝缘树脂液体而形成，例如用旋转涂法，然后在320摄氏度下烘烤90秒种，蒸发掉溶剂，稳定树脂。然后在400摄氏度下，在氮气氛围中进行30分钟的硬化处理。硬化处理将碳的三重键(triple coupling)变为苯环结构，使得树脂在化学上稳定下来。
除了SiLK外，其他的材料比如Honeywell电子材料公司(Honeywell Electronic Materials Company)生产的FLARE(注册商标)也可以用于有机绝缘树脂层。FLARE有机绝缘树脂层是通过旋涂之后热处理而形成的，与SiLK层相似。
在有机绝缘树脂层22上，通过化学汽相淀积形成双硬掩模层。该双硬掩模层是由约50nm厚的SiC层23和约100nm厚的SiO2层24构成。SiC层23的生长条件与SiC层20的相同，而SiO2层24的生长条件与SiO2层21相比，有较快的沉积速度。比如，SiO2层24是以130sccm的SiH4、636sccm的N2O和2000sccm的N2气流为气源，在455W的射频能，5乇的压力和衬底温度400摄氏度的条件下形成的。
如图1B所示，在SiO2层24上涂覆一个光致抗蚀层PR1，其曝光、冲洗后形成一个光致抗蚀剂图案PR1。光致抗蚀剂图案PR1具有与线路图案相对应的开口。用光致抗蚀剂模式PR1作为掩模，对SiO2层24进行蚀刻。比如，使用CF4/O2/Ar作为蚀刻气体对厚度为
大约100nm的SiO2层24进行干蚀刻。之后，去除光致抗蚀剂图案。
图1C是显示蚀刻后的衬底结构的剖面示意图。如图所示，对SiO2层24进行了选择性的蚀刻，形成了凹槽开口25，其确定了线路图案的平面形状。
如图1D所示，在SiO2层24的图案形成后，新的光致抗蚀剂层涂覆在衬底的整个表面上，其曝光、冲洗后形成一个光致抗蚀剂图案PR2。光致抗蚀剂图案PR2具有与接触孔相对应的开口。利用光致抗蚀剂图案PR2作为掩模，对SiC层23和有机绝缘树脂层22进行蚀刻。
首先，使用比如CH2F2/O2/N2作为蚀刻气体对SiC层23进行干蚀刻。如果掩膜未对准，SiO2层24暴露在开口中，则SiO2层24和SiC层23都被蚀刻。
接下来，使用比如NH3/Ar/N2作为蚀刻气体对有机绝缘树脂层22进行干蚀刻。在蚀刻有机绝缘树脂层22的过程中，光致抗蚀剂图案PR2也被蚀刻。在光致抗蚀剂图案PR2被蚀刻后，将图案化的SiC层23作为掩膜。
图1E是显示蚀刻后的衬底结构的剖面示意图。如图所示，接触孔26X抵达下面的SiO2层21的表面。相对于无机绝缘层比如SiC层和氧化膜，有机绝缘树脂可以以很高的选择比进行蚀刻。
如图1F所示，通过应用SiO2层24作为掩模，对厚度为大约50nm的SiC层23进行蚀刻。SiC层23的蚀刻条件与前述例如蚀刻该层23的条件相同。SiC层23被蚀刻成布线槽的形状。此时，暴露在接触孔底部的掩模SiO2层24和SiO2层21被轻微蚀刻。
接下来，用SiO2层24和SiC层23作为掩模，将有机绝缘树脂层蚀刻到例如大约200nm的深度。有机绝缘树脂层22的蚀刻条件与前述例如蚀刻该层22的蚀刻条件相同。
此后，使用有机绝缘树脂层22作为掩模，暴露在接触孔底部的SiO2层21和SiC层20被蚀刻。此时，SiO2层24的上表面被部分蚀刻。
图1G是显示蚀刻后的衬底结构的剖面示意图。如图所示，布线槽形成的深度达有机绝缘树脂层22中200nm，而接触孔在更深的地方形成，使导体塞19的表面暴露出来。其中布线槽，用一个阻挡金属层和一个铜层将该布线槽埋起来，形成双相嵌铜线路(dual damascenecopper wiring)。
如图1H所示，一个Ta层作为阻挡金属层通过溅镀被淀积在整个衬底表面，厚度为大约25nm。在Ta层之上，淀积一层厚为大约100nm的Cu层。Ta层的功能是作为阻挡金属层，而其上的铜层的则作为镀Cu的籽晶层。当籽晶层形成后，通过电解电镀的方式镀铜而形成线路层29X。
如图1I所示，在层间绝缘膜上的不必要的导电层通过化学机械抛光(CMP)的方式清除。鉴于SiC层对于CMP具有高选择比，因此，使用SiC层23作为停止层进行CMP。CMP清除了SiO2层24。经CMP后的衬底表面露出铜线路层29和SiC层23。
如图1J所示，在SiC层23之上，通过等离子体化学汽相淀积，沉积一层厚度为大约50nm的铜扩散防止层30，盖住铜线路层29。例如在以下条件下进行等离子体化学汽相淀积：以500sccm的Si(CH3)4和2,500sccm的CO2为气源，1.8乇的压力，衬底温度400摄氏度。
接下来，通过等离子体化学汽相淀积，在SiC层30上沉积一层厚度为大约20nm的SiO2层31作为粘附层。SiO2层31改善了铜扩散防止层30的表面状况，加强了粘附。在铜扩散防止层30的不亲水的表面上形成的SiO2层处于更好的状态，并形成亲水性表面。在该亲水性表面上，有机绝缘树脂层可以涂覆得更好，粘附得更好。
作为粘附层的二氧化硅层可以不是纯二氧化硅层，可用有添加物的二氧化硅层作为粘附层。二氧化硅粘附层不具有防止铜扩散的功能，并且具有约4.2或更大的相对介电常数。因此，最好形成较薄的二氧化硅粘附层，只要其能起到粘附层的作用就行。最好在形成厚度为5nm到200nm的二氧化硅层作为粘附层。
对二氧化硅层31进行等离子体气学汽相淀积时采用较慢的沉积速度。比如，二氧化硅层31在以下条件下形成：以32sccm的SiH4和480sccm的N2O气流为气源，以4,500sccm的N2气流为载气体，320W的射频能，4.5乇的压力，衬底温度400摄氏度。
在二氧化硅层31沉积之后，形成一个有机绝缘树脂层32。沉积一个SiC层33和一个SiO2层34作为硬掩模层。以此方式，形成第二个层间绝缘膜。由于有机绝缘树脂层的存在，最好在500摄氏度或以下的温度下形成氧化膜和SiC层。上述的等离子体CVD等就满足这个条件。
图1J显示的结构中的有机绝缘树脂层还没有形成如图1A所示的线路层。采用与图1B至图1I所示相似的程序来形成第二线路层。通过反复采用上述的步骤，形成具有所需数目的线路层的结构。
图1K显示具有4个线路层的结构。
第二层间绝缘膜由一个SiC层30、一个SiO2层31、一个有机绝缘树脂层32、一个SiC层33和一个SiO2层(未显示)层叠而成。形成布线槽并嵌入第二线路层39。以CMP清除多余的线路层，并清除氧化膜34。以此方式，形成第二线路层。
第三层间绝缘膜由一个SiC层40、一个SiO2层41、一个有机绝缘树脂层42、一个SiC层43和一个SiO2层(未显示)层叠而成。形成布线槽并嵌入第三线路层49。进行CMP，露出SiC层43的表面。相似的，第四层间绝缘膜由一个SiC层50、一个SiO2层51、一个有机绝缘树脂层52、一个SiC层53和一个SiO2层(未显示)层叠而成。用铜线路层59形成第四线路层。假如第四线路层是最高层，则在其表面再形成一个SiC层作为铜扩散防止层60。
如上所述，利用低相对介电常数材料比如SiLK的有机绝缘树脂层形成一种多层线路结构。在有机绝缘树脂层和其下层的铜扩散防止层之间加入氧化膜作为粘附层。氧化膜用作防止分离或剥离的层。
对该发明进行了擦刮测试(scratch test)。当没有***氧化膜时，测试结果为13.07gF。而在有机绝缘树脂层和其下层的SiC层之间***一个SiO2层时，测试结果为14.12gF。可以改善粘附，抑制层间绝缘膜的分离。
尽管在实施例中以SiC作为铜扩散防止层，也可以以SiN层或SiCN作为铜扩散防止层.
上面结合最佳实施方案中对本发明进行了描述。本发明不限于上述实施例。显而易见，本领域的技术人员可以对其进行各种改变，改善，组合和其他类似修改。

Claims (13)

1.一种半导体器件，包括：
形成有多个半导体元件的半导体衬底；
在该半导体衬底上形成的第一层间绝缘膜，其具有第一布线槽；
嵌入该第一布线槽中的第一铜线路；
有第二布线槽的第二层间绝缘膜，该第二层间绝缘膜包括在上述第一铜线路和所述第一层间绝缘膜上形成的绝缘的铜扩散防止层、在所述铜扩散防止层上形成的氧化膜、在该氧化膜上形成的有机绝缘树脂层和硬掩模层；
嵌入所述第二布线槽中的第二铜线线路。
2.权利要求1所述的半导体器件，其中所述铜扩散防止层是第一SiC层，所述有机绝缘树脂层的相对介电常数为3或更小。
3.权利要求1所述的半导体器件，其中所述氧化膜是厚度为5nm到20nm的SiO2膜。
4.权利要求1所述的半导体器件，其中所述硬掩模层为第二SiC膜。
5.权利要求1所述的半导体器件，其中所述铜扩散防止层是第一SiC层，所述氧化膜是SiO2膜，并且所述硬掩模层是第二SiC层。
6.权利要求1所述的半导体器件，其中所述半导体衬底为硅衬底，所述氧化膜为SiO2膜。
7.一种半导体器件的制造方法，包括以下步骤：
(A)在形成有多个半导体元件的半导体衬底上形成第一层间绝缘膜；
(B)穿过上述第一层间绝缘膜形成第一布线槽；
(C)在所述第一布线槽中嵌入第一铜线路；
(D)在上述第一层间绝缘膜上形成第二层间绝缘膜，该第二层间绝缘膜盖住上述第一铜线路，包括绝缘的铜扩散防止层、第一氧化膜、有机绝缘树脂层和硬掩模层，所述绝缘的铜扩散防止层、第一氧化膜、有机绝缘树脂层和硬掩模层按照自下而上的顺序设置；
(E)穿过上述第二层间绝缘膜上形成第二布线槽；
(F)在上述第二布线槽中嵌入第二铜线路。
8.权利要求7所述的半导体器件的制造方法，其中所述铜扩散防止层是第一SiC膜。
9.权利要求7所述的半导体器件的制造方法，其中所述所述铜扩散防止层是第一SiC层，所述氧化膜是SiO2膜，以及所述硬掩模层是第二SiC层。
10.权利要求7所述的半导体器件的制造方法，其中所述硬掩模层包括第二SiC层和在该第二SiC层上形成的第二氧化膜。
11.权利要求10所述的半导体器件的制造方法，其中上述步骤(F)包括一个沉积第二铜线路层的步骤，和对上述第二层间绝缘膜和所述第二氧化膜上的多余第二铜线路层进行抛光和清除的步骤。
12.权利要求7所述的半导体器件的制造方法，其中所述半导体衬底为硅衬底，所述第一氧化膜为SiO2膜。
13.权利要求7所述的半导体器件的制造方法，其中所述第一氧化膜是厚度为5nm到20nm的SiO2膜。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004107450A1 (ja) * 2003-05-30 2004-12-09 Fujitsu Limited 半導体装置と半導体装置の製造方法
KR100593737B1 (ko) * 2004-01-28 2006-06-28 삼성전자주식회사 반도체 소자의 배선 방법 및 배선 구조체
JP4535845B2 (ja) * 2004-10-29 2010-09-01 富士通セミコンダクター株式会社 半導体装置
US20090081864A1 (en) * 2007-09-21 2009-03-26 Texas Instruments Incorporated SiC Film for Semiconductor Processing
JP2009088269A (ja) 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
WO2014069662A1 (ja) * 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
JP6330374B2 (ja) * 2014-03-04 2018-05-30 大日本印刷株式会社 多層配線構造体
JP6330373B2 (ja) * 2014-03-04 2018-05-30 大日本印刷株式会社 多層配線構造体
CN105633010B (zh) * 2014-11-27 2018-11-16 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
WO2016157616A1 (ja) * 2015-03-27 2016-10-06 三菱電機株式会社 半導体装置及びその製造方法
US9576894B2 (en) * 2015-06-03 2017-02-21 GlobalFoundries, Inc. Integrated circuits including organic interlayer dielectric layers and methods for fabricating the same
JP6766923B2 (ja) * 2019-06-20 2020-10-14 大日本印刷株式会社 多層配線構造体

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223486A (ja) * 1999-02-02 2000-08-11 Sony Corp 絶縁膜とその製造方法、および半導体装置とその製造方法
JP2001007039A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001053151A (ja) * 1999-08-17 2001-02-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001085700A (ja) * 1999-09-17 2001-03-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6255233B1 (en) * 1998-12-30 2001-07-03 Intel Corporation In-situ silicon nitride and silicon based oxide deposition with graded interface for damascene application
US6265321B1 (en) * 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps
CN1307363A (zh) * 2000-01-12 2001-08-08 三菱电机株式会社 半导体器件及其制造方法、化学机械研磨装置和方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3333501B2 (ja) * 1992-12-09 2002-10-15 株式会社半導体エネルギー研究所 半導体装置
US5705232A (en) 1994-09-20 1998-01-06 Texas Instruments Incorporated In-situ coat, bake and cure of dielectric material processing system for semiconductor manufacturing
US5965679A (en) 1996-09-10 1999-10-12 The Dow Chemical Company Polyphenylene oligomers and polymers
JPH11162965A (ja) 1997-11-28 1999-06-18 Seiko Epson Corp 半導体装置の製造方法
US6124421A (en) 1997-12-12 2000-09-26 Alliedsignal Inc. Poly(arylene ether) compositions and methods of manufacture thereof
US6420261B2 (en) 1998-08-31 2002-07-16 Fujitsu Limited Semiconductor device manufacturing method
JP3501280B2 (ja) 1998-08-31 2004-03-02 富士通株式会社 半導体装置の製造方法
US6152148A (en) 1998-09-03 2000-11-28 Honeywell, Inc. Method for cleaning semiconductor wafers containing dielectric films
JP2001257262A (ja) 2000-03-08 2001-09-21 Hitachi Ltd 半導体装置およびその製造方法
JP3910785B2 (ja) 2000-06-30 2007-04-25 株式会社東芝 化学機械研磨用スラリーおよび半導体装置の製造方法
JP2002064137A (ja) 2000-08-15 2002-02-28 Tokyo Electron Ltd 半導体装置およびその製造方法
JP2002246463A (ja) * 2001-02-13 2002-08-30 Sony Corp 半導体装置の製造方法及び半導体装置
JP3967567B2 (ja) * 2001-07-30 2007-08-29 株式会社東芝 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255233B1 (en) * 1998-12-30 2001-07-03 Intel Corporation In-situ silicon nitride and silicon based oxide deposition with graded interface for damascene application
JP2000223486A (ja) * 1999-02-02 2000-08-11 Sony Corp 絶縁膜とその製造方法、および半導体装置とその製造方法
JP2001007039A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001053151A (ja) * 1999-08-17 2001-02-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001085700A (ja) * 1999-09-17 2001-03-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
CN1307363A (zh) * 2000-01-12 2001-08-08 三菱电机株式会社 半导体器件及其制造方法、化学机械研磨装置和方法
US6265321B1 (en) * 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps

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Publication number Publication date
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