KR100443148B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상의 층간절연막을 화학기계연마공정에 의해 평탄화할 때 상기 층간절연막의 표면 일부분에 스크래치가 발생하더라도 상기 층간절연막의 스크래치에 스핀 온 글래스(SOG)막을 코팅하고, 상기 SOG막과 상기 층간절연막 상에 산화막을 추가로 적층한다.
따라서, 본 발명은 후속의 텅스텐 플러그 공정이 진행되더라도 상기 스크래치에 텅스텐 잔존물이 남는 것을 방지할 수 있고, 상기 텅스텐 잔존물로 인한 상기 층간절연막 상의 금속배선간의 브리지 현상을 방지할 수 있다. 그 결과, 반도체소자의 수율 저하가 방지될 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 화학기계연마(Chemical Mechanical Polishing) 공정으로 인한 층간절연막의 스크래치가 발생하더라도 층간절연막 상의 텅스텐 잔류물로 인한 금속 배선간의 브리지(Bridge)가 발생하는 것을 방지하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화 추세에 따라 설계룰(Design Rule)이 축소되고, 층간절연막의 토폴로지(Topology)가 열악해진다. 상기 설계룰의 축소는 금속배선의 집적화와 다양한 층간절연막의 구조 변화를 가져왔다. 특히, 층간절연막에 형성된 콘택홀의 사이즈가 축소되고 종횡비(Aspect Ratio)가 커져 왔다. 그 결과, 장벽 금속층인 Ti/TiN막의 스텝 커버리지(Step Coverage)를 확보하기가 어려워지므로 상기 콘택홀에서의 콘택이 불안정하게 되었다.
최근에는 이를 개선하기 위해 상기 콘택홀 내에 텅스텐 재질의 플러그(Plug)를 매립하는 텅스텐 플러그 공정이 사용되기 시작하였다. 이때, 상기 층간절연막과 텅스텐 플러그의 평탄화는 화학기계연마(Chemical Mechanical Polishing) 공정에 의해 진행되는 것이 통상적이다.
종래의 반도체 소자는 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 평탄화된 절연막(20)이 형성되고, 상기 절연막(20) 상에 금속 배선(31),(33)이 일정 간격을 두고 이격하며 배치되고, 상기 금속 배선(31),(33) 및 상기 절연막(20) 상에 층간절연막(40)이 평탄화되고, 상기 층간절연막(40)의 일부분에 상기 금속 배선(31)의 상부면을 노출시키기 위한 비아홀(41)이 형성되고, 상기 비아홀(41)의 측면부 및 상기 노출된 금속 배선(31)의 상부면에 장벽 금속층(50)이 형성되고, 상기 비아홀(41) 내에 텅스텐 플러그(60)가 매립되며 상기 층간절연막(40)과 함께 화학기계연마공정에 의해 평탄화를 이루고, 상기 텅스텐 플러그(60) 및 상기 층간절연막(40) 상에 각각 금속 배선(71),(73)이 일정 간격을 두고 이격하며 배치된다. 여기서, 상기 층간절연막(40)은 고밀도 플라즈마(High Density Plasma: HDP) 공정에 의해 적층된 절연막, 예를 들어 미도핑 실리케이트 글래스(Undoped Silicate Glass: USG) 막과, 상기 USG막 상에 고밀도 플라즈마 공정에 의해 적층된 저 유전율의 절연막, 예를 들어 플로린 실리케이트 글래스(Fluorine Silicate Glass: FSG)막으로 구성된다. 상기 FSG막은 일반적으로 플로린(Fluorine)의 농도가 높을수록 유전율이 낮아지나 플로린의 농도가 높을수록 수분과의 결합도가 증가하여 금속배선의 부식을 일으키는 트레이드오프(trade off)가 존재한다. 따라서, 유전율이 비교적 낮은 3.5 정도의 FSG막이 통상적으로 사용된다. 또한, 상기 층간절연막(40)은 상기 FSG막의 플로린에 의한 금속 배선의 손상을 방지하기 위해 상기 FSG막 상에 별도의 산화막을 추가로 적층하는 것이 바람직하다.
한편, 상기 반도체 기판(10)에는 반도체 소자를 위한 소오스/드레인용 확산층, 게이트 산화막, 게이트전극 및 층간절연막 등이 미리 형성되어 있음은 자명한 사실이다.
그런데, 종래에는 상기 텅스텐막이 화학기계연마공정에 의해 연마됨으로써 상기 층간절연막(40)과 평탄화를 이루고 나면, 상기 텅스텐 플러그(60)가 상기 비아홀(41) 내에만 형성되고 상기 비아홀(41) 외측의 상기 층간절연막(40)의 표면 상에 텅스텐막과 장벽 금속층의 잔존물이 전혀 없어야 한다.
그러나, 종래에는 상기 층간절연막(40)이 고밀도 플라즈마 산화막과 기타 산화막으로 구성되기 때문에 화학기계연마공정에 의해 평탄화되고 나면, 상기 층간절연막(40)의 표면에 스크래치(43)가 발생하기 쉽다.
이로써, 상기 스크래치(43) 내에 장벽 금속층(50) 및 상기 텅스텐막이 형성되므로 상기 화학기계연마공정에 의해 상기 비아홀(41) 외측의 층간절연막(40)의표면 상에 위치한 텅스텐막과 장벽 금속층이 전부 제거되더라도 상기 스크래치(43)에 상기 텅스텐막과 장벽 금속층의 잔존물(61)이 남게 된다. 그 결과, 상기 스크래치(43)가 상기 비아홀(41)이 형성될 영역 일부에 형성되는 경우, 상기 잔존물(61)은 상기 층간절연막(40) 상의 금속 배선(71),(73)을 전기적으로 서로 연결시키는 브리지 현상을 유발시키고 나아가 반도체소자의 수율 저하를 가져온다.
더욱이, 상기 화학기계연마공정에 의한 스크래치의 발생을 방지하기가 쉽지 않으며, 특히, 마이크로 스크래치의 발생을 방지하기가 거의 불가능하다. 상기 마이크로 스크래치가 현재까지 아무런 문제를 일으키지 않았으나 상기 설계룰이 현재보다 더욱 축소되면, 향후에는 금속 배선의 불량을 유발시키는 등 심각한 문제점으로 대두될 것이다.
따라서, 본 발명의 목적은 화학기계연마공정에 의해 스크래치가 층간절연막에 발생하더라도 상기 층간절연막 상에 형성되는 금속 배선의 브리지 현상을 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 수율 저하를 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자의 금속 배선간의 브리지(Bridge)를 설명하기 위한 단면 구조도.
도 2 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체 기판 상에 하부 금속 배선을 형성한 후 상기 반도체 기판 상에 층간절연막을 적층하고 상기 층간절연막을 화학기계연마공정에 의해 평탄화하는 단계;
상기 층간절연막의 표면 일부분에 발생하는 스크래치를 메우기 위해 상기 층간절연막과 평탄화를 이루며 상기 스크래치에 스핀 온 글래스 막을 형성하는 단계;상기 스핀 온 글래스 막과 상기 층간절연막 상에 상기 스핀 온 글래스 막의 보호막을 적층하는 단계;
상기 보호막과 층간절연막의 일부분에 상기 하부 금속 배선의 일부를 노출시키기 위한 콘택홀을 형성하는 단계;
상기 콘택홀 내에 텅스텐 플러그를 형성하는 단계; 및
상기 보호막 상에 상기 텅스텐 플러그와의 전기적 연결을 위한 금속 배선을 비롯한 금속배선들을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스핀 온 글래스 막을 100∼5000Å의 두께로 코팅하고, 200∼500℃의 온도에서 열처리할 수 있다.
바람직하게는, 상기 보호막을 산화막으로 형성하는 것이 가능하다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.
도 2를 참조하면, 먼저, 반도체 기판(10), 예를 들어 실리콘 기판 상에 화학기상증착법에 의해 금속 배선의 하지층인 산화막(20)과 같은 절연막을 두꺼운 두께로 적층한다. 여기서, 상기 반도체 기판(10)에는 반도체소자를 위한 소오스/드레인용 확산층, 게이트 산화막, 게이트전극 및 층간절연막 등이 미리 형성되어 있음은 자명한 사실이다. 상기 산화막(20)의 적층이 완료되고 나면, 상기 산화막(20) 상에 일정 간격을 두고 이격하며 나란히 배치된 하층의 금속 배선(31),(33)의 패턴을 형성한다.
그런 다음, 상기 금속 배선(31),(33)을 포함한 상기 산화막(20) 상에 층간절연막(40)을 적층한다. 이를 좀 더 상세히 언급하면, 상기 금속 배선(31),(33)을 포함한 상기 산화막(20) 상에 HDP 공정에 의해 예를 들어 USG막과 FSG막을 순차적으로 적층하여 층간절연막(40)을 위한 산화막(45)을 형성한다. 이어서, 상기 FSG막의 플로린에 의한 금속 배선의 손상을 방지하기 위해 상기 층간절연막(45) 상에 저압 화학기상증착공정에 의해 산화막(47)을 추가로 적층한다. 이때, 상기 산화막(47)의 토폴로지가 열악하므로 상기 층간절연막(40)에 비아홀을 형성하기 위한 사진공정의 용이함을 위해 상기 층간절연막(40)의 평탄화가 필요하다.
도 3을 참조하면, 상기 층간절연막(40)의 적층이 완료되고 나면, 화학기계연마공정을 이용하여 상기 층간절연막(40)의 표면을 연마함으로써 상기 층간절연막(40)의 표면을 평탄화시킨다. 이때, 층간절연막(40)의 표면 일부분에 스크래치(43)가 발생하는 경우가 발생한다.
도 4를 참조하면, 상기 층간절연막(40)의 평탄화가 완료되고 나면, 통상적인 스핀코팅방법을 이용하여 상기 층간절연막(40) 상에 상기 스크래치(43)를 메우는 절연막, 예를 들어 SOG(Spin On Glass)막(80)을 100∼5000Å의 얇은 두께로 코팅한다. 이때, 상기 스크래치(43) 외측의 층간절연막(40) 상에 SOG막이 존재하지 않는 것이 바람직한데, 이는 도 5의 후속 공정에서 콘택홀(91)을 형성하였을 때 상기 콘택홀(91)의 측면에 상기 SOG막이 노출되지 않도록 하기 위함이다.
이어서, 상기 SOG막(80)을 200∼500℃의 온도에서 열처리공정, 예를 들어 급속 어닐링(Rapid Thermal Annealing: RTA), 급속 열처리(Rapid Thermal Processing: RTP), 퍼니스(Furnace)에서의 어닐링, 이빔 소성(E-Beam Curing)에 의해 소성시킴으로써 상기 SOG막(80)을 안정화시킨다.
여기서, 상기 SOG막(80)을 비교적 두꺼운 두께로 코팅한 경우, 상기 SOG막(80)을 에치백공정에 의해 상기 스크래치(43) 외측의 층간절연막(40) 상에 존재하는 SOG막을 완전히 제거하는 것이 바람직하다. 상기 SOG막(80)용 화합물로는 유기물 또는 무기물을 사용하는 것이 가능하다.
그런 다음, 상기 SOG막(80)과 층간절연막(40) 상에 보호막으로서 d-TEOS나 SiH4산화막과 같은 산화막(90)을 적층하나, 상기 산화막(90)의 적층 공정은 선택적으로 실시할 수 있다. 한편, 상기 SOG막(80)과 산화막(90)의 형성은 상기 스크래치(43) 내의 텅스텐층 잔존물로 인하여 상기 산화막(90) 상에 형성될 금속 배선들이 브리지 현상을 일으키는 것을 방지하기 위함이다.
도 5를 참조하면, 상기 산화막(90)의 적층이 완료되고 나면, 사진식각공정을 이용하여 상기 금속 배선(31)의 콘택홀(91)을 위한 영역의 산화막(90)과 층간절연막(40)을 상기 금속 배선(31)의 일부분이 노출될 때까지 선택적으로 식각한다. 이때, 상기 콘택홀(91)의 측면에 상기 SOG막(80)이 노출되지 않는 것이 바람직하다.
도 6을 참조하면, 상기 콘택홀(91)의 형성이 완료되고 나면, 스퍼터링공정을 이용하여 상기 콘택홀(91)의 저면과 측면 및 상기 콘택홀(91) 외측의 상기 산화막(90)의 표면 상에 장벽 금속층(50)인 Ti/TiN막을 적층한다. 그런 다음, 상기 콘택홀(91) 내에 텅스텐 플러그(60)를 형성하기 위한 텅스텐층을 메우기 위해 상기 장벽 금속층(50) 상에 상기 텅스텐층을 두껍게 적층한다.
이어서, 화학계연마공정을 이용하여 상기 텅스텐층과 상기 장벽 금속층을 연마함으로써 상기 콘택홀(91) 내에만 장벽 금속층(50)과 텅스텐 플러그(60)를 형성하고 상기 콘택홀(91) 외측의 산화막(90)의 표면 상에 위치한 장벽 금속층(50)과 텅스텐 플러그(60)를 완전히 제거한다. 따라서, 상기 콘택홀(91) 내의 텅스텐 플러그(60)가 상기 콘택홀(91) 외측의 산화막(90)과 평탄화를 이룬다.
도 7을 참조하면, 상기 텅스텐 플러그(60)의 형성이 완료되고 나면, 상기 산화막(90) 상에 텅스텐 플러그(60)와의 전기적 연결을 위한 상층의 금속 배선(71)을 비롯하여 금속 배선(73)을 함께 형성한다.
따라서, 본 발명은 콘택홀이 형성된 층간절연막에 화학기계연마공정에 의해 스크래치가 발생하더라도 상기 스크래치에 SOG막을 채워줌으로써 상기 콘택홀에 텅스텐 플러그를 형성할 때 상기 스크래치에 텅스텐 재질의 잔존물이 전혀 남지 않는다. 그 결과, 본 발명은 상기 스크래치 내의 텅스텐 잔존물로 인한 상기 층간절연막 상의 금속 배선간의 브리지 현상을 방지할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 층간절연막을 화학기계연마공정에 의해 평탄화할 때 상기 층간절연막의 표면 일부분에 스크래치가 발생하더라도 상기 층간절연막의 스크래치에 SOG막을 코팅하고, 상기 SOG막과 상기 층간절연막 상에 산화막을 추가로 적층한다.
따라서, 본 발명은 후속의 텅스텐 플러그 공정이 진행되더라도 상기 스크래치에 텅스텐 잔존물이 남는 것을 방지할 수 있고, 상기 텅스텐 잔존물로 인한 상기 층간절연막 상의 금속배선간의 브리지 현상을 방지할 수 있다. 그 결과, 반도체소자의 수율 저하가 방지될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (6)
- 반도체 기판 상에 하부 금속 배선을 형성한 후 상기 반도체 기판 상에 층간절연막을 적층하고 상기 층간절연막을 화학기계연마공정에 의해 평탄화하는 단계;상기 층간절연막의 표면 일부분에 발생하는 스크래치를 메우기 위해 상기 층간절연막과 평탄화를 이루며 상기 스크래치에 스핀 온 글래스 막을 형성하는 단계;상기 스핀 온 글래스 막과 상기 층간절연막 상에 상기 스핀 온 글래스 막의 보호막을 적층하는 단계;상기 보호막과 층간절연막의 일부분에 상기 하부 금속 배선의 일부를 노출시키기 위한 콘택홀을 형성하는 단계;상기 콘택홀 내에 텅스텐 플러그를 형성하는 단계; 및상기 보호막 상에 상기 텅스텐 플러그와의 전기적 연결을 위한 금속 배선을 비롯한 금속배선들을 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 스핀 온 글래스 막을 100∼5000Å의 두께로 코팅하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 스핀 온 글래스 막을 200∼500℃의 온도에서 열처리하는 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 보호막을 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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