TW587274B - Semiconductor device and a method for manufacturing thereof - Google Patents

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TW587274B
TW587274B TW091125054A TW91125054A TW587274B TW 587274 B TW587274 B TW 587274B TW 091125054 A TW091125054 A TW 091125054A TW 91125054 A TW91125054 A TW 91125054A TW 587274 B TW587274 B TW 587274B
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TW
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insulating film
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modulus
film
layer
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TW091125054A
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Sachiyo Ito
Masahiko Hasunuma
Takashi Kawanoue
Original Assignee
Toshiba Corp
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Description

⑴ l、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖或..商軍黨嘗 本發明之半導體裝置及其製造方法係參照相關之申請， 違申請係依據且規範於2001年12月26曰已事先提出之曰本 專利申請第200 1-395237號之優先權益，此處合併其全部内 各當作參考。 [發明所屬之技術領域] 本發明係關於一種半導體裝置，其具有使用低介電常數 層間絕緣膜之多層配線構造，及其製造方法。 [替知技術] 線材料使用的Cu之線性膨脹係數大約16卯瓜之
近年來，為了使LSI動作高速化，而使用具有3以下之低 比介電常數的材料當作層間絕緣膜。如此之低介電常數絕 緣膜，一般其楊氏模量低至10 GPa前後至其以下。當作^ 16 ppm之大，但形成 化合物所構成之障金 障金屬之線性膨脹係 因此退火或燒結之高溫 數差’障金屬層會發生 大的熱應力。
587274 ⑺ 發明說®||頁 說明習知之半導體裝置之配線構造中之該問題。 首先’如圖1A所*，.將低介電常數絕緣膜U和破壞強度 高的蓋絕緣膜ib之積層肖造所構成之絕缘膜i形成在半導 體基板24上，其中介以障金屬層9,埋設形成有下部配線芦 2。再者，順序形成I峨護絕緣膜3、低介電常數絕緣膜曰4 及破壞強度南的蓋絕緣膜5。接著，如圖1B所示，將連接在 下部配線層2之穿孔6及配線溝7，藉由啊反應性離子蝴 力:工而形成在絕緣膜3、4及5。此時，低介電常數絕緣膜4 損畅形成破壞強度小的損傷層8。 坤接#著’如圖1Μ示’藉由濺射將障金屬堆積在穿孔6及配 之全面、。形成在穿孔6之側壁部的障金屬層9比配線溝 側壁、配線溝7及穿孔6底面之 帝 _ 膜厗溥。接者，堆積Cu等導 电性材料1 〇之後，進行退火。古、、拉 ^ 阿/皿之退火中，線性膨脹係 數是4成之拉伸應力會作用在障金屬層9。 尤其’穿孔6側壁部由於暗人庶 凰金屬層9之膜厚薄，會有障金 屬層9因為該拉伸應力而產生 而存在之損傷層8之破壞強产低：r: ?在障金屬層9 會有經過損傷層8進展至低二二9 9發生之龜裂， 士 低^丨电吊數絕緣膜4内部之情形。 因;=南溫且㈣應力狀態中之Cu等導電性材料〗。，起 衣在龜裂之«^，*發生輯故障。 [發明之概要] 依據本發明之半導辦货 基板，形成有種構成，其具借：半導體 電常袁 & ’低"電常數絕緣膜’具有3以下之比介 ’且形成在前述半導體基板上；插塞及配線層，埋 (3)587274
==:r:r和高揚氏模一，楊 述插塞之間，且接=成在前述低介電常數絕緣膜和前 1 且接觸在w述插塞側面。 依據本發明半導^^ _ :形成下部配之一種構成’其具備 、又層之步私，介以絕緣膜形成 之半導體基板上；形成低介電常數絕緣膜之步驟成有:件 以下之比介電常數，且形成在前述下部配線層上；形二 孔之步驟’形成在前述低介電常數絕緣： 量絕緣膜之步驟，具有一上之楊氏模量模 :::側::形成配線溝之步驟，形成在前述低二: 絶緣膜’魏介電f數絕緣膜側 述高揚氏模量絕緣膜;順序堆積障金屬：:電 :膜前述穿孔及配線溝之前述低介 、乂电性方式與耵述下部配線層連接·, 表面具有障金屬層之插塞及上部配線層之步驟，分：成 在前述穿孔内及前述配線溝内，且除去前述低2成 緣膜上之前述障金屬及前述導電性材料。 巾數絕 依據本發明之本道^ μ 備:形成下部配法另一種構成，其具 件之半成有元 伋上，形成低介電常數絕緣膜之步 以下之比介雷赍叙 /、、， 具有3 數，且形成在前述下部配線層上； 孔及配線溝之步驟’形成在前述低介電常數絕緣膜：牙 由高：：模量絕緣-之步驟，具有…上之楊氏楔：成 奶構成，其至少包含一種金屬，選自“、 、丁i、 (4) (4) 發明說明繽買 -------- 及A1所組成之群，且形成在前述穿孔及配線溝所形 月j速低”電常數絕緣膜表面；堆積導電性材料之步赞堆 成W楊氏模量絕緣膜之前祕介電常數絕緣 :王—且以電性方式與前述下部配線層連接；和分別形 2基及上部配線層之步驟，形成在前述穿孔内及前述配 内，且除去前述低介電常數絕緣膜上之前述導電性材 [發明之最佳實施型態] X下，茶照圖式詳細說明本發明之實施型態 (實施型態1) 1所相關之半導體裝置中的配線 圖2係本發明之實施型態 構造戴面圖。 立如圖示，半導體基板24上方裝設有絕緣層u，其係介以 士屬層1 8且埋叹有下部配線層1 2而形成。、絕緣層1 1係 =以下說明之低介電常數絕緣膜na，和嫩膜、硬氮 广犋、矽碳化膜等破壞強度高且當作蓋層功能之高強度絕 豪膜Ub ’ 3等之積層構造所形成，但亦可用單層形成之方 式、、、巴緣層1 1上方，順序形成有當作餘刻保護層作用之石夕 介電常數心，楊氏模量養Gpa)及低介電常 彖膜14低）丨私ΐ數絕緣膜14例如可使用Sl〇（CH山 介電常數2.5,揚氏模量，GPa以下）。亦可使用氫倍半 石乳院⑺ ydrogenSllsesqui〇Xanes)、含碳以〇2膜（51〇(：)、多 孔性二氧化碎膜、高分子膜、非晶形碳膜斤參雜）等，形成 低介電常數絕緣膜14。該等材料之楊氏模量均為1〇㈣以 (5) (5)587274
發明萌續J 下程度。 低介電常數絕緣膜14中，埋設形成有上部配線層⑽，該 上口Μ己線層ι_由插塞19a連接在下部配線屬η。上部配 線層19b及插塞I9a在該表面具有障金屬層以。障金屬層以 :二、含有該等之合金、該等之化合物或該等 ，柄構成。上部配、線層19b及插塞19a之導電材料層19 ，可由Cu、A1或含有該等之合金構成。 2塞19a#i面之障金屬層18和低介電常數層間絕緣膜14 =成有楊氏模量15 GPa以上之高揚氏模量絕緣膜Μ 。南杨氏模量絕緣膜16例如可使用石夕氧化膜（比介 =4.〇’揚氏模量=60 GPa)、矽氮 ^ Γ4 )°再者，亦可使用氮氧切膜（比介電^ 〇至5.0’楊氏模量=8〇至1〇〇㈣）、氮 電常數=4.0至5.〇,楊氏模量=1〇〇Gpa)。 夕版（比" 此處，圖3之圖表表示作用在輔助側壁之障金屬 模擬所獲得之計算結果。接觸在障金屬層之絕_的二力 模量未達15 GPa時，作用在障全屬芦 、勺％氏 屬層之應力遽增的愔形 ^表現在圖3之圖表。由於該應力集中 夕、 丨千主嘀層發峰淼列 因此’本發明之實施型態中’藉由在穿孔側面裝設：右 5 GPa以上楊氏模量的高楊氏模量絕緣膜之方 、有 障金屬層之應力增加。且，由於高揚氏模量絕緣膜 破壞強度，假設在障金屬層發生龜裂時，可辟/有鬲 展至低介電常數絕緣膜。 、免忒龜裂進 形成在穿孔侧面之高楊氏模量絕緣膜之膜 外 、、予，若至少為1 -10 - (6)587274 發明說钥續貢 nm，可顯著地發揮其效果。但，形成過剩厚度時，由於會 有發生層間絕緣膜之介電常數上升的不良情形之虞，因此 該上限以止於1〇〇 nm程度為佳。 圖2。所不之配線構造中，與前述相同的高揚氏模量絕緣膜 丁田作I層之功能，其亦形成在低介電常數絕緣膜1 4。 如此之咼楊氏模量絕緣膜16及上部配線層19b上方，配^有 矽氮化膜20。 &
麥圖4A至4E，說明圖2所示之配線構造形成方法。 年:先’如圖4A所示，半導體基板24上方，順序堆積低介 电吊數絕緣膜⑴及高強度絕緣膜〗lb，形成絕緣膜1 1，且 ^表面具有障金屬層18之下部配線層12埋設形成在絕緣膜 1。,者’藉由等離子體CVD法形成當作蝕刻保護 用 之石夕乳化膜13之後，例如使用SiC)(CH3)xa 低介電常數絕緣膜14。 法形成 接著，如圖4β所示 形成穿孔15。此時， 成損傷層2 1。 ，藉由RIE加工在低介電常數絕緣膜14 藉由RIE在低介電常數絕緣膜14表面形
才*生成之損傷層2 1，藉由使用氟酸 之後:在：成有穿-之低介電常數絕緣膜;: 化所不，错由等離子體CVD法形成當作高楊 圖 …氧化膜。此處形成之彻膜為楊氏 ==緣膜 膜厚50 nm。 勹俩汽衩里60 GPa， 膜14及高揚 形成配線溝 汝圖4 D所示，在包含低介電常數; 氏模量絕緣膜16之穿孔15的區域，藉由rie) -11 - ⑺ 1广藉由配線溝17之腿加工’除去穿孔15底部之高楊氏模 Z絕緣膜16，但低介電常數絕緣膜14上方之高楊氏模量絕 緣膜16依然殘留，苴係各作芸 ，、田 1層之功能。配線溝1 7之侧壁 2面之:介電常數絕緣膜14表面，會發生rie造成之損傷 層2 1，但其不會特別造成 M , DTr, …、後，精由RIE除去穿孔15 底社發氮化膜13’露出下部配線層12之表面。 接著，如圖4E所示，在全面r 勺人 在王面以150 c程度堆積積層膜，其 匕 β 丁a、丁1、Nb、丁aN、TiN、/ r丄也 NbN之任一種或2種以上， 形成卩早金屬層1 8。再者，堆積各 * - ^ ^ ^ ^ ^ 隹檟田作电鍍種晶之Cu之後，藉 由电錢法堆積當作雷步好# f '#17又 U，將導電材料層19埋設在 牙孔15及配線溝17内部。夕 …、後在組成氣體中進行400。(：程 度之退火。 最後，藉由CMP法除去障金屬 ^ ^ 至屬層18及導電材料層19，其 堆積在低介電常數絕緣膜 益山胰丨4上方之配線溝17以外之區域， 1曰由使用等離子體CVD法將矽氮化 ，赛彳旱FI 9 % - 虱化膜20形成在全面之方式 U侍圖2所不之配線構造。 圖5表示如此形成夕目 分。 ，、有配線構造之半導體裝置之一部 刀圖不之半導體裝置中的半導w其此 Fς V 基板24上，源極.汲極 ^域3 1a、3 lb係隔開形成 久位 域，JL間介以門荇”縿、件刀隔絕緣膜32所包圍之區 ” Π ;ι以問極、乡巴緣膜33 成有有源元件30之半導體具^成有閘極電極34。如此形 相同之配線構造。 1反4上方，裝設有與圖2所示者 圖5所示之半導體裝 發㈣列“ 配、、泉構造中，如已說明，最容易 '生龜裂之輔助側壁部分， 仏糟由楊氏模量15 GPa以上之 -12 - 587274 ⑻ 發明說街績麗 南楊氏模量絕綾膜】^罗堂 、 设i。因此，會抑制作用在障金屬層 18之熱應力。且，由於 、 由於除去知傷層，因此破壞強度低的區 域不存在於輔助側辟立八 曰 、土 °卩77。形成在該輔助側壁部分之高揚 氏杈里、、巴、、彖膜16 ’如上述起因於具有高破壞強《，即使經 過退火或其後之燒結步驟，低介電常數絕緣膜Μ 生龜裂。 (實施型態2) 圖至6F如本务明之貫施型態2所相關之半導體裝置的 配線構造之形成方法截面圖。 +首先’藉由與前述實施型態i相同的手法，將埋設在絕緣 膜u之下部配線層12、當作蝕刻保護膜作用之矽氮化膜u 及低介電常數絕緣膜14，順序形成在如圖6所示之半導體基 板24上。 土 接著，如圖6B所示，藉由將抗蝕劑圖案22當作蝕刻遮罩 之RIE加工，將穿孔15形成在低介電常數絕緣膜μ。低介電 常數絕緣膜14表面，形成有藉由RIE獲得之損傷層21。 如圖6C所示，除去抗蝕劑圖案22之前，藉由等離子體cVD 法將具有15 GPa以上揚氏模量之高揚氏模量絕緣膜16，形 成在全面。可使用如已說明之矽氧化膜或矽氮化膜，當作 阿揚氏模昼絕緣膜1 6。形成高楊氏模量絕緣膜1 6之前，亦 可藉由如實施型態丨說明之手法，除去低介電常數絕緣膜2 4 表面之損傷層2 1 ◦ 如圖6D所示，藉由剝離除去抗蝕劑圖案22及形成在該上 方之兩楊氏模量絕緣膜16之後，如圖6E所示，藉由Rig加 -13 - (9) 發明__繽翼 辟 泉/冓1 7形成在低介電常數絕緣膜1 4。配線溝1 7之側 智及底面之低介電常數絕緣膜14，形成有藉由RIE獲得之損 劳a 21但其不會造成問題。然後，藉由腿除去穿孔η 底部之矽氮化膜13，露出下部配線層12之表面。 再者，猎由與實施型態i中相同之手法，在穿孔15及配線 “内里°又障金屬層1 8及導電材料層1 9之後，藉由將矽氮 "^成在全面之方式，獲得如圖6所示之配線構造。 如此形成之具有配線構造之半導體裝置中，^容易發生 龜裂伽側壁部分，係以揚氏模量為15㈣以上之高楊 氏換里、巴、、彖膜16覆盍。因此，會抑制作用在障金屬層Μ之 …、U °且’由於高楊氏模量絕緣膜16之破壞強度高，即 使經過退火或其後之燒結步驟，低介電常數絕緣膜Μ亦不 會發生龜裂。 (實施型態3) 圖7係實施型態3所相關之半導體裝置中的配線構造截面 圖。 圖示之配線構造中’半導體基板24上方埋設形成有下部 12 ’且裝設有絕緣層11 ’其係由低介電常數絕緣膜 ⑴和高強度絕緣膜Ub之積層構造戶罐，該絕緣声"上 方’順序形成有當作1虫刻保護層之石夕氮化膜13(比介電常數 ’揚氏模量’〇 GPa)及低介電常數絕緣膜14。低介電 ¥數絕緣膜14例如可使用s彳m^,入 , ffiSlQ(CH3)x(比介電常數2,5,楊氏 換里—10 GPa以下）。再去，f 亦可使用氫倍半矽氧烷、含碳 Si〇2膜（Si〇C)及多孔性-_ A ^ 夕札改一乳化石夕之氧化物系材料，形成本 -14· (10) (10)
貝％型態中之低介電常數絕緣膜Μ。 低介電常數絕緣膜14中，埋設形成有上部酉己線層19b，該 上部配線層19b藉由插塞19a連接在下部配線層12。上部配 泉¥ 19b及插基19a在该表面具有障金屬層18，低介電常數 絕緣膜14和障金屬膜18之界面，形成有高揚氏模量絕緣膜 八，、有15 GPa以上之揚氏模量，且由金屬氧化物層構 成0 當作高楊氏模量絕緣膜23,使用之金屬氧化物層，係至少 含有1種金屬之氧化物，該金屬選自由^丁”職蝴組 成之群。該金屬氧化物層如以下說明，可藉由高溫濺射成 膜之方式，或形成金屬膜之後，藉由施行退火之方式而形 成。含有如此之金屬的氧化物層，由於具有1〇〇至2〇〇 Gpl 程度之高楊氏模量，因此藉由裝設在穿孔側面之方式，可 防止障金屬層之應力增加。I，此處形成之金屬氧化物層 ，由於具有與矽氧化膜或矽氮化膜相同之高破壞強度，假 設障金屬層18發生龜裂時，可避免該龜裂進展至低介電常 數絕緣膜14。 依據已說明之理由，金屬氧化物所構成的高楊氏模量絕 緣膜23’之膜厚，以1 nm以上100 nm以下為佳。 圖7所示之配線構造中，低介電常數絕緣膜14上方配設有 矽氧化膜25及矽氮化膜20。 參照圖8A至8E，說明圖7所示之配線構造形成方法。 首先，藉由與實施型態1相同之手法，如圖8 A所示，步成 有埋設在絕緣膜1 1之配線層12、當作蝕刻保護作用之石夕氣 (11) 漦明說_績翼 化膜13及低介電常數絕緣mi4。低介電常數絕緣膜14上彳 ，藉由等離子體CVD法形成有當作蓋層作用之矽氧化膜25。 接著，如圖8B所示，在絕緣層，其包含矽氮化膜13、低 · 介電常數絕緣膜14及矽氧化膜25，藉由Rm加工形成有連接 在下部配線層12之穿孔15及配線溝17。此時，低介電常數 絕緣膜14表面形成有藉由RIE獲得之損傷層21 ◦ 如圖8C所不，該損傷層2丨之區域形成有高楊氏模量絕緣 · 膜23,，其係由含有丁a、T” Nb或A1之金屬氧化物層所構成 έ有Ta、Ti或Nb之金屬氧化物層可在真空中以3〇〇至45〇它 程度將Ta、Tl4Nb藉由濺射成膜之方式而形成。藉由高溫 之焱射，如此之金屬會擴散在低介電常數絕緣膜14之損傷 層21中，且與該低介電常數絕緣膜14反應而形成金屬氧化 物層所構成之高揚氏模量絕緣膜23，。另一方面，含有A1 之金屬氧化物層係於藉由濺射法或M〇cVD法使A1膜成膜 之後，以100至45 (TC程度藉由進行退火之方式而形成。但 不限於此時之環境，亦可在真空中且在組成氣體中進行。 # 藉由退火，A1會擴散在低介電常數絕緣膜14之損傷層2 1中 ’且與該低介電常數絕緣膜14反應而形成金屬氧化物層所 構成之高楊氏模量絕緣膜23，。 - ^由將如此之高揚氏模量絕緣膜23，形成在低介電常數 _ 、'豪膜14表面之方式，可謂損傷層2 1已消失。在任一情形 中，低介電常數絕緣膜14以外之部分，即所謂穿孔15底部 及矽氧化膜25表面，由於均不會發生如上述之金屬反應， 因此會形成如圖8C所示之金屬膜23。 -16 · 587274 發明說稱績買 '丁1 &Nb係單體且具有Cu障壁性，因此形成金屬 · ㈣時控制膜厚，將金屬膜殘留在該表面時，可當㈣ 骞运使用。且，由於A1在氧化銘狀態中具有以障壁性， 因此可將金屬氧化物層本體當作障壁層使用。因而，使堆 積之A1膜透過全部膜厚氧化而形成氧化銘層時，可埋設以 …a不須另外形成障金屬層。其由減少步驟之觀點來看 ’非常有利。若確保必要膜厚，則在金屬氧化物層表錢 φ 留金屬A1層亦可。 接者’藉由與實施型態」中相同之手法，將對應必要而形 成之障金屬層18及導電材料層19，埋設在穿孔15及配線溝 17内之後’藉由在組成氣體中進行退火之方式，獲得如圖 8〇所示之構造。 最後’藉由CMP除去堆積在石夕氧化膜25上方之配線溝17 2外的區域之障金屬層18、導電材料層19及未反應之金屬. 膜，且藉由使用等離子體CVD法將矽氮化膜2〇形成在全 面之方式’形成如圖8E所示之配線構造。 鲁 具有如此形成之配線構造的半導體裝置中，最容易發生 龜裂的輔助側壁部分，係藉由高楊氏模量絕緣膜23，覆蓋， 其係由楊氏模量丨5 GPa以上之金屬氧化物構成。因此|會 · 抑制作用在障金屬層18之熱應力。此處之高楊氏模量絕^ . 膜23 ’由於在破壞強度低的損傷層2丨中藉由金屬擴散之方 式形成’因此損傷層21消失，具有高破壞強度之高揚氏模量 絕緣膜23,接觸且配設在障金屬層18。因而，即使經過退火 或其後之燒結步驟，低介電常數絕緣膜14亦不會發生龜裂。 -17- (13)587274 發明_钥繽翼 已况明，形成圖8C中之高揚氏模量絕緣膜23 5時，堆於 膜且透過全部膜厚氧化而形成氧化紹貝
:障金屬層…使亦當作障壁層使用之高揚氏模::: 膜，可藉由-次步驟形成。圖9表示此時之配線構造。圖： H線構造除了不形成障金屬層以外，可藉由與前述相: ，复法形成，插塞19&侧面接觸裝設有高楊氏模量絕緣膜％ ，其係由含有A1之金屬氧化物（氧化鋁）層所構成。 、
具有如此之配線構造的半導體裝置中，最容易發列 的輔旦鄭靖，損傷層21消失，且藉由具有高破壞強： 時楊氏模量為15 GPa以上之氧化鋁層所構成之高 =里絕緣膜26覆蓋。因而，即使經過退火或其後之燒結步 驟，低介電常數絕緣膜14亦不會發生龜裂。 '、'Ό V 圖9所示之配線構造可變更成如圖1〇所示。
圖示之配線構造中，半導體基板24上方裝設有絕緣層41 ，其埋設形成有下部配線層42。該絕緣層41亦可由低^電 常數絕緣膜和高強度絕緣膜之積層構造構成。1，下部^ 線層42亦可在表面裝設障金屬層。或纟，亦可將接觸在該 下4配線層42之絕緣層4 1表面當作氧化鋁層。 絕緣層41上方順序積層有氮化碳矽膜構成之保護絕緣膜 心、多孔性有機矽氧化膜構成之低介電常數絕緣膜、氮化 石反矽fe構成之中間保護層45、多孔性有機矽氧化膜構成之 低介電常數絕緣膜46及有機矽氧化膜構成之蓋絕緣膜叼。 如此之積層構造中，埋設形成有上部配線層4外，該上部 配線層49b籍由插塞49a連接在下部配線層42。上部配線層 -18- (14) (14)587274 發爾說钥繽萬 49b及插基49a，和低介電常數絕緣膜44、牝及蓋絕緣膜47 之間 $成有氧化銘構成之高揚氏模量絕緣膜48。 >…、圖11A至11£，說明圖1〇所示之配線構造形成方法。 首先’順序形成有埋設在絕緣層4 1之配線層42、氮化碳 成之保護絕緣膜43、多孔性有機矽氧化膜構成之低 介電常數絕緣膜44、氮化碳石夕膜構成之中間保護層45及多 孔11有機矽氧化膜構成之低介電常數絕緣膜牝。低介電常 婁巴緣膜46上方，形成有當作蓋層作用之有機石夕氧化膜47。 2著#肸保邊絕緣膜43及中間保護層45，分別當作蝕刻 呆蔓4由RIE加工將連接在下部配線層42之穿孔及配線溝 ’形成在，¾等絕緣膜。低介電常數絕緣膜料及#之表面， 如已說明，形成有損傷層(不圖示）。此處，除去穿孔底部 之保護層絕緣膜43時，亦-併除去配線溝底面之中間保護 層45。然後，藉由與實施型態3相同之手法，如圖UA所示 ’將A1膜5 0形成在全面。 田1人在低介電常數絕緣膜44、46和八丨膜5〇之 所示，形成氧化結細成之高揚氏模量絕 、 m緣膜47係由有機石夕氧化膜構成，因此該上 面及侧面亦形成有氧化 _ 一 €斤構成之南楊氏模量絕緣膜4 8。 接者’藉由濕式蝕刻除丰 、 J除去未反應之A1，如圖llc所示，露 出氧化銘層所構成之古士日 ^ 阿每氏楱量絕緣膜4 8。此時，配線溝 及牙孔之側面，存在右兩 、 有路出保護層43及45之區域，作嗜等 亦具有Cii障壁性。 X寻 然後’將C U種晶胺ί ~Γ ΓνΊ _ 曰曰肤（不圖示）形成在全面’如圖Ud所示， -19- (15) (15) 發__藶. :由Γ:广電鍍而埋設形成有導電材料層49。如圖川所 後‘：除去堆積在溝以外區域之導電材料層49。最 膜48:二步以藉由㈤除去蓋層〇上面之高楊氏模量絕緣 挺48之方式’獲得如圖1Q所示之配線構造。 由於配線溝底面形成有氧化銘層所構成之 问才穷氏板里絕緣膜48，因並曰 緣膜之密接性。若愈_ 層配線層桃和層間絕 部以h 與圖9所不之配線構造比較，由於穿孔底 子在有A1膜，而獲得如以 ^ ^ Τ之‘點。即，由於下部配 、二:；塞之界面電阻降^ :=不會因為異種材料而切斷，因此提高 及應力孔隙耐性。 〃 再者，亦可變更成如圖12所示之構造。 如圖12所示之配線構造，除了上層配線層㈣之底面存在 /化石炭石夕膜所構成之中間保護層45以外，與圖ι〇所示者 相同0 參圖1 3 Α至1 3 Ε，說明圓1 9成一 ^圖12所不之配線構造形成方法。
ϊ^ 了使中間保護層45之膜厚厚形成以外，斑圖nA 中同樣地’形成有各絕緣層41、43、44、45、46及47，且 糟由RIE加工形成有穿孔及配線溝。此時，中間保護層c 在除去穿孔底部之保護絕缘膜43 士 、曰 ^ 巴緣膜43日寸，亦由於膜厚厚，未能 元全除去而殘留。然後，葬出纟
一 糟由，、刖述相同之手法，如圖13 A 所示將A1膜50形成在全面。 接著藉由退火，在低介電常數絕緣膜…邮廳別之 界面’如圖13B所示’形成氧化鋁層所構成之高楊氏模量絕 -20 - (16)587274
而：由於盍1巴緣膜47係由有機矽氧化膜構成，因此今 面及側面亦形成有氧化鋁層 μ上 垃笨— 偁成之问杨氏模量絕緣膜48。 接者’错由濕綱除去未反應之八丨，如圖nc所示，敷 出乳化銘層構成之高楊氏模量絕緣膜48。再者，藉由盘； 述相同之手法，如圖丨3 D所 ”剐 汀不形成辱電材料層49，如 撕不’除去堆積在溝以外區$之導電材料層49 ， 猎由除去盍層47上面之向楊氏模量絕緣膜48之方式，獲ρ 如圖12所示之配線構造。 又于 如此：配線構造，配線溝底面存在有氮化碳矽膜構成之 中間保濩層45。該氮化碳矽膜由於比氧化鋁介電常數低， 而有利於LSI動作之高速化。 再者’亦可變更成如圖丨4所示之構造。 圖示之配線構造，除了由芳香族碳氫化合物聚合物構成 低介電常數絕緣膜52及53、與^導電材料層49之界面形成 有碳化鋁構成之高揚氏模量絕緣膜54以外，與圖丨〇所示者 相同。即，除了使用芳香族碳氫化合物聚合物形成低介電 常數絕緣膜以外，可藉由與圖丨1A至丨1E相同之手法形成。 A1與芳香族碳氫化合物聚合物反應，形成碳化鋁構成之高 楊氏模量絕緣膜54。 關於如此之碳化鋁，亦與氧化鋁同樣地，具有15 Gpa& 上之揚氏模量，同時係單體且具有障壁性，可當作以配線 之障壁層使用。 如以上詳述，依據本發明之構成，提供一種不會發生短 路故障，可以高逮動作之半導體裝置及其製造方法。 -21 -
587274 本發明應用在形成使用低介電常數層間絕緣膜之多層配 線構造極為有效，其工業價值極大。 [圖式之簡單說明] 圖1A至1C係習知之半導體裝置中的配線構造製造步驟 截面圖。 圖2係實施型態1之半導體裝置中的配線構造戴面圖。 圖3係依據作用在輔助侧壁之障金屬層之應力模擬所獲 得的計算結果之圖表。 圖4 A至4E係實施型態1之半導體裝置中的配線構造製造 步驟截面圖。 圖5係實施型態1之半導體裝置之部分截面圖。 圖6A至6F係實施型態2之半導體裝置中的配線構造製造 步驟截面圖。 圖7係實施型態3之半導體裝置中的配線構造一例之截面 圖。 圖8A至8E係實施型態3之半導體裝置中的配線構造製造 步驟戴面圖。 圖9係實施型態3之半導體裝置中的配線構造另一例截面 圖。 圖10係實施型態3之半導體裝置中的配線構造另一例截 面圖。 圖11A至11E係圖10所示之配線構造製造步驟戴面圖。 圖12係實施型態3之半導體裝置中的配線構造另一例截 面圖。 -22 - 587274
(18) 圖13A至13E係圖12所示之配線構造製造步驟截面圖。 圖14係實施型態3之半導體裝置中的配線構造另一例 面圖。 [圖式代表符號說明] 1、3、4、5、1 1 la、 4、 11a、 14、 44、 46 、 52 、 53 lb 、 5 、 47 2 3 6、 15 7、 17 8、 21 9、18 10 1 1、4 1 lib 12、 42 13、 20 14 16 、 23’ 、 26 、 48 、 54 19、49 絕緣膜 低介電常數絕緣膜 蓋絕緣膜 下部配線層 蝕刻保護絕緣膜 穿孔 配線溝 損傷層 障金屬層 導電性材料 絕緣層 高強度絕緣膜、高強度絕 緣層 下部配線層、配線層 矽氮化膜 低介電常數絕緣膜、 低介電常數層間絕緣膜 高楊氏模量絕緣膜 導電材料層
-23 - 587274 (19) 19a 、 49a 19b 、 49b 22 插塞 上部配線層 抗蝕劑圖案
23 24 25 30 3 la、3 lb 32 η η J J 34 43 45 47 金屬膜 半導體基板 矽氧化膜 有源元件 源極•没極區域 元件分隔絕緣膜 閘極絕緣膜 閘極電極 保護絕緣膜、 保護層 中間保護絕緣膜、 保護層 蓋絕緣膜 蓋層 Α1膜 50

Claims (1)

  1. 587274 拾、申請專利範圍 一種半導體裝置，具備： 半導體基板，形成有元件； 低介電常數絕緣膜，具有3以下之比 在前述半導縣板上； MUM 插基及配線層，埋設在前述低介電常數絕緣膜中；和 咼楊氏模量絕緣膜，楊氏模量為15 Gpa以上，彤成在 前述低介電常數絕緣膜和前述插塞^ 插塞側面。 儿接觸在刖述 2. 4.
    如申請專利範圍第1項之半導體裝置，里中于、才、上 模量絕緣膜包含石夕氧化膜或石夕氮化膜，前：=揚氏 有障金屬層。 、描基表面具 如申請專利範圍第丨項之半導體裝置，其中進—I 蓋層’其包含高楊氏模量絕緣膜，揚氏模量為J具備 上，且形成在前述低介電常數絕緣膜上。
    ::請專利範圍第1項之半導體裝置，其中前述言埕 模量絕緣膜包含金屬氡化物層，其至少含有:民 選自^、丁1、训及八1所組成之群。 走屬， 如申請專利範圍第4項之半導體裝置，其中前述 模量絕緣膜包含金屬氧化物層，其至少含有一種：二氏 :自Ta、Tl及Nb所組成之群’前述插塞表面具有障：屬 如申請專利範圍第4項之半導體裝置，其中前 模量絕緣膜由氧化㈣成，前述插塞由&構成。污氏 587274
    7如申請專利範圍第1項之半導體裝置，A 常數絕緣膜具有未達15 GPa之楊氏模量1、中前述低介電 8.如申明專利範圍第1項之半導體裝置，复 前述插塞侧面之高揚氏模量絕緣、腊中形成接觸在 100 nm以下。 、、旱為1 nm以上 9. 一種半導體裝置之製造方法，具備： 成在形成有元
    形成下部配線層之步驟，介以絕緣膜形 件之半導體基板上； ^ 形成低介電常數絕緣膜之步驟，具有3以下之 、 數’且形成在前述下部配線層上； ” ％ 1 形成穿孔之步驟’形成在前述低介電常數絕緣膜· 形^楊氏模量絕緣膜之步驟，具有15 Gpa以上之杉 氏模里’且形成在前述穿孔側面； . / A形成配線溝之步驟’形成在前述低介電常數絕緣骐， 该低介電常數絕緣膜側面具有穿孔，其形成有前述言 氏模量絕緣膜； 呵1
    順序堆積障金屬及導電性材料之步驟，堆積在形成有 丽述穿孔及配線溝之前述低介電常數絕緣膜全面，且以 電性方式與前述下部配線層連接；和 形成表面具有障金屬層之插塞及上部配線層之步驟， 分別形成在前述穿孔内及前述配線溝内，且除去前诚低 介電常數絕緣膜上之前述障金屬及前述導電性材料。 10·如申請專利範圍第9項之方法，其中進一步具備施行氟 酸之屬式蝕刻處理步驟，形成前述穿孔之後，施行在前 11. 述牙孔側面之形成前述高楊氏模量絕緣膜之 低介電常數絕緣膜上。 ^ 如申+請專利範圍第9項之方法，其中前述高揚氏模量絕 彖膜除了如述牙孔之外，且形成在前述低介電常數絕綾 膜上。 。 12. 13 14 15 如申2專利範圍第9項之方法，其中形成在前述穿孔侧 面之刚述南揚氏模量絕緣膜，包含矽氧化膜或矽氮化膜。 如申請專利範圍第9項之方法，其中前述低介 緣膜具有未達15GPa之楊氏模量。 吊數、'.巴 如申請專利範圍第9項之方法，其中前述高楊氏模量絕 緣膜係以1 nm以上100 nm以下之膜厚形成。 一種半導體裝置之製造方法，具備： 形成下部配線層之步驟，介以絕緣膜形成在形成有元 件之半導體基板上； n 形成低介電常數絕緣膜之步驟，具有3以下之比介電常 數’且形成在前述下部配線層上； 形成牙孔及配線溝之舟驟 花；士、+ + . 再芡步私，形成在丽述低介電常數絕 形成高楊氏模量絕緣膜之步驟，具有15㈣以 氏模量，包含金屬氧化物， 苟 τ Τ.川 ，、至乂 S有一種金屬，選自 Ta、Ti、Nb及A1所組成之群， X f且形成在珂述穿孔及配線 溝所形成之前述低介電常數絕緣膜表面丨 、 堆積導電性材料之步驟，雄許力/ # ^ ^ ^ ^ - -+·^ 積在形成有前述高楊氏模 里、、.巴緣艇之剛述低介電常數絕緣膜全面，且以電性方式 與前述下部配線層連接；和 分別形成插塞及 内及前述配線溝内 前述導電性材料。 上部配線層之步驟，形成在前述穿孔 ，且除去前述低介電常數絕緣膜上之 .如申凊專利範圍第丨5 ^ ^ 將至少-錄入居* j屬氧化物係 3〇〇r、孟屬，一係選自丁a、Τι及Nb所組成之群，以 以上之咼溫堆積在形成有前述穿孔及配線 述低介電當激·绍@ 主 荐之月丨j 吊數、巴緣肤表面，藉由與前述低介 膜反應之方式而形成。 "數、..巴緣 17. ^請專利範圍第15項之方法，其中進—步具備將前述 ，材料堆積在前述低介電常數絕緣膜全面之前 積卩早$屬膜之步驟，前述插塞及前述上部配線層之表面 〃有障孟屬層，且形成在前述穿孔内及前述配線溝内 18. 如申請專利範圍第15項之方法，其中前述金屬氧化物係 將A1堆積在形成有前述穿孔及配線溝之前述低介電^ 數絕緣膜表面之後，施行熱處理，藉由與前述低介= 數絕緣膜反應之方式而形成。 吊 19. 如:請專利範圍第15項之方法，其中前述低介電常數絕 緣膜具有未達15 GPa之楊氏模量。 20. 如申請專利範圍第15項之方法，其中前述高楊氏模量絕 緣膜係以1 nm以上1〇〇 nm以下之膜厚形成。 -4-
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
JP2005005383A (ja) * 2003-06-10 2005-01-06 Toshiba Corp 半導体装置および半導体装置の製造方法
US7071539B2 (en) * 2003-07-28 2006-07-04 International Business Machines Corporation Chemical planarization performance for copper/low-k interconnect structures
JP4413556B2 (ja) * 2003-08-15 2010-02-10 東京エレクトロン株式会社 成膜方法、半導体装置の製造方法
WO2005034194A2 (en) * 2003-10-08 2005-04-14 Honeywell International Inc. Repairing damage to low-k dielectric materials using silylating agents
US7081407B2 (en) * 2003-12-16 2006-07-25 Lam Research Corporation Method of preventing damage to porous low-k materials during resist stripping
JP4012163B2 (ja) * 2004-03-11 2007-11-21 株式会社東芝 半導体装置
KR101080401B1 (ko) * 2004-04-23 2011-11-04 삼성전자주식회사 평판 표시장치의 접합구조체 및 그 형성방법과 이를구비하는 평판 표시장치
US20050260847A1 (en) * 2004-05-24 2005-11-24 Yang J H Method for forming contact window
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4492947B2 (ja) 2004-07-23 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006140404A (ja) * 2004-11-15 2006-06-01 Renesas Technology Corp 半導体装置
US7351656B2 (en) * 2005-01-21 2008-04-01 Kabushiki Kaihsa Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
US7422979B2 (en) * 2005-03-11 2008-09-09 Freescale Semiconductor, Inc. Method of forming a semiconductor device having a diffusion barrier stack and structure thereof
JP4199206B2 (ja) * 2005-03-18 2008-12-17 シャープ株式会社 半導体装置の製造方法
JP2006294905A (ja) * 2005-04-12 2006-10-26 Sony Corp 半導体装置及び半導体素子
US7335588B2 (en) * 2005-04-15 2008-02-26 International Business Machines Corporation Interconnect structure and method of fabrication of same
WO2006130250A1 (en) * 2005-05-31 2006-12-07 Advanced Micro Devices, Inc. Technique for forming copper-containing lines embedded in a low-k dielectric by providing a stiffening layer
JP2007027347A (ja) * 2005-07-15 2007-02-01 Sony Corp 半導体装置およびその製造方法
JP2007173511A (ja) * 2005-12-22 2007-07-05 Sony Corp 半導体装置の製造方法
US7564136B2 (en) * 2006-02-24 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration scheme for Cu/low-k interconnects
CN101427361A (zh) * 2006-02-28 2009-05-06 St微电子(克偌林斯2)股份有限公司 电介质材料中的金属互连
US20070209930A1 (en) * 2006-03-09 2007-09-13 Applied Materials, Inc. Apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
KR100732773B1 (ko) * 2006-06-29 2007-06-27 주식회사 하이닉스반도체 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법
US7968967B2 (en) * 2006-07-17 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable anti-fuse formed using damascene process
TW200814156A (en) 2006-07-21 2008-03-16 Toshiba Kk Method for manufacturing semiconductor device and semiconductor device
CN101573797B (zh) * 2006-09-04 2011-01-26 皇家飞利浦电子股份有限公司 互连结构中的碳纳米结构生长的控制
US9087877B2 (en) * 2006-10-24 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Low-k interconnect structures with reduced RC delay
JP5326202B2 (ja) * 2006-11-24 2013-10-30 富士通株式会社 半導体装置及びその製造方法
JP4389962B2 (ja) * 2007-04-26 2009-12-24 ソニー株式会社 半導体装置、電子機器、および半導体装置の製造方法
US7851234B2 (en) * 2007-11-29 2010-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for enhanced control of copper trench sheet resistance uniformity
JP4675393B2 (ja) * 2008-05-12 2011-04-20 パナソニック株式会社 半導体装置および半導体装置の製造方法
US10096544B2 (en) * 2012-05-04 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnect structure
JP5889118B2 (ja) 2012-06-13 2016-03-22 株式会社東芝 半導体装置及びその製造方法
JP5968438B2 (ja) * 2012-07-17 2016-08-10 三井化学株式会社 半導体装置及びその製造方法並びにリンス液
JP2015072998A (ja) * 2013-10-02 2015-04-16 富士通株式会社 強誘電体メモリ及びその製造方法
US9343357B2 (en) * 2014-02-28 2016-05-17 Qualcomm Incorporated Selective conductive barrier layer formation
US10014382B2 (en) * 2014-03-13 2018-07-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with sidewall passivation and method of making
US20160329213A1 (en) * 2015-05-04 2016-11-10 Lam Research Corporation Highly selective deposition of amorphous carbon as a metal diffusion barrier layer
US9728501B2 (en) * 2015-12-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
CN111584725A (zh) * 2020-05-15 2020-08-25 武汉华星光电半导体显示技术有限公司 Oled的面板及其制造方法
KR20220006686A (ko) * 2020-07-08 2022-01-18 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US294634A (en) * 1884-03-04 Territory
US520447A (en) * 1894-05-29 Chusetts
US312291A (en) * 1885-02-17 Leof coediee pikel
US35917A (en) * 1862-07-22 Improved ivhrror for attachment to windows
US306988A (en) * 1884-10-21 Whiffletree
US284600A (en) * 1883-09-11 bower
US260770A (en) * 1882-07-11 Carriage-jack
US1154621A (en) * 1914-09-21 1915-09-28 Charles A Elton Punching-machine.
US1340330A (en) * 1919-11-11 1920-05-18 Richard E Enos Shuttle tension
JPH04259242A (ja) 1991-02-14 1992-09-14 Fujitsu Ltd 半導体装置の製造方法
JPH08191104A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH09306988A (ja) 1996-03-13 1997-11-28 Sony Corp 多層配線の形成方法
JP3281260B2 (ja) 1996-05-21 2002-05-13 株式会社東芝 半導体装置の製造方法
JPH10125783A (ja) * 1996-10-15 1998-05-15 Sony Corp 半導体装置の製造方法
JPH10284600A (ja) 1997-03-31 1998-10-23 Sony Corp 半導体装置及びその製造方法
JPH1154621A (ja) 1997-08-07 1999-02-26 Sony Corp 半導体装置およびその製造方法
US5942799A (en) 1997-11-20 1999-08-24 Novellus Systems, Inc. Multilayer diffusion barriers
US6130156A (en) 1998-04-01 2000-10-10 Texas Instruments Incorporated Variable doping of metal plugs for enhanced reliability
JP3107047B2 (ja) * 1998-05-28 2000-11-06 日本電気株式会社 半導体装置の製造方法
JP3400353B2 (ja) 1998-05-28 2003-04-28 株式会社東芝 半導体装置の製造方法
JP2000049116A (ja) 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
JP2000106397A (ja) 1998-07-31 2000-04-11 Sony Corp 半導体装置における配線構造及びその形成方法
JP4044236B2 (ja) 1999-03-11 2008-02-06 株式会社東芝 半導体装置の製造方法
JP3974284B2 (ja) 1999-03-18 2007-09-12 株式会社東芝 半導体装置の製造方法
TW444252B (en) * 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
JP3727818B2 (ja) * 1999-03-19 2005-12-21 株式会社東芝 半導体装置の配線構造及びその形成方法
JP2000294634A (ja) 1999-04-07 2000-10-20 Nec Corp 半導体装置及びその製造方法
JP2001035917A (ja) 1999-07-19 2001-02-09 Hitachi Ltd 半導体装置およびその製造方法
US6221780B1 (en) * 1999-09-29 2001-04-24 International Business Machines Corporation Dual damascene flowable oxide insulation structure and metallic barrier
KR100390951B1 (ko) * 1999-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 구리 배선 형성 방법
US20010051420A1 (en) * 2000-01-19 2001-12-13 Besser Paul R. Dielectric formation to seal porosity of low dielectic constant (low k) materials after etch
US6329290B1 (en) * 2000-02-24 2001-12-11 Conexant Systems, Inc. Method for fabrication and structure for high aspect ratio vias
TW478101B (en) * 2000-03-23 2002-03-01 Ibm Structure for protecting copper interconnects in low dielectric constant materials from oxidation
US6583047B2 (en) * 2000-12-26 2003-06-24 Honeywell International, Inc. Method for eliminating reaction between photoresist and OSG

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US6975033B2 (en) 2005-12-13

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