JP4044236B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、配線の信頼性を高めたＬＳＩに関する。
【０００２】
【従来の技術】
従来のＲＩＥ配線は、図３１に示すように特定の配線幅において不良のバラツキ（σ値）が大きくなるという特徴をもっている。この原因は、結晶粒径と配線幅の比率（バンブー化率）が小さくなるある領域（バンブー化率：約１０〜５０％）が存在するためであり、配線ＥＭ耐性において本質的な問題を抱えている。
【０００３】
ところで、従来の配線構造では、ＲＩＥ配線およびダマシン配線のいずれの場合も、ＡｌやＣｕ等の配線材料と絶縁膜とが直接接触する面が少なくとも１つは存在する。このような面は界面エネルギーが高いので、界面拡散によってＥＭがよって進む。その結果、ＥＭの活性化エネルギーは、０．２〜０．６ｅＶと低い値しか得られない。また、ＥＭ試験中には、配線を形成する金属原子は、カソード（−）からアノード（＋）側へ移動し、その際の配線のカソード側では金属原子の密度が減少するともに引張り応力が蓄積される。
【０００４】
こうした引張り応力が臨界応力を越えると配線中にボイドが発生する。配線を囲んで存在する絶縁膜が、配線からの応力を受けて変形することができれば、配線の応力は緩和されてＥＭ寿命を延ばすことができるものの、層間膜、パッシベーション膜として従来使用されているプラズマＳｉＯ2 膜、プラズマＳｉＮ膜などのヤング率は、いずれも５０ＧＰａより大きく、応力を受けてもほとんど変形することがない。このため、ＥＭ中にカソード側に働く引張り応力を緩和する効果は非常に小さく、従来の多層配線構造ではＥＭ信頼性が低い。
【０００５】
【発明が解決しようとする課題】
そこで本発明は、ＥＭ信頼性の高い半導体装置を提供することを目的とする。
【０００６】
また本発明は、ＥＭ信頼性の高い半導体装置を製造するための製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体基板と、前記半導体基板上に形成され、配線用溝部を有する絶縁層と、前記絶縁層の溝部に形成され、結晶粒界を含むＡｌ又はＡｌＣｕ合金からなる配線と、前記絶縁層中に形成され、前記配線に接続されたビアとを具備し、前記配線中の前記結晶粒界は、この配線の長手方向に沿った断面において、前記半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、前記ビアの上部およびビアから３μｍ以内の領域に少なくとも１つ、かつ全粒界数に対して２０％以上含む半導体装置の製造方法において、
前記配線は、前記絶縁層の溝部にＡｌ又はＡｌＣｕ合金からなる配線材料を堆積する工程と、堆積された配線材料を膜厚方向にエッチングして溝を形成する工程と、前記溝をＡｌ又はＡｌＣｕ合金からなる配線材料でさらに埋め込む工程とにより形成される半導体装置の製造方法を提供する。
また本発明は、長手方向に沿った断面において、半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、全粒界数に対して２０％以上含む配線を具備する半導体装置の製造方法であって、半導体基板上に絶縁層を形成する工程と、前記絶縁層に、ヴィアホールおよび配線溝を含む凹部を形成する工程と、前記溝内を完全に埋め込まないように、ライナ材を介して前記凹部内に第１のＡｌ膜を成膜する工程と、前記第１のＡｌ膜の全面にライナ材をスパッタする工程と、前記ライナ材の上にリフロースパッタにより第２のＡｌ膜を形成して、Ａｌ／ライナ材とＡｌの反応層／Ａｌ界面を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【０００８】
また本発明は、長手方向に沿った断面において、半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、全粒界数に対して２０％以上含む配線を具備する半導体装置の製造方法であって、半導体基板上に絶縁層を形成する工程と、前記絶縁層に、ヴィアホールを形成する工程と、前記ヴィアホールの周囲に突起物を形成しつつ、前記絶縁層に配線溝を形成する工程と、前記ヴィアホールおよび配線溝からなる凹部内にライナ材を形成する工程と、前記ライナ材上に、ロングスロースパッタリング法によりＡｌ膜を成膜して、前記ヴィア部直上に前記半導体基板表面から６０°以内の角度をなす粒界を形成する工程と、前記Ａｌ膜をリフローする工程とを具備することを特徴とする半導体装置の製造方法を提供する。
また本発明は、長手方向に沿った断面において、半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、全粒界数に対して２０％以上含む配線を具備する半導体装置の製造方法であって、半導体基板上に絶縁層を形成する工程と、前記絶縁層に、ヴィアホールおよび配線溝を含む凹部を形成する工程と、前記凹部表面にライナ材を形成する工程と、前記ライナ材上に、ロングスロースパッタにより第１のＡｌ膜を成膜する工程と、前記第１のＡｌ膜上にリフロースパッタを施して第２のＡｌ膜を成膜する工程とを具備し、前記第１のＡｌ膜の成膜は、スパッタ装置のコリメータの角度を３０〜６０°の範囲として、前記半導体基板に対して斜め方向から行なわれることを特徴とする半導体装置の製造方法を提供する。
【０００９】
さらに本発明は、長手方向に沿った断面において、半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、全粒界数に対して２０％以上含む配線を具備する半導体装置の製造方法であって、半導体基板上に絶縁層を形成する工程と、前記絶縁層にヴィアホールを形成する工程と、前記ヴィアホール内にライナ材を形成する工程と、前記ライナ材上にＡｌ又はＡｌＣｕ合金からなる配線材料をスパッタして、前記半導体基板に対して６０°以内の角度をなす結晶粒界を形成する工程と、前記絶縁膜を前記結晶粒界の高さより下方まで除去して、配線溝を形成する工程と、前記配線溝内にライナ材を介してリフロースパッタによりＡｌ又はＡｌＣｕ合金からなる配線材料を堆積する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の半導体装置およびその製造方法を詳細に説明する。
【００１１】
（実施例Ｉ）
実施例（Ｉ−１）
図１および図２に本実施例の半導体装置の製造工程を示す。
【００１２】
まず、図１（ａ）に示すように、シリコン基板１０上に絶縁膜１１を介してＷ配線１２を形成し、層間絶縁膜１３を堆積した。
【００１３】
次いで、図１（ｂ）に示すように層間絶縁膜１３にヴィアホール１４を形成した後、図１（ｃ）に示すように上層配線を形成するための溝１５を形成した。
【００１４】
形成されたヴィアホール１４および溝１５の底部および側面に、配線材料とは異なる高融点金属であるＮｂをスパッタ法により堆積してライナ材１６を成膜した後、スパッタ法を用いて図１（ｄ）に示すようにＡｌ層１７を成膜した。ここでのスパッタ法としては、スパッタターゲットとシリコン基板との距離を充分に長くしたスパッタ法（ＬＴＳ法）を用いた。
【００１５】
さらに、窒素を添加してチャンバ内の圧力が３×１０-6Ｐａから５×１０-4Ｐａになるまで充填した後、シリコン基板を加熱しながらのスパッタ（リフロースパッタ法）を行うことにより溝１５を埋め込んで、図２（ａ）に示すように全てのメタルの成膜を終えた。
【００１６】
その後、層間絶縁膜１３上に存在する余分なＡｌ層をＣＭＰにより除去して、図２（ｂ）に示すように配線およびヴィアを形成した後、パッシベーション膜として、図２（ｃ）に示すようにＳｉＯ2 膜１８およびＳｉＮ膜１９を順次形成した。これらのＳｉＯ2 膜１８およびＳｉＮ膜１９は、材料を全面に塗布しアニールを行うことにより形成される。こうして、本実施例のサンプルを作製した。
【００１７】
上述したプロセスにより製造されたサンプルを、配線上の任意の場所で配線長手方向に断面ＴＥＭ観察し、この断面ＴＥＭ写真を図３に示す。写真には、配線長手方向と直交する粒界（バンブー粒界）以外に、配線長手方向と直交しない粒界が配線中に存在していることが示されている。特に、配線におけるビア近傍には、配線の長手方向に沿った粒界（以下、Ｈ型粒界と称する）が存在している。
【００１８】
上述したように本実施例においては、まずＬＴＳ法によりＡｌを成膜し、次いで、窒素を添加した後にリフロースパッタ法によりさらにＡｌを埋め込むという手法によりＡｌ配線を形成している。このような方法によりＡｌ配線を形成しているので、配線長手方向と直交しない粒界を配線中に形成することができた。
【００１９】
このような配線の長手方向と直交しない粒界とシリコン基板表面との成す角度は６０°以内であった。また、配線の底部には、ＮｂとＡｌとの反応物が生成していることがＴＥＭ写真により確認された。この反応生成物層は、配線の寿命を引き延ばす層としての役割を有している。
【００２０】
電気特性を測定した後、各配線幅のサンプルについてＥＭ試験を行い、得られた結果を図４のグラフに示す。図４のグラフ中、曲線ａは、本発明の半導体装置についての結果であり、曲線ｂは従来の埋め込み型配線を有する半導体装置についての結果である。従来の埋め込み型配線を有する半導体装置（曲線ｂ）においては、σ値は０．３５程度であるのに対し、本発明の半導体装置（曲線ａ）においては、配線幅によらず配線不良のバラツキσが０．３０未満であり、配線の高信頼化を実現していることがわかる。σが０．３０未満と良好な値を得ることができた原因は、図３の断面ＴＥＭ写真に示したようにＨ型粒界がビア近傍に存在することに起因する。ビア近傍にＨ型粒界が存在するので、ボイド生成のための引張り応力の臨界値が局所的に低くなり、このＨ型粒界がボイド生成のトリガとなる。これによって、ビア近傍における単一不良モードを実現することができた。したがって、Ｈ型粒界はビアの近傍に存在することが必要であり、具体的には、配線におけるビアの上部またはビアから３μｍ以内の領域に少なくとも１つ存在していることが好ましい。
【００２１】
本実施例で得られた半導体装置についてのビアからの距離とボイドの数との関係を、図５のグラフに示す。ビア近傍でボイドの発生頻度が高いことが、図５のグラフに明確に示されている。
【００２２】
さらに、Ｈ型粒界の存在比率と、配線不良のバラツキ（σ）との関係を図６のグラフに示す。ここでの配線幅は０．５μｍとした。Ｈ型粒界の割合が全粒界の２０％以上となると、バラツキ（σ）は０．２６程度に安定しているので、Ｈ粒界の割合は、全粒界数に対して２０％以上であることが好ましい。なお、Ａｌ配線中のＡｌ原子の粒径は０．５μｍ程度であり、Ｈ型粒界は１０μｍ中に１個〜２個存在するので、Ｈ型粒界は配線中の全粒界数に対して少なくとも５％は存在しているといえる。
【００２３】
本実施例のサンプルについてのＥＭ試験結果を、Ｈ型粒界の割合およびＭＴＦとともに下記表１にまとめる。参照として、従来型ダマシンおよびＲＩＥについても同様の結果を下記表１に示した。ＥＭ試験は、窒素雰囲気中でＴ＝２５０℃、印加電流密度Ｊ＝１．０ＭＡ／ｃｍ2 の条件で行った。
【００２４】
【表１】
Figure 0004044236
【００２５】
表１中、σおよびＪｕｓｅについての“○”は、従来型ダマシン配線の値より良好であることを示す。
【００２６】
表１に示されるように、従来型ダマシン配線に含有されているＨ型粒界の割合は１２．３％であるのに対して、本実施例で得られたサンプルの配線中には、３２．１％のＨ型粒界が含有されている。このため、Ｎ2 添加ダマシンにより配線を形成した本実施例のサンプルは、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００２７】
なお、ＲＩＥで形成された配線ではＨ型粒界は存在しないため、ＭＴＦ、σおよびＪｕｓｅは全て本実施例のサンプルより劣っていることは、表１に示されるとおりである。
【００２８】
実施例（Ｉ−２）
前述の実施例（Ｉ−１）と同様の手法により、シリコン基板上に絶縁膜を介して下層配線を形成し、層間絶縁膜を堆積した。さらに、同様にして上層配線を形成するための溝を層間絶縁膜に形成した。
【００２９】
次に、Ｎｂの膜厚を５ｎｍ以上で変化させてライナ材を形成した後、実施例（Ｉ−１）と同様の手順で配線およびビアを形成した。最後に、前述と同様のパッシベーションを成膜して数種類のサンプルを作製した。
【００３０】
得られた各サンプルについて、前述の実施例（Ｉ−１）と同様の条件でＥＭストレス試験を行なって、Ｎｂ膜厚とＭＴＦとの関係を図７のグラフに示す。図７のグラフに示されるように、ライナ材としてのＮｂ膜厚を１５ｎｍ以上とすることによって、ＭＴＦを２０％程度向上させることができる。
【００３１】
さらに、Ｎｂ膜厚を２５ｎｍとしたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００３２】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に２５．２％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００３３】
実施例（Ｉ−３）
前述の実施例（Ｉ−１）と同様の手法により、シリコン基板上に絶縁膜を介して下層配線を形成し、層間絶縁膜を堆積した。さらに、同様にして上層配線を形成するための溝を層間絶縁膜に形成した。
【００３４】
次に、ライナ材として、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＡｌ、Ｔｉ／ＴｉＮのいずれかをスパッタした。ライナ材の材質を変更することによって、ライナ材上に成膜される配線材料であるＡｌの（１１１）配向半値幅が改善される。その結果として、Ａｌ原子の粒界拡散を抑制することが可能となり、ＥＭ耐性が向上する。
【００３５】
ライナ材を形成した後、前述の実施例（Ｉ−１）と同様の手順で配線およびビアを形成した後、前述と同様の手法によりパッシベーション膜を成膜して数種類のサンプルを作製した。ライナ材の異なるいずれのサンプルにおいても、ヴィアホールおよび配線は、ライナ材としてＮｂを用いた実施例（Ｉ−１）の場合と同様にＡｌで完全に埋め込まれていた。
【００３６】
本実施例の結果から、ライナ材の膜厚が５ｎｍ以上であれば、配線の寿命を引き延ばすのに有効であることがわかった。
【００３７】
実施例（Ｉ−４）
前述の実施例（Ｉ−１）と同様の手順により、シリコン基板上に絶縁膜を介して下層配線を形成し、層間絶縁膜を堆積した。さらに、同様にして上層配線を形成するための溝を層間絶縁膜に形成して、同様のライナ材を成膜した。
【００３８】
配線は、ＬＴＳ法で成膜されるＡｌ膜の膜厚と、リフロースパッタ法で形成されるＡｌ膜の膜厚との膜厚比を変える以外は、前述の実施例（Ｉ−１）と同様の手法により形成した。具体的には、まず、埋め込み性を低下させない膜厚で、スパッタターゲットとシリコン基板との距離を充分に長くしたスパッタ法（ＬＴＳ法）により図１（ｄ）に示したように第１のＡｌ膜を形成した。次いで、シリコン基板を加熱しながらリフロースパッタ法により図２（ａ）に示したように第２のＡｌ膜を形成した。
【００３９】
このようにしてＬＴＳとリフローとの膜厚比を変えて２つのＡｌ膜を成膜することにより配線を形成した後、前述と同様のパッシベーション膜を成膜して数種類のサンプルを作製した。
【００４０】
各サンプルについての電気特性の測定値自体は、実施例（Ｉ−１）の場合と同程度であった。しかしながら、ＬＴＳ法により形成される第１のＡｌ層の厚みを薄くすると、配線底部において配線の長手方向と直交しない粒界の数が増加するという結果が得られた。
【００４１】
配線の膜厚比（ＬＴＳ／リフロー）と、Ｈ型粒界の存在率との関係を図８のグラフに示す。図８に示されるように、膜厚比を変えることによって配線中における粒界数をコントロールすることができた。リフロー時の埋め込み性は良好であり、ウェハ内バラツキおよびロット内バラツキはなかった。
【００４２】
さらに、膜厚比（ＬＴＳ／リフロー）を０．７５としたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００４３】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に３０．５％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００４４】
実施例（Ｉ−５）
前述の実施例（Ｉ−１）と同様の手法により、シリコン基板上に絶縁膜を介して下層配線を形成し、層間絶縁膜を堆積した。さらに、同様にして上層配線を形成するための溝を層間絶縁膜に形成して、同様のライナ材を成膜した。
【００４５】
配線の形成に当たっては、Ａｌ（Ｃｕ）をスパッタターゲットとして用いて、ＬＴＳ法により第１のＡｌ（Ｃｕ）膜を成膜した後、リフロースパッタ法により第２のＡｌ（Ｃｕ）膜を成膜した。ただし、ＬＴＳ法で用いたＡｌ（Ｃｕ）ターゲットとリフローで用いたＡｌ（Ｃｕ）ターゲットとは、Ｃｕ濃度の異なるものを用いた。
【００４６】
このようにＣｕ濃度の異なるターゲットを用いて形成された２つのＡｌ（Ｃｕ）膜の間には、Ｃｕ濃度差に起因した界面が形成された。この界面は、Ｈ型粒界と同等の効果を有するので、配線不良のバラツキを低減することができた。
【００４７】
Ｃｕ濃度の異なる２つのＡｌ（Ｃｕ）膜を成膜することによって配線を形成した後、前述の実施例（Ｉ−１）と同様のパッシベーション膜を成膜して数種類のサンプルを作製した。
【００４８】
２つのターゲットのＣｕ濃度比（ＬＴＳ／リフロー）を０．７５としたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００４９】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に３６．１％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００５０】
実施例（Ｉ−６）
前述の実施例（Ｉ−１）と同様の手法により、シリコン基板１０上に絶縁膜１１を介して下層配線１２および層間絶縁膜１３を形成した。さらに、前述と同様にして図９（ａ）に示すようにライナ材１６およびＡｌ膜１７を形成した後、図９（ｂ）に示すように上層配線のリセスを行った。
【００５１】
再度、スパッタ法によりＡｌを堆積して配線長手方向の粒界を配線中に作り込んだ後、ＣＭＰを行って図９（ｃ）に示すように表面を平坦化した。最後に、実施例（Ｉ−１）と同様の手法により、図９（ｄ）に示すようにＳｉＯ2 膜１８およびＳｉＮ膜１９を堆積してパッシベーション膜を形成し、本実施例のサンプルを作製した。
【００５２】
得られたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００５３】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に４８．９％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００５４】
実施例（Ｉ−７）
前述の実施例（Ｉ−１）と同様の手法により、シリコン基板１０上に絶縁膜１１を介して下層配線１２および層間絶縁膜１３を形成した。さらに、前述と同様にしてライナ材１６を成膜した後、ＬＴＳ法によりＡｌをスパッタして、図１０（ａ）に示すように第１のＡｌ膜１７を成膜した。このＡｌ膜上に後の工程で堆積されるライナ材やＡｌ膜を考慮して、溝内を完全に埋め込まないように、第１のＡｌ膜は堆積される。
【００５５】
次いで、図１０（ｂ）に示すようにライナ材１６を全面にスパッタした後、さらにリフロースパッタを行って、図１０（ｃ）に示すように第２のＡｌ膜１７をライナ材１６上に形成した。これによって、Ａｌ配線中には、Ａｌ／ライナ材とＡｌの反応層／Ａｌ界面が形成される。こうした界面は、Ｈ型粒界と同様に配線不良のバラツキを抑制効果を有する。
【００５６】
次いで、図１０（ｄ）に示すようにＣＭＰにより表面を平坦化してＡｌ配線を形成した。最後に、実施例（Ｉ−１）の場合と同様の手法により、図１０（ｅ）に示すようなＳｉＯ2 膜１８およびＳｉＮ膜１９をＡｌ配線上に堆積してパッシベーション膜を形成し、本実施例のサンプルを作製した。
【００５７】
得られたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００５８】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に５３．１％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００５９】
実施例（Ｉ−８）
前述の実施例（Ｉ−１）と同様の手法により、シリコン基板１０上に絶縁膜１１を介して下層配線１２および層間絶縁膜１３を形成した。さらに、前述と同様にしてヴィアホールを形成した後、図１１（ａ）に示すようにタングステンヴィア２１を形成した。タングステンヴィアは、ブランケットＷ−ＣＶＤ法または選択Ｗ−ＣＶＤ法を用いて形成することができる。次いで、図１１（ｂ）に示すように上層配線の溝１５を形成した後、図１１（ｃ）に示すようにＮｂを溝内の全面にスパッタしてライナ材１６を形成した。
【００６０】
その後、図１２（ａ）に示すようにＬＴＳ法によりＡｌ膜１７の成膜を行った後、ＣＭＰにより図１２（ｂ）に示すように表面を平坦化して配線を形成した。
【００６１】
最後に、図１２（ｃ）に示すようにＳｉＯ2 膜１８およびＳｉＮ膜１９を配線上に堆積してパッシベーション膜を形成し、アニールを行って本実施例のサンプルを作製した。
【００６２】
得られたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００６３】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に２１．４％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００６４】
実施例（Ｉ−９）
前述の実施例（Ｉ−１）と同様の手法により図１３（ａ）に示すように、基板１０上に絶縁膜１１を介して下層配線１２を形成し、ＳｉＯ2 膜１３を堆積した。
【００６５】
次に、図１３（ｂ）に示すようにヴィア２２をタングステンまたはＡｌを用いてピラープロセスで形成した。その後、図１３（ｃ）に示すように層間絶縁膜１３を堆積し、図１３（ｄ）に示すように上層配線の溝１５を形成した。さらに、溝内の全面にＮｂをスパッタしてライナ材１６を形成した後、図１４（ａ）に示すようにＬＴＳ法によりＡｌ膜１７を成膜した。次いで、ＣＭＰを行って図１４（ｂ）に示すように平坦化して配線を形成し、最後に、図１４（ｃ）に示すようにＳｉＯ2 膜１８よびＳｉＮ膜１９を堆積したパッシベーション膜を形成し、アニールを行って本実施例のサンプルを作製した。
【００６６】
得られたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００６７】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に２７．５％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００６８】
実施例（Ｉ−１０）
パッシベーション膜として、有機ＳＯＧ膜およびフッ素添加ＳｉＯ2 膜を配線上に順次堆積した以外は、前述の実施例（Ｉ−１）と同様の手法によりサンプルを作製した。
【００６９】
得られたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００７０】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に３３．４％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００７１】
実施例（Ｉ−１１）
配線材料中にＣｕを含有させて、Ｃｕ濃度を変化させる以外は、前述の実施例（Ｉ−１）と同様の手法により種々のサンプルを作製した。
【００７２】
配線材料中のＣｕ濃度とＪｕｓｅとの関係、およびＣｕ濃度とＨ型粒界との存在比率との関係を図１５のグラフに示す。図１５のグラフ中、曲線ｃは、Ｊｕｓｅを表し、曲線ｄはＨ型粒界の存在比率を表している。図示されるように、Ｈ型粒界の存在比率は、Ｃｕ濃度によらず４５〜５０％程度である。したがって、配線不良のバラツキも小さく、良好な値を示している。一方、ＭＴＦは低Ｃｕ濃度のサンプルよりも寿命が長い。これらの結果、計算される許容電流密度はＡｌ配線中のＣｕ濃度の増加とともに大きくなっている。
【００７３】
さらに、Ｃｕ濃度を１％としたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００７４】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に３２．１％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００７５】
実施例（Ｉ−１２）
前述の実施例（Ｉ−１）と同様の手法により、図１６（ａ）に示すようにシリコン基板１０上に絶縁膜１１を介して下層配線１２および層間絶縁膜１３を形成した後、図１６（ｂ）に示すようにヴィアホール１４を形成した。上層配線の溝加工の際には、エッチング条件を変えることによって、図１６（ｃ）に示すような層間絶縁膜の突起物２４を形成した。突起物２４は、例えば、高さ５００Å程度、幅３００Å程度での寸法で、ヴィアホール１４の周囲に形成することができる。
【００７６】
次いで、実施例（Ｉ−１）と同様にしてライナ材１６を形成した後、図１６（ｄ）に示すようにＡｌ膜１７をＬＴＳ法によりスパッタし、リフローを行った。層間絶縁膜の突起物の影響により、図１６（ｄ）に示すように、Ａｌスパッタの際にはヴィア部直上には基板表面から６０°以内の角度をなす粒界２５が形成された。
【００７７】
その後、ＣＭＰを行って図１７（ａ）に示すように表面を平坦化して配線を形成した後、図１７（ｂ）に示すようにＳｉＯ2 膜１８を配線上に形成した。最後に図１７（ｃ）に示すようにＳｉＮ膜１９を堆積してパッシベーション膜を形成し、本実施例のサンプルを作製した。
【００７８】
得られたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００７９】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に２４．５％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００８０】
実施例（Ｉ−１３）
前述の実施例（Ｉ−１）と同様の手法により、シリコン基板１０上に絶縁膜１１を介して下層配線１２および層間絶縁膜１３を形成した。さらに、前述と同様にして、図１８（ａ）に示すようにヴィアホール１４および上層配線の溝１５を加工した。Ｎｂを全面にスパッタしてライナ材１６を形成した後、ＬＴＳ法によりＡｌをスパッタして第１のＡｌ膜を形成した。この際、スパッタ装置のコリメータの角度を３０〜６０°の範囲として、ウェハに対して斜め方向から成膜を行った。その結果、図１８（ｂ）に示すようにビア上部からビア近傍にかけて、基板表面から６０°以内の角度をなす配線長手方向の粒界２６が形成された。ビアの周りのＮｂライナは、厚さが１０μｍ程度であるので、配線自体の抵抗上昇には影響を及ぼさない。
【００８１】
次いで、リフロースパッタを施して図１８（ｃ）に示すように第２のＡｌ膜を形成した。
【００８２】
その後、実施例（Ｉ−１）と同様にしてＣＭＰを行って図１８（ｄ）に示すように表面を平坦化して配線を形成した。最後に、図１８（ｅ）に示すようにＳｉＯ2 膜１８およびＳｉＮ膜１９を配線上に順次堆積してパッシベーション膜を形成し、本実施例のサンプルを作製した。
【００８３】
得られたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００８４】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に２８．２％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００８５】
実施例（Ｉ−１４）
まず、実施例（Ｉ−１）と同様の手法により、図１９（ａ）に示すようにシリコン基板１０上に絶縁膜１１を介して下層配線１２および層間絶縁膜１３を堆積した。次いで、ヴィアホールを加工してＮｂをスパッタしてライナ材１６を形成し、さらに配線材料のＡｌ膜１７をスパッタした。Ａｌ粒径は０．５μｍ程度であり、図１９（ｂ）に示すようにヴィア中には少なくとも２個のＡｌ結晶粒が上下に形成された。それらの結晶粒界２７は基板に対して６０°以内の角度で存在していた。
【００８６】
次いで、図１９（ｃ）に示すように上層配線の溝１５を加工した。この溝内に図１９（ｄ）に示すようにＮｂをスパッタしてライナ材１６を形成した後、リフロースパッタによりＡｌを堆積して図２０（ａ）に示すようにＡｌ膜１７を形成した。その後、ＣＭＰを行って図２０（ｂ）に示すように表面を平坦化して配線を形成した。
【００８７】
最後に、前述の実施例（Ｉ−１）と同様の手法により図２０（ｃ）に示すようにＳｉＯ2 膜１８およびＳｉＮ膜１９を堆積してパッシベーション膜を形成し、本実施例のサンプルを作製した。
【００８８】
得られたサンプルについてのＨ型粒界の割合、σおよびＪｕｓｅを前記表１にまとめた。
【００８９】
表１に示されるように、本実施例で得られたサンプルは、Ｈ型粒界が配線中に２６．４％含有されているので、ＭＴＦ、σおよびＪｕｓｅのいずれにおいても、従来型ダマシンより良好な結果を示している。
【００９０】
上述した（実施例Ｉ）の半導体装置は、多層構造の配線に特に有効であるが、単層構造に適用することもでき、この場合にも同様の効果が得られる。また、配線の底部および側面に形成されるライナ材は、必ずしも必要とされるものではない。
【００９１】
（参考例II）
参考例（II−１）
図２１および図２２に本参考例の半導体装置の製造工程を示す。
【００９２】
まず、図２１（ａ）に示すように、半導体基板３０上に絶縁膜３１を介して下層配線３２を形成した後、層間絶縁膜としてＴＥＯＳ膜３３を形成した。次に、図２１（ｂ）に示すようにビア開孔３４および第２層の配線となる溝３５の加工を行った。さらに、ライナー材３６を成膜した後、リフロースパッタリングによってＡｌをビアおよび第２層配線となる溝内に図２１（ｃ）に示すように堆積して、Ａｌ膜を成膜した。ライナー材としては、Ｔｉ、ＴｉＮ、Ｎｂ、Ｔａ、またはＴａＡｌを用いることができる。その後、ＣＭＰによって図２１（ｄ）に示すように表面を平坦化して、ビアおよび第２層Ａｌ配線を形成した。
【００９３】
得られた第２層Ａｌ配線に対して図２２（ａ）に示すようにリセスを行って、配線上部を５０Å以上除去した後、スパッタリングを行って図２２（ｂ）に示すようにＡｌ−Ｓｉ−Ｏを含有する介在層３８を成膜した。元素分析の結果、この介在層３８中には、Ａｌが４〜１５atomic％、Ｓｉが５〜２５atomic％、Ｏが７０〜８０atomic％含有されていた。こうした組成の介在層は、Ａｌ−Ｓｉ−Ｏを含有する原料ガスを用いてＣＶＤ法により形成することもできる。
【００９４】
再度ＣＭＰを行って図２２（ｃ）に示すように配線上部のみに介在層３８を残留させた。最後に、図２２（ｄ）に示すようにＴＥＯＳ酸化膜３９およびＳｉＮ膜４０を順次堆積してパッシベーション膜を形成し、サンプルを作製した。
【００９５】
得られたサンプルのＥＭ試験結果を下記表２に示す。表２には、介在層を有しない従来の構造の場合、および介在層の材質を変更した場合についても併せて示した。
【００９６】
【表２】
Figure 0004044236
【００９７】
表２に示されるように本サンプルにおいては、配線の上部とパッシベーション膜との間に介在層３８が存在しているので、この介在層がＡｌ配線とパッシベーション膜（ＴＥＯＳ−ＳｉＯ2膜）との密着性を向上させる。このため、ＥＭが配線内部のＡｌ拡散によって進み、ＥＭの活性化エネルギーが０．９〜１．２ｅＶと高められる。したがって、本発明の多層配線構造では高いＥＭ信頼性が得られる。
【００９８】
本参考例で説明した半導体装置においては、種々の変更が可能である。例えば、介在層は、上述した元素に加えてＣをさらに含有していてもよい。さらに、配線材料をＡｌ合金とし、介在層がＡｌ−Ｓｉ−ＯあるいはＡｌ−Ｓｉ−Ｏ−Ｃに加えて他の合金材料を含んでいてもよい。いずれの場合も、前述と同様の効果が得られる。
【００９９】
参考例（II−２）
図２２（ｄ）におけるパッシベーション膜として、ＴＥＯＳ／ＳｉＮ膜の代わりに、スピンコートによって形成された有機基を含む酸化シリコン膜（有機ＳＯＧ膜）を成膜した以外は、前述の参考例（II−１）と同様にしてサンプルを作製した。ここで用いた有機ＳＯＧ膜は、５０ＧＰａ以下のヤング率を有する材料である。
【０１００】
なお、ＥＭ試験中には、配線を形成する金属原子は、カソード（−）からアノード（＋）側へ移動する。この際、配線のカソード側においては、金属原子の密度が減少するとともに引張り応力が蓄積する。この引張り応力が臨界応力を越えるとボイドが発生する。したがって、引張り応力の蓄積を緩和することによってＥＭ寿命を延ばすことができる。
【０１０１】
絶縁膜材料の影響を調べるために、ＴＥＯＳ−ＳｉＯ2 および有機ＳＯＧ膜の硬度を、押し込み硬度計を用いて測定した。弾性変形領域における硬度がヤング率に比例することから、熱酸化シリコン膜のヤング率（７３ＧＰａ）を基準として、ＴＥＯＳ−ＳｉＯ2 膜および有機ＳＯＧ膜のヤング率を比例配分により導出した。その結果、ＴＥＯＳ−ＳｉＯ2 膜のヤング率は６０ＧＰａであり、有機ＳＯＧ膜のヤング率は８ＧＰａであった。このように有機ＳＯＧ膜のヤング率がＴＥＯＳ−ＳｉＯ2 膜のヤング率に比べて著しく小さいので、ＥＭ試験中にカソード側に働く引張り応力を緩和する効果は、有機ＳＯＧ膜はＴＥＯＳ膜に比べて非常に大きい。
【０１０２】
表２に得られたサンプルについてのＥＭ試験結果を示した。本参考例のようにヤング率が５０ＧＰａ以下の絶縁膜をパッシベーション膜として用い、前述の介在層を介して配線層に接触させることによって、次のような効果が得られる。すなわち、介在層の存在による活性化エネルギーの向上に加えて、ＥＭのＭＴＦ（平均寿命）が延びるので、ＥＭ耐性向上の効果がさらに大きくなる。
【０１０３】
ヤング率が５０ＧＰａ以下の任意の材料をパッシベーション膜として用い、前述の介在層を介して配線に接触させることによって、こうした効果を得ることができる。使用し得る材料としては、例えば、スピンコート以外のＣＶＤ法、蒸着重合、スパッタリング法などを用いて形成された有機基を含む酸化シリコン膜を主成分とする膜、あるいはポリイミドなどで代表される有機膜、無機の添加物を含む酸化シリコン膜等が挙げられる。
【０１０４】
（参考例II−３）
前述の参考例（II−２）で説明したようなヤング率５０ＧＰａ以下の絶縁膜は、配線の上部のみならず、側面にも設けることができる。
【０１０５】
以下に、こうした構造の半導体装置について図２３および図２４を参照して説明する。
【０１０６】
まず、図２３（ａ）に示すように、基板３０上に絶縁膜３１を介して下層配線３２を形成した後、層間絶縁膜としてＴＥＯＳ膜３３を形成した。次いで、ビア開孔を行って、図２３（ｂ）に示すようにビア４１を形成した。ビア４１は、例えば、選択Ｗ−ＣＶＤ法、ブランケットＷ−ＣＶＤ法、またはＡｌシングルダマシン法等によって形成することができる。
【０１０７】
さらに、図２３（ｃ）に示すようにヤング率５０ＧＰａ以下の材料である有機ＳＯＧ膜４２を成膜した後、この有機ＳＯＧ膜４２内に第２層配線となる溝の加工を行って、得られた溝内にライナー材３６および第２層配線となるＡｌ膜３７を順次成膜した。ライナー材３６の材料およびＡｌ膜３７の形成方法は、前述の参考例（II−１）と同様とすることができる。さらに、ＣＭＰによって図２３（ｄ）に示すように表面を平坦化して第２層配線を形成した。
【０１０８】
得られた第２層Ａｌ配線に対して図２４（ａ）に示すようにリセスを行って、配線上部を５０Å以上除去した後、スパッタリングを行って図２４（ｂ）に示すようにＡｌ−Ｓｉ−Ｏを含有する介在層３８を成膜した。再度ＣＭＰを行って図２４（ｃ）に示すように配線上部のみに介在層を残した後、図２４（ｄ）に示すようにヤング率５０ＧＰａ以下の材料である有機ＳＯＧ膜４２を堆積してパッシベーション膜を形成し、サンプルを作製した。
【０１０９】
得られたサンプルについてＥＭ試験を行ったところ、参考例（II−２）の場合と同様に、ＥＭ信頼性を向上させる効果が得られた。この効果は、配線上部のみ有機ＳＯＧ膜を使用したよりも増大していることが確認された。
【０１１０】
参考例（II−４）
前述の参考例（II−２）で説明したようなヤング率が５０ＧＰａ以下の絶縁膜を層間絶縁膜として用いて、配線の上部、側面、および底部の全てをこの絶縁膜が覆う構造としてもよい。
【０１１１】
以下に、こうした構造の半導体装置について図２５および図２６を参照して説明する。
【０１１２】
まず、図２５（ａ）に示すように、基板２０上に絶縁膜３１を介して下層配線３２を形成した後、ヤング率５０ＧＯＰａ以下の材料である有機ＳＯＧ膜４２を堆積して層間絶縁膜を形成した。この有機ＳＯＧ膜４２内に、図２５（ｂ）に示すようにビア開孔３４および第２の配線となる溝３５の加工を行って、得られた溝内に、図２５（ｃ）に示すようにライナー材３６および第２層配線となるＡｌ膜３７を順次成膜した。ライナー材３６の材料およびＡｌ膜３７の形成方法は、前述の参考例（II−１）の場合と同様とすることができる。さらに、ＣＭＰによって図２５（ｄ）に示すように表面を平坦化してビアおよび第２層Ａｌ配線を形成した。
【０１１３】
得られた第２層Ａｌ配線に対して図２６（ａ）に示すようにリセスを行って、配線上部を５０Å以上除去した後、スパッタリングを行って図２６（ｂ）に示すようにＡｌ−Ｓｉ−Ｏを含有する介在層３８を成膜した。再度ＣＭＰを行って図２６（ｃ）に示すように配線上部のみに介在層を残した後、図２６（ｄ）に示すようにヤング率５０ＧＰａ以下の材料である有機ＳＯＧ膜４２を堆積してパッシベーション膜を形成し、サンプルを作製した。
【０１１４】
得られたサンプルについてＥＭ試験を行ったところ、参考例（II−２）の場合と同様に、ＥＭ信頼性を向上させる効果が得られた。この効果は、配線上部および側面に有機ＳＯＧ膜を使用した場合よりも大きくなった。
【０１１５】
参考例（II−５）
図２７および図２８を用いて、本参考例を説明する。
【０１１６】
まず、図２７（ａ）に示すように、基板３０上に絶縁膜３１を介して下層配線３２を形成した後、層間絶縁膜としてＴＥＯＳ膜３３を形成した。このＴＥＯＳ膜３３内に、図２７（ｂ）に示すようにビア開孔３４および第２の配線となる溝３５の加工を行って、図２７（ｃ）に示すようにライナー材３６および第２層配線となるＡｌ層を順次堆積した。ライナー材３６の材料およびＡｌ膜３７の形成方法は、前述の参考例（II−１）の場合と同様とすることができる。さらに、ＣＭＰによって図２７（ｄ）に示すように表面を平坦化してビアおよび第２層Ａｌ配線を形成した。
【０１１７】
次いで、図２８（ａ）に示すように、第２層配線の上にＳｉ含有層４４を形成した。このＳｉ含有層４４は、少なくともＳｉとＯとを含有するものであり、さらにＣを含有していてもよい。Ｓｉ含有層４４を形成した後、熱処理を施すことによって、Ｓｉ含有層４４と第２層配線３７を構成するＡｌとが反応して、図２８（ｂ）に示すようにこれらの層の界面にはＡｉ−Ｓｉ−Ｏを含む介在層３８が形成される。なお、Ｓｉ含有層４４中にＣが含有されている場合には、反応によって形成される介在層３８中にもＣが含まれる。この際の熱処理条件は、例えば、４００℃〜４５０℃で１５分〜６０分程度とすることができる。
【０１１８】
その後、Ｓｉ含有膜４４のうち、配線上部に形成された介在層３８を除いた部分を除去して、図２８（ｃ）に示すように介在層３８を露出させる。Ｓｉ含有層４４の除去に当たっては、例えば、ＲＩＥ、ＣＭＰ、ウェットエッチング、またはＯ2 アッシャーを採用することができる。
【０１１９】
このとき配線上に存在する介在層３８の膜厚は２００Åであった。
【０１２０】
最後に、図２８（ｄ）に示すようにヤング率５０ＧＰａ以下の材料である有機ＳＯＧ膜４２を堆積してパッシベーション膜を形成し、本参考例のサンプルを作製した。
【０１２１】
得られたサンプルについてＥＭ試験を行ったところ、参考例（II−２）の場合と同様に、ＥＭ信頼性を向上させる効果が得られた。
【０１２２】
上述した半導体装置における介在層は、次のような方法によって形成することもできる。すなわち、図２７（ｃ）に示したようにＣＭＰによってビアおよび第２層Ａｌ配線を形成した後、有機ＳＯＧ膜を直接成膜する。次いで、熱処理を行うことによって、第２層Ａｌ配線と有機ＳＯＧ膜との界面にＡｉ−Ｓｉ−Ｏを含有する介在層３８が約５００Åの膜厚で形成される。この場合の熱処理は、例えば、４００℃〜４５０℃で１５分〜６０分程度とすることができる。
【０１２３】
本参考例で説明した半導体装置は、種々の変更が可能である。例えば、配線材料をＡｌ合金により形成し、介在層中にＡｌ−Ｓｉ−Ｏと合金材料とを、またはＡｌ−Ｓｉ−Ｏ−Ｃと合金材料とを含有させてもよい。さらに、スピンコート以外のＣＶＤ法、蒸着重合、スパッタリング法などを用いて形成された有機基を含む酸化シリコン膜を主成分とする膜、あるいはポリイミドなどで代表される有機膜、無機の添加物を含む酸化シリコン膜等を用いてパッシベーション膜を形成することもできる。いずれの場合も、前述と同様の効果が得られる。
【０１２４】
参考例（II−６）
ＲＩＥ配線を用いた場合について、図２９および図３０を参照して説明する。
【０１２５】
まず、図２９（ａ）に示すように、基板３０上に絶縁膜３１を介して下層配線３２を形成した後、層間絶縁膜としてＴＥＯＳ膜３３を形成した。ここでの層間膜としては、有機ＳＯＧ膜、またはＴＥＯＳ膜と有機ＳＯＧ膜との積層膜を用いてもよい。
【０１２６】
層間絶縁膜３３にビア開孔を行った後、図２９（ｂ）に示すようにビア４１を形成した。ビア４１は、例えば、選択Ｗ−ＣＶＤ法、ブランケットＷ−ＣＶＤ法、またはＡｌシングルダマシン法等によって形成することができる。
【０１２７】
次いで、図２９（ｃ）に示すように下地層４５およびＡｌ膜３７を順次積層した後、ＲＩＥにより図２９（ｄ）に示すように第２層配線を形成する。ここで、下地層４５としては、例えば、Ｔｉ、ＴｉＮ、Ｎｂ、Ｔａ、ＴａＡｌ、またはＴｉ／ＴｉＮを用いることができる。また、Ａｌ層３７の上層にも同様の金属層を形成してもよい。
【０１２８】
こうして形成された第２層配線の上に、図３０（ａ）に示すようにＳｉ含有層４４を形成する。このＳｉ含有層４４は、少なくともＳｉとＯとを含有するものであり、さらにＣを含有していてもよい。熱処理を施すことによって、Ｓｉ含有層４４と第２層配線３７を構成するＡｌとが反応して、図３０（ｂ）に示すように、これらの層の界面に、Ａｌ−Ｓｉ−Ｏを含む介在層３８が形成される。なお、Ｓｉ含有層中４４にＣが含有されている場合には、反応によって形成される介在層３８中にもＣが含まれる。この際の熱処理条件は、前述の参考例（II−５）の場合と同様とすることができる。
【０１２９】
図示する例では、介在層３８は配線の側面に形成されているが、配線の上部とＳｉ含有層とが接触する場合には、配線の上部とＳｉ含有層との間にも同様の介在層３８が形成される。
【０１３０】
その後、Ｓｉ含有膜４４のうち、配線と接触する部分に形成された介在層を除いた部分を除去して、図３０（ｃ）に示すように介在層３８を露出させた。Ｓｉ含有層４４の除去に当たっては、ＲＩＥ、ＣＭＰ、ウェットエッチング、またはＯ2 アッシャーを採用することができる。
【０１３１】
最後に、図３０（ｄ）に示すようにヤング率５０ＧＰａ以下の材料である有機ＳＯＧ膜４２を堆積してパッシベーション膜を形成し、本参考例のサンプルを作製した。
【０１３２】
得られたサンプルについてＥＭ試験を行ったところ、参考例（II−２）の場合と同様に、ＥＭ信頼性を向上させる効果が得られた。
【０１３３】
本参考例の半導体装置における介在層は、場合によっては次のような方法によって形成することもできる。すなわち、図２９（ｄ）に示したようにＲＩＥによって第２層配線を形成した後、この第２層配線上に有機ＳＯＧ膜を直接成膜する。次いで、４００℃〜４５０℃で１５分から６０分程度の熱処理を行うことによって、ある条件下では、第２層Ａｌ配線と有機ＳＯＧ膜との界面にＡｌ−Ｓｉ−Ｏを含有する介在層が形成される。
【０１３４】
（参考例II−７）
上述した参考例においては、配線材料としてＣｕを用いて半導体装置を形成してもよい。
【０１３５】
例えば、まず、Ｃｕを用いる以外は前述の参考例(II−１)と同様にして図２１（ｄ）に示したように第２層配線を形成する。得られた第２層配線に対してリセスを行って図２２（ａ）に示したように配線上部を５０Å以上除去した後、この上にスパッタリングを行って、図２２（ｂ）に示したようにＣｕ−Ｓｉ−Ｏを含有する介在層を成膜する。再度ＣＭＰを行って図２２（ｃ）に示したように配線上部のみに介在層を残留させ、最後に、有機ＳＯＧ膜をパッシベーション膜として成膜することによって、本参考例の半導体装置が得られる。
【０１３６】
あるいは、Ｃｕを用いる以外は、前述の参考例（II−５）と同様にして図２７（ｄ）に示したようにＣＭＰによってビアおよび第２層Ｃｕ配線を形成する。得られた第２層Ｃｕ配線上に、少なくともＳｉとＯとを含有するＳｉ含有層を形成した後、熱処理を施すことによって第２層Ｃｕ配線上部にＣｕ−Ｓｉ−Ｏを含有する介在層が形成される。Ｓｉ含有層中には、さらにＣが含まれていてもよく、この場合には反応によって形成される介在層中にもＣが含まれる。その後、Ｓｉ含有層のうち、配線上部に形成された介在層を除いた部分を、ＲＩＥまたはＣＭＰまたはウェットエッチングまたはＯ2アッシャーを用いて除去する。最後に、有機ＳＯＧ膜をパッシベーション膜として成膜することによって、本参考例の半導体装置が得られる。
【０１３７】
本参考例の半導体装置についてＥＭ試験を行ったところ、参考例（II−２）の場合と同様に、ＥＭ信頼性を向上させる効果が得られた。さらに、配線上部に存在する介在層は、Ｃｕのバリヤ層としての効果をもつ。
【０１３８】
上述した半導体装置における介在層は、場合によっては次のような方法によって形成することもできる。すなわち、第２層Ｃｕ配線を形成した後、この第２層Ｃｕ配線上に有機ＳＯＧ膜を直接成膜する。次いで、熱処理を行うことによって、ある条件下では第２層Ｃｕ配線と有機ＳＯＧ膜との界面にＣｕ−Ｓｉ−Ｏを含有する介在層が形成される。
【０１３９】
本参考例で説明した半導体装置は、種々の変更が可能である。例えば介在層は、上述した元素に加えてＣをさらに含有していてもよい。さらに、配線材料をＣｕ合金により形成し、介在層中にＣｕ−Ｓｉ−Ｏと合金材料とを、またはＣｕ−Ｓｉ−Ｏ−Ｃと合金材料とを含有させてもよい。さらに、スピンコート以外のＣＶＤ法、蒸着重合、スパッタリング法などを用いて形成された有機基を含む酸化シリコン膜を主成分とする膜、あるいはポリイミドなどで代表される有機膜、無機の添加物を含む酸化シリコン膜等を用いてパッシベーション膜を形成することもできる。いずれの場合も、前述と同様の効果が得られる。
【０１４０】
上述した（参考例II）の半導体装置は、多層構造の配線に特に有効であるが、単層構造に適用することもできる。
【０１４１】
比較例（II−１）
従来のビアおよび配線の形成方法としては、ＷビアおよびＲＩＥ、シングルダマシン、デュアルダマシン等の方法があるが、ここでは、デュアルダマシンを例に挙げて、図３２を参照して本比較例を説明する。
【０１４２】
まず、図３２（ａ）に示すように、半導体基板１００上に絶縁膜１０１を介してＷ配線１０２を形成し、層間絶縁膜としてＴＥＯＳ膜１０３を形成した。次に、図３２（ｂ）に示すようにビア開孔１０４および第２層の配線となる溝１０５の加工を行った。
【０１４３】
ライナー材１０６を成膜した後、リフロースパッタリングによってＡｌ膜１０７をビアおよび第２層配線となる溝内に図３２（ｃ）に示すように成膜した。その後、ＣＭＰによってビアおよび第２層配線を形成し、最後に、ＴＥＯＳ膜１０８およびＳｉＮ膜１０９を順次堆積してパッシベーション膜を形成して図３２（ｄ）に示すような半導体装置を作製した。
【０１４４】
得られた半導体装置についてのＥＭ試験結果を、前述の表２にまとめた。表２に示されるように、本比較例の配線構造では、ダマシン配線の側面および底面はライナー材と密着しているため界面エネルギーは低く抑えられている。しかしながら、配線上部ではＴＥＯＳ膜と直接接触しているため、界面エネルギーが高く、その結果ＥＭが配線上部の界面拡散によって進む。こうして、ＥＭの活性化エネルギーが０．２〜０．７ｅＶと低い値しか得られない。
【０１４５】
このように、従来の多層配線構造では、ＥＭ信頼性を高めることができない。
【０１４６】
【発明の効果】
以上詳述したように、本発明によれば、ＥＭ信頼性の高い半導体装置およびその製造方法が提供される。本発明は、半導体装置、特に多層構造を有するＬＳＩの信頼性を高めるのに極めて有効に用いられ、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一例を表わす工程断面図。
【図２】本発明の半導体装置の製造方法の他の例を表わす工程断面図。
【図３】本発明の半導体装置の配線の配線長手方向に沿った断面ＴＥＭ写真。
【図４】本発明の半導体装置における配線幅と配線不良のバラツキσとの関係を表すグラフ図。
【図５】本発明の半導体装置におけるビアからのボイドの距離とボイドの数との関係を表すグラフ図。
【図６】本発明の半導体装置におけるＨ型粒界の存在比率と配線不良のバラツキσとの関係を表すグラフ図。
【図７】本発明の半導体装置におけるライナ材としてのＮｂ膜厚とＭＴＦとの関係を表すグラフ図。
【図８】本発明の半導体装置における配線の膜厚比とＨ型粒界存在率との関係を表すグラフ図。
【図９】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１０】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１１】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１２】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１３】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１４】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１５】本発明の半導体装置における配線中のＣｕ濃度とＪｕｓｅおよびＨ型粒界の割合との関係を表すグラフ図。
【図１６】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１７】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１８】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図１９】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図２０】本発明の半導体装置の製造方法の他の例を表す工程断面図。
【図２１】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図２２】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図２３】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図２４】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図２５】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図２６】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図２７】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図２８】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図２９】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図３０】参考例の半導体装置の製造方法の他の例を表す工程断面図。
【図３１】従来型配線（ＲＩＥ）におけるＭＴＦおよび配線不良のバラツキσの配線幅依存性を示すグラフ図。
【図３２】従来の半導体装置の製造方法を表す工程断面図。
【符号の説明】
１０…シリコン基板
１１…絶縁膜
１２…Ｗ配線
１３…層間絶縁膜
１４…ヴィアホール
１５…上層配線を形成用溝
１６…ライナ材
１７…Ａｌ層
１８…ＳｉＯ2 膜
１９…ＳｉＮ膜
２１…タングステンヴィア
２２…ヴィア
２４…層間絶縁膜の突起物
２５，２６，２７…基板に対して６０°以内の角度をなす配線長手方向の粒界
３０…半導体基板
３１…絶縁膜
３２…下層配線
３３…ＴＥＯＳ膜
３４…ヴィアホール
３５…第２配線用溝
３６…ライナ材
３７…Ａｌ層
３８…介在層
３９…ＴＥＯＳ酸化膜
４０…ＳｉＮ膜
４１…ヴィア
４２…有機ＳＯＧ膜
４４…Ｓｉ含有層
４５…下地層
１０１…半導体基板
１０２…絶縁膜
１０３…配線
１０４…ビア開孔
１０５…第２層配線用溝
１０６…ライナ材
１０７…Ａｌ膜
１０８…ＴＥＯＳ膜
１０９…ＳｉＮ膜

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成され、配線用溝部を有する絶縁層と、
    前記絶縁層の溝部に形成され、結晶粒界を含むＡｌ又はＡｌＣｕ合金からなる配線と、
    前記絶縁層中に形成され、前記配線に接続されたビアとを具備し、
    前記配線中の前記結晶粒界は、この配線の長手方向に沿った断面において、前記半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、前記ビアの上部およびビアから３μｍ以内の領域に少なくとも１つ、かつ全粒界数に対して２０％以上含む半導体装置の製造方法において、
    前記配線は、前記絶縁層の溝部にＡｌ又はＡｌＣｕ合金からなる配線材料を堆積する工程と、
    堆積された配線材料を膜厚方向にエッチングして溝を形成する工程と、
    前記溝をＡｌ又はＡｌＣｕ合金からなる配線材料でさらに埋め込む工程とにより形成される半導体装置の製造方法。
  2. 長手方向に沿った断面において、半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、全粒界数に対して２０％以上含む配線を具備する半導体装置の製造方法であって、
    半導体基板上に絶縁層を形成する工程と、
    前記絶縁層に、ヴィアホールおよび配線溝を含む凹部を形成する工程と、
    前記溝内を完全に埋め込まないように、ライナ材を介して前記凹部内に第１のＡｌ膜を成膜する工程と、
    前記第１のＡｌ膜の全面にライナ材をスパッタする工程と、
    前記ライナ材の上にリフロースパッタにより第２のＡｌ膜を形成して、Ａｌ／ライナ材とＡｌの反応層／Ａｌ界面を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  3. 長手方向に沿った断面において、半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、全粒界数に対して２０％以上含む配線を具備する半導体装置の製造方法であって、
    半導体基板上に絶縁層を形成する工程と、
    前記絶縁層に、ヴィアホールを形成する工程と、
    前記ヴィアホールの周囲に突起物を形成しつつ、前記絶縁層に配線溝を形成する工程と、
    前記ヴィアホールおよび配線溝からなる凹部内にライナ材を形成する工程と、
    前記ライナ材上に、ロングスロースパッタリング法によりＡｌ膜を成膜して、前記ヴィア部直上に前記半導体基板表面から６０°以内の角度をなす粒界を形成する工程と、
    前記Ａｌ膜をリフローする工程と
    を具備することを特徴とする半導体装置の製造方法。
  4. 長手方向に沿った断面において、半導体基板表面から６０°以内の傾斜角をなす結晶粒界を、全粒界数に対して２０％以上含む配線を具備する半導体装置の製造方法であって、
    半導体基板上に絶縁層を形成する工程と、
    前記絶縁層に、ヴィアホールおよび配線溝を含む凹部を形成する工程と、
    前記凹部表面にライナ材を形成する工程と、
    前記ライナ材上に、ロングスロースパッタにより第１のＡｌ膜を成膜する工程と、
    前記第１のＡｌ膜上にリフロースパッタを施して第２のＡｌ膜を成膜する工程とを具備し、
    前記第１のＡｌ膜の成膜は、スパッタ装置のコリメータの角度を３０〜６０°の範囲として、前記半導体基板に対して斜め方向から行なわれることを特徴とする半導体装置の製造方法。
  5. 長手方向に沿った断面において、半導体基板表面から６０°以内の傾 斜角をなす結晶粒界を、全粒界数に対して２０％以上含む配線を具備する半導体装置の製造方法であって、
    半導体基板上に絶縁層を形成する工程と、
    前記絶縁層にヴィアホールを形成する工程と、
    前記ヴィアホール内にライナ材を形成する工程と、
    前記ライナ材上にＡｌ又はＡｌＣｕ合金からなる配線材料をスパッタして、前記半導体基板に対して６０°以内の角度をなす結晶粒界を形成する工程と、
    前記絶縁膜を前記結晶粒界の高さより下方まで除去して、配線溝を形成する工程と、
    前記配線溝内にライナ材を介してリフロースパッタによりＡｌ又はＡｌＣｕ合金からなる配線材料を堆積する工程と
    を具備することを特徴とする半導体装置の製造方法。
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