JPH09312291A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09312291A JPH09312291A JP12575896A JP12575896A JPH09312291A JP H09312291 A JPH09312291 A JP H09312291A JP 12575896 A JP12575896 A JP 12575896A JP 12575896 A JP12575896 A JP 12575896A JP H09312291 A JPH09312291 A JP H09312291A
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Abstract
(57)【要約】
【課題】 本発明は、コンタクト抵抗を上昇させずに低
抵抗の配線材料による埋め込み配線構造を形成でき、も
って、高速動作の実現を図る。 【解決手段】 各電極配線層（２２，２６）としては、
基板（２１）に略垂直な側面部と基板に略平行な側面部
とが互いに異なる材質の拡散障壁層（２９，３０）に接
しており、また、コンタクトホール２４の内部が、電極
配線層と同種の導電性材質（２８）で埋込まれ、この埋
め込まれた導電性材質と電極配線層（２２）との界面に
拡散障壁層が存在しない半導体装置及びその製造方法。
抵抗の配線材料による埋め込み配線構造を形成でき、も
って、高速動作の実現を図る。 【解決手段】 各電極配線層（２２，２６）としては、
基板（２１）に略垂直な側面部と基板に略平行な側面部
とが互いに異なる材質の拡散障壁層（２９，３０）に接
しており、また、コンタクトホール２４の内部が、電極
配線層と同種の導電性材質（２８）で埋込まれ、この埋
め込まれた導電性材質と電極配線層（２２）との界面に
拡散障壁層が存在しない半導体装置及びその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、基板表面に複数層
の電極配線層が埋込み形成される半導体装置及びその製
造方法に係り、特に、各電極配線層の相互間に拡散障壁
層を介在させず、低抵抗化を実現し得る半導体装置及び
その製造方法に関する。
の電極配線層が埋込み形成される半導体装置及びその製
造方法に係り、特に、各電極配線層の相互間に拡散障壁
層を介在させず、低抵抗化を実現し得る半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】高集積回路における信頼性の高い電極配
線構造を実現させる方法として、絶縁膜の電極配線形成
部位に溝をエッチングにより形成し、配線金属となる導
電性材質を基板全面に堆積して溝を配線金属で埋め込
む、いわゆる埋め込み配線構造が提案されている。この
埋め込み配線構造は、最近精力的に研究され始めてい
る。
線構造を実現させる方法として、絶縁膜の電極配線形成
部位に溝をエッチングにより形成し、配線金属となる導
電性材質を基板全面に堆積して溝を配線金属で埋め込
む、いわゆる埋め込み配線構造が提案されている。この
埋め込み配線構造は、最近精力的に研究され始めてい
る。
【０００３】配線金属となる導電性材質としては、これ
までアルミニウムが用いられ、良好な電気特性を得られ
ることが報告されている。このような埋め込み配線構造
は、微細な電極配線間を後工程で埋め込む必要がないた
め、微細素子を容易に形成可能な利点を有する。
までアルミニウムが用いられ、良好な電気特性を得られ
ることが報告されている。このような埋め込み配線構造
は、微細な電極配線間を後工程で埋め込む必要がないた
め、微細素子を容易に形成可能な利点を有する。
【０００４】しかしながら、最近、素子の動作性能を向
上させる観点から、配線金属となる導電性材質として銅
が検討されており、これに伴い新たな問題が生じてい
る。すなわち、銅は酸化膜中にて容易に拡散するため
に、前述した方法で銅の埋め込み配線を形成した場合、
後の熱工程にて銅が層間絶縁膜中に拡散してデバイスの
信頼性を低下させる問題がある。このため、銅の埋込み
配線を形成するに先立ち、チタン窒化膜などの拡散障壁
層を基板全面に形成する技術が検討されている。
上させる観点から、配線金属となる導電性材質として銅
が検討されており、これに伴い新たな問題が生じてい
る。すなわち、銅は酸化膜中にて容易に拡散するため
に、前述した方法で銅の埋め込み配線を形成した場合、
後の熱工程にて銅が層間絶縁膜中に拡散してデバイスの
信頼性を低下させる問題がある。このため、銅の埋込み
配線を形成するに先立ち、チタン窒化膜などの拡散障壁
層を基板全面に形成する技術が検討されている。
【０００５】図１４乃至図１６は係る技術を用いた半導
体装置の製造方法を模式的に示す工程断面図である。素
子の形成された基板１は、図１４（ａ）に示すように、
上部に絶縁膜２が堆積されており、この絶縁膜２に配線
用の溝３が形成される。溝３の形成後、図１４（ｂ）に
示すように、ＣＶＤ法により、全面に窒化チタン（Ｔｉ
Ｎ）膜４が堆積される。次に、図１４（ｃ）に示すよう
に、スパッタリング法により、全面に銅膜５が堆積さ
れ、しかる後、図１４（ｄ）に示すように、エッチバッ
ク法により、上面の銅膜５がエッチング除去され、下層
の電極配線層５ａが形成される。
体装置の製造方法を模式的に示す工程断面図である。素
子の形成された基板１は、図１４（ａ）に示すように、
上部に絶縁膜２が堆積されており、この絶縁膜２に配線
用の溝３が形成される。溝３の形成後、図１４（ｂ）に
示すように、ＣＶＤ法により、全面に窒化チタン（Ｔｉ
Ｎ）膜４が堆積される。次に、図１４（ｃ）に示すよう
に、スパッタリング法により、全面に銅膜５が堆積さ
れ、しかる後、図１４（ｄ）に示すように、エッチバッ
ク法により、上面の銅膜５がエッチング除去され、下層
の電極配線層５ａが形成される。
【０００６】次に、図１４（ｅ）に示すように、上面に
露出した窒化チタン膜４がエッチング除去され、図１５
（ｆ）に示すように、全面にシリコン窒化（ＳｉＮ）膜
６及びＳｉＯ2 基板７が順次堆積される。
露出した窒化チタン膜４がエッチング除去され、図１５
（ｆ）に示すように、全面にシリコン窒化（ＳｉＮ）膜
６及びＳｉＯ2 基板７が順次堆積される。
【０００７】次に、図１５（ｇ）に示すように、上層配
線層を形成するための溝８とコンタクトホール９が形成
され、しかる後、図１５（ｈ）に示すように、全面に窒
化チタン膜（拡散障壁層）１０が堆積される。続いて、
図１６（ｉ）に示すように、全面に銅膜１１が堆積さ
れ、さらに、図１６（ｊ）に示すように、エッチバック
法により、上面の銅膜１１が除去されて上層の電極配線
層１２が形成される。
線層を形成するための溝８とコンタクトホール９が形成
され、しかる後、図１５（ｈ）に示すように、全面に窒
化チタン膜（拡散障壁層）１０が堆積される。続いて、
図１６（ｉ）に示すように、全面に銅膜１１が堆積さ
れ、さらに、図１６（ｊ）に示すように、エッチバック
法により、上面の銅膜１１が除去されて上層の電極配線
層１２が形成される。
【０００８】しかしながら、本発明者らの最近の検討に
よれば、このような拡散障壁層を形成する技術を用いて
多層の配線構造を形成した場合、次の（Ａ）（Ｂ）に示
すような問題が明らかになり始めた。 （Ａ）すなわち、上層の電極配線層を形成する際に、上
層の電極配線層よりも先行して拡散障壁層を形成するの
で、図１６（ｊ）に示すように、下層の電極配線層５と
上層の電極配線層１２とのコンタクト部に拡散障壁層が
介在し、これにより、コンタクト抵抗が上昇してしまう
問題がある。 （Ｂ）この結果、配線金属として低抵抗の銅を用いたに
も関わらず、配線経路の総抵抗値が著しく上昇し、ＬＳ
Ｉ素子の所望の高速動作が実現不可となる問題がある。
よれば、このような拡散障壁層を形成する技術を用いて
多層の配線構造を形成した場合、次の（Ａ）（Ｂ）に示
すような問題が明らかになり始めた。 （Ａ）すなわち、上層の電極配線層を形成する際に、上
層の電極配線層よりも先行して拡散障壁層を形成するの
で、図１６（ｊ）に示すように、下層の電極配線層５と
上層の電極配線層１２とのコンタクト部に拡散障壁層が
介在し、これにより、コンタクト抵抗が上昇してしまう
問題がある。 （Ｂ）この結果、配線金属として低抵抗の銅を用いたに
も関わらず、配線経路の総抵抗値が著しく上昇し、ＬＳ
Ｉ素子の所望の高速動作が実現不可となる問題がある。
【０００９】
【発明が解決しようとする課題】以上のように、拡散障
壁層を必要とする配線金属を用いて埋め込み配線を形成
する場合、上層の電極配線層と下層の電極配線層との界
面に拡散障壁層が介在してコンタクト抵抗を上昇させ、
ＬＳＩ素子の所望の高速動作を実現不可とさせる問題が
ある。
壁層を必要とする配線金属を用いて埋め込み配線を形成
する場合、上層の電極配線層と下層の電極配線層との界
面に拡散障壁層が介在してコンタクト抵抗を上昇させ、
ＬＳＩ素子の所望の高速動作を実現不可とさせる問題が
ある。
【００１０】本発明は上記実情を考慮してなされたもの
で、コンタクト抵抗を上昇させずに低抵抗の配線材料に
よる埋め込み配線構造を形成でき、もって、高速動作を
実現し得る半導体装置及びその製造方法を提供すること
を目的とする。
で、コンタクト抵抗を上昇させずに低抵抗の配線材料に
よる埋め込み配線構造を形成でき、もって、高速動作を
実現し得る半導体装置及びその製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】請求項１に対応する発明
は、半導体基板上に複数層の電極配線層が形成され、対
応する各電極配線層が互いにコンタクトホールを介して
接続された構造を有する半導体装置において、前記各電
極配線層としては、基板に略垂直な側面部と基板に略平
行な側面部とが互いに異なる材質の拡散障壁層に接して
いる半導体装置である。
は、半導体基板上に複数層の電極配線層が形成され、対
応する各電極配線層が互いにコンタクトホールを介して
接続された構造を有する半導体装置において、前記各電
極配線層としては、基板に略垂直な側面部と基板に略平
行な側面部とが互いに異なる材質の拡散障壁層に接して
いる半導体装置である。
【００１２】また、請求項２に対応する発明は、請求項
１に対応する半導体装置において、前記コンタクトホー
ルの内部としては、前記電極配線層と同種の導電性材質
で埋込まれ、この埋め込まれた導電性材質と前記電極配
線層との界面に前記拡散障壁層が存在しない半導体装置
である。
１に対応する半導体装置において、前記コンタクトホー
ルの内部としては、前記電極配線層と同種の導電性材質
で埋込まれ、この埋め込まれた導電性材質と前記電極配
線層との界面に前記拡散障壁層が存在しない半導体装置
である。
【００１３】さらに、請求項３に対応する発明は、請求
項１に対応する半導体装置において、前記拡散障壁層と
しては、前記基板に略垂直な層及び前記基板に略平行な
層のうち、いずれか一方又は両方が非晶質導電体にて形
成される半導体装置である。
項１に対応する半導体装置において、前記拡散障壁層と
しては、前記基板に略垂直な層及び前記基板に略平行な
層のうち、いずれか一方又は両方が非晶質導電体にて形
成される半導体装置である。
【００１４】なお、上記拡散障壁層における基板と略垂
直な層は、前記コンタクトホールの内部に設けられるも
のと前記電極配線層に設けられるものとで互いに同質の
材質を使用する方が工程の簡略化の観点から好ましい。
直な層は、前記コンタクトホールの内部に設けられるも
のと前記電極配線層に設けられるものとで互いに同質の
材質を使用する方が工程の簡略化の観点から好ましい。
【００１５】また、請求項４に対応する発明は、半導体
基板上に少なくとも上層及び下層の電極配線層が形成さ
れ、対応する各電極配線層がコンタクトホールを介して
接続される構造を有する半導体装置の製造方法におい
て、第１の拡散障壁層を含む層間絶縁膜を前記下層の電
極配線層上に形成する工程と、前記上層の電極配線層を
埋込み形成するための溝を前記第１の拡散障壁層を露出
させるように前記層間絶縁膜に形成する工程と、前記形
成された溝と前記下層の電極配線層とを接続するための
コンタクトホールを前記層間絶縁膜に形成する工程と、
前記基板の全面に第２の拡散障壁層を堆積する工程と、
前記第２の拡散障壁層を異方的にエッチングし、前記第
２の拡散障壁層を前記溝並びに前記コンタクトホールの
夫々側壁部にのみ残す工程と、前記上層の電極配線層を
前記溝及びコンタクトホール内に埋込み形成する工程と
を含んでいる半導体装置の製造方法である。
基板上に少なくとも上層及び下層の電極配線層が形成さ
れ、対応する各電極配線層がコンタクトホールを介して
接続される構造を有する半導体装置の製造方法におい
て、第１の拡散障壁層を含む層間絶縁膜を前記下層の電
極配線層上に形成する工程と、前記上層の電極配線層を
埋込み形成するための溝を前記第１の拡散障壁層を露出
させるように前記層間絶縁膜に形成する工程と、前記形
成された溝と前記下層の電極配線層とを接続するための
コンタクトホールを前記層間絶縁膜に形成する工程と、
前記基板の全面に第２の拡散障壁層を堆積する工程と、
前記第２の拡散障壁層を異方的にエッチングし、前記第
２の拡散障壁層を前記溝並びに前記コンタクトホールの
夫々側壁部にのみ残す工程と、前記上層の電極配線層を
前記溝及びコンタクトホール内に埋込み形成する工程と
を含んでいる半導体装置の製造方法である。
【００１６】さらに、請求項５に対応する発明は、半導
体基板上に少なくとも上層及び下層の電極配線層が形成
され、対応する各電極配線層がコンタクトホールを介し
て接続される構造を有する半導体装置の製造方法におい
て、前記下層の電極配線層上に層間絶縁膜を形成する工
程と、前記上層の電極配線層を埋込み形成するための溝
を前記層間絶縁膜に形成する工程と、前記形成された溝
と前記上層の電極配線層とを接続するためのコンタクト
ホールを前記層間絶縁膜に形成する工程と、前記基板の
全面に第１の拡散障壁層を堆積する工程と、前記第１の
拡散障壁層を異方的にエッチングし、前記第１の拡散障
壁層を前記溝並びに前記コンタクトホールの夫々側壁部
にのみ残す工程と、前記層間絶縁膜の上部及び前記溝の
底部に第２の拡散障壁層を選択的に形成する工程と、前
記上層の電極配線層を前記溝及びコンタクトホール内に
埋込み形成する工程とを含んでいる半導体装置の製造方
法である。
体基板上に少なくとも上層及び下層の電極配線層が形成
され、対応する各電極配線層がコンタクトホールを介し
て接続される構造を有する半導体装置の製造方法におい
て、前記下層の電極配線層上に層間絶縁膜を形成する工
程と、前記上層の電極配線層を埋込み形成するための溝
を前記層間絶縁膜に形成する工程と、前記形成された溝
と前記上層の電極配線層とを接続するためのコンタクト
ホールを前記層間絶縁膜に形成する工程と、前記基板の
全面に第１の拡散障壁層を堆積する工程と、前記第１の
拡散障壁層を異方的にエッチングし、前記第１の拡散障
壁層を前記溝並びに前記コンタクトホールの夫々側壁部
にのみ残す工程と、前記層間絶縁膜の上部及び前記溝の
底部に第２の拡散障壁層を選択的に形成する工程と、前
記上層の電極配線層を前記溝及びコンタクトホール内に
埋込み形成する工程とを含んでいる半導体装置の製造方
法である。
【００１７】また、請求項６に対応する発明は、請求項
４又は請求項５に対応する半導体装置の製造方法におい
て、前記第１及び第２の拡散障壁層としては、互いに異
なる材質にて形成される半導体装置の製造方法である。
４又は請求項５に対応する半導体装置の製造方法におい
て、前記第１及び第２の拡散障壁層としては、互いに異
なる材質にて形成される半導体装置の製造方法である。
【００１８】従って、請求項１に対応する発明は以上の
ような手段を講じたことにより、各電極配線層として
は、基板に略垂直な側面部と基板に略平行な側面部とが
互いに異なる材質の拡散障壁層に接しているので、例え
ば異方性エッチングを用いることにより、コンタクト抵
抗を上昇させずに低抵抗の配線材料による埋め込み配線
構造を形成でき、もって、高速動作を実現させることが
できる。
ような手段を講じたことにより、各電極配線層として
は、基板に略垂直な側面部と基板に略平行な側面部とが
互いに異なる材質の拡散障壁層に接しているので、例え
ば異方性エッチングを用いることにより、コンタクト抵
抗を上昇させずに低抵抗の配線材料による埋め込み配線
構造を形成でき、もって、高速動作を実現させることが
できる。
【００１９】また、請求項２に対応する発明は、コンタ
クトホールの内部が、電極配線層と同種の導電性材質で
埋込まれ、この埋め込まれた導電性材質と電極配線層と
の界面に拡散障壁層が存在しないので、導電性材質と下
層の電極配線層とが直接接続されることにより低抵抗化
を実現でき、請求項１の作用と同様の作用を奏すること
ができる。
クトホールの内部が、電極配線層と同種の導電性材質で
埋込まれ、この埋め込まれた導電性材質と電極配線層と
の界面に拡散障壁層が存在しないので、導電性材質と下
層の電極配線層とが直接接続されることにより低抵抗化
を実現でき、請求項１の作用と同様の作用を奏すること
ができる。
【００２０】さらに、請求項３に対応する発明は、拡散
障壁層が、基板に略垂直な層及び基板に略平行な層のう
ち、いずれか一方又は両方が非晶質導電体にて形成され
るので、請求項１の作用と同様の作用に加え、導電性材
質の絶縁膜中への拡散を阻止しつつ非晶質導電体を電極
配線としても使用できるので、より低抵抗化を図ること
ができる。
障壁層が、基板に略垂直な層及び基板に略平行な層のう
ち、いずれか一方又は両方が非晶質導電体にて形成され
るので、請求項１の作用と同様の作用に加え、導電性材
質の絶縁膜中への拡散を阻止しつつ非晶質導電体を電極
配線としても使用できるので、より低抵抗化を図ること
ができる。
【００２１】また、請求項４に対応する発明は、第１の
拡散障壁層を含む層間絶縁膜を下層の電極配線層上に形
成する工程と、上層の電極配線層を埋込み形成するため
の溝を第１の拡散障壁層を露出させるように層間絶縁膜
に形成する工程と、形成された溝と前記下層の電極配線
層とを接続するためのコンタクトホールを層間絶縁膜に
形成する工程と、基板の全面に第２の拡散障壁層を堆積
する工程と、第２の拡散障壁層を異方的にエッチング
し、第２の拡散障壁層を溝並びにコンタクトホールの夫
々側壁部にのみ残す工程と、上層の電極配線層を溝及び
コンタクトホール内に埋込み形成する工程とを含んでい
るので、請求項１の作用と同様の作用に加え、容易且つ
確実に実施することができる。
拡散障壁層を含む層間絶縁膜を下層の電極配線層上に形
成する工程と、上層の電極配線層を埋込み形成するため
の溝を第１の拡散障壁層を露出させるように層間絶縁膜
に形成する工程と、形成された溝と前記下層の電極配線
層とを接続するためのコンタクトホールを層間絶縁膜に
形成する工程と、基板の全面に第２の拡散障壁層を堆積
する工程と、第２の拡散障壁層を異方的にエッチング
し、第２の拡散障壁層を溝並びにコンタクトホールの夫
々側壁部にのみ残す工程と、上層の電極配線層を溝及び
コンタクトホール内に埋込み形成する工程とを含んでい
るので、請求項１の作用と同様の作用に加え、容易且つ
確実に実施することができる。
【００２２】さらに、請求項５に対応する発明は、下層
の電極配線層上に層間絶縁膜を形成する工程と、上層の
電極配線層を埋込み形成するための溝を層間絶縁膜に形
成する工程と、形成された溝と上層の電極配線層とを接
続するためのコンタクトホールを前記層間絶縁膜に形成
する工程と、基板の全面に第１の拡散障壁層を堆積する
工程と、第１の拡散障壁層を異方的にエッチングし、第
１の拡散障壁層を溝並びにコンタクトホールの夫々側壁
部にのみ残す工程と、層間絶縁膜の上部及び溝の底部に
第２の拡散障壁層を選択的に形成する工程と、上層の電
極配線層を溝及びコンタクトホール内に埋込み形成する
工程とを含んでいるので、請求項１の作用と同様の作用
に加え、層間絶縁膜中に拡散障壁層を含まずに各電極配
線層の周囲のみに拡散障壁層を形成できるので、より一
層容易且つ確実に実施することができる。
の電極配線層上に層間絶縁膜を形成する工程と、上層の
電極配線層を埋込み形成するための溝を層間絶縁膜に形
成する工程と、形成された溝と上層の電極配線層とを接
続するためのコンタクトホールを前記層間絶縁膜に形成
する工程と、基板の全面に第１の拡散障壁層を堆積する
工程と、第１の拡散障壁層を異方的にエッチングし、第
１の拡散障壁層を溝並びにコンタクトホールの夫々側壁
部にのみ残す工程と、層間絶縁膜の上部及び溝の底部に
第２の拡散障壁層を選択的に形成する工程と、上層の電
極配線層を溝及びコンタクトホール内に埋込み形成する
工程とを含んでいるので、請求項１の作用と同様の作用
に加え、層間絶縁膜中に拡散障壁層を含まずに各電極配
線層の周囲のみに拡散障壁層を形成できるので、より一
層容易且つ確実に実施することができる。
【００２３】また、請求項６に対応する発明は、請求項
４又は請求項５に対応する第１及び第２の拡散障壁層と
しては、互いに異なる材質にて形成されるので、請求項
４又は請求項５の作用と同様の作用を奏することができ
る。
４又は請求項５に対応する第１及び第２の拡散障壁層と
しては、互いに異なる材質にて形成されるので、請求項
４又は請求項５の作用と同様の作用を奏することができ
る。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の第１の
実施の形態に係る半導体装置の構成を模式的に示す断面
図である。この半導体装置は、素子の形成された半導体
基板２１上に下層の電極配線層２２を含む層間絶縁層２
３を有し、下層の電極配線層２２上にコンタクトホール
２４を含む層間絶縁膜２５を有し、コンタクトホール２
４上に上層の電極配線層２６を含む層間絶縁膜２７を有
し、且つ下層の電極配線層２２がコンタクトホール２５
を介して上層の電極配線層２６に接続された埋込み配線
構造を備えている。
て図面を参照しながら説明する。図１は本発明の第１の
実施の形態に係る半導体装置の構成を模式的に示す断面
図である。この半導体装置は、素子の形成された半導体
基板２１上に下層の電極配線層２２を含む層間絶縁層２
３を有し、下層の電極配線層２２上にコンタクトホール
２４を含む層間絶縁膜２５を有し、コンタクトホール２
４上に上層の電極配線層２６を含む層間絶縁膜２７を有
し、且つ下層の電極配線層２２がコンタクトホール２５
を介して上層の電極配線層２６に接続された埋込み配線
構造を備えている。
【００２５】ここで、コンタクトホール２４の内部は、
各電極配線層２２，２６と同種の導電性材質２８で埋込
まれている。後述するが、コンタクトホール２４に埋込
まれた導電性材質２８と下層の電極配線層２２との界面
には拡散障壁層が存在せず、当該導電性材質２８と下層
の電極配線層２２とは直接接続されている。
各電極配線層２２，２６と同種の導電性材質２８で埋込
まれている。後述するが、コンタクトホール２４に埋込
まれた導電性材質２８と下層の電極配線層２２との界面
には拡散障壁層が存在せず、当該導電性材質２８と下層
の電極配線層２２とは直接接続されている。
【００２６】一方、コンタクトホール２４の内部並びに
下層及び上層の電極配線層２２，２６における導電性材
質２８と層間絶縁層２３，２５，２７との間には、当該
導電性材質２８の層間絶縁層２３，２５，２７中への拡
散を阻止するための拡散障壁層２９，３０が介在して設
けられている。
下層及び上層の電極配線層２２，２６における導電性材
質２８と層間絶縁層２３，２５，２７との間には、当該
導電性材質２８の層間絶縁層２３，２５，２７中への拡
散を阻止するための拡散障壁層２９，３０が介在して設
けられている。
【００２７】拡散障壁層２９，３０は、基板２１に略垂
直な層３０と基板に略平行な層２９とが互いに異なる材
質にて形成されており、夫々コンタクトホール２４内の
導電性材質２８並びに下層及び上層の電極配線層２２，
２６に接している。
直な層３０と基板に略平行な層２９とが互いに異なる材
質にて形成されており、夫々コンタクトホール２４内の
導電性材質２８並びに下層及び上層の電極配線層２２，
２６に接している。
【００２８】基板２１に略垂直な拡散障壁層３０は、異
方性エッチングにて垂直成分が残留することを利用して
形成されており、基板２１に略平行な拡散障壁層２９よ
りもエッチングレートの高い材質が使用される。
方性エッチングにて垂直成分が残留することを利用して
形成されており、基板２１に略平行な拡散障壁層２９よ
りもエッチングレートの高い材質が使用される。
【００２９】基板２１に略平行な拡散障壁層２９は、異
方性エッチングにて基板２１に略垂直な拡散障壁層３０
が形成されるときの層間絶縁膜２３，２５，２７の保護
層として用いられ、当該異方性エッチングにおけるエッ
チングレートの低い材質が使用される。
方性エッチングにて基板２１に略垂直な拡散障壁層３０
が形成されるときの層間絶縁膜２３，２５，２７の保護
層として用いられ、当該異方性エッチングにおけるエッ
チングレートの低い材質が使用される。
【００３０】次に、このような半導体装置の製造方法を
図２乃至図４の工程断面図を用いて説明する。なお、以
下の説明中、シリコン窒化膜（ＳｉＮ）は、基板に略平
行な拡散障壁層２９に相当し、ＷＳｉＮ膜は、基板に略
垂直な拡散障壁層３０に相当する。
図２乃至図４の工程断面図を用いて説明する。なお、以
下の説明中、シリコン窒化膜（ＳｉＮ）は、基板に略平
行な拡散障壁層２９に相当し、ＷＳｉＮ膜は、基板に略
垂直な拡散障壁層３０に相当する。
【００３１】いま、図２（ａ）に示すように、（００
１）面を主面とするｎ型シリコン基板３１上にＣＶＤ法
により層間絶縁膜として約１μｍ厚のＳｉＯ2 膜３２が
堆積された後、全面に約１００ｎｍ厚のシリコン窒化膜
３３が堆積される。さらに、ＣＶＤ法により、シリコン
窒化膜３３上にＳｉＯ2 膜３４及びシリコン窒化膜３５
が順次堆積される。
１）面を主面とするｎ型シリコン基板３１上にＣＶＤ法
により層間絶縁膜として約１μｍ厚のＳｉＯ2 膜３２が
堆積された後、全面に約１００ｎｍ厚のシリコン窒化膜
３３が堆積される。さらに、ＣＶＤ法により、シリコン
窒化膜３３上にＳｉＯ2 膜３４及びシリコン窒化膜３５
が順次堆積される。
【００３２】次に、周知の写真触刻法と反応性イオンエ
ッチング法（ＲＩＥ）により、図２（ｂ）に示すよう
に、ＳｉＯ2 膜３４及びシリコン窒化膜３５の配線形成
領域に溝３６が形成される。シリコン窒化膜３４及びＳ
ｉＯ2 ３５のエッチングには２ステップエッチング法が
使用される。
ッチング法（ＲＩＥ）により、図２（ｂ）に示すよう
に、ＳｉＯ2 膜３４及びシリコン窒化膜３５の配線形成
領域に溝３６が形成される。シリコン窒化膜３４及びＳ
ｉＯ2 ３５のエッチングには２ステップエッチング法が
使用される。
【００３３】ここで、ＳｉＯ2 膜３４が完全にエッチン
グされた時点において、エッチングレートの低いシリコ
ン窒化膜３３が露出されるため、オーバーエッチングを
行なっても溝３６が過度に掘られることがなく、溝３６
の形状を均一に加工することができる。
グされた時点において、エッチングレートの低いシリコ
ン窒化膜３３が露出されるため、オーバーエッチングを
行なっても溝３６が過度に掘られることがなく、溝３６
の形状を均一に加工することができる。
【００３４】次に、図２（ｃ）に示すように、ＣＶＤ法
により、全面にＷＳｉＮ膜３７が均一に堆積される。し
かる後、塩素ガスを用いたＲＩＥにより、基板全面が異
方性エッチングされる。この結果、図２（ｄ）に示すよ
うに、溝３６内部の側壁部にのみＷＳｉＮ膜３７ａが形
成される。この場合も前述同様に、溝３６の底部のＷＳ
ｉＮ膜３７がエッチング除去されると底部にシリコン窒
化膜３３が露出され、エッチングの進行が阻止されるた
め、オーバーエッチングを行なっても溝の形状が劣化す
ることなく、基板全面にわたって均一な加工形状が得ら
れる。その後、ＣＶＤ法により、全面に銅（Ｃｕ）膜が
堆積されて溝３６が埋込まれる。
により、全面にＷＳｉＮ膜３７が均一に堆積される。し
かる後、塩素ガスを用いたＲＩＥにより、基板全面が異
方性エッチングされる。この結果、図２（ｄ）に示すよ
うに、溝３６内部の側壁部にのみＷＳｉＮ膜３７ａが形
成される。この場合も前述同様に、溝３６の底部のＷＳ
ｉＮ膜３７がエッチング除去されると底部にシリコン窒
化膜３３が露出され、エッチングの進行が阻止されるた
め、オーバーエッチングを行なっても溝の形状が劣化す
ることなく、基板全面にわたって均一な加工形状が得ら
れる。その後、ＣＶＤ法により、全面に銅（Ｃｕ）膜が
堆積されて溝３６が埋込まれる。
【００３５】溝３６の埋込みの後、図３（ｅ）に示すよ
うに、化学的機械研磨（ＣＭＰ）法により上面部の銅層
が除去され、下層の電極配線層３８が形成される。この
とき、シリコン窒化膜３５によりＳｉＯ2 膜３４のエッ
チングが阻止されるため、平坦な上部をもつ良好な下層
の電極配線層３８が形成される。
うに、化学的機械研磨（ＣＭＰ）法により上面部の銅層
が除去され、下層の電極配線層３８が形成される。この
とき、シリコン窒化膜３５によりＳｉＯ2 膜３４のエッ
チングが阻止されるため、平坦な上部をもつ良好な下層
の電極配線層３８が形成される。
【００３６】次に、図３（ｆ）に示すように、ＣＶＤ法
により、全面にシリコン窒化膜３９、ＳｉＯ2 膜４０、
シリコン窒化膜４１、ＳｉＯ2 膜４２及びシリコン窒化
膜４３が順次堆積される。これらＳｉＯ2 膜４０，４２
及びシリコン窒化膜３９，４１，４３の多層膜には、写
真触刻法及びＲＩＥにより、上層の溝配線領域及び下層
とのコンタクトホールが形成される。しかる後、図３
（ｇ）に示すように、ＣＶＤ法によりＷＳｉＮ膜４４が
基板全面に堆積される。
により、全面にシリコン窒化膜３９、ＳｉＯ2 膜４０、
シリコン窒化膜４１、ＳｉＯ2 膜４２及びシリコン窒化
膜４３が順次堆積される。これらＳｉＯ2 膜４０，４２
及びシリコン窒化膜３９，４１，４３の多層膜には、写
真触刻法及びＲＩＥにより、上層の溝配線領域及び下層
とのコンタクトホールが形成される。しかる後、図３
（ｇ）に示すように、ＣＶＤ法によりＷＳｉＮ膜４４が
基板全面に堆積される。
【００３７】次に、図４（ｈ）に示すように、塩素ガス
を用いたＲＩＥにより、基板全面が異方性エッチングさ
れ、溝４５及びコンタクトホール４６の内部の側壁部に
のみＷＳｉＮ膜４４ａが形成される。
を用いたＲＩＥにより、基板全面が異方性エッチングさ
れ、溝４５及びコンタクトホール４６の内部の側壁部に
のみＷＳｉＮ膜４４ａが形成される。
【００３８】次に、図４（ｉ）に示すように、下層の電
極配線層３８の場合と同様に、ＣＶＤ法により、銅膜が
全面に堆積され、溝４５及びコンタクトホール４６が銅
膜にて埋込まれた後、ＣＭＰ法により、上面部の銅膜が
除去されて上層の電極配線層４７が形成される。このと
き、同時に上層の電極配線層４７と下層の電極配線層３
８との電気的な接続が完了される。
極配線層３８の場合と同様に、ＣＶＤ法により、銅膜が
全面に堆積され、溝４５及びコンタクトホール４６が銅
膜にて埋込まれた後、ＣＭＰ法により、上面部の銅膜が
除去されて上層の電極配線層４７が形成される。このと
き、同時に上層の電極配線層４７と下層の電極配線層３
８との電気的な接続が完了される。
【００３９】以下、同様の方法を繰り返すことにより、
２層以上の埋込み配線構造を容易に実現させることがで
きる。上述したように第１の実施の形態によれば、コン
タクトホール４６の内部が、電極配線層３８と同種の導
電性材質で埋込まれ、この埋め込まれた導電性材質と電
極配線層３８との界面に拡散障壁層が存在しないので、
導電性材質と下層の電極配線層３８とが直接接続される
ことにより、コンタクト抵抗を上昇させず、素子抵抗を
低下させないから、ＬＳＩ素子の所望の高速動作を実現
させることができる。
２層以上の埋込み配線構造を容易に実現させることがで
きる。上述したように第１の実施の形態によれば、コン
タクトホール４６の内部が、電極配線層３８と同種の導
電性材質で埋込まれ、この埋め込まれた導電性材質と電
極配線層３８との界面に拡散障壁層が存在しないので、
導電性材質と下層の電極配線層３８とが直接接続される
ことにより、コンタクト抵抗を上昇させず、素子抵抗を
低下させないから、ＬＳＩ素子の所望の高速動作を実現
させることができる。
【００４０】さらに、拡散障壁層３３，３５，３７ａ，
３９，４１，４３，４４ａは、基板に略垂直な層３７
ａ，４４ａと基板に略平行な層３３，３５，３９，４
１，４３とが互いに異なる材質にて形成されているの
で、拡散障壁層の不要な部分をエッチング除去する場合
（略垂直な層３７ａ，４４ａの形成のとき）にエッチン
グの選択比を十分得ることが容易であり、例えば８イン
チ以上の大口径の半導体基板を用いて素子を形成する場
合でも均一性の良好な加工を行なうことができる。
３９，４１，４３，４４ａは、基板に略垂直な層３７
ａ，４４ａと基板に略平行な層３３，３５，３９，４
１，４３とが互いに異なる材質にて形成されているの
で、拡散障壁層の不要な部分をエッチング除去する場合
（略垂直な層３７ａ，４４ａの形成のとき）にエッチン
グの選択比を十分得ることが容易であり、例えば８イン
チ以上の大口径の半導体基板を用いて素子を形成する場
合でも均一性の良好な加工を行なうことができる。
【００４１】また、拡散障壁層の存在により、前述した
埋込み配線構造の形成後に基板全面が７００℃以上の高
温熱工程にさらされても、銅配線がＳｉＯ2 膜３２，３
４，４０，４２中に拡散せず、良好な素子性能を得るこ
とができる。
埋込み配線構造の形成後に基板全面が７００℃以上の高
温熱工程にさらされても、銅配線がＳｉＯ2 膜３２，３
４，４０，４２中に拡散せず、良好な素子性能を得るこ
とができる。
【００４２】また、拡散障壁層を全て自己整合的に形成
できるので、写真蝕刻工程を用いる必要がなく、工程数
を最小に抑制でき、もって、高性能の素子を低コストで
形成することができる。
できるので、写真蝕刻工程を用いる必要がなく、工程数
を最小に抑制でき、もって、高性能の素子を低コストで
形成することができる。
【００４３】次に、本発明の第２の実施の形態に係る半
導体装置について説明する。図５はこの半導体装置の構
成を示す断面図であり、図１と同一部分には同一符号を
付してその詳しい説明は省略し、ここでは異なる部分に
ついてのみ述べる。
導体装置について説明する。図５はこの半導体装置の構
成を示す断面図であり、図１と同一部分には同一符号を
付してその詳しい説明は省略し、ここでは異なる部分に
ついてのみ述べる。
【００４４】すなわち、本実施の形態装置は、第１の実
施の形態の変形例であり、具体的には、第１の配線電極
層２２に接して基板２１と略平行な拡散障壁層２９ａが
イオン注入により形成され、拡散障壁層の層数が低減さ
れた埋込み配線構造となっている。
施の形態の変形例であり、具体的には、第１の配線電極
層２２に接して基板２１と略平行な拡散障壁層２９ａが
イオン注入により形成され、拡散障壁層の層数が低減さ
れた埋込み配線構造となっている。
【００４５】次に、このような半導体装置の製造方法を
図６乃至図８の工程断面図を用いて説明する。なお、以
下の説明中、アルミナ（Ａｌ2 Ｏ3 ）膜は、下層の電極
配線層に関しては基板と略平行な拡散障壁層に相当し、
コンタクトホール及び上層の電極配線層に関しては基板
と略垂直な拡散障壁層に相当する。シリコン窒化膜及び
ニオブのイオン注入層は、基板と略平行な拡散障壁層に
相当する。
図６乃至図８の工程断面図を用いて説明する。なお、以
下の説明中、アルミナ（Ａｌ2 Ｏ3 ）膜は、下層の電極
配線層に関しては基板と略平行な拡散障壁層に相当し、
コンタクトホール及び上層の電極配線層に関しては基板
と略垂直な拡散障壁層に相当する。シリコン窒化膜及び
ニオブのイオン注入層は、基板と略平行な拡散障壁層に
相当する。
【００４６】いま、図６（ａ）に示すように、トランジ
スタ構造の形成された半導体基板５１上にＳｉＯ2 膜５
２が堆積され、周知の写真触刻技術及びＲＩＥ法によ
り、ＳｉＯ2 膜５２上に配線形成用の溝が形成される。
しかる後、全面にアルミニウム（Ａｌ）イオン５３が注
入され、ＳｉＯ2 膜５２の表面がアルミナ膜５４に変換
される。
スタ構造の形成された半導体基板５１上にＳｉＯ2 膜５
２が堆積され、周知の写真触刻技術及びＲＩＥ法によ
り、ＳｉＯ2 膜５２上に配線形成用の溝が形成される。
しかる後、全面にアルミニウム（Ａｌ）イオン５３が注
入され、ＳｉＯ2 膜５２の表面がアルミナ膜５４に変換
される。
【００４７】次に、図６（ｂ）に示すように、全面にシ
リコン窒化膜５５が堆積され、ＲＩＥ法により、全面が
異方性エッチングされる。この結果、図６（ｃ）に示す
ように、溝の側壁部にのみシリコン窒化膜５５ａが形成
される。
リコン窒化膜５５が堆積され、ＲＩＥ法により、全面が
異方性エッチングされる。この結果、図６（ｃ）に示す
ように、溝の側壁部にのみシリコン窒化膜５５ａが形成
される。
【００４８】次に、図７（ｄ）に示すように、ＣＶＤ法
により、全面に銅膜５６が堆積されて溝が完全に埋込ま
れ、図７（ｅ）に示すように、ＣＭＰ法により、上面部
の銅膜５６が除去されて下層の電極配線層５７が形成さ
れる。
により、全面に銅膜５６が堆積されて溝が完全に埋込ま
れ、図７（ｅ）に示すように、ＣＭＰ法により、上面部
の銅膜５６が除去されて下層の電極配線層５７が形成さ
れる。
【００４９】しかる後、図７（ｆ）に示すように、基板
全面にニオブ（Ｎｂ）イオン５８が注入され、銅配線の
表面に拡散障壁層５８ａが形成される。続いて、図７
（ｇ）に示すように、ＳｉＯ2 膜５９、シリコン窒化膜
６０、ＳｉＯ2 膜６１、シリコン窒化膜６２が順次堆積
される。これら多層膜には、図７（ｈ）に示すように、
写真触刻法及びＲＩＥにより、上層の溝配線領域６３及
び下層とのコンタクトホール６４が形成される。
全面にニオブ（Ｎｂ）イオン５８が注入され、銅配線の
表面に拡散障壁層５８ａが形成される。続いて、図７
（ｇ）に示すように、ＳｉＯ2 膜５９、シリコン窒化膜
６０、ＳｉＯ2 膜６１、シリコン窒化膜６２が順次堆積
される。これら多層膜には、図７（ｈ）に示すように、
写真触刻法及びＲＩＥにより、上層の溝配線領域６３及
び下層とのコンタクトホール６４が形成される。
【００５０】次に、図８（ｉ）に示すように、ＣＶＤ法
により、全面にアルミナ膜６５が堆積された後、図８
（ｊ）に示すように、ＲＩＥ法により、全面が異方性エ
ッチングされて溝配線領域６３及びコンタクトホール６
４の側壁部にのみアルミナ膜６５ａが残される。
により、全面にアルミナ膜６５が堆積された後、図８
（ｊ）に示すように、ＲＩＥ法により、全面が異方性エ
ッチングされて溝配線領域６３及びコンタクトホール６
４の側壁部にのみアルミナ膜６５ａが残される。
【００５１】しかる後、図７（ｄ）（ｅ）と同様に、Ｃ
ＶＤ法により、基板全面に銅膜が堆積され、図８（ｋ）
に示すように、ＣＭＰ法により、上部の銅膜が除去され
ることにより、上層の電極配線層６６及び埋め込み接続
口６７が形成される。
ＶＤ法により、基板全面に銅膜が堆積され、図８（ｋ）
に示すように、ＣＭＰ法により、上部の銅膜が除去され
ることにより、上層の電極配線層６６及び埋め込み接続
口６７が形成される。
【００５２】上述したように第２の実施の形態によれ
ば、第１の実施の形態の効果に加え、拡散障壁層の層数
を低減させることができる。次に、本発明の第３の実施
の形態に係る半導体装置について説明する。
ば、第１の実施の形態の効果に加え、拡散障壁層の層数
を低減させることができる。次に、本発明の第３の実施
の形態に係る半導体装置について説明する。
【００５３】図９はこの半導体装置の構成を示す断面図
であり、図１と同一部分には同一符号を付してその詳し
い説明は省略し、ここでは異なる部分についてのみ述べ
る。すなわち、本実施の形態装置は、第１の実施の形態
の変形例であるが、第１及び第２の実施の形態とは異な
り、基板２１と略垂直な拡散障壁層３０が形成された後
に基板２１と略平行な領域の拡散障壁層２９がイオン注
入により形成され、もって、下層及び上層の配線電極層
２２，２６の周囲のみに拡散障壁層２９，３０が設けら
れた埋込み配線構造となっている。
であり、図１と同一部分には同一符号を付してその詳し
い説明は省略し、ここでは異なる部分についてのみ述べ
る。すなわち、本実施の形態装置は、第１の実施の形態
の変形例であるが、第１及び第２の実施の形態とは異な
り、基板２１と略垂直な拡散障壁層３０が形成された後
に基板２１と略平行な領域の拡散障壁層２９がイオン注
入により形成され、もって、下層及び上層の配線電極層
２２，２６の周囲のみに拡散障壁層２９，３０が設けら
れた埋込み配線構造となっている。
【００５４】次に、このような半導体装置の製造方法を
図１０乃至図１３の工程断面図を用いて説明する。な
お、以下の説明中、非晶質ＴａＳｉＮ膜は、下層の電極
配線層に関しては基板と略平行及び略垂直な拡散障壁層
に相当し、コンタクトホール及び上層の電極配線層に関
しては基板と略垂直な拡散障壁層に相当する。ニオブの
イオン注入層及びアルミナ領域は、基板と略平行な拡散
障壁層に相当する。
図１０乃至図１３の工程断面図を用いて説明する。な
お、以下の説明中、非晶質ＴａＳｉＮ膜は、下層の電極
配線層に関しては基板と略平行及び略垂直な拡散障壁層
に相当し、コンタクトホール及び上層の電極配線層に関
しては基板と略垂直な拡散障壁層に相当する。ニオブの
イオン注入層及びアルミナ領域は、基板と略平行な拡散
障壁層に相当する。
【００５５】いま、図１０（ａ）に示すように、トラン
ジスタ構造の形成された半導体基板７１上にＳｉＯ2 膜
７２が堆積され、周知の写真触刻技術及びＲＩＥ法によ
り、ＳｉＯ2 膜７２上に配線形成用の溝７３が形成され
る。しかる後、図１０（ｂ）に示すように、ＣＶＤ法に
より、全面に非晶質ＴａＳｉＮ膜７４が堆積される。
ジスタ構造の形成された半導体基板７１上にＳｉＯ2 膜
７２が堆積され、周知の写真触刻技術及びＲＩＥ法によ
り、ＳｉＯ2 膜７２上に配線形成用の溝７３が形成され
る。しかる後、図１０（ｂ）に示すように、ＣＶＤ法に
より、全面に非晶質ＴａＳｉＮ膜７４が堆積される。
【００５６】次に、図１０（ｃ）に示すように、ＣＶＤ
法により、全面に銅膜７５が堆積されて溝が完全に埋込
まれ、図１１（ｄ）に示すように、ＣＭＰ法により、上
面部の銅膜が除去されて下層の電極配線層７６が形成さ
れる。
法により、全面に銅膜７５が堆積されて溝が完全に埋込
まれ、図１１（ｄ）に示すように、ＣＭＰ法により、上
面部の銅膜が除去されて下層の電極配線層７６が形成さ
れる。
【００５７】しかる後、図１１（ｅ）に示すように、基
板全面にＮｂイオン７７が注入され、下層の電極配線層
７６の表面に拡散障壁層７７ａが形成される。続いて、
図１１（ｆ）に示すように、ＳｉＯ2 膜７８が堆積され
る。
板全面にＮｂイオン７７が注入され、下層の電極配線層
７６の表面に拡散障壁層７７ａが形成される。続いて、
図１１（ｆ）に示すように、ＳｉＯ2 膜７８が堆積され
る。
【００５８】ここで、図１１（ｇ）に示すように、写真
触刻法及びＲＩＥにより、上層の溝配線領域７９及び下
層とのコンタクトホール８０が形成される。次に、図１
２（ｈ）に示すように、ＣＶＤ法により、基板全面に非
晶質ＴａＳｉＮ膜８１が堆積された後、図１２（ｉ）に
示すように、ＲＩＥ法により、全面が異方性エッチング
されて溝配線領域７９及びコンタクトホール８０の側壁
部にのみ非晶質ＴａＳｉＮ膜８１ａが残される。
触刻法及びＲＩＥにより、上層の溝配線領域７９及び下
層とのコンタクトホール８０が形成される。次に、図１
２（ｈ）に示すように、ＣＶＤ法により、基板全面に非
晶質ＴａＳｉＮ膜８１が堆積された後、図１２（ｉ）に
示すように、ＲＩＥ法により、全面が異方性エッチング
されて溝配線領域７９及びコンタクトホール８０の側壁
部にのみ非晶質ＴａＳｉＮ膜８１ａが残される。
【００５９】しかる後、図１２（ｊ）に示すように、基
板全面にＡｌイオン８２が注入され、基板７１と略平行
な面上にアルミナ領域８２ａが形成される。このアルミ
ナ領域８２ａは、非晶質ＴａＳｉＮ膜８１ａと同等の銅
の拡散障壁性を有している。また、銅からなる下層の電
極配線層７６内に注入されたアルミニウムは、銅中に固
溶するため、従来とは異なり、コンタクト部における抵
抗は上昇しない。
板全面にＡｌイオン８２が注入され、基板７１と略平行
な面上にアルミナ領域８２ａが形成される。このアルミ
ナ領域８２ａは、非晶質ＴａＳｉＮ膜８１ａと同等の銅
の拡散障壁性を有している。また、銅からなる下層の電
極配線層７６内に注入されたアルミニウムは、銅中に固
溶するため、従来とは異なり、コンタクト部における抵
抗は上昇しない。
【００６０】続いて、図１３（ｋ）に示すように、ＣＶ
Ｄ法により、全面に銅膜８３が堆積され、図１３（ｌ）
に示すように、ＣＭＰ法により、上部の銅膜８３及びア
ルミナ領域８２ａが除去されることにより、上層の電極
配線層８４が形成される。
Ｄ法により、全面に銅膜８３が堆積され、図１３（ｌ）
に示すように、ＣＭＰ法により、上部の銅膜８３及びア
ルミナ領域８２ａが除去されることにより、上層の電極
配線層８４が形成される。
【００６１】上述したように第３の実施の形態によれ
ば、第１の実施の形態の効果に加え、層間絶縁膜７２，
７８中に拡散障壁層を含まずに各電極配線層７６，８４
の周囲のみに拡散障壁層７４，７７ａ，８１ａ，８２ａ
を形成できるので、より一層容易且つ確実に実施するこ
とができる。
ば、第１の実施の形態の効果に加え、層間絶縁膜７２，
７８中に拡散障壁層を含まずに各電極配線層７６，８４
の周囲のみに拡散障壁層７４，７７ａ，８１ａ，８２ａ
を形成できるので、より一層容易且つ確実に実施するこ
とができる。
【００６２】なお、上記第１乃至第３の実施の形態で
は、電極配線層を形成する導電性材質として銅を用いた
場合を説明したが、これに限らず、電極配線層を形成す
る導電性材質として、例えば金、銀などの低抵抗金属を
用いた構成としても、本発明を同様に実施して同様の効
果を得ることができる。
は、電極配線層を形成する導電性材質として銅を用いた
場合を説明したが、これに限らず、電極配線層を形成す
る導電性材質として、例えば金、銀などの低抵抗金属を
用いた構成としても、本発明を同様に実施して同様の効
果を得ることができる。
【００６３】また、各電極配線層を囲む拡散障壁層は、
電極配線層の導電性材質に対して十分な拡散障壁性を有
する材質であればその導電性の有無に関わらず、適宜材
質を変更して使用しても、本発明を同様に実施して同様
の効果を得ることができる。十分な拡散障壁性を示す拡
散障壁層としては、例えばアモルファス状の金属化合物
があり、ＴａＳｉＣ、ＴｉＳｉＮ等の高融点金属とＳｉ
及び窒素あるいは酸素、炭素との化合物膜を用いても、
同様に本発明の効果が得られることを確認済である。
電極配線層の導電性材質に対して十分な拡散障壁性を有
する材質であればその導電性の有無に関わらず、適宜材
質を変更して使用しても、本発明を同様に実施して同様
の効果を得ることができる。十分な拡散障壁性を示す拡
散障壁層としては、例えばアモルファス状の金属化合物
があり、ＴａＳｉＣ、ＴｉＳｉＮ等の高融点金属とＳｉ
及び窒素あるいは酸素、炭素との化合物膜を用いても、
同様に本発明の効果が得られることを確認済である。
【００６４】また、拡散障壁層は十分な拡散障壁性を有
すると共に、基板に略垂直な層と略平行な層との材質の
組合せにおいて、ＲＩＥの際のエッチングの選択比が十
分確保できる組合せであれば本発明に有効であり、少な
くとも選択比が２以上の組合せが有効である。その他、
本発明はその要旨を逸脱しない範囲で種々変形して実施
できる。
すると共に、基板に略垂直な層と略平行な層との材質の
組合せにおいて、ＲＩＥの際のエッチングの選択比が十
分確保できる組合せであれば本発明に有効であり、少な
くとも選択比が２以上の組合せが有効である。その他、
本発明はその要旨を逸脱しない範囲で種々変形して実施
できる。
【００６５】
【発明の効果】以上説明したように請求項１の発明によ
れば、各電極配線層としては、基板に略垂直な側面部と
基板に略平行な側面部とが互いに異なる材質の拡散障壁
層に接しているので、例えば異方性エッチングを用いる
ことにより、コンタクト抵抗を上昇させずに低抵抗の配
線材料による埋め込み配線構造を形成でき、もって、高
速動作を実現できる半導体装置を提供できる。
れば、各電極配線層としては、基板に略垂直な側面部と
基板に略平行な側面部とが互いに異なる材質の拡散障壁
層に接しているので、例えば異方性エッチングを用いる
ことにより、コンタクト抵抗を上昇させずに低抵抗の配
線材料による埋め込み配線構造を形成でき、もって、高
速動作を実現できる半導体装置を提供できる。
【００６６】また、請求項２の発明によれば、コンタク
トホールの内部が、電極配線層と同種の導電性材質で埋
込まれ、この埋め込まれた導電性材質と電極配線層との
界面に拡散障壁層が存在しないので、導電性材質と下層
の電極配線層とが直接接続されることにより低抵抗化を
実現でき、請求項１と同様の効果を奏する半導体装置を
提供できる。
トホールの内部が、電極配線層と同種の導電性材質で埋
込まれ、この埋め込まれた導電性材質と電極配線層との
界面に拡散障壁層が存在しないので、導電性材質と下層
の電極配線層とが直接接続されることにより低抵抗化を
実現でき、請求項１と同様の効果を奏する半導体装置を
提供できる。
【００６７】さらに、請求項３の発明によれば、拡散障
壁層が、基板に略垂直な層及び基板に略平行な層のう
ち、いずれか一方又は両方が非晶質導電体にて形成され
るので、請求項１の作用と同様の作用に加え、導電性材
質の絶縁膜中への拡散を阻止しつつ非晶質導電体を電極
配線としても使用できるので、より低抵抗化を図り得る
半導体装置を提供できる。
壁層が、基板に略垂直な層及び基板に略平行な層のう
ち、いずれか一方又は両方が非晶質導電体にて形成され
るので、請求項１の作用と同様の作用に加え、導電性材
質の絶縁膜中への拡散を阻止しつつ非晶質導電体を電極
配線としても使用できるので、より低抵抗化を図り得る
半導体装置を提供できる。
【００６８】また、請求項４の発明によれば、第１の拡
散障壁層を含む層間絶縁膜を下層の電極配線層上に形成
する工程と、上層の電極配線層を埋込み形成するための
溝を第１の拡散障壁層を露出させるように層間絶縁膜に
形成する工程と、形成された溝と前記下層の電極配線層
とを接続するためのコンタクトホールを層間絶縁膜に形
成する工程と、基板の全面に第２の拡散障壁層を堆積す
る工程と、第２の拡散障壁層を異方的にエッチングし、
第２の拡散障壁層を溝並びにコンタクトホールの夫々側
壁部にのみ残す工程と、上層の電極配線層を溝及びコン
タクトホール内に埋込み形成する工程とを含んでいるの
で、請求項１と同様の効果に加え、容易且つ確実に実施
できる半導体装置の製造方法を提供できる。
散障壁層を含む層間絶縁膜を下層の電極配線層上に形成
する工程と、上層の電極配線層を埋込み形成するための
溝を第１の拡散障壁層を露出させるように層間絶縁膜に
形成する工程と、形成された溝と前記下層の電極配線層
とを接続するためのコンタクトホールを層間絶縁膜に形
成する工程と、基板の全面に第２の拡散障壁層を堆積す
る工程と、第２の拡散障壁層を異方的にエッチングし、
第２の拡散障壁層を溝並びにコンタクトホールの夫々側
壁部にのみ残す工程と、上層の電極配線層を溝及びコン
タクトホール内に埋込み形成する工程とを含んでいるの
で、請求項１と同様の効果に加え、容易且つ確実に実施
できる半導体装置の製造方法を提供できる。
【００６９】さらに、請求項５の発明によれば、下層の
電極配線層上に層間絶縁膜を形成する工程と、上層の電
極配線層を埋込み形成するための溝を層間絶縁膜に形成
する工程と、形成された溝と上層の電極配線層とを接続
するためのコンタクトホールを前記層間絶縁膜に形成す
る工程と、基板の全面に第１の拡散障壁層を堆積する工
程と、第１の拡散障壁層を異方的にエッチングし、第１
の拡散障壁層を溝並びにコンタクトホールの夫々側壁部
にのみ残す工程と、層間絶縁膜の上部及び溝の底部に第
２の拡散障壁層を選択的に形成する工程と、上層の電極
配線層を溝及びコンタクトホール内に埋込み形成する工
程とを含んでいるので、請求項１の作用と同様の作用に
加え、層間絶縁膜中に拡散障壁層を含まずに各電極配線
層の周囲のみに拡散障壁層を形成できるので、より一層
容易且つ確実に実施できる半導体装置の製造方法を提供
できる。
電極配線層上に層間絶縁膜を形成する工程と、上層の電
極配線層を埋込み形成するための溝を層間絶縁膜に形成
する工程と、形成された溝と上層の電極配線層とを接続
するためのコンタクトホールを前記層間絶縁膜に形成す
る工程と、基板の全面に第１の拡散障壁層を堆積する工
程と、第１の拡散障壁層を異方的にエッチングし、第１
の拡散障壁層を溝並びにコンタクトホールの夫々側壁部
にのみ残す工程と、層間絶縁膜の上部及び溝の底部に第
２の拡散障壁層を選択的に形成する工程と、上層の電極
配線層を溝及びコンタクトホール内に埋込み形成する工
程とを含んでいるので、請求項１の作用と同様の作用に
加え、層間絶縁膜中に拡散障壁層を含まずに各電極配線
層の周囲のみに拡散障壁層を形成できるので、より一層
容易且つ確実に実施できる半導体装置の製造方法を提供
できる。
【００７０】また、請求項６の発明によれば、第１及び
第２の拡散障壁層が互いに異なる材質にて形成されるの
で、請求項４又は請求項５と同様の効果を奏する半導体
装置の製造方法を提供できる。
第２の拡散障壁層が互いに異なる材質にて形成されるの
で、請求項４又は請求項５と同様の効果を奏する半導体
装置の製造方法を提供できる。
【図１】本発明の第１の実施の形態に係る半導体装置の
構成を模式的に示す断面図、
構成を模式的に示す断面図、
【図２】同実施の形態における半導体装置の製造方法を
模式的に示す工程断面図、
模式的に示す工程断面図、
【図３】同実施の形態における半導体装置の製造方法を
模式的に示す工程断面図、
模式的に示す工程断面図、
【図４】同実施の形態における半導体装置の製造方法を
模式的に示す工程断面図、
模式的に示す工程断面図、
【図５】本発明の第２の実施の形態に係る半導体装置の
構成を模式的に示す断面図、
構成を模式的に示す断面図、
【図６】同実施の形態における半導体装置の製造方法を
模式的に示す工程断面図、
模式的に示す工程断面図、
【図７】同実施の形態における半導体装置の製造方法を
模式的に示す工程断面図、
模式的に示す工程断面図、
【図８】同実施の形態における半導体装置の製造方法を
模式的に示す工程断面図、
模式的に示す工程断面図、
【図９】本発明の第３の実施の形態に係る半導体装置の
構成を模式的に示す断面図、
構成を模式的に示す断面図、
【図１０】同実施の形態における半導体装置の製造方法
を模式的に示す工程断面図、
を模式的に示す工程断面図、
【図１１】同実施の形態における半導体装置の製造方法
を模式的に示す工程断面図、
を模式的に示す工程断面図、
【図１２】同実施の形態における半導体装置の製造方法
を模式的に示す工程断面図、
を模式的に示す工程断面図、
【図１３】同実施の形態における半導体装置の製造方法
を模式的に示す工程断面図、
を模式的に示す工程断面図、
【図１４】従来の半導体装置の製造方法を模式的に示す
工程断面図、
工程断面図、
【図１５】従来の半導体装置の製造方法を模式的に示す
工程断面図、
工程断面図、
【図１６】従来の半導体装置の製造方法を模式的に示す
工程断面図。
工程断面図。
２１，３１，５１，７１…半導体基板、２２，３８，５
７，７６…下層の電極配線層、２３，２５，２７…層間
絶縁層、２４，４６，６４，８０…コンタクトホール、
２６，４７，６６，８４…上層の電極配線層、２８…導
電性材質、２９，２９ａ，３０，５８ａ、７７ａ…拡散
障壁層、３２，３４，４０，４２，５２，５９，６１，
７２，７８…ＳｉＯ2 膜、３３，３５，３９，４１，４
３，５５，５５ａ，６０，６２…シリコン窒化膜、３
６，４５，７３…溝、３７，３７ａ，４４、４４ａ…Ｗ
ＳｉＮ膜、５３，８２…アルミニウムイオン、５４，６
５ａ…アルミナ膜、５６，７５，８３…銅膜、５８，７
７…ニオブイオン、６３，７９…溝配線領域、６７…埋
込み接続口、７４，８１，８１ａ…非晶質ＴａＳｉＮ
膜、８２ａ…アルミナ領域。
７，７６…下層の電極配線層、２３，２５，２７…層間
絶縁層、２４，４６，６４，８０…コンタクトホール、
２６，４７，６６，８４…上層の電極配線層、２８…導
電性材質、２９，２９ａ，３０，５８ａ、７７ａ…拡散
障壁層、３２，３４，４０，４２，５２，５９，６１，
７２，７８…ＳｉＯ2 膜、３３，３５，３９，４１，４
３，５５，５５ａ，６０，６２…シリコン窒化膜、３
６，４５，７３…溝、３７，３７ａ，４４、４４ａ…Ｗ
ＳｉＮ膜、５３，８２…アルミニウムイオン、５４，６
５ａ…アルミナ膜、５６，７５，８３…銅膜、５８，７
７…ニオブイオン、６３，７９…溝配線領域、６７…埋
込み接続口、７４，８１，８１ａ…非晶質ＴａＳｉＮ
膜、８２ａ…アルミナ領域。
Claims (6)
- 【請求項１】 半導体基板上に複数層の電極配線層が形
成され、対応する各電極配線層が互いにコンタクトホー
ルを介して接続された構造を有する半導体装置におい
て、 前記各電極配線層は、基板に略垂直な側面部と基板に略
平行な側面部とが互いに異なる材質の拡散障壁層に接し
ていることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記コンタクトホールの内部は、前記電極配線層と同種
の導電性材質で埋込まれ、この埋め込まれた導電性材質
と前記電極配線層との界面に前記拡散障壁層が存在しな
いことを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 前記拡散障壁層は、前記基板に略垂直な層及び前記基板
に略平行な層のうち、いずれか一方又は両方が非晶質導
電体にて形成されることを特徴とする半導体装置。 - 【請求項４】 半導体基板上に少なくとも上層及び下層
の電極配線層が形成され、対応する各電極配線層がコン
タクトホールを介して接続される構造を有する半導体装
置の製造方法において、 第１の拡散障壁層を含む層間絶縁膜を前記下層の電極配
線層上に形成する工程と、 前記上層の電極配線層を埋込み形成するための溝を前記
第１の拡散障壁層を露出させるように前記層間絶縁膜に
形成する工程と、 前記形成された溝と前記下層の電極配線層とを接続する
ためのコンタクトホールを前記層間絶縁膜に形成する工
程と、 前記基板の全面に第２の拡散障壁層を堆積する工程と、 前記第２の拡散障壁層を異方的にエッチングし、前記第
２の拡散障壁層を前記溝並びに前記コンタクトホールの
夫々側壁部にのみ残す工程と、 前記上層の電極配線層を前記溝及びコンタクトホール内
に埋込み形成する工程とを含んでいることを特徴とする
半導体装置の製造方法。 - 【請求項５】 半導体基板上に少なくとも上層及び下層
の電極配線層が形成され、対応する各電極配線層がコン
タクトホールを介して接続される構造を有する半導体装
置の製造方法において、 前記下層の電極配線層上に層間絶縁膜を形成する工程
と、 前記上層の電極配線層を埋込み形成するための溝を前記
層間絶縁膜に形成する工程と、 前記形成された溝と前記上層の電極配線層とを接続する
ためのコンタクトホールを前記層間絶縁膜に形成する工
程と、 前記基板の全面に第１の拡散障壁層を堆積する工程と、 前記第１の拡散障壁層を異方的にエッチングし、前記第
１の拡散障壁層を前記溝並びに前記コンタクトホールの
夫々側壁部にのみ残す工程と、 前記層間絶縁膜の上部及び前記溝の底部に第２の拡散障
壁層を選択的に形成する工程と、 前記上層の電極配線層を前記溝及びコンタクトホール内
に埋込み形成する工程とを含んでいることを特徴とする
半導体装置の製造方法。 - 【請求項６】 請求項４又は請求項５に記載の半導体装
置の製造方法において、 前記第１及び第２の拡散障壁層は、互いに異なる材質に
て形成されることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12575896A JP3281260B2 (ja) | 1996-05-21 | 1996-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12575896A JP3281260B2 (ja) | 1996-05-21 | 1996-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312291A true JPH09312291A (ja) | 1997-12-02 |
| JP3281260B2 JP3281260B2 (ja) | 2002-05-13 |
Family
ID=14918098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12575896A Expired - Fee Related JP3281260B2 (ja) | 1996-05-21 | 1996-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281260B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6475912B1 (en) | 1998-06-01 | 2002-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield |
| KR20030040169A (ko) * | 2001-11-15 | 2003-05-22 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
| US6680247B2 (en) | 2000-12-08 | 2004-01-20 | Nec Electronics Corporation | Manufacturing method of a semiconductor device |
| KR20040036012A (ko) * | 2002-10-23 | 2004-04-30 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
| US6809037B2 (en) | 2000-01-18 | 2004-10-26 | Nec Electronics Corporation | Manufacturing method of semiconductor integrated circuit including simultaneous formation of via-hole reaching metal wiring and concave groove in interlayer film and semiconductor integrated circuit manufactured with the manufacturing method |
| US6975033B2 (en) | 2001-12-26 | 2005-12-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US7064439B1 (en) | 1997-12-16 | 2006-06-20 | Infineon Technologies Ag | Integrated electrical circuit and method for fabricating it |
| JP2009246394A (ja) * | 2009-07-27 | 2009-10-22 | Nec Corp | 半導体装置の製造方法 |
| JP2021136271A (ja) * | 2020-02-25 | 2021-09-13 | キオクシア株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-05-21 JP JP12575896A patent/JP3281260B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064439B1 (en) | 1997-12-16 | 2006-06-20 | Infineon Technologies Ag | Integrated electrical circuit and method for fabricating it |
| US6475912B1 (en) | 1998-06-01 | 2002-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield |
| US6683381B2 (en) | 1998-06-01 | 2004-01-27 | Matsushita Electric Industrsial Co., Ltd. | Semiconductor device having a copper interconnect layer |
| US6906420B2 (en) | 1998-06-01 | 2005-06-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6809037B2 (en) | 2000-01-18 | 2004-10-26 | Nec Electronics Corporation | Manufacturing method of semiconductor integrated circuit including simultaneous formation of via-hole reaching metal wiring and concave groove in interlayer film and semiconductor integrated circuit manufactured with the manufacturing method |
| US6680247B2 (en) | 2000-12-08 | 2004-01-20 | Nec Electronics Corporation | Manufacturing method of a semiconductor device |
| KR20030040169A (ko) * | 2001-11-15 | 2003-05-22 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
| US6975033B2 (en) | 2001-12-26 | 2005-12-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| KR20040036012A (ko) * | 2002-10-23 | 2004-04-30 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
| JP2009246394A (ja) * | 2009-07-27 | 2009-10-22 | Nec Corp | 半導体装置の製造方法 |
| JP2021136271A (ja) * | 2020-02-25 | 2021-09-13 | キオクシア株式会社 | 半導体装置およびその製造方法 |
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