JPH0334555A - 半導体メモリ装置及びそのバーンイン方法 - Google Patents

半導体メモリ装置及びそのバーンイン方法

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JPH0334555A
JPH0334555A JP1169659A JP16965989A JPH0334555A JP H0334555 A JPH0334555 A JP H0334555A JP 1169659 A JP1169659 A JP 1169659A JP 16965989 A JP16965989 A JP 16965989A JP H0334555 A JPH0334555 A JP H0334555A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数個の集積回路チップ領域を有するウェハ
状態の半導体装置半導体装置およびそのバーンイン方法
に関する。
（従来の技術） 半導体集積回路のバーンインには、２つの目的がある。
その１つは、ウェハプロセス上の潜在不良（欠陥のある
酸化膜など）を過酷に条件の下で試験（ストレスの加速
）することにより露呈させてスクリーニングすることで
ある。もう１つは、組立て工程での不良（封止樹脂のク
ラックなど）をスクリーニングすることである。
このようなバーンインの必要とするバーンイン装置のた
めの設備投資と設置場所の確保は集積回路の製造の上で
非常に大きな割合を占めている。
従来、半導体集積回路に対するバーンインは、個々の集
積回路として組立てられたパッケージング状態で行って
いる。このため、バーンイン装置の設備投資とその設置
場所の確保のための費用が高く、半導体集積回路の製造
コストを押し上げる大きな要因になっており、しかも、
リダンダンシ回路を備えた半導体集積回路（メモリなど
）であっても、バーンイン時の不良については救済する
ことができず、チップの歩留りの向上が難しいという問
題もあった。
なお、半導体集積回路に対してバーンインを行う目的の
１つである組立て工程での不良をスクリーニングするこ
とに関しては、組立て後でなければ意味がないが、この
場合には、電圧や信号を与えて電気的なストレスをかけ
る必要性は必ずしも認められない。つまり、組立て工程
での不良のスクリーニングのみなら、温度、湿度などの
ストレスをかけるだけで十分である。
一方、半導体集積回路に対してバーンインを行うもう１
つの目的であるウェハプロセス上の潜在不良をスクリー
ニングすることに関しては、ウェハプロセスの問題であ
るから、組立て後までスクリーニングを待つ必然性は全
くなく、むしろ、ウェハプロセス工程の最終段階部分で
ウェハ毎スクリーニングをかけることができれば、これ
に越したことはないが、このような手法が従来は存在し
なかった。
（発明が解決しようとする課題） 上記したように従来の半導体集積回路およびそのバーン
イン方法は、個々の集積回路として組立てられたパッケ
ージング状態でバーンインを行うことに伴い、バーンイ
ン装置の設備投資とその設置場所の確保のための費用が
高く、半導体集積回路の製造コストを押し上げる大きな
要因となるという問題や、リダンダンシ回路を備えた半
導体集積回路であっても、バーンイン時の不良について
は救済することができず、チップの歩留りの向上が難し
いという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ウェハ状態でバーンインを行ってウェハプロ
セス上の潜在不良をスクリーニングすることが可能にな
り、集積回路の組立て後の電気的なストレスをかけたバ
ーンインを不要にする、あるいは、その時間を大幅に短
縮することが可能となる半導体装置およびそのバーンイ
ン方法を提供することを目的とする。
【発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、複数個の集積回路チップ領域を
有するウェハ状態の半導体装置において、上記複数個の
半導体チップ領域に共通に接続された電源用および／ま
たは信号用の配線が形成されていることを特徴とする。
また、本発明の半導体装置のバーンイン方法は、複数個
の集積回路チップ領域を有し、この複数個の半導体チッ
プ領域に共通に接続された電源用および／または信号用
の配線が形成されているウェハ状態の半導体装置に対し
て、上記配線に電源電圧および／または信号を印加する
ことによりバーンインを行うことを特徴とする。
（作　用） 本発明の半導体装置およびそのバーンイン方法によれば
、複数個の半導体チップ領域に共通に接続された電源用
および／または信号用の配線が形成されているので、上
記したようなウエノ＼状態でのバーンインを行ってウェ
ハプロセス上の潜在不良をスクリーニングすることが実
現できるので、組み立て後は高温で放置するだけでパッ
ケージ信頼性とかアルミニウム配線のストレスマイグレ
ーションのチエツクのみを行い、電気的なストレスをか
けたバーンインを不要にすることが可能になる、あるい
は、バーンインを行うとしてもその時間を大幅に短縮す
ることができる。
従って、バーンイン装置を大規模に縮小すること力（で
き、バーンイン装置の設備投資とその設置場所およびテ
スト時間を節約し、半導体集積回路の製造コストの低減
を図ることができる。勿論、ウェハ状態で電気的、熱的
なストレスをかけることができる新規なバーンイン装置
は必要になるが、この装置は従来のバーンイン装置より
もはるかに簡便かつ小型で済み、省スペースも可能にな
る。
さらに、ダイソート前にバーンインを行ってスクリーニ
ングを行うことにより、リダンダンシ回路を備えた半導
体集積回路（メモリなど）では、ウェハ状態でスクリー
ニングされた不良を救済することが可能になり、チップ
の歩留りの向上も期待できる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図は、複数個の集積回路チップ°（例えばダイナミ
ックＲＡＭチップ）領域１１・・・を有するウェハ状態
の半導体装置１０の第１実施例を示しており、この半導
体装置１０上には、複数個のチップ領域１１・・・の回
路を駆動するために共通に接続された例えば２組の電源
用の配線１２および１３が形成されている。この配線１
２および１３は、それぞれ単層の配線により形成されて
おり、各チップ領域１１・・・内部で用いられている配
線と同一の配線層（例えばアルミニウム配線層）により
形成されており、この配線１２および１３のための領域
として、第２図に示すように、各チップ領域１１・・・
間のダイシングライン上が使用されている。
この場合、ウェハの例えば縦方向のダイシングライン上
に２組の配線１２および１３が交互に位置するように櫛
状に形成され、この櫛状のＴｉ源用の配線１２および１
３と隣りのチップ領域１１・・・の電源端子とが接続さ
れている。また、この櫛状の電源用の配線１２および１
３に直行する方向（または平行な方向）に、余り多くな
らない範囲内で信号用（例えばクロック用）の配線１４
が形成され、この信号用の配線１４と隣りのチップ領域
１１・・・の信号端子とが接続されている。
また、チップ領域１１・・・上またはダイシングライン
上には、バーンイン中にチップ動作を制御するための信
号を発生する回路（図示せず）が形成され、この回路は
前記電源用の配線１２または１３から電源が供給される
ようになっている。
また、２組の電源用配線１２および１３には、ウェハの
外部からそれぞれ対応して電源電圧ｖｌおよびｖ２を印
加するための接触領域１２“および１３°が形成されて
おり、この接触領域１２”および１３″は、通常はそれ
ぞれウェハ端部に形成される。
なお、上記各配線として、多層の配線（例えば第１層を
ポリシリコン、第２層をシリサイド、第３層をアルミニ
ウムなどとする）により形成することもでき、こうすれ
ば、配線本数を増やすことができ、各層の配線を互いに
平行になるようにも、あるいは、互いに交叉するように
も配置することが可能である。
また、第１図に示したウェハ上に形成された各チップ領
域１１・・・は、バーンイン後、最終的には個々のチッ
プに分割されて集積回路として組立てられて製品化され
るものであるが、このウェハ上には上記各配線が共通に
接続されないその他のチップ領域（開発段階におけるテ
ストエレメント用チップ領域など）が形成される場合も
ある。また、個々のチップに分割されて集積回路として
製品化される複数種類のチップ領域が第１図のウェハ上
に形成される場合には、同一種類のチップ領域に対して
共通に同一配線が接続されることになる。
第１図に示したようなウェハ状態の半導体基板に対する
バーンインに際しては、ウェハを治具（図示せず）に取
付け、接触領域１２”および１３”に所定の電源電圧ｖ
ｌおよび接地電位ｖ２を印加することにより行う。この
場合、Ｖｌとして通常の電源電圧Ｖｅｅ、Ｖ２として接
地電位ＶＳＳを与えると、スタティックバーンインを行
うことができる。このようにプローブカードは用いない
でもバーンインが可能であるが、必要に応じて、ウェハ
の半導体基板に直接に電源電圧を印加してもよい。
上記実施例の半導体装置およびそのバーンイン方法によ
れば、複数個のチップ領域に共通に接続された電源用お
よび信号用の配線が形成されているので、つｊハ状態で
のバーンインを行ってウェハプロセス上の潜在不良をス
クリーニングすることが実現できる。これにより、製品
化後は高温で放置するだけでパッケージ信頼性とかアル
ミニウム配線のストレスマイグレーションのチエツクの
みを行い、電気的なストレスをかけたバーンインを不要
にすることが可能になる、あるいは、バーンインを行う
としてもその時間を大幅に短縮することができる。
従って、バーンイン装置を大規模に縮小することができ
、バーンイン装置の設備投資とその設置場所およびテス
ト時間を節約し、半導体集積回路の製造コストの低減を
図ることができる。勿論、ウェハ状態で電気的、熱的な
ストレスをかけることができる新規なバーンイン装置は
必要になるが、この装置は従来のバーンイン装置よりも
はるかに簡便かつ小型で済み、省スペースも可能になる
。
さらに、ダイソート前にバーンインを行ってスクリーニ
ングを行うことにより、リダンダンシ回路を備えた半導
体集積回路（メモリなど）では、ウェハ状態でスクリー
ニングされた不良を救済することが可能になり、チップ
の歩留りの向上も期待できる。
なお、このウェハ状態の半導体基板に対するバーンイン
後、ダイソートを行い、最終的に個々のチップに分割す
ることによりダイシングライン上の配線を切断してしま
うが、この切断部分で、配線と半導体基板との短絡とか
、多層配線の場合には配線層間の短絡が生じる危険性が
あるので、バーンイン後のダイシング前に、上記配線と
各チップ領域内部で用いられている配線を分離しておく
ことが望ましい。この分離の具体的な方法としては、配
線と各チップ領域内部で用いられている配線との接続を
切断（例えばアルミニウム配線を切断するためには、レ
ーザ光ビームや集束イオンビームなどにより可能である
）しておく、あるいは、配線と各チップ領域内部で用い
られている配線との間を分離する素子を設けておけばよ
い。
第３図は、第２実施例を示しており、前記第１実施例と
比べて、ウェハの例えば縦方向の各ダイシングライフ上
に２組の配線が隣接して位置するように櫛状に形成され
ている点が異なり、その他は第１実施例と同じであるの
で第１実施例中と同一符号を付している。
この第２実施例においても、前記第１実施例と同様に、
ウェハ状態の半導体基板に対するバーンインを行うこと
が可能であり、第１実施例と同様の効果が得られる。
ここで、バーンインの一興体例について第４図を参照し
て説明する。第４図は、上記各実施例における１つのダ
イナミックＲＡＭチップ領域の一部の回路（ダイナミッ
ク型メモリセル、ワード線、ビット線の１組）を取出し
て共通配線（ここでは、２本の電源用配線１２．１３）
との接続の一例を示している。ここで、４１．４２．４
３はそれぞれダイナミックＲＡＭチップ領域上の端子（
パッド）、Ｃはセルキャパシタ、ＴＲは転送ゲート用Ｍ
Ｏ８）ランジスタ、ＷＬはワード線、ＢＬはビット線、
ＳＷ・・・は各ワード線と電源用配線１２との間に直列
に挿入されたスイッチ用ＭＯＳトランジスタであり、そ
れぞれのゲートには電源用配線１３が接続されている。
また、ＰＲはビット線とビット線プリチャージ電源線４
４との間に直列に抑大されたプリチャージ用ＭＯ３）ラ
ンジスタであり、そのゲートにはプリチャージ信号φＰ
ＲＥ線が接続されている。
ところで、ダイナミックＲＡＭの通常の動作時には、選
択されたワードｔ！１ＩＷＬには通常の電源電圧Ｖｃｃ
より高いワード線駆動電位ＷＬＤが与えられるので、こ
のワード線ＷＬにゲートが接続されている転送ゲート用
ＭＯＳトランジスタＴＲが信頼性上で最も厳しい。しか
し、通常のバーンインにおいて選択されるワード線は、
多数のワード線のうちの少数であり、換言すれば、ワー
ド線は例えば１０００サイクルに１回の割合でしか選択
されないので、ストレス印加の効率が非常に悪く、非常
に長いバーンイン時間を必要とすることになる。
そこで、第４図の回路により、以下に説明するように直
流ストレスを印加すれば、ストレス印加の効率が著しく
改善され、バーンイン時間を大幅に短縮することができ
る。即ち、（ａ）ビット線プリチャージ電源線４４を接
地電位Ｖｓｓとし、プリチャージ信号φＰＲＥ線を活性
状態にしてプリチャージ用ＭＯＳｈランジスタＰＲをオ
ン状態にし、電源用配線１２に前記ワード線駆動電位Ｗ
ＬＤと同等の電源電圧ｖｓを与え、電源用配線１３にこ
の電Ｒ電圧ＶＳより転送ゲート用ＭＯ３）ランジメタＴ
Ｒの閾値電圧性以上高いワード線昇圧電位と同等の電源
電圧Ｖ。を与えると、電源用配線１２と半導体基板との
間に直流ストレスを印加することができる。また、（ｂ
）ビット線プリチャージ電源線４４およびプリチャージ
信号φＰＩ？ｅ線に何ら電圧をかけない状態でも、電源
用配線１２に上記電源電圧Ｖ５を与え、電源用配線１３
に上記電源電圧ＶＧを与えると、電源用配線１２と半導
体基板との間に直流ストレスを印加することができる。
なお、共通配線として２本の電源用配線と２本の信号用
配線とがある場合には、それぞれ通常の電源電圧ＶＣＣ
ｓ接地電位Ｖｓｓ、　ＲＡ　５　（ｏ　−＠　７ドレス
・ストローブ）信号、ＣＡＳ　（カラム・アドレス・ス
トローブ）信号を与えるものとすれば、ＣＡＳビフォア
ＲＡＳリフレッシュモードでバーンインを行うことが可
能になる。
上記各実施例における配線としては、各チップ領域内部
で用いられている配線と同一の配線層、例えばアルミニ
ウム配線層を使用するので、プロセス的には簡単である
が、このアルミニウム配線層に限らず、ポリシリコンや
シリサイドなども使用することができる。
また、上記各実施例における配線として、各チップ領域
内部で用いられている配線とは別に新たに付加された専
用の配線層により形成し、この配線と各チップ領域内部
で用いられている配線とをコンタクトホールあるいはポ
ンディングパッドなどの孔を通して接続をする場合には
、各チップ領域内部のパターンに左右されない配線を実
現することができる。この場合、専用の配線層は単層で
もよいが、専用の配線層のみで多層化することも可能で
あり、あるいは、各チップ領域内部で用いられている配
線層と組み合わせて多層化することも可能である。また
、パッケージ状態では実現不可能な動作モードでのバー
ンインを行ったり、集積回路の一部のみに集中的にスト
レスをかけるようなスクリーニングを行うなどに適した
ように、専用の配線を形成することができる。
上記したような専用の配線層を形成した場合にも、ウェ
ハ状態の半導体基板に対するバーンイン後に最終的に個
々のチップに分割した部分で配線と半導体基板との短絡
とか、多層配線の場合には配線層間の短絡が生じる危険
性があるので、ダイシング前に、上記配線と各チップ領
域内部で用いられている配線とを分離しておくことが望
ましい。
この具体的な方法として最も簡単なのは、各チップ領域
を個々に分割し集積回路として製品化した・際に上記配
線を必ずしも使用しなくてもよいものとすれば、バーン
イン後のダイシング前に上記配線を全て取り除いておけ
ばよい。
なお、バーンインに際して多数のチップに電圧をかける
時にあるチップでＶｅｅ電源とＶｓｓ電源との間の短絡
があるような場合に、この短絡が他のチップに与える影
響を無視できるように、ウェハ上の共通配線と各チップ
領域内部で用いられている配線との間に挿入するように
適正な値の抵抗素子を予め形成しておくことが望ましい
。この抵抗値は、前記配線のシート抵抗値よりも高くな
るように設定すれば十分である。
このことについて、第５図および第６図を参照して詳述
する。第５図は、バーンインに際して、共通配線１２を
Ｖｃｃ電源、共通配線１３をＶｓｓ電源に接続して多数
のチップ１１１，１１２゜・・・ｌｌｎに電圧ストレス
をかける時の等価回路を示しており、Ｒ２・・・は共通
配線１２．１３の抵抗性である。
いま仮に、チップ１１３でＶｃｃ電源とＶｓｓ電源との
間の短絡があるとすると、チップ１１３には大電流が流
れ、共通配線の抵抗針Ｒにより電圧降下が生じるので、
チップ１１３よりも電源から（Ｖ　ｅｅ、　Ｖ　ｓｓ）
から遠い側の共通配線に接続されているチップ１１１，
１１２とか、チップ１１３よりも電源側であるが、その
近くにあるチップ１１４などには、所定レベルの電圧が
かからなくなり、所望のストレス加速を行うことができ
なくなる。
これを防止するため、第６図に示すように、共通配線１
２．１３と各チップ領域内部で用いらている配線との間
に適正な値の抵抗素子ｒ、・・・を挿入しておくと、仮
に、チップ１１３で電源間の短絡があっても、チップ１
１３に流れる電流は抵抗ｒによって制限される。この場
合、抵抗「の値が共通配線の抵抗針Ｒの値よりも十分に
大きければ、チップ１１３に流れる電流による共通配線
の電圧降下は無視でき、チップ１１３よりも電源から遠
い側のチップ１１１．１１２とか、チップ１１３の近く
にあるチップ１１４などにも所定レベルの電圧がかかり
、所望のストレス加速を行なうことができる。
なお、上記各実施例では、複数個の半導体チップ領域に
共通に接続された配線として電源用の配線および信号用
の配線を形成したので、ウエノ１状態で一斉に行うこと
に利点があるテストを行うことも容易になるが、これら
の配線のいずれか一方のみ形成した場合にもウェハ状態
でバーンインを行うことが可能であるなら、それでもよ
い。
［発明の効果］ 上述したように本発明によれば、ウェハ状態でバーンイ
ンを行ってウェハプロセス上の潜在不良をスクリーニン
グすることが可能になり、集積回路の組み立て後の電気
的なストレスをかけたバーンインを不要にする、あるい
は、その時間を大幅に短縮することが可能となるように
、ウェハプロセス上の潜在不良をスクリーニングするこ
とが可能な半導体装置およびそのバーンイン方法を提供
することができる。
【図面の簡単な説明】
第１図は本発明の半導体装置の一実施例を概略的に示す
構成説明図、第２図は第１図中の一部を取り出して共通
配線と各チップ領域との接続の一例を示す回路図、第３
図は本発明の半導体装置の他の実施例を概略的に示す構
成説明図、第４図は第１図中または第３図中の１つのダ
イナミックＲＡＭチップ領域における一部の回路を取り
出して共通配線との接続の一例を示す回路図、第５図は
本発明の半導体装置のバーンインに際して多数のチップ
に電圧ストレスをかける時の等価回路を示す図、第６図
は同じく本発明の半導体装置のバーンインに際して多数
のチップに電圧ストレスをかける時の等価回路を示す図
である。 １０・・・半導体装置、１１・・・チップ領域、１２．
１３・・・電源用の配線、１２”　１３”・・・接触領
域。

Claims (12)

    【特許請求の範囲】
  1. （１）複数個の集積回路チップ領域を有するウェハ状態
    の半導体装置において、前記複数個の半導体チップ領域
    に共通に接続された配線が形成されていることを特徴と
    する半導体装置。
  2. （２）前記配線が、集積回路チップ領域の回路を駆動す
    るための電源線および／または集積回路チップ領域の動
    作を制御するための信号線であることを特徴とする請求
    項１記載の半導体装置。
  3. （３）前記配線には、ウェハの外部から電源電圧および
    ／または信号を印加するための接触領域が形成されてい
    ることを特徴とする請求項１記載の半導体装置。
  4. （４）前記複数個の集積回路チップ領域は、個々に分割
    されて集積回路として組立てられることを特徴とする請
    求項１記載の半導体装置。
  5. （５）前記配線は、単層または多層の配線よりなること
    を特徴とする請求項１記載の半導体装置。
  6. （６）前記配線の全部または一部が、各チップ領域内部
    で用いられている配線と同一の配線層によりウェハのダ
    イシングライン上に形成されていることを特徴とする請
    求項１乃至５のいずれかに記載の半導体装置。
  7. （７）前記配線と各チップ領域内部で用いられている配
    線との接続がダイシング前に切断されることを特徴とす
    る請求項６記載の半導体装置。
  8. （８）前記配線の全部または一部が、各チップ領域内部
    で用いられている配線とは別に新たに付加された配線層
    により形成されていることを特徴とする請求項１乃至５
    のいずれかに記載の半導体装置。
  9. （９）前記配線がダイシング前に取り除かれることを特
    徴とする請求項８記載の半導体装置。
  10. （１０）前記配線と各チップ領域内部で用いられている
    配線との間に抵抗素子が挿入されていることを特徴とす
    る請求項１乃至５のいずれかに記載の半導体装置。
  11. （１１）前記抵抗素子の抵抗値は前記配線のシート抵抗
    より高くなるように設定されていることを特徴とする請
    求項１０記載の半導体装置。
  12. （１２）請求項１乃至１１のいずれかに記載のウェハ状
    態の半導体装置に対して、前記配線に電源電圧および／
    または信号を印加することによりバーンインを行うこと
    を特徴とする半導体装置のバーンイン方法。
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