JPS60140842A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60140842A JPS60140842A JP24700383A JP24700383A JPS60140842A JP S60140842 A JPS60140842 A JP S60140842A JP 24700383 A JP24700383 A JP 24700383A JP 24700383 A JP24700383 A JP 24700383A JP S60140842 A JPS60140842 A JP S60140842A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は半導体装置に関し、t#にマスタスライス方式
で製造される半導体装置に関する。
で製造される半導体装置に関する。
(従来技術)
近年、集積回路の集積度が向上し、1.SIからVLS
Iの規模になるにつして、マイクロプロセッサ−の様な
汎用LSI以外に専用LSIもしくは準専用LSIの開
発が活発になってきた。符に、準専用LSIの形体の一
部であるマスクスライス方式にて設計されるLSIの開
発が一般的になってきた。マスクスライス方式にて設計
されるLSIは、ディジタル装置にとってはその装置の
構成上低価格化、小型化、高信頼性化等の傾向に一致す
るものとして注目されている。現在のディジタル装置は
汎用品のSKIもしくはMSIを多数使用し、プリント
板上じ実装して構成するのが通常で、S8I/MSIの
電気的レベルもTTL等の標準レベルを使用するのが多
い。マスクスライス方式によるLSIの特徴はL8Iを
製造する工程で拡散工程を完了したウェーハに顧客仕様
の回路を配線工程だけ変えることによって開発されるT
、8Iである。これには顧客側のメリットとしては低開
発t%短期の開発期間、設計の守秘、LSI化が容易、
少量発注が可能等が有9.−万、LSIのメ−カー側の
メリットとしては開発技術工数の削減が可能、大量生産
方式と同一ラインで生産町り臥付加価値増大等があげら
れる、 最近、マスクスライス万式で設計さnるLSIで相補型
MO8回路が注目さ1している。相補型MO8回路は静
的′成力はほぼOに等しく、低電力化、小型化に最も適
している。従って、前記の相補型MO8−LsIに実現
されるディジタル回路の電力は非常に少ないため、l、
8Iの設計時に予め設計されるトランジスタ素子あゐい
は電源供給線等は静的電方向きに設計される場合が多い
。動的電力を考慮する場合の設計では、′成力は急激に
増加するため、LSIのレイアウト設計上の制約が生じ
トランジスタ素子の幾何学的寸法や電源供給線の幾何学
的寸法も大きくせねばならない。例えば、高速動作を必
要とするとき、相補fiM08回路でNAND回路を構
成した場合を考えると。
Iの規模になるにつして、マイクロプロセッサ−の様な
汎用LSI以外に専用LSIもしくは準専用LSIの開
発が活発になってきた。符に、準専用LSIの形体の一
部であるマスクスライス方式にて設計されるLSIの開
発が一般的になってきた。マスクスライス方式にて設計
されるLSIは、ディジタル装置にとってはその装置の
構成上低価格化、小型化、高信頼性化等の傾向に一致す
るものとして注目されている。現在のディジタル装置は
汎用品のSKIもしくはMSIを多数使用し、プリント
板上じ実装して構成するのが通常で、S8I/MSIの
電気的レベルもTTL等の標準レベルを使用するのが多
い。マスクスライス方式によるLSIの特徴はL8Iを
製造する工程で拡散工程を完了したウェーハに顧客仕様
の回路を配線工程だけ変えることによって開発されるT
、8Iである。これには顧客側のメリットとしては低開
発t%短期の開発期間、設計の守秘、LSI化が容易、
少量発注が可能等が有9.−万、LSIのメ−カー側の
メリットとしては開発技術工数の削減が可能、大量生産
方式と同一ラインで生産町り臥付加価値増大等があげら
れる、 最近、マスクスライス万式で設計さnるLSIで相補型
MO8回路が注目さ1している。相補型MO8回路は静
的′成力はほぼOに等しく、低電力化、小型化に最も適
している。従って、前記の相補型MO8−LsIに実現
されるディジタル回路の電力は非常に少ないため、l、
8Iの設計時に予め設計されるトランジスタ素子あゐい
は電源供給線等は静的電方向きに設計される場合が多い
。動的電力を考慮する場合の設計では、′成力は急激に
増加するため、LSIのレイアウト設計上の制約が生じ
トランジスタ素子の幾何学的寸法や電源供給線の幾何学
的寸法も大きくせねばならない。例えば、高速動作を必
要とするとき、相補fiM08回路でNAND回路を構
成した場合を考えると。
その静止電流は数nAでめるが過渡電流はそのピークが
1〜2mAに達する場合が生じる。こういった動的電流
と静的電流のアンバランスは相補型MO8回路ばかりで
もな(NMO8型O8でも現わ扛ており、その対策が問
題となっている。
1〜2mAに達する場合が生じる。こういった動的電流
と静的電流のアンバランスは相補型MO8回路ばかりで
もな(NMO8型O8でも現わ扛ており、その対策が問
題となっている。
マスクスライス式で設計されるLSIは、公知の如く、
予めトランジスタ、抵抗、電源供給線等は作りつけであ
り、これらはマスクスライスの下地と呼ばれている。こ
の下地を設計する際にはマスタスライス方式のLSIで
実現されるディジタル回路の全ての組合せを考慮して設
計せねばならないが、−万1歩留9や1.SIのコスト
、信頼性を考えると、全ての組合せを実現することは不
可能になってしまう。ディジタル装置としての回路構成
を考えると、組合せ回路と順序回路があるが、11−序
回路を多数含む回路をMO8型回路で集積化する場合に
は、この動的電力を考慮しないと、その過渡電流による
電源ノイズが発生し、誤動作を生じる危険性がある。マ
スクスライス方式で設計されるLSIは前述の如くマス
クスライスの下地が作りつけであるため、該LSIの電
源配線の設計も一義的に決まってしまう。−万、回路構
成による過渡電流はそのLSIが要求されるスピード、
回路構成数によって変化するため電源ノイズの大きさも
変化する。順序回路を多数含むLSIでそのLSI内の
ラッチ回路を同一信号でリセットする様な場合には、ノ
イズマージンの減少又は誤拗作をする欠点があった。こ
のことを図面を用いて説明する。
予めトランジスタ、抵抗、電源供給線等は作りつけであ
り、これらはマスクスライスの下地と呼ばれている。こ
の下地を設計する際にはマスタスライス方式のLSIで
実現されるディジタル回路の全ての組合せを考慮して設
計せねばならないが、−万1歩留9や1.SIのコスト
、信頼性を考えると、全ての組合せを実現することは不
可能になってしまう。ディジタル装置としての回路構成
を考えると、組合せ回路と順序回路があるが、11−序
回路を多数含む回路をMO8型回路で集積化する場合に
は、この動的電力を考慮しないと、その過渡電流による
電源ノイズが発生し、誤動作を生じる危険性がある。マ
スクスライス方式で設計されるLSIは前述の如くマス
クスライスの下地が作りつけであるため、該LSIの電
源配線の設計も一義的に決まってしまう。−万、回路構
成による過渡電流はそのLSIが要求されるスピード、
回路構成数によって変化するため電源ノイズの大きさも
変化する。順序回路を多数含むLSIでそのLSI内の
ラッチ回路を同一信号でリセットする様な場合には、ノ
イズマージンの減少又は誤拗作をする欠点があった。こ
のことを図面を用いて説明する。
第1図は従来のマスクスライス方式の半導体チップの第
1の例の部分平面図でらる。
1の例の部分平面図でらる。
半導体チップ1の内部に内部セル2が設けられ、周囲に
バッファセル3、電源供給線専用バッファ4、接地接続
線専用バッファ5が設けられ、電源供給線専用バッファ
4から電源供給勝6が、接地接続線バッファ5から接地
接続線7がくし状に引出され配線されている。電源供給
線6.接地接続線7はそれぞれインピーダンス8,9を
有している。内部セル2は所望の論理回路を形成するだ
めのもので、トランジスタ、ダイオード、抵抗等を配置
した基本セルが規躬正しく配置されたものから成る。バ
ッファセルは内部セルと外部との間の連絡をとる作用を
する。文字Fは円部セルの配置5− の向きを示すもので内部セルがすべて同じ同きの配置を
していることを示す。
バッファセル3、電源供給線専用バッファ4、接地接続
線専用バッファ5が設けられ、電源供給線専用バッファ
4から電源供給勝6が、接地接続線バッファ5から接地
接続線7がくし状に引出され配線されている。電源供給
線6.接地接続線7はそれぞれインピーダンス8,9を
有している。内部セル2は所望の論理回路を形成するだ
めのもので、トランジスタ、ダイオード、抵抗等を配置
した基本セルが規躬正しく配置されたものから成る。バ
ッファセルは内部セルと外部との間の連絡をとる作用を
する。文字Fは円部セルの配置5− の向きを示すもので内部セルがすべて同じ同きの配置を
していることを示す。
第2図は第1図に示す半導体チップの内部セルの詳細平
面図である。
面図である。
破線で囲まれた領域が一つの内部セル2を示し。
11は下地理込み線、12はPMO8FET、13はN
MO8FET、14,15.16は電源供給線、17゜
18.19は接地接続線、20はゲート、21は信号配
線用に作られた下地理込み線でJl、22の丸印はコン
タクトを表わす。
MO8FET、14,15.16は電源供給線、17゜
18.19は接地接続線、20はゲート、21は信号配
線用に作られた下地理込み線でJl、22の丸印はコン
タクトを表わす。
第3図は第2図に示す内部セルを用いてシフトレジスタ
を組んだときの配線を示す平面図である。
を組んだときの配線を示す平面図である。
破線23で囲れた2つの内部セルで1ビツトのラッチ回
路が構成されている。24は金属配線であシ、所望の回
路を得るようにトランジスタ間紫結んでいる。その際、
下地にすでに作られている埋込み線11もある程度オリ
用されるが、信号線として使用されずにオープン状態の
まま残るものもかな9ある。図の21.22はこの場合
オープンになっている例である。
路が構成されている。24は金属配線であシ、所望の回
路を得るようにトランジスタ間紫結んでいる。その際、
下地にすでに作られている埋込み線11もある程度オリ
用されるが、信号線として使用されずにオープン状態の
まま残るものもかな9ある。図の21.22はこの場合
オープンになっている例である。
6−
m4図は従来のマスクスライス方式の半導体チップの第
2の例の平面図である。
2の例の平面図である。
この半導体チップは相隣る2列の内部セル27が隣接境
界線に対して上下対称に、即ち鐘映の関係に配[iさ扛
だものである。文字Fの向きはこのことを示す。26は
チップ内桟の連絡をとるバクファセル、28は電源供給
線、29は接地接続4M131は電源供給線に含まれる
インピーダンスで30は接地接続線に含まれるインピー
ダンスである。
界線に対して上下対称に、即ち鐘映の関係に配[iさ扛
だものである。文字Fの向きはこのことを示す。26は
チップ内桟の連絡をとるバクファセル、28は電源供給
線、29は接地接続4M131は電源供給線に含まれる
インピーダンスで30は接地接続線に含まれるインピー
ダンスである。
第5図は第4図に示す半導体チップを用いてシフトレジ
スタを組んだ場合の配線を示す平面図である。
スタを組んだ場合の配線を示す平面図である。
第5図において、接続線で、2つおきに父互に並ぶこと
になる。140は金属配線であシ、所望の回路を得心よ
うにトランジスタ間を結ぶ信号配線である。38.39
は下地に既に作ら扛ている埋込み線であるが、このよう
にオープン状態のまま残されているものもかなpある。
になる。140は金属配線であシ、所望の回路を得心よ
うにトランジスタ間を結ぶ信号配線である。38.39
は下地に既に作ら扛ている埋込み線であるが、このよう
にオープン状態のまま残されているものもかなpある。
以上二つの例で示したように、従来のマスクスライス方
式の半導体チップを用いて半導体装置を製造する場合、
動的電流を考慮してトランジスタ素子あるいは電源供給
線は大きくしなければならず、チップ面積の堵太を招く
という欠点を生ずる。
式の半導体チップを用いて半導体装置を製造する場合、
動的電流を考慮してトランジスタ素子あるいは電源供給
線は大きくしなければならず、チップ面積の堵太を招く
という欠点を生ずる。
また、下地に既に作られている埋込み線はオープン状態
のまま残されているものもかな#)オるにもかかわらず
、あらゆる組脅せを考慮して配置されなので埋込み線の
占める面積も大きくなっておジ。
のまま残されているものもかな#)オるにもかかわらず
、あらゆる組脅せを考慮して配置されなので埋込み線の
占める面積も大きくなっておジ。
これもチップ面積を増大させる原因となっている。
逆に、チップ面積を小さくするべく、電源供給線を細く
すると、前述のように過渡電流に対厄できず、ノイズマ
ージンの減少または誤動作を生ずる欠点を招き、下地理
込み線を減らすと、実現しうる回路構成の数が制約され
、マスクスライス方式の本来の特徴を失うことになると
いう欠点音生ずる。
すると、前述のように過渡電流に対厄できず、ノイズマ
ージンの減少または誤動作を生ずる欠点を招き、下地理
込み線を減らすと、実現しうる回路構成の数が制約され
、マスクスライス方式の本来の特徴を失うことになると
いう欠点音生ずる。
(発明の目的)
不発明の目的は、上記欠点を除去し、半導体チップ面積
の増大を抑え、しかも過渡電流が流nても電源ノイズを
発生させず、ノイズマージンを確保し、誤動作をなくし
信頼性を向上させた半導体装置を提供することにある。
の増大を抑え、しかも過渡電流が流nても電源ノイズを
発生させず、ノイズマージンを確保し、誤動作をなくし
信頼性を向上させた半導体装置を提供することにある。
(発明の構成)
不発明の半導体装置は、半導体基板に内部セル、周辺回
路部、下地理込み媚が形成され上面に金属の−1−配線
が設けられているマスクスライス方式の半導体チップの
前記金属の−)−配線で作られる電源供給線あるいは接
地接続線と併せて前記F地理込み線の一部を電源供給線
めるいは接地接続あるいはその両刀に用い、はしご状お
るいは格子状に配@を形成することにより構成される。
路部、下地理込み媚が形成され上面に金属の−1−配線
が設けられているマスクスライス方式の半導体チップの
前記金属の−)−配線で作られる電源供給線あるいは接
地接続線と併せて前記F地理込み線の一部を電源供給線
めるいは接地接続あるいはその両刀に用い、はしご状お
るいは格子状に配@を形成することにより構成される。
(実施例)
次に、本発明の実施例について図面を用いて説明する。
第6図は不発明の第10笑施例の平面図でおる。
この実施例は、第1図及び第2図に示した半導体チップ
を用いて、第3図と同じくシストレジスタを構成したも
のであるが、第3図の従来例と異なる点は、謁3図で吠
用されていない下地理込み線21を電源供給線、接地接
続線として使用していることでめる。従って、′1源供
給MA1接地接続9− 線は格子状に形成される。
を用いて、第3図と同じくシストレジスタを構成したも
のであるが、第3図の従来例と異なる点は、謁3図で吠
用されていない下地理込み線21を電源供給線、接地接
続線として使用していることでめる。従って、′1源供
給MA1接地接続9− 線は格子状に形成される。
このように、F地理込み@21を電源供給線15〜16
.接地接続線17〜19と併用することに↓シ容量答童
を増大させ、ノイズマージンを犬キ<シ、ノイズによる
誤動作を防止し、従って信頼性を同上させることができ
る。しかも、従来は遊んでいた下地理込み線全利用した
だけで電源供給線14〜16や接地接続線17〜19i
大きくした訳ではないからチップ面積の増大を抑制して
いる。
.接地接続線17〜19と併用することに↓シ容量答童
を増大させ、ノイズマージンを犬キ<シ、ノイズによる
誤動作を防止し、従って信頼性を同上させることができ
る。しかも、従来は遊んでいた下地理込み線全利用した
だけで電源供給線14〜16や接地接続線17〜19i
大きくした訳ではないからチップ面積の増大を抑制して
いる。
第7図は本発明の第2の実施例の平面図でおる。
この実施例は第4図に示した半導体チップを用い、第5
図に示した従来例と同様に、シフトレジスタを構成した
ものである。第5図に示した従来例と異なる点は、第5
図で使用されていない下地理込み線38.39を用いて
電源供給m同志及び接地接続線同志を結び合い、電源供
給線及び接地接続線のインピーダンスを下げたことでお
る。横方向に設けられている金属で作られた電源供給線
32〜35と、下地理込み938.39で縦方向10− に新しく設けられた電源供給線とではしご状に結線され
る。接地接続線36.37も同様である。
図に示した従来例と同様に、シフトレジスタを構成した
ものである。第5図に示した従来例と異なる点は、第5
図で使用されていない下地理込み線38.39を用いて
電源供給m同志及び接地接続線同志を結び合い、電源供
給線及び接地接続線のインピーダンスを下げたことでお
る。横方向に設けられている金属で作られた電源供給線
32〜35と、下地理込み938.39で縦方向10− に新しく設けられた電源供給線とではしご状に結線され
る。接地接続線36.37も同様である。
第8図は/第7図に示す第2の実施例の電源供給線、接
地接続線の等価回路図である。
地接続線の等価回路図である。
第8図において、32.33は内部セルに′電源を供給
する金属のみで作られた電源供給線、36゜37は接地
接続線、38.39は下地埋込み線。
する金属のみで作られた電源供給線、36゜37は接地
接続線、38.39は下地埋込み線。
42は内部セルのPMO8FE’lr、43は内部セル
のNMO8FE’l’でおる。また、44は電源供給線
3z、aaに含まれる1セル分の抵抗、45は接地接続
線36.37に富まれるlセフ1分の抵抗、46は下地
埋込み線38.39のインピーダンスを示す。このよう
に、電源供給@32.33及び接地接続線36.37に
下地埋込み線38゜39ではしご状に橋絡することによ
ジインピーダンスを低下させるのである。
のNMO8FE’l’でおる。また、44は電源供給線
3z、aaに含まれる1セル分の抵抗、45は接地接続
線36.37に富まれるlセフ1分の抵抗、46は下地
埋込み線38.39のインピーダンスを示す。このよう
に、電源供給@32.33及び接地接続線36.37に
下地埋込み線38゜39ではしご状に橋絡することによ
ジインピーダンスを低下させるのである。
第9図は本発明の第3の実施例の平面図である。
この実施例は、NMO8回路でシフトレジスタを構成し
た例で、51は負荷MOS f!1ET、52は駆動M
O8FET、53は下地埋込み線、54゜55.56は
金属で作られた電源供給線、57゜58.59.60は
接地接続線、61は金属の信号配線である。下地埋込み
線53のうち1g号線用として使用されていないものは
接地接続線として用いている。これにより所望のシフト
レジスタが得られる。
た例で、51は負荷MOS f!1ET、52は駆動M
O8FET、53は下地埋込み線、54゜55.56は
金属で作られた電源供給線、57゜58.59.60は
接地接続線、61は金属の信号配線である。下地埋込み
線53のうち1g号線用として使用されていないものは
接地接続線として用いている。これにより所望のシフト
レジスタが得られる。
第10図は纂9図に示す第3の実施例の電源供給線、接
地接続線の結線及び抵抗の状態を説明するための図であ
る。
地接続線の結線及び抵抗の状態を説明するための図であ
る。
62は接地接続線の1セル分当りのインピーダンス、6
3は下地埋込み線のインピーダンスである。この図から
れかるように、第3の実施例は電源供給線、接地接続線
及び下地埋込み線が格子状に配線さfている。このよう
な配線にした場合に、どの程度に静的電流と動的電流の
不平衡が改善されるかを計算してみる。
3は下地埋込み線のインピーダンスである。この図から
れかるように、第3の実施例は電源供給線、接地接続線
及び下地埋込み線が格子状に配線さfている。このよう
な配線にした場合に、どの程度に静的電流と動的電流の
不平衡が改善されるかを計算してみる。
第11図は第10図に示す回路を簡略化した回路図であ
る。
る。
gi′其の便宜上、第10図の回路會間略化して第11
図Vこ示すような回路にする。シフトレジスタ′f、構
成する内部セル1セル当シの過渡直流を工〇とし、1だ
、内部セル1セル当シの金属線の抵抗をr、下地埋込み
線を接地接続線として使用したときの1セル当りの平均
的抵抗IIをRとする。すると、下地埋込み線t−接地
接続線として使用しない場合でnセルを使用したとさ、
全電流はnIgとなp、また全抵抗値はnrとなる。従
って、抵抗に↓る電圧上昇分はn2几1.となる。次に
、下地埋込み線を接地接続線として使用した場合は%電
流■1は抵抗几とrの逆比に分流されると考えてとする
と 11=R’i。
図Vこ示すような回路にする。シフトレジスタ′f、構
成する内部セル1セル当シの過渡直流を工〇とし、1だ
、内部セル1セル当シの金属線の抵抗をr、下地埋込み
線を接地接続線として使用したときの1セル当りの平均
的抵抗IIをRとする。すると、下地埋込み線t−接地
接続線として使用しない場合でnセルを使用したとさ、
全電流はnIgとなp、また全抵抗値はnrとなる。従
って、抵抗に↓る電圧上昇分はn2几1.となる。次に
、下地埋込み線を接地接続線として使用した場合は%電
流■1は抵抗几とrの逆比に分流されると考えてとする
と 11=R’i。
I 2 =kL’ (I 1十I o )I3=几’(
I2十IO) In−1=kL’ (In−2+l0)I、 =几’
(In−i+Io) ・・・・・・・・・・・・・・・
・・・(1)I n+x =R’ (In +1.o
) ・・・・・・・・・・・・・・・・・・(2)(2
) −(1)よシ 13− I、十□−■。=耽’(InIn−1)ここでUn””
In+I In とpくとUn=R’U、、 −,Un=U 1− R’ n−t (、’、U1=I2−Tt=R’ (11+l0)−几
′l0−R1工1)In+1−1.41 命I 1@R
+I n−1=I IKI n従って、今仮に1セル当
シの接地接続線の抵抗’kO,2Ωとし%また1セル当
シの貫通電流を1mAとすると。
I2十IO) In−1=kL’ (In−2+l0)I、 =几’
(In−i+Io) ・・・・・・・・・・・・・・・
・・・(1)I n+x =R’ (In +1.o
) ・・・・・・・・・・・・・・・・・・(2)(2
) −(1)よシ 13− I、十□−■。=耽’(InIn−1)ここでUn””
In+I In とpくとUn=R’U、、 −,Un=U 1− R’ n−t (、’、U1=I2−Tt=R’ (11+l0)−几
′l0−R1工1)In+1−1.41 命I 1@R
+I n−1=I IKI n従って、今仮に1セル当
シの接地接続線の抵抗’kO,2Ωとし%また1セル当
シの貫通電流を1mAとすると。
一度に100セル分のシフトレジスタが動作したとき、
1本の接地接続線を流れる電流は100mAにも達する
。これが下地埋込み線を接地接続線として使用すること
によって次のようになる。但し。
1本の接地接続線を流れる電流は100mAにも達する
。これが下地埋込み線を接地接続線として使用すること
によって次のようになる。但し。
下地埋込み線の抵抗几を50Ωとする(下地埋込・み線
は並列につながるので抵抗厘は小さくなる)。
は並列につながるので抵抗厘は小さくなる)。
よって
14−
ζ823.11A
よって20X6i度改碧さnたことになる。
(発明の効果)
以上詳細に説明したように、不発明は、下地理込み線の
一部を電源供給線あるいは接地接続線として本来の合議
の電源供給線あるいは接地接続線と併用するので、電流
容量が増大してノイズマージンを確保することによって
誤動作をなくシ、シかも半導体チップ−積を増大させな
い半導体装置が得られるという効果を有する。
一部を電源供給線あるいは接地接続線として本来の合議
の電源供給線あるいは接地接続線と併用するので、電流
容量が増大してノイズマージンを確保することによって
誤動作をなくシ、シかも半導体チップ−積を増大させな
い半導体装置が得られるという効果を有する。
第1図は従来のマスクスライス式の半導体チップの第1
の例の部分平面図、第2図は第1図に示す半導体チップ
の内部セルの詳細平面図、累3図は第2図に示す内部セ
ルを用いてシフトレジスタを組んだときの配線全示す平
面図、第4図は従来のマスクスライス方式の半導体チッ
プの第2の例の部分平面図、第5図は第4図に示す半導
体チップを用いてシフトレジスタを組んだ場合の配線を
示す平面図、第6図は不発明の第1の実施例の平面図、
第7図は本発明の第2の実施例の平面図、第8図は帛7
図に示す第2の実施例の電源供給線、接地接続線の結線
及び抵抗の状態を説明するための図、第9図は不発明の
第3の実施例の平面図、第10図は第9図に示す第3の
実施例の電源供給線、接地接続線の結線及び抵抗の状態
を説明するだめの図、第11図は第10図に示す回路全
簡略化した回路図である。 1・・・・・・半導体テップ、2・・・・・・内部セル
、3・・・・・・バッファセル、4・・・・・・電像供
給線専用バッファ、5・・・・・・接地接続線専用バッ
ファ、6・・・・・・電源供給線、7・・・・・・接地
接続線、8,9・・・・・・インピーダンス、11・・
・・・・下地理込み線、12・・・・・・PMO8FE
T。 13・・・・・・NMO8FE’:[’、14,15.
16・・・・・・電源供給線、17,18.19・・・
・・・接地接続線、20・・・・・・ゲート、21・・
・・・・下地理込み線、22・・・・・・コンタクト、
24・・・・・・金属配線、26・・・・・・バッファ
セル、27・・・・・・内部セル、28・・・・・・電
源供給線、29・・・・・・接地接続線、30.31・
・・・・・インピーダンス。 32.33,34.35・・・・・・′電源供給線、3
6.37・・・・・・接地接続i、38.39・・・・
・・下地理込与線。 40・・・・・・金属配線、42・・・・・・)’MO
8FE’l’、 43・・・・・・NMO8FET、4
4・・・・・・抵抗、46・・・・・・インピーダンス
、51・・・・・・負荷MO8FET、52・・・・・
・駆i@M08FET、53・・−・−下地理込み線、
54,55゜56・・・・・・電源供給線、57.58
,59.60・・・・・・接地接続線、61・・・・・
・信号配線、62.63・・・・・・インピーダンス。 一17= 茅1図
の例の部分平面図、第2図は第1図に示す半導体チップ
の内部セルの詳細平面図、累3図は第2図に示す内部セ
ルを用いてシフトレジスタを組んだときの配線全示す平
面図、第4図は従来のマスクスライス方式の半導体チッ
プの第2の例の部分平面図、第5図は第4図に示す半導
体チップを用いてシフトレジスタを組んだ場合の配線を
示す平面図、第6図は不発明の第1の実施例の平面図、
第7図は本発明の第2の実施例の平面図、第8図は帛7
図に示す第2の実施例の電源供給線、接地接続線の結線
及び抵抗の状態を説明するための図、第9図は不発明の
第3の実施例の平面図、第10図は第9図に示す第3の
実施例の電源供給線、接地接続線の結線及び抵抗の状態
を説明するだめの図、第11図は第10図に示す回路全
簡略化した回路図である。 1・・・・・・半導体テップ、2・・・・・・内部セル
、3・・・・・・バッファセル、4・・・・・・電像供
給線専用バッファ、5・・・・・・接地接続線専用バッ
ファ、6・・・・・・電源供給線、7・・・・・・接地
接続線、8,9・・・・・・インピーダンス、11・・
・・・・下地理込み線、12・・・・・・PMO8FE
T。 13・・・・・・NMO8FE’:[’、14,15.
16・・・・・・電源供給線、17,18.19・・・
・・・接地接続線、20・・・・・・ゲート、21・・
・・・・下地理込み線、22・・・・・・コンタクト、
24・・・・・・金属配線、26・・・・・・バッファ
セル、27・・・・・・内部セル、28・・・・・・電
源供給線、29・・・・・・接地接続線、30.31・
・・・・・インピーダンス。 32.33,34.35・・・・・・′電源供給線、3
6.37・・・・・・接地接続i、38.39・・・・
・・下地理込与線。 40・・・・・・金属配線、42・・・・・・)’MO
8FE’l’、 43・・・・・・NMO8FET、4
4・・・・・・抵抗、46・・・・・・インピーダンス
、51・・・・・・負荷MO8FET、52・・・・・
・駆i@M08FET、53・・−・−下地理込み線、
54,55゜56・・・・・・電源供給線、57.58
,59.60・・・・・・接地接続線、61・・・・・
・信号配線、62.63・・・・・・インピーダンス。 一17= 茅1図
Claims (1)
- 【特許請求の範囲】 半導体基板に内部セル、周辺回路部、下地理込み線が形
成さ【上面に金属の一層配線が設けられているマスクス
ライス方式の半導体チップの前記金属の一層配線で作ら
れる電源供給線あるいは接地接続線と併せて前記下地理
込み線の一部を電源供給線あるいは接地接続線あるいは
その両刀に用い。 はしご状あるいは格子状に配線を形成したことを特徴と
する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24700383A JPS60140842A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24700383A JPS60140842A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60140842A true JPS60140842A (ja) | 1985-07-25 |
Family
ID=17156930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24700383A Pending JPS60140842A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60140842A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
US5168342A (en) * | 1989-01-30 | 1992-12-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of the same |
JP2007005447A (ja) * | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 半導体集積回路装置 |
-
1983
- 1983-12-28 JP JP24700383A patent/JPS60140842A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5168342A (en) * | 1989-01-30 | 1992-12-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of the same |
US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
JP2007005447A (ja) * | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 半導体集積回路装置 |
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