JPS60140842A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体装置に関し、ｔ＃にマスタスライス方式
で製造される半導体装置に関する。

（従来技術） 近年、集積回路の集積度が向上し、１．ＳＩからＶＬＳ
Ｉの規模になるにつして、マイクロプロセッサ−の様な
汎用ＬＳＩ以外に専用ＬＳＩもしくは準専用ＬＳＩの開
発が活発になってきた。符に、準専用ＬＳＩの形体の一
部であるマスクスライス方式にて設計されるＬＳＩの開
発が一般的になってきた。マスクスライス方式にて設計
されるＬＳＩは、ディジタル装置にとってはその装置の
構成上低価格化、小型化、高信頼性化等の傾向に一致す
るものとして注目されている。現在のディジタル装置は
汎用品のＳＫＩもしくはＭＳＩを多数使用し、プリント
板上じ実装して構成するのが通常で、Ｓ８Ｉ／ＭＳＩの
電気的レベルもＴＴＬ等の標準レベルを使用するのが多
い。マスクスライス方式によるＬＳＩの特徴はＬ８Ｉを
製造する工程で拡散工程を完了したウェーハに顧客仕様
の回路を配線工程だけ変えることによって開発されるＴ
、８Ｉである。これには顧客側のメリットとしては低開
発ｔ％短期の開発期間、設計の守秘、ＬＳＩ化が容易、
少量発注が可能等が有９．−万、ＬＳＩのメ−カー側の
メリットとしては開発技術工数の削減が可能、大量生産
方式と同一ラインで生産町り臥付加価値増大等があげら
れる、 最近、マスクスライス万式で設計さｎるＬＳＩで相補型
ＭＯ８回路が注目さ１している。相補型ＭＯ８回路は静
的′成力はほぼＯに等しく、低電力化、小型化に最も適
している。従って、前記の相補型ＭＯ８−ＬｓＩに実現
されるディジタル回路の電力は非常に少ないため、ｌ、
８Ｉの設計時に予め設計されるトランジスタ素子あゐい
は電源供給線等は静的電方向きに設計される場合が多い
。動的電力を考慮する場合の設計では、′成力は急激に
増加するため、ＬＳＩのレイアウト設計上の制約が生じ
トランジスタ素子の幾何学的寸法や電源供給線の幾何学
的寸法も大きくせねばならない。例えば、高速動作を必
要とするとき、相補ｆｉＭ０８回路でＮＡＮＤ回路を構
成した場合を考えると。

その静止電流は数ｎＡでめるが過渡電流はそのピークが
１〜２ｍＡに達する場合が生じる。こういった動的電流
と静的電流のアンバランスは相補型ＭＯ８回路ばかりで
もな（ＮＭＯ８型Ｏ８でも現わ扛ており、その対策が問
題となっている。

マスクスライス式で設計されるＬＳＩは、公知の如く、
予めトランジスタ、抵抗、電源供給線等は作りつけであ
り、これらはマスクスライスの下地と呼ばれている。こ
の下地を設計する際にはマスタスライス方式のＬＳＩで
実現されるディジタル回路の全ての組合せを考慮して設
計せねばならないが、−万１歩留９や１．ＳＩのコスト
、信頼性を考えると、全ての組合せを実現することは不
可能になってしまう。ディジタル装置としての回路構成
を考えると、組合せ回路と順序回路があるが、１１−序
回路を多数含む回路をＭＯ８型回路で集積化する場合に
は、この動的電力を考慮しないと、その過渡電流による
電源ノイズが発生し、誤動作を生じる危険性がある。マ
スクスライス方式で設計されるＬＳＩは前述の如くマス
クスライスの下地が作りつけであるため、該ＬＳＩの電
源配線の設計も一義的に決まってしまう。−万、回路構
成による過渡電流はそのＬＳＩが要求されるスピード、
回路構成数によって変化するため電源ノイズの大きさも
変化する。順序回路を多数含むＬＳＩでそのＬＳＩ内の
ラッチ回路を同一信号でリセットする様な場合には、ノ
イズマージンの減少又は誤拗作をする欠点があった。こ
のことを図面を用いて説明する。

第１図は従来のマスクスライス方式の半導体チップの第
１の例の部分平面図でらる。

半導体チップ１の内部に内部セル２が設けられ、周囲に
バッファセル３、電源供給線専用バッファ４、接地接続
線専用バッファ５が設けられ、電源供給線専用バッファ
４から電源供給勝６が、接地接続線バッファ５から接地
接続線７がくし状に引出され配線されている。電源供給
線６．接地接続線７はそれぞれインピーダンス８，９を
有している。内部セル２は所望の論理回路を形成するだ
めのもので、トランジスタ、ダイオード、抵抗等を配置
した基本セルが規躬正しく配置されたものから成る。バ
ッファセルは内部セルと外部との間の連絡をとる作用を
する。文字Ｆは円部セルの配置５− の向きを示すもので内部セルがすべて同じ同きの配置を
していることを示す。

第２図は第１図に示す半導体チップの内部セルの詳細平
面図である。

破線で囲まれた領域が一つの内部セル２を示し。

１１は下地理込み線、１２はＰＭＯ８ＦＥＴ、１３はＮ
ＭＯ８ＦＥＴ、１４，１５．１６は電源供給線、１７゜
１８．１９は接地接続線、２０はゲート、２１は信号配
線用に作られた下地理込み線でＪｌ、２２の丸印はコン
タクトを表わす。

第３図は第２図に示す内部セルを用いてシフトレジスタ
を組んだときの配線を示す平面図である。

破線２３で囲れた２つの内部セルで１ビツトのラッチ回
路が構成されている。２４は金属配線であシ、所望の回
路を得るようにトランジスタ間紫結んでいる。その際、
下地にすでに作られている埋込み線１１もある程度オリ
用されるが、信号線として使用されずにオープン状態の
まま残るものもかな９ある。図の２１．２２はこの場合
オープンになっている例である。

６− ｍ４図は従来のマスクスライス方式の半導体チップの第
２の例の平面図である。

この半導体チップは相隣る２列の内部セル２７が隣接境
界線に対して上下対称に、即ち鐘映の関係に配［ｉさ扛
だものである。文字Ｆの向きはこのことを示す。２６は
チップ内桟の連絡をとるバクファセル、２８は電源供給
線、２９は接地接続４Ｍ１３１は電源供給線に含まれる
インピーダンスで３０は接地接続線に含まれるインピー
ダンスである。

第５図は第４図に示す半導体チップを用いてシフトレジ
スタを組んだ場合の配線を示す平面図である。

第５図において、接続線で、２つおきに父互に並ぶこと
になる。１４０は金属配線であシ、所望の回路を得心よ
うにトランジスタ間を結ぶ信号配線である。３８．３９
は下地に既に作ら扛ている埋込み線であるが、このよう
にオープン状態のまま残されているものもかなｐある。

以上二つの例で示したように、従来のマスクスライス方
式の半導体チップを用いて半導体装置を製造する場合、
動的電流を考慮してトランジスタ素子あるいは電源供給
線は大きくしなければならず、チップ面積の堵太を招く
という欠点を生ずる。

また、下地に既に作られている埋込み線はオープン状態
のまま残されているものもかな＃）オるにもかかわらず
、あらゆる組脅せを考慮して配置されなので埋込み線の
占める面積も大きくなっておジ。

これもチップ面積を増大させる原因となっている。

逆に、チップ面積を小さくするべく、電源供給線を細く
すると、前述のように過渡電流に対厄できず、ノイズマ
ージンの減少または誤動作を生ずる欠点を招き、下地理
込み線を減らすと、実現しうる回路構成の数が制約され
、マスクスライス方式の本来の特徴を失うことになると
いう欠点音生ずる。

（発明の目的） 不発明の目的は、上記欠点を除去し、半導体チップ面積
の増大を抑え、しかも過渡電流が流ｎても電源ノイズを
発生させず、ノイズマージンを確保し、誤動作をなくし
信頼性を向上させた半導体装置を提供することにある。

（発明の構成） 不発明の半導体装置は、半導体基板に内部セル、周辺回
路部、下地理込み媚が形成され上面に金属の−１−配線
が設けられているマスクスライス方式の半導体チップの
前記金属の−）−配線で作られる電源供給線あるいは接
地接続線と併せて前記Ｆ地理込み線の一部を電源供給線
めるいは接地接続あるいはその両刀に用い、はしご状お
るいは格子状に配＠を形成することにより構成される。

（実施例） 次に、本発明の実施例について図面を用いて説明する。

第６図は不発明の第１０笑施例の平面図でおる。

この実施例は、第１図及び第２図に示した半導体チップ
を用いて、第３図と同じくシストレジスタを構成したも
のであるが、第３図の従来例と異なる点は、謁３図で吠
用されていない下地理込み線２１を電源供給線、接地接
続線として使用していることでめる。従って、′１源供
給ＭＡ１接地接続９− 線は格子状に形成される。

このように、Ｆ地理込み＠２１を電源供給線１５〜１６
．接地接続線１７〜１９と併用することに↓シ容量答童
を増大させ、ノイズマージンを犬キ＜シ、ノイズによる
誤動作を防止し、従って信頼性を同上させることができ
る。しかも、従来は遊んでいた下地理込み線全利用した
だけで電源供給線１４〜１６や接地接続線１７〜１９ｉ
大きくした訳ではないからチップ面積の増大を抑制して
いる。

第７図は本発明の第２の実施例の平面図でおる。

この実施例は第４図に示した半導体チップを用い、第５
図に示した従来例と同様に、シフトレジスタを構成した
ものである。第５図に示した従来例と異なる点は、第５
図で使用されていない下地理込み線３８．３９を用いて
電源供給ｍ同志及び接地接続線同志を結び合い、電源供
給線及び接地接続線のインピーダンスを下げたことでお
る。横方向に設けられている金属で作られた電源供給線
３２〜３５と、下地理込み９３８．３９で縦方向１０− に新しく設けられた電源供給線とではしご状に結線され
る。接地接続線３６．３７も同様である。

第８図は／第７図に示す第２の実施例の電源供給線、接
地接続線の等価回路図である。

第８図において、３２．３３は内部セルに′電源を供給
する金属のみで作られた電源供給線、３６゜３７は接地
接続線、３８．３９は下地埋込み線。

４２は内部セルのＰＭＯ８ＦＥ’ｌｒ、４３は内部セル
のＮＭＯ８ＦＥ’ｌ’でおる。また、４４は電源供給線
３ｚ、ａａに含まれる１セル分の抵抗、４５は接地接続
線３６．３７に富まれるｌセフ１分の抵抗、４６は下地
埋込み線３８．３９のインピーダンスを示す。このよう
に、電源供給＠３２．３３及び接地接続線３６．３７に
下地埋込み線３８゜３９ではしご状に橋絡することによ
ジインピーダンスを低下させるのである。

第９図は本発明の第３の実施例の平面図である。

この実施例は、ＮＭＯ８回路でシフトレジスタを構成し
た例で、５１は負荷ＭＯＳ　ｆ！１ＥＴ、５２は駆動Ｍ
Ｏ８ＦＥＴ、５３は下地埋込み線、５４゜５５．５６は
金属で作られた電源供給線、５７゜５８．５９．６０は
接地接続線、６１は金属の信号配線である。下地埋込み
線５３のうち１ｇ号線用として使用されていないものは
接地接続線として用いている。これにより所望のシフト
レジスタが得られる。

第１０図は纂９図に示す第３の実施例の電源供給線、接
地接続線の結線及び抵抗の状態を説明するための図であ
る。

６２は接地接続線の１セル分当りのインピーダンス、６
３は下地埋込み線のインピーダンスである。この図から
れかるように、第３の実施例は電源供給線、接地接続線
及び下地埋込み線が格子状に配線さｆている。このよう
な配線にした場合に、どの程度に静的電流と動的電流の
不平衡が改善されるかを計算してみる。

第１１図は第１０図に示す回路を簡略化した回路図であ
る。

ｇｉ′其の便宜上、第１０図の回路會間略化して第１１
図Ｖこ示すような回路にする。シフトレジスタ′ｆ、構
成する内部セル１セル当シの過渡直流を工〇とし、１だ
、内部セル１セル当シの金属線の抵抗をｒ、下地埋込み
線を接地接続線として使用したときの１セル当りの平均
的抵抗ＩＩをＲとする。すると、下地埋込み線ｔ−接地
接続線として使用しない場合でｎセルを使用したとさ、
全電流はｎＩｇとなｐ、また全抵抗値はｎｒとなる。従
って、抵抗に↓る電圧上昇分はｎ２几１．となる。次に
、下地埋込み線を接地接続線として使用した場合は％電
流■１は抵抗几とｒの逆比に分流されると考えてとする
と １１＝Ｒ’ｉ。

Ｉ　２　＝ｋＬ’　（Ｉ　１十Ｉ　ｏ　）Ｉ３＝几’（
Ｉ２十ＩＯ） Ｉｎ−１＝ｋＬ’　（Ｉｎ−２＋ｌ０）Ｉ、　＝几’　
（Ｉｎ−ｉ＋Ｉｏ）　・・・・・・・・・・・・・・・
・・・（１）Ｉ　ｎ＋ｘ　＝Ｒ’　（Ｉｎ　＋１．ｏ　
）　・・・・・・・・・・・・・・・・・・（２）（２
）　−（１）よシ １３− Ｉ、十□−■。＝耽’（ＩｎＩｎ−１）ここでＵｎ””
Ｉｎ＋Ｉ　Ｉｎ　とｐくとＵｎ＝Ｒ’Ｕ、、 −，Ｕｎ＝Ｕ　１−　Ｒ’　ｎ−ｔ （、’、Ｕ１＝Ｉ２−Ｔｔ＝Ｒ’　（１１＋ｌ０）−几
′ｌ０−Ｒ１工１）Ｉｎ＋１−１．４１　命Ｉ　１＠Ｒ
＋Ｉ　ｎ−１＝Ｉ　ＩＫＩ　ｎ従って、今仮に１セル当
シの接地接続線の抵抗’ｋＯ，２Ωとし％また１セル当
シの貫通電流を１ｍＡとすると。

一度に１００セル分のシフトレジスタが動作したとき、
１本の接地接続線を流れる電流は１００ｍＡにも達する
。これが下地埋込み線を接地接続線として使用すること
によって次のようになる。但し。

下地埋込み線の抵抗几を５０Ωとする（下地埋込・み線
は並列につながるので抵抗厘は小さくなる）。

よって １４− ζ８２３．１１Ａ よって２０Ｘ６ｉ度改碧さｎたことになる。

（発明の効果） 以上詳細に説明したように、不発明は、下地理込み線の
一部を電源供給線あるいは接地接続線として本来の合議
の電源供給線あるいは接地接続線と併用するので、電流
容量が増大してノイズマージンを確保することによって
誤動作をなくシ、シかも半導体チップ−積を増大させな
い半導体装置が得られるという効果を有する。

【図面の簡単な説明】

第１図は従来のマスクスライス式の半導体チップの第１
の例の部分平面図、第２図は第１図に示す半導体チップ
の内部セルの詳細平面図、累３図は第２図に示す内部セ
ルを用いてシフトレジスタを組んだときの配線全示す平
面図、第４図は従来のマスクスライス方式の半導体チッ
プの第２の例の部分平面図、第５図は第４図に示す半導
体チップを用いてシフトレジスタを組んだ場合の配線を
示す平面図、第６図は不発明の第１の実施例の平面図、
第７図は本発明の第２の実施例の平面図、第８図は帛７
図に示す第２の実施例の電源供給線、接地接続線の結線
及び抵抗の状態を説明するための図、第９図は不発明の
第３の実施例の平面図、第１０図は第９図に示す第３の
実施例の電源供給線、接地接続線の結線及び抵抗の状態
を説明するだめの図、第１１図は第１０図に示す回路全
簡略化した回路図である。 １・・・・・・半導体テップ、２・・・・・・内部セル
、３・・・・・・バッファセル、４・・・・・・電像供
給線専用バッファ、５・・・・・・接地接続線専用バッ
ファ、６・・・・・・電源供給線、７・・・・・・接地
接続線、８，９・・・・・・インピーダンス、１１・・
・・・・下地理込み線、１２・・・・・・ＰＭＯ８ＦＥ
Ｔ。 １３・・・・・・ＮＭＯ８ＦＥ’：［’、１４，１５．
１６・・・・・・電源供給線、１７，１８．１９・・・
・・・接地接続線、２０・・・・・・ゲート、２１・・
・・・・下地理込み線、２２・・・・・・コンタクト、
２４・・・・・・金属配線、２６・・・・・・バッファ
セル、２７・・・・・・内部セル、２８・・・・・・電
源供給線、２９・・・・・・接地接続線、３０．３１・
・・・・・インピーダンス。 ３２．３３，３４．３５・・・・・・′電源供給線、３
６．３７・・・・・・接地接続ｉ、３８．３９・・・・
・・下地理込与線。 ４０・・・・・・金属配線、４２・・・・・・）’ＭＯ
８ＦＥ’ｌ’、　４３・・・・・・ＮＭＯ８ＦＥＴ、４
４・・・・・・抵抗、４６・・・・・・インピーダンス
、５１・・・・・・負荷ＭＯ８ＦＥＴ、５２・・・・・
・駆ｉ＠Ｍ０８ＦＥＴ、５３・・−・−下地理込み線、
５４，５５゜５６・・・・・・電源供給線、５７．５８
，５９．６０・・・・・・接地接続線、６１・・・・・
・信号配線、６２．６３・・・・・・インピーダンス。 一１７＝ 茅１図

Claims (1)

1. 【特許請求の範囲】 半導体基板に内部セル、周辺回路部、下地理込み線が形
   成さ【上面に金属の一層配線が設けられているマスクス
   ライス方式の半導体チップの前記金属の一層配線で作ら
   れる電源供給線あるいは接地接続線と併せて前記下地理
   込み線の一部を電源供給線あるいは接地接続線あるいは
   その両刀に用い。 はしご状あるいは格子状に配線を形成したことを特徴と
   する半導体装置。