CN118280427A - 动态随机存取存储器及设计方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000013461 design Methods 0.000 title claims abstract description 20
- 238000012360 testing method Methods 0.000 claims abstract description 134
- 230000015654 memory Effects 0.000 claims abstract description 35
- 238000005520 cutting process Methods 0.000 claims abstract description 22
- 239000013256 coordination polymer Substances 0.000 claims abstract description 16
- 238000013507 mapping Methods 0.000 claims description 7
- 239000000523 sample Substances 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 4
- 238000004806 packaging method and process Methods 0.000 abstract description 5
- 240000007320 Pinus strobus Species 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
本发明提供一种动态随机存取存储器及设计方法，通过将测试电路设置于相邻动态随机存取存储器之间的切割道上，并于CP测试后沿切割道切除进行芯片级封装，通过M个所述动态随机存取存储器共用同一测试电路，M≥2，以提高存储器晶圆的版图利用面积。可以单次同时测试M个所述动态随机存取存储器，也可以分次对M个所述动态随机存取存储器的每一个或几个进行单独测试，节省测试时间，并降低测试成本。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种动态随机存取存储器及设计方法。
背景技术
动态随机存取存储器（DRAM，Dynamic Random Access Memory）具有容量大、速度快、单元成本低等特点，因此用途极为广泛。经过长期的发展，目前DRAM已经发展出多种多代产品，比如：在高性能领域已经从第一代DDR进化到第五代的DDR5，在低功耗的应用场合已经从LPDDR进化到LPDDR2。
目前的DRAM芯片，每一个芯片单元都有独立的测试电路来对DRAM 进行测试和修复。这些测试电路包含测试模块及测试PAD。这些PAD 在完成测试后，就不再需要了，也不用封装出去。导致测试电路占据了相当一部分芯片面积。在进行读写测试和老化测试和修补时，每颗DRAM芯片都通过独立的测试电路来进行操作，而测试机台的效率通常受限于测试PAD的数目，这样每次能够同时测试的DRAM芯片就受到限制，导致测试的时间较长，测试成本较高。
发明内容
基于以上考虑，本发明提供一种动态随机存取存储器的设计方法，其特征在于，包括：于切割道设置相连至少一个所述动态随机存取存储器的测试电路。
优选的， M个所述动态随机存取存储器共用同一所述测试电路，M≥2。
优选的，相邻的所述动态随机存取存储器的设置方向相差180°或相镜像或相同。
优选的，所述测试电路包括选通模块以单次测试N个所述动态随机存取存储器，M≥N≥1。
优选的，所述测试电路还包括设有若干测试结构的测试模块以对所述动态随机存取存储器进行CP测试。
优选的，所述测试电路还包括映射模块，设于所述测试模块及所述选通模块之间和/或所述测试模块及所述动态随机存取存储器之间。
优选的，所述测试电路还包括相连所述选通模块的若干测试焊盘，所述测试焊盘设有至少一个间隙以切割分离相邻的所述动态随机存取存储器。
优选的，沿切割方向，所述间隙至少部分贯穿所述测试焊盘。
优选的，沿所述切割方向，多个所述间隙并排设置。
优选的，通过激光隐切方式沿所述间隙切割以分离相邻的所述动态随机存取存储器。
优选的，刻蚀形成所述测试焊盘的同时形成所述间隙。
优选的，所述测试焊盘包括设有所述间隙的至少一金属层。
优选的，所述间隙的宽度小于测试探针的直径。
本发明还提供一种动态随机存取存储器，采用上述设计方法而设计。
通过将测试电路设置于相邻动态随机存取存储器之间的切割道上，并于CP测试后沿切割道切除进行芯片级封装，采用该设计方式及测试方法能增加了动态随机存取存储器有效的版图面积，提高了动态随机存取存储器的测试效率，节省了测试时间。
附图说明
通过参照附图阅读以下所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为本发明实施例的动态随机存取存储器的版图结构示意图；
图2为本发明实施例的动态随机存取存储器及测试电路的结构示意图；
图3为本发明实施例的动态随机存取存储器与测试电路的映射模块的连接示意图；
图4为本发明实施例的动态随机存取存储器与测试电路的选通模块的连接示意图；
图5为本发明实施例的动态随机存取存储器与测试电路的连接示意图。
在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
存储器晶圆上设置有若干动态随机存取存储器芯片，现有技术中，每一动态随机存取存储器芯片在芯片版面内一定区域设置有独立的测试电路，所述测试电路包括CP测试焊盘用于对动态随机存取存储器芯片进行测试和修复。其中CP测试焊盘包括：电源焊盘，信号焊盘，指令焊盘及地址焊盘等。
由于CP测试焊盘适用于芯片中测，在测试完毕后，就不需要了，也不需要封装出去，也就是说，CP测试焊盘的不可或缺性及后续封装不需要，再加上现有设计的测试电路放置于芯片版图设计内，会占用芯片的有效面积。
此外，每颗动态随机存取存储器芯片都采用各自独立的测试电路，而测试机台的效率通常受限于相应的CP测试焊盘的数量，这样每次能同时测试的动态随机存取存储器芯片会受到CP测试焊盘数量的限制，导致测试时间较长，测试成本较高。
本发明通过于切割道设置相连至少一个动态随机存取存储器的测试电路，以缩减所述动态随机存取存储器的版图面积。
请参考图1，图1示出本发明实施例的动态随机存取存储器的版图结构示意图。图1中包括4个相邻的动态随机存取存储器101。
在存储器晶圆中，每一个动态随机存取存储器101的版图面积相同，相邻的动态随机存取存储器101之间设置的方向相差180°或相镜像或相同。在综合考虑版图布线及资源利用的情况下，相邻的动态随机存取存储器的器件布局方向也可选择的相差90°、180°、270°。
切割道（未图示）位于相邻动态随机存取存储器101之间并设置有测试电路10。通过M个所述动态随机存取存储器101共用同一测试电路10，M≥2，以提高存储器晶圆的版图利用面积。
请参考图2，图2示出本发明实施例的动态随机存取存储器及测试电路的结构示意图，所述测试电路10可以包括选通模块、测试模块、至少一映射模块及若干测试焊盘。
其中，M个所述动态随机存取存储器101共同连接至所述测试电路10，所述选通模块以单次选通并测试N个所述动态随机存取存储器，M≥N≥1。通过测试机台的探针卡扎针一次，可以单次测试M个所述动态随机存取存储器101中的至少一个，可以节省测试时间，并降低测试成本。
通过所述选通模块，可以单次同时测试M个所述动态随机存取存储器，也可以分次对M个所述动态随机存取存储器中的每一个或N个所述动态随机存取存储器进行单独测试。
所述测试模块设有若干测试结构（未图示）以对所述动态随机存取存储器进行CP测试。
请参考图3，图3为本发明实施例的动态随机存取存储器与测试电路的映射模块的连接示意图。
本实施例中，所述映射模块设于所述测试模块及所述选通模块之间，以将所述动态随机存取存储器101的定义及测试焊盘的定义做映射。
所述映射模块还可以设于所述测试模块及所述动态随机存取存储器之间。
所述测试电路10包括若干测试焊盘111，至少两个相邻的动态随机存取存储器101可共用测试焊盘，所述测试焊盘包括至少两个选择焊盘相连所示选通模块以选通相连的至少两个所述动态随机存取存储器101。
所述测试焊盘还包括：电源焊盘、信号焊盘、指令焊盘及地址焊盘等适于进行CP测试中的读写测试和老化测试，便于检验所述动态随机存取存储器101并修补所述动态随机存取存储器101。
在第一测试状态，同时选通至少两个选择焊盘，以同时对至少两个动态随机存取存储器测试，这样相比较现有技术在单位时间内测试效率提高一倍。
在第二测试状态，可选择的分别选通选择焊盘，不同时间对单个动态随机存取存储器单元测试。
在做完CP测试后，沿切割道切割存储器品圆形成若干单个的动态随机存取存储器芯片，进行芯片的芯片级封装。
请参考图4，图4为本发明实施例的动态随机存取存储器与测试电路的选通模块的连接示意图。选通模块相连各动态随机存取存储器及对应的测试焊盘，分别对各动态随机存取存储器进行测试。
请参考图5，图5为本发明实施例的动态随机存取存储器与测试电路的连接示意图。在CP测试时，所述选通模块闭合各动态随机存取存储器及所述测试电路，反之，则断开两者之间的连接，所述测试焊盘设有至少一个间隙以切割分离相邻的所述动态随机存取存储器，使得切割后的切割道残留不会影响各动态随机存取存储器。
在晶圆切割工艺过程中，沿着焊盘间隙进行切割，该方法尤其适合通过激光隐切方式沿焊盘的中间区域切割所述晶圆，优选的，沿切割方向，所述间隙至少部分贯穿所述测试焊盘，切开所述晶圆的全部或部分厚度，晶圆进行扩膜形成单个的图像传感器芯片，从而降低工艺难度，节省制造成本，提高产品良率。
其中，测试焊盘的间隙可以通过版图设计来实现，沿所述切割方向，多个所述间隙并排设置，并且间隙的方向和所处的切割道的方向一致，于是，在图像传感器制造过程中，刻蚀形成所述测试焊盘的同时形成所述间隙。
优选的，所述测试焊盘包括设有所述间隙的至少一金属层，在形成所述测试焊盘的过程中，通过控制间隙的宽度，使得间隙没有完全刻透，使得间隙两侧的金属层电学连通，从而便于测试的顺利进行。
此外，所述间隙的宽度小于测试探针的直径，以保证测试焊盘与探针的电性连接，从而便于测试的顺利进行。
本发明的动态随机存取存储器的设计方法，通过在焊盘对应于切割道的部分区域或全部区域设置间隙，使得晶圆切割工艺过程中，沿着焊盘间隙进行切割，降低工艺难度，节省制造成本，提高产品良率。
本发明一实施例中还提供一种动态随机存取存储器，设置于动态随机存取存储器间切割道上的测试电路，至少两个相邻的动态随机存取存储器共用同一测试电路。并于CP测试后沿切割道切除进行芯片级封装，采用该设计方式能增加了动态随机存取存储器有效的版图面积，提高了动态随机存取存储器的测试效率，节省了测试时间。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。
Claims (14)
1.一种动态随机存取存储器的设计方法，其特征在于，包括：于切割道设置相连至少一个所述动态随机存取存储器的测试电路。
2.如权利要求1所述的设计方法，其特征在于， M个所述动态随机存取存储器共用同一所述测试电路，M≥2。
3.如权利要求2所述的设计方法，其特征在于，相邻的所述动态随机存取存储器的设置方向相差180°或相镜像或相同。
4.如权利要求2所述的设计方法，其特征在于，所述测试电路包括选通模块以单次测试N个所述动态随机存取存储器，M≥N≥1。
5.如权利要求4所述的设计方法，其特征在于，所述测试电路还包括设有若干测试结构的测试模块以对所述动态随机存取存储器进行CP测试。
6.如权利要求5所述的设计方法，其特征在于，所述测试电路还包括映射模块，设于所述测试模块及所述选通模块之间和/或所述测试模块及所述动态随机存取存储器之间。
7.如权利要求4所述的设计方法，其特征在于，所述测试电路还包括相连所述选通模块的若干测试焊盘，所述测试焊盘设有至少一个间隙以切割分离相邻的所述动态随机存取存储器。
8.如权利要求7所述的设计方法，其特征在于，沿切割方向，所述间隙至少部分贯穿所述测试焊盘。
9.如权利要求8所述的设计方法，其特征在于，沿所述切割方向，多个所述间隙并排设置。
10.如权利要求7所述的设计方法，其特征在于，通过激光隐切方式沿所述间隙切割以分离相邻的所述动态随机存取存储器。
11.如权利要求7所述的设计方法，其特征在于，刻蚀形成所述测试焊盘的同时形成所述间隙。
12.如权利要求7所述的设计方法，其特征在于，所述测试焊盘包括设有所述间隙的至少一金属层。
13.如权利要求7所述的设计方法，其特征在于，所述间隙的宽度小于测试探针的直径。
14.一种动态随机存取存储器，其特征在于，采用如权利要求1至13任一项的设计方法而设计。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211705859.3A CN118280427A (zh) | 2022-12-29 | 2022-12-29 | 动态随机存取存储器及设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211705859.3A CN118280427A (zh) | 2022-12-29 | 2022-12-29 | 动态随机存取存储器及设计方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118280427A true CN118280427A (zh) | 2024-07-02 |
Family
ID=91647317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211705859.3A Pending CN118280427A (zh) | 2022-12-29 | 2022-12-29 | 动态随机存取存储器及设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118280427A (zh) |
-
2022
- 2022-12-29 CN CN202211705859.3A patent/CN118280427A/zh active Pending
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