DE19936321C2 - Anordnung und Verfahren zum Testen einer Vielzahl von Halbleiterchips auf Waferebene - Google Patents

Abstract

Die Erfindung betrifft eine Anordnung und ein Verfahren zum Testen einer Vielzahl von Halbleiterchips (7) auf Waferebene, bei der bzw. dem eine Zwischenverdrahtungsebene (10) mit einem globalen Testbus (12) und Testpads (11) auf die Oberfläche des Wafers (6) aufgetragen wird.

Description

Die vorliegende Erfindung betrifft eine Anordnung und ein Verfahren zum Testen einer Vielzahl von Halbleiterchips auf Waferebene nach dem Oberbegriff des Patentanspruches 1 bzw. 3. Eine derartige Anordnung ist beispielsweise aus der DE 198 44 990 A1 bekannt.

Zur Erfüllung notwendiger Qualitätsanforderungen werden Halb­ leiterchips während ihrer Herstellung bekanntlich mehrmals getestet. Das Herstellen der Halbleiterchips erfolgt dabei so, dass aus einem Wafer mehrere hundert oder sogar mehrere tausend Halbleiterchips parallel zueinander gebildet werden. Das heißt, aus einem einzigen Halbleiterwafer entstehen so bis zu mehreren tausend Halbleiterchips.

Bevorzugtes Material für die Halbleiterwafer ist Silizium. Jedoch können auch andere Materialien verwendet werden, wie beispielsweise Galliumarsenid.

Von den erwähnten mehreren Tests wird in einem ersten Test beispielsweise geprüft, ob die Halbleiterchips alle funkti­ onsfähig sind. Bei diesem ersten Test wird dabei ausgenutzt, dass alle zu testenden Chips noch in dem Wafer zusammenge­ fasst sind. Das heißt, wenigstens dieser Test wird auf Wafer­ ebene vorgenommen.

Werden bei diesem ersten Test nicht funktionsfähige Halblei­ terchips oder solche mit unzureichendem Betriebsverhalten festgestellt, so werden diese Halbleiterchips nicht weiter fertiggestellt, um damit die Herstellungskosten der Halblei­ terchips aus dem Wafer möglichst niedrig zu halten.

Die notwendige Testausrüstung zum Durchführen der Tests auf Waferebene ist äußerst kostenintensiv. Dies ist darauf zu­ rückzuführen, dass mit zunehmender Komplexität der Halblei­ terchips, also beispielsweise mit steigender Speicherkapazi­ tät bei Halbleiterspeichern, die Testzeiten länger werden, so dass letztlich wegen der Proportionalität zwischen Testzeit und Speicherflächengröße bei Halbleiterspeichern mit jeder neuen Speichergeneration die Testkosten praktisch exponen­ tiell anwachsen.

Um diese Testkosten nicht zu stark steigen zu lassen, wird bisher versucht, auf Waferebene die Halbleiterchips in mög­ lichst großer Anzahl parallel zueinander zu testen. Für die­ sen Zweck werden spezielle Sondenkarten bzw. "Probe-Cards" (PCB) eingesetzt, die eine Vielzahl von Sondennadeln enthal­ ten, mit denen beispielsweise bei jedem Absenken der Sonden­ karte auf den Wafer acht oder sechzehn Testeinheiten bzw. DUTs ("Device Under Test") parallel getestet werden können. Eine DUT kann dabei aus mehreren Halbleiterchips bestehen.

Um nun alle Halbleiterchips eines Wafers komplett zu testen, sind mehrere Absenkvorgänge der Sondenkarten erforderlich. Selbstverständlich muss bei jedem Absenken der Sondenkarten eine äußerst genaue Lagebeziehung zwischen Sondenkarte und Wafer eingehalten werden, da die Sondennadeln jeweils auf spezielle Bondpads der Halbleiterchips auftreffen müssen. Zu beachten ist hier, dass eine Sondenkarte mehrere hundert Son­ dennadeln enthalten kann und die Bondpads laterale Abmessun­ gen in der Größenordnung von ungefähr 100 µm besitzen.

Infolge dieser hohen Anzahl von Sondennadeln je Sondenkarte und der geforderten genauen Justierung zwischen Sondennadeln und Bondpads sind die Sondenkarten an sich schon äußerst kom­ plex. Der Aufwand für die Sondenkarten wird noch dadurch ge­ steigert, dass sie nicht allgemein eingesetzt werden können, da sie produktspezifisch zu gestalten sind: liegt ein neues Produkt in der Form eines neuen Halbleiterchips vor, so muss die Sondenkarte an dessen Bondpads angepasst werden. Dies gilt auch dann, wenn beispielsweise ein bestehender Halblei­ terchip in seinen Abmessungen reduziert wird.

Aus den genannten Gründen sind daher die bestehenden Tester­ einrichtungen sehr aufwendig und äußerst kostenträchtig.

Mit zunehmendem Durchmesser der Wafer von beispielsweise 6 Zoll über 8 Zoll bis zu 12 Zoll und abnehmenden Strukturab­ messungen bzw. höheren Integrationsdichten steigt die Anzahl von Halbleiterchips je Wafer stark an. Die Anzahl von Sonden­ nadeln je Sondenkarte lässt sich nicht beliebig steigern. Da­ her müssen mit den bestehenden Testereinrichtungen auf Wafer­ ebene die Tests sequentiell vorgenommen werden, was die Test­ zeiten und damit auch die Testkosten ebenfalls stark anwach­ sen lässt.

Um diese Testzeiten und Testkosten einigermaßen im Griff zu behalten, werden bisher die Testereinrichtungen immer weiter verfeinert und verbessert. Dennoch ist es noch nicht gelun­ gen, für die Problematik sich ständig verlängernder Testzei­ ten, die mit steigenden Testkosten verbunden sind, eine ge­ eignete Lösung zu finden.

Im Einzelnen ist aus der DE 198 44 990 A1 eine Testanordnung bekannt, bei der ein gesondertes Testpad für mehrere Halblei­ terchips in einem Ritzgrabenbereich eines Wafers gelegen ist. Gleiches gilt auch für Hilfskontaktstellen der einzelnen Halbleiterchips.

Weiterhin beschreibt die US 5 059 988 einen Halbleiterwafer, bei dem ein Testpad in einem Ritzgrabenbereich gelegen ist. Dabei ist dieses Testpad größer ausgeführt als einzelne Bond­ pads von Halbleiterchips.

Aus der US 5 532 174 ist eine Testanordnung zum Testen von Halbleiterchips auf Waferebene bekannt, bei der eine Zufuhr globaler Testsignale über Pads erfolgt und ein individuelles Testen einzelner Halbleiterchips möglich ist. Dies kann bei­ spielsweise durch eine geeignete Multiplexerschaltung erfol­ gen.

Die DE 44 00 118 A1 beschreibt ein Verfahren zum Durchführen von Burn-In-Prozeduren an Halbleiterchips, bei dem zu testen­ de Bauelemente auf einer Halbleiterscheibe mit einer elekt­ risch leitenden strukturierten Leiterschicht versehen werden. Diese Leiterschicht wird so strukturiert, dass sie zum Anle­ gen einer Versorgungsspannung für jedes zu testende Bauele­ ment geeignet ist. Sodann wird über die Leiterschicht eine Burn-In-Testprozedur vorgenommen. Schließlich wird die Lei­ terschicht im Anschluss an die Testprozedur wieder entfernt.

Weiterhin beschreibt die DE 693 08 804 T2 ein Testverfahren für Elemente von integrierten Schaltungen, bei dem Testnadeln einzelnen Halbleiterchips zugeführt werden, welche ihrerseits mit einer Testschaltung über spezielle Leitungen verbunden sind.

Schließlich ist aus IBM Technical Disclosure Bulletin, Vol. 34, No. 7A, December 1991, Seite 404, die Verwendung einer Zwischenverdrahtungsebene aus Polymer mit leitenden Partikeln zur Kontaktierung von Pads bekannt.

Es ist Aufgabe der vorliegenden Erfindung, eine Anordnung und ein Verfahren zum Testen einer Vielzahl von Halbleiterchips auf Waferebene so zu schaffen, dass auf einfache Weise alle Halbleiterchips auf dem Wafer parallel hinsicht­ lich globalen und individuellen Eigenschaften getestet werden können.

Diese Aufgabe wird bei einer Anordnung bzw. einem Verfahren der eingangs genannten Art erfindungsgemäß durch die im Pa­ tentanspruch 1 bzw. 3 angegebenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung ermöglicht so eine Anordnung bzw. ein Verfah­ ren, mit der bzw. dem bei Bedarf sogar alle Halbleiterchips auf einem Wafer parallel zueinander getestet werden können. Dies wird durch die zusätzlich vorgesehene Zwischenverdrah­ tungsebene bzw. -schicht ermöglicht, die auf den insoweit prozessierten Halbleiterwafer aufgebracht wird und als kom­ pakte Schnittstelle zu der externen Testereinrichtung dient. Infolge dieser Zwischenverdrahtungsebene sind die bisherigen Ausrüstungen, wie insbesondere Sondenkarten usw., die jedem einzelnen Typ von Halbleiterchips zugeordnet werden müssen, nicht länger erforderlich. Nach Durchführen des Tests auf Wa­ ferebene kann die Zwischenverdrahtungsebene ohne weiteres entfernt werden, da sie nicht länger benötigt wird. Anschlie­ ßend kann dann der Wafer in die einzelnen Halbleiterchips zerlegt werden.

Wie oben bereits erwähnt wurde, besteht die Zwischenverdrah­ tungsebene aus einem Testbus und mehreren Testpads. Der Test­ bus erstreckt sich dabei über den gesamten Wafer, so dass ü­ ber ihn alle benötigten Eingangssignale und Ausgangssignale zu den einzelnen Halbleiterchips geführt bzw. von diesen ab­ genommen werden können. Die Testpads können über den gesamten Wafer verteilt werden. Im Gegensatz zu den Bondpads sind die Testpads viel größer ausgeführt als die Bondpads, so dass sie einen einfachen Kontakt mit der Testereinrichtung erlauben.

Für die Bildung der Zwischenverdrahtungsebene kann jede hier­ für geeignete Technologie eingesetzt werden. Zu beachten ist dabei aber, dass die geforderte Strukturgröße im Bereich der lateralen Abmessungen der Bondpads verbleibt, damit diese ü­ ber diese Zwischenverdrahtungsebene zuverlässig kontaktiert werden können. Eine geeignete Technologie für die Erzeugung der Zwischenverdrahtungsebene liegt im Einsatz von leitenden Polymeren, die auf die Oberfläche des Wafers gedruckt oder durch Photolithographie strukturiert werden. Die Zwischenver­ drahtungsebene kann nach Durchführen des Tests dann einfach durch ein geeignetes Lösungsmittel entfernt werden.

Die Erfindung beschreitet so einen vom bisherigen Stand der Technik vollkommen abweichenden Weg: anstelle einer weiteren Verfeinerung von Nadelkarten wird eine gesonderte Zwischen­ verdrahtungsebene auf den Wafer aufgebracht, welche allein für Testzwecke dient und nach Durchführen der Tests wieder abgetragen wird. Damit kann eine Reihe von Vorteilen erzielt werden, die mit dem Stand der Technik so nicht zu erreichen sind:

• - Alle Halbleiterchips eines Wafers können parallel zueinan­ der getestet werden. Aufgrund des globalen Testbusses brau­ chen die einzelnen Halbleiterchips des Wafers nicht einzeln kontaktiert zu werden.
• - Layout und Abmessungen der Testpads sind unabhängig von dem Typ der zu testenden Halbleiterchips, also dem zu testenden spezifischen Produkt, und beeinflussen auch nicht die Ab­ messung des Chips.
• - Die Ausrichtung von Pins bzw. Stiften der Testereinrich­ tung, welche in Kontakt mit den Testpads gebracht werden, kann relativ grob sein. Mit anderen Worten, der Anschluss an die Testereinrichtung ist weniger kritisch.
• - Die Zwischenverdrahtungsebene mit den Testpads und dem glo­ balen Testbus kann unabhängig von den Abmessungen des Wa­ fers bzw. von den Abmessungen der Bondpads gestaltet wer­ den.

Wesentlich an der vorliegenden Erfindung ist insbesondere die Verwendung einer Zwischenverdrahtungsebene auf der Oberseite des Wafers für einen parallelen Test gegebenenfalls aller Halbleiterchips eines Wafers. Durch auf dieser Zwischenver­ drahtungsebene vorgesehene Testpads wird eine Unabhängigkeit von den Abmessungen der Halbleiterchips erreicht bzw. eine Beeinträchtigung der Testpads durch Vorgaben von den Halblei­ terchips vermieden. Layout und Lage der Testpads auf der Zwi­ schenverdrahtungsebene sind praktisch unabhängig von dem Lay­ out der einzelnen Halbleiterchips. Die Gestaltung der Zwi­ schenverdrahtungsebene mittels leitender Polymere auf der O­ berseite des Wafers erlaubt eine einfache Realisierung der erfindungsgemäßen Anordnung bzw. des erfindungsgemäßen Ver­ fahrens.

Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Flussdiagramm zur Erläuterung des erfindungs­ gemäßen Verfahrens und

Fig. 2 eine Draufsicht auf die Zwischenverdrahtungsebene eines Wafers mit mehreren Halbleiterchips.

Wie aus dem Flussdiagramm von Fig. 1 zu ersehen ist, wird im Anschluss an das übliche Verarbeiten von Halbleiterchips ei­ nes Wafers aus Silizium (vgl. Schritt 1) auf die Oberfläche des Wafers ein Film aus einem leitenden Polymer aufgetragen, der sodann strukturiert wird, um einen globalen Testbus und Testpads zu erzeugen, welche mit entsprechenden Bondpads der darunter liegenden Halbleiterchips des Wafers verbunden sind (Schritt 2).

Gegebenenfalls kann noch eine zusätzliche Passivierungs­ schicht 15 (vgl. Fig. 2) auf die Oberfläche des Wafers aufge­ bracht werden, bevor die Zwischenverdrahtungsebene mit dem leitenden Polymer aufgetragen wird. Dies kann insbesondere dann zweckmäßig sein, wenn der Testbus über nicht passivierte Bereiche der Halbleiterchips, wie beispielsweise Bondpads, Fuse-Bänke usw. verlaufen soll, welche nicht kontaktiert wer­ den sollen.

Das Auftragen der leitenden Polymere kann durch Drucken über den gesamten Wafer erfolgen. Selbstverständlich sind hier a­ ber auch andere Technologien einsetzbar: beispielsweise kann mit Hilfe der Photolithographie und eines anschließenden Ät­ zens eine zunächst ganzflächig durch Bedampfen oder Abschei­ den aufgetragene Metallschicht in gewünschter Weise zu den Testpads und dem globalen Testbus strukturiert werden.

Es ist auch möglich, gegebenenfalls mehrere globale Testbusse zu verwenden.

Nach Durchführen des eigentlichen Wafertests mit Hilfe von entsprechenden Testsignalen, die über den Testbus und die Testpads den Bondpads der Halbleiterchips von der Testerein­ richtung zugeführt sind (Schritt 3), und Feststellen von evtl. fehlerhaften Halbleiterchips kann die Zwischenverdrah­ tungsebene als Schnittstelle zwischen der Testereinrichtung und den Halbleiterchips entfernt werden (Schritt 4). Schließ­ lich kann sich daran die übliche Weiterverarbeitung des Wa­ fers anschließen, welche insbesondere ein Auftrennen des Wa­ fers in die einzelnen Halbleiterchips durch Sägen vorsieht (Schritt 5).

Fig. 2 zeigt eine Draufsicht auf einen Wafer 6 aus Silizium, in welchem eine Vielzahl von Halbleiterchips 7 vorgesehen ist. In diesem Beispiel sind zur Vereinfachung der Darstel­ lung lediglich zwölf Halbleiterchips gezeigt. Selbstverständ­ lich kann der Wafer gegebenenfalls mehrere hundert oder tau­ send derartige Halbleiterchips 7 enthalten.

Die einzelnen Halbleiterchips 7 sind mit Bondpads 8 versehen. Bei einem Test werden speziellen Bondpads 8 Testsignale zuge­ führt, um zu prüfen, ob die einzelnen Halbleiterchips 7 ein­ wandfrei in gewünschter Weise arbeiten.

Um nun diesen einzelnen Bondpads 8 die Testsignale zuführen zu können, ist bei der erfindungsgemäßen Anordnung die Zwi­ schenverdrahtungsebene aus einer leitenden, strukturierten Polymerschicht 10 gegebenenfalls auf einer Passivierungs­ schicht 15 vorgesehen, welche aus Testpads 11 und einem glo­ balen Testbus 12 besteht. Dem Testbus 12 ist dabei auch ein gesondertes Testpad 9 zugeordnet, so dass der Testbus 12 e­ benso einfach von der Testereinrichtung wie die Testpads 11 kontaktiert werden kann.

Aus der Fig. 2 ist ersichtlich, wie jeweils ein Bondpad der einzelnen Halbleiterchips 7 von dem globalen Testbus 12 und jeweils ein weiteres Bondpad über ein Testpad 11 kontaktiert wird. Auf diese Weise ist ein globales Testsignal allen Halb­ leiterchips 7 zuzuführen, während ein jeweils gesondertes Testsignal den Halbleiterchips 7 über die Testpads 11 indivi­ duell zugeordnet werden kann.

Fig. 2 zeigt schematisch noch eine Seitensicht einer Tester­ einrichtung 13 mit Stiften 14, welche den einzelnen Testpads 9 bzw. 11 zugeordnet sind. Infolge der relativ großen Abmes­ sungen der Testpads 9 bzw. 11 braucht die Lagegenauigkeit der Stifte 14 nicht extrem hoch zu sein, wie dies bisher für Na­ deln von Nadelkarten gilt.

Claims (5)

1. Anordnung zum Testen einer Vielzahl von Halbleiterchips (7) auf Waferebene, bei der

• - die Bondpads (8) aufweisenden Halbleiterchips (7) von einer Testereinrichtung (13, 14) mit Testsignalen beauf­ schlagt sind,
• - auf dem Halbleiterwafer (6) eine mit der Testereinrich­ tung (13, 14) verbindbare Verdrahtungsebene mit wenigs­ tens einem globalen Testbus (12) für mehrere Halbleiter­ chips (7) und Testpads (9, 11) für die Halbleiterchips (7) vorgesehen ist,
• - dem globalen Testbus (12) ein gesondertes Testpad (9) zugeordnet ist, und
• - jeweils ein Bondpad (8) jedes Halbleiterchips (7) über ein weiteres Testpad (11) individuell kontaktierbar ist, dadurch gekennzeichnet, dass
• - die Verdrahtungsebene eine Zwischenverdrahtungsebene (10) aus einer leitenden Polymerschicht ist, und
• - das gesonderte Testpad (9) und die weiteren Testpads (11) größer ausgeführt sind als die Bondpads (8).

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Zwischenverdrahtungsebene (10) auf einer auf der O­ berfläche des Halbleiterwafers (6) vorgesehenen Passivie­ rungsschicht (15) angeordnet ist.

3. Verfahren zur Herstellung einer Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf den Halbleiterwafer (6) die mit der Testereinrichtung (13, 14) verbindbare Zwischenverdrahtungsebene (10) mit dem globalen Testbus (12), dem gesonderten Testpad (9) und den weiteren Testpads (11) mit jeweils einer gegenüber der Fläche der Bondpads (8) größeren Fläche in Form einer leitenden Polymerschicht aufgetragen wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Zwischenverdrahtungsebene (10) auf einer auf der O­ berfläche des Halbleiterwafers (6) vorgesehenen Passivie­ rungsschicht (15) aufgetragen wird.

5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die Zwischenverdrahtungsebene (10) durch Drucken aufge­ tragen oder nach einem ganzflächigen Auftragen durch Pho­ tolithographie und Ätzen strukturiert wird.