JPS5911661A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5911661A JPS5911661A JP57121589A JP12158982A JPS5911661A JP S5911661 A JPS5911661 A JP S5911661A JP 57121589 A JP57121589 A JP 57121589A JP 12158982 A JP12158982 A JP 12158982A JP S5911661 A JPS5911661 A JP S5911661A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- buffer
- circuit
- logic
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明１ＭＯ８論理集積回路に関し特にエンハンスメン
トとデプリションＭＯ８による（ＦｙＤＭＯ８）、Ｉｌ
ｌ造によるレシオ回路で構成される同期式論理回路の同
期信号発生源（以後、クロック・ジェネレータ）の構成
に関する。
トとデプリションＭＯ８による（ＦｙＤＭＯ８）、Ｉｌ
ｌ造によるレシオ回路で構成される同期式論理回路の同
期信号発生源（以後、クロック・ジェネレータ）の構成
に関する。
同期式論理回路をＰ２／ＤＭＯ８回路で集積化する場合
、クロック・ジェネレータも同一テップ内に搭載するこ
とが多く集積回路の大規模化に伴いクロック・ジェネレ
ータにかかる容量性の負荷は著しく大きくなっている。
、クロック・ジェネレータも同一テップ内に搭載するこ
とが多く集積回路の大規模化に伴いクロック・ジェネレ
ータにかかる容量性の負荷は著しく大きくなっている。
一般的にＥ／ＤＭＯ８回路におけるクロック・ジェネレ
ータの駆動源（バッファ）も％構成されることが多い。
ータの駆動源（バッファ）も％構成されることが多い。
これは、ＭＯ８回路においてトランス７アゲートが比較
的有効にダイナずツクラッチなどとして利用されラッチ
信号としてＭＯ８ゲート電極に印加される入力カ直接ク
ロックが用いられることが多く、クロックの論理レベル
として電源電圧に近い大きな撮巾が要請されるからであ
る。
的有効にダイナずツクラッチなどとして利用されラッチ
信号としてＭＯ８ゲート電極に印加される入力カ直接ク
ロックが用いられることが多く、クロックの論理レベル
として電源電圧に近い大きな撮巾が要請されるからであ
る。
以上の理由から大容量負荷をしＤバッファで駆Ｅ
・ 動する１６／４）ハッ７アで躯勤するためしＤバッファ
の負荷ディグリージョントライジスタは大きな相互コン
ダクタンス（ｇｍ）を要し、こノ結果、外項バッファの
ドライバ・エンハンスメント・トランジスタが導通（オ
ン）状態になると大きな電流が負荷トランジスタから流
れることになる。
・ 動する１６／４）ハッ７アで躯勤するためしＤバッファ
の負荷ディグリージョントライジスタは大きな相互コン
ダクタンス（ｇｍ）を要し、こノ結果、外項バッファの
ドライバ・エンハンスメント・トランジスタが導通（オ
ン）状態になると大きな電流が負荷トランジスタから流
れることになる。
これにバッファにかかる容量性の負荷が大きく、クロッ
クの高速化につれてクロック・ジェネレータで消費され
る電力は大きくなる傾向にあジ論理集積回路の大規模化
と高速化の傾向の中で問題である。更に、クロック・ジ
ェネレータの極所的に消費される′電力による発熱のた
めクロック・ジェネレータの性能を劣化させるという欠
点があった。
クの高速化につれてクロック・ジェネレータで消費され
る電力は大きくなる傾向にあジ論理集積回路の大規模化
と高速化の傾向の中で問題である。更に、クロック・ジ
ェネレータの極所的に消費される′電力による発熱のた
めクロック・ジェネレータの性能を劣化させるという欠
点があった。
本発明ｒよ、クロック・ジェネレ−タに大きな駆動能力
を持たせずにバッファを遍在させず構成、或いは、バッ
ファのトライノミー−トランジスタが”オン”する時間
を短かくするデユーティのクロックを使用する。或いに
、バッファをシＥで構成し、必要に応じてブート・スト
ラップ回路等でレベル再生を行う、或いに、上記の構成
を組合せることによってＥ／／１）ＭＯ８集積回路に仮
言されるグロック・ジヱネ】ノータの集中しｆｃ電力消
費のもたらす発熱による特性劣化を軽減し駆動能力の高
いクロック・ジェネレータを有する集積回路を構成する
のに著しい効果がある。
を持たせずにバッファを遍在させず構成、或いは、バッ
ファのトライノミー−トランジスタが”オン”する時間
を短かくするデユーティのクロックを使用する。或いに
、バッファをシＥで構成し、必要に応じてブート・スト
ラップ回路等でレベル再生を行う、或いに、上記の構成
を組合せることによってＥ／／１）ＭＯ８集積回路に仮
言されるグロック・ジヱネ】ノータの集中しｆｃ電力消
費のもたらす発熱による特性劣化を軽減し駆動能力の高
いクロック・ジェネレータを有する集積回路を構成する
のに著しい効果がある。
本発明の基本的傅成璧素は、同期式論理回路をＥ／ＤＭ
Ｏ８集積回路で構成する場合のクロック・ジェネレータ
とこのクロック信号を駆動するバッファの構成において
、基本クロックの発生又Ｖよ生成部分とバッファを局在
させずバッファ部を遍在させて構成する、或いに、クロ
ック信号と【２てバッファのドライバ・トランジスタが
６オン“する時間が短いデユーティを基本クロックとす
る。或い鵬バッフ丁を４乍で構成し遍在的にレベル再生
回路を付加する。或いは、これらの構成を組合せたもの
である。
Ｏ８集積回路で構成する場合のクロック・ジェネレータ
とこのクロック信号を駆動するバッファの構成において
、基本クロックの発生又Ｖよ生成部分とバッファを局在
させずバッファ部を遍在させて構成する、或いに、クロ
ック信号と【２てバッファのドライバ・トランジスタが
６オン“する時間が短いデユーティを基本クロックとす
る。或い鵬バッフ丁を４乍で構成し遍在的にレベル再生
回路を付加する。或いは、これらの構成を組合せたもの
である。
次に本発明の実施例について図面を参照して説明する。
第一図は、本発明の一実施例を示すブロック図であジク
ロツク信号発生源１、クロック信号線２、論理回路ユニ
ット３，４及びそれぞれに配したバッファ回路５．６か
ら構成されておりクロツク発生源１自体ＶＣに大きな駆
動能力は有さないがクロック信号を使用する論理回路３
．４ＶＣ分散してバッファ５，６を持ち駆動することが
ら熱発生の分散化が計れる。ここで注意すべき問題は論
理ユニット５及び６でのクロックの遅砥が違なることで
論理二ニット５．６相互のインターフェイスが困難であ
る。
ロツク信号発生源１、クロック信号線２、論理回路ユニ
ット３，４及びそれぞれに配したバッファ回路５．６か
ら構成されておりクロツク発生源１自体ＶＣに大きな駆
動能力は有さないがクロック信号を使用する論理回路３
．４ＶＣ分散してバッファ５，６を持ち駆動することが
ら熱発生の分散化が計れる。ここで注意すべき問題は論
理ユニット５及び６でのクロックの遅砥が違なることで
論理二ニット５．６相互のインターフェイスが困難であ
る。
次の実施例μ本発明がＰ型基板ＮチャネルＭＯ８集積回
路に適用されたもので第２図は、この系で使用されるし
４デユテイの２相りロック信号（ψｌ、ψ２）を示すタ
イムチャートで第３図にこの２相クロツクのクロックの
シＤバッファで負荷ティク！Ｊ −’） 四ン・トラン
ジスタ７、ドライバ・エンハンスメントトランジスタ８
によフ構成されており、インバータ９を介してそれぞれ
逆相で駆動されている。この構成でに、エンハンスメン
ト・トランジスタ８が１オン”している状態で論理“０
”（正論理で”ロー″ルベル）となる。またエンハンス
メント・トランジスタ８が遮断１オン″で論理″′１”
である。第２のタイムチャートでハｔｌ〜ｔ２の期間が
“オフＨでｔ２〜ｔ３の期間で６オン”であり、ｔ１〜
ｔ２期間の６オフ＃期間でに、負荷トランジスタ７から
直流的電流はほとんど流れないが、ｔ２〜ｔ３の６オン
”期間では大きな電流が流れる。
路に適用されたもので第２図は、この系で使用されるし
４デユテイの２相りロック信号（ψｌ、ψ２）を示すタ
イムチャートで第３図にこの２相クロツクのクロックの
シＤバッファで負荷ティク！Ｊ −’） 四ン・トラン
ジスタ７、ドライバ・エンハンスメントトランジスタ８
によフ構成されており、インバータ９を介してそれぞれ
逆相で駆動されている。この構成でに、エンハンスメン
ト・トランジスタ８が１オン”している状態で論理“０
”（正論理で”ロー″ルベル）となる。またエンハンス
メント・トランジスタ８が遮断１オン″で論理″′１”
である。第２のタイムチャートでハｔｌ〜ｔ２の期間が
“オフＨでｔ２〜ｔ３の期間で６オン”であり、ｔ１〜
ｔ２期間の６オフ＃期間でに、負荷トランジスタ７から
直流的電流はほとんど流れないが、ｔ２〜ｔ３の６オン
”期間では大きな電流が流れる。
そこで４図の如く波形を反転させ駆動することでバッフ
ァの“オン”時間を短縮し、消費電力を、削減すること
は可能である。かかる構成では、クロックを使用する論
理回路の近くにクロック信号の反転を行うインバータ回
路を付加することで第２図と同等の同期信号を得る。
ァの“オン”時間を短縮し、消費電力を、削減すること
は可能である。かかる構成では、クロックを使用する論
理回路の近くにクロック信号の反転を行うインバータ回
路を付加することで第２図と同等の同期信号を得る。
本発明の次の実施例は、第５図に示すようにバッファを
Ｅ／／Ｅで構成し、論理回路ユニットの各部所にルベル
再生回路１３、＋４、を付加する。この構成でに、負荷
エンハンスメント・トランジスタ１０によって論理″′
１＃のレベルが電源電圧に比して若干低い値となるがク
ロック信号使用に当っては再生して用いる。第６図にレ
ベル再生回路の一例を示す。
Ｅ／／Ｅで構成し、論理回路ユニットの各部所にルベル
再生回路１３、＋４、を付加する。この構成でに、負荷
エンハンスメント・トランジスタ１０によって論理″′
１＃のレベルが電源電圧に比して若干低い値となるがク
ロック信号使用に当っては再生して用いる。第６図にレ
ベル再生回路の一例を示す。
以上、説明したように、本発明によればクロック・ジェ
ネレータのバッファを遍在して配置する○或いは、バッ
ファの６オン”期間を短かくして駆動する或いは、”／
Ｂバッファで駆動し、レベルを再生して使用するなどの
手段により他に特殊な機能を付加することなく、クロッ
ク・ジェネレータ自体の発熱による特性劣化を軽減し大
規模、高速な集積回路を構成するのに著しい効果のある
クロック発生方式を提供するものである。
ネレータのバッファを遍在して配置する○或いは、バッ
ファの６オン”期間を短かくして駆動する或いは、”／
Ｂバッファで駆動し、レベルを再生して使用するなどの
手段により他に特殊な機能を付加することなく、クロッ
ク・ジェネレータ自体の発熱による特性劣化を軽減し大
規模、高速な集積回路を構成するのに著しい効果のある
クロック発生方式を提供するものである。
第１図は本発明の第一の実施例を示すブロック図。第２
図にテユテイ−の二相クロックψ１ψ２を示すタイミン
グチャート。第３図１−ｒ、Ｅ／Ｄパッ々回路の一構成
例を示す図。第４図は、第２図の位相反転信号を示すタ
イミングチャート。ｔ１〜ｔ２が′０”１２〜Ｌ３″′
１”を示す。第５図は、ｈバッファを伴う構成を示すブ
ロック図。第６図はレベル再生回路の一構成を示す回路
図である。
図にテユテイ−の二相クロックψ１ψ２を示すタイミン
グチャート。第３図１−ｒ、Ｅ／Ｄパッ々回路の一構成
例を示す図。第４図は、第２図の位相反転信号を示すタ
イミングチャート。ｔ１〜ｔ２が′０”１２〜Ｌ３″′
１”を示す。第５図は、ｈバッファを伴う構成を示すブ
ロック図。第６図はレベル再生回路の一構成を示す回路
図である。
Claims (1)
- レシオ回路で構成される同期式論理集積回路における同
期信号駆動源の駆動バッファをテップ内の複数箇所に遍
在して配置することを特徴とした集積回路。・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121589A JPS5911661A (ja) | 1982-07-13 | 1982-07-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121589A JPS5911661A (ja) | 1982-07-13 | 1982-07-13 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911661A true JPS5911661A (ja) | 1984-01-21 |
Family
ID=14814981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121589A Pending JPS5911661A (ja) | 1982-07-13 | 1982-07-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911661A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233161A (en) * | 1991-10-31 | 1993-08-03 | Hughes Aircraft Company | Method for self regulating CMOS digital microcircuit burn-in without ovens |
| US5294776A (en) * | 1989-06-30 | 1994-03-15 | Kabushiki Kaisha Toshiba | Method of burning in a semiconductor device |
-
1982
- 1982-07-13 JP JP57121589A patent/JPS5911661A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294776A (en) * | 1989-06-30 | 1994-03-15 | Kabushiki Kaisha Toshiba | Method of burning in a semiconductor device |
| US5233161A (en) * | 1991-10-31 | 1993-08-03 | Hughes Aircraft Company | Method for self regulating CMOS digital microcircuit burn-in without ovens |
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