JP3592885B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に係るものであり、特に、単位半導体記憶装置を任意の規模で搭載する半導体記憶装置に有効な技術に関するものである。
【0002】
【従来の技術】
従来、半導体記憶装置は、製造に於いて、同一ウェハ上に同一の容量を持った複数の半導体記憶装置を搭載している。そして、ダイシング線に沿って切断し、個々の半導体記憶装置としてパッケージされている。個々の半導体記憶装置は、すべて同一の容量である。
【0003】
また、半導体記憶装置の多くは、欠陥及び製造上の不良がある場合を想定して、ある程度の規模の冗長回路を、その内部に設けている。これにより、欠陥等が生じた場合は、欠陥部分を予備の冗長回路に置き換えて、半導体記憶装置を正常動作させている。
【0004】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体記憶装置には、以下に示す問題点があった。
【0005】
例えば、半導体記憶装置の一つである16Mbit DRAMを例にとると、該16Mbit DRAMにおいては、同一ウェハ上に同一容量(16Mbit)を持った半導体記憶装置のみを搭載している。この16Mbit DRAMチップが、例えば5%分の冗長回路を持っているとすると、回路上の欠陥や製造上の不良が、例えば、全体の6%相当発生すると、回路の残り94%は、正常に動作する場合でも、このチップは不良品となり、これが生産歩留まりを悪化させ、チップコスト増を招くという問題点があった。
【0006】
また、特開平4−373169号公報に示されるカットダウンという設計手法を用いて、16Mbit DRAMより、8Mbit DRAMや4Mbit DRAMなどを製造する場合、16Mbit DRAMより、必要となる記憶回路や制御回路などを切り出し、新たに8Mbit DRAMや4Mbit DRAMを設計し、製造する必要があり、その設計、製造に時間が必要になるという問題があった。
【0007】
本発明は、上記従来の問題点に鑑みなされたものであり、半導体集積回路装置の生産歩留まりを向上させ、また、カットダウンチップを容易に得ることができる半導体集積回路装置を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
本発明の半導体集積回路は、ウエハ上の隣接領域に形成され、それぞれが個別に半導体集積回路装置を構成し得る複数の単位半導体集積回路の結合により構成される、記憶手段及び回路短絡防止回路(例えば、ヒューズ回路)を備えた半導体集積回路装置であって、
各単位半導体集積回路間のダイシング領域に形成される制御回路を備え、
前記制御回路は、当該制御回路が形成されたダイシング領域の両側に設けられた単位半導体集積回路それぞれから出力される上位アドレス信号を入力して、前記単位半導体集積回路内の下位アドレスをデコードするアドレスデコーダ回路を活性化するための制御信号を生成し、前記単位半導体集積回路それぞれに出力することを特徴とする。
【0011】
更に、ダイシング領域部分に於いて切断を行うことにより形成される、1又は複数の前記単位半導体集積回路から成ることを特徴とする。
【0012】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【0013】
図1は、半導体記憶装置を例にとって示した、本発明の半導体集積回路装置に係る原理図である。
【0014】
ウエハ上に複数の単位半導体記憶装置1が配置されている。下の図は、拡大図であり、各単位半導体記憶装置1は、入出力回路部2、論理回路部3及び記憶回路部4を含み、単一の単位半導体記憶装置のみで、一つの独立した半導体記憶装置を構成できる構成となっている。また、5は、各単位半導体記憶装置間のダイシング線である。
【0015】
本発明に係る半導体記憶装置においては、ウエハ上の、例えば、2×2=4個の単位半導体記憶装置11、12、13及び14が、一つの集合体を構成しており(この集合体を構成する単位半導体記憶装置の個数は、4個に限定されるものではなく、任意に設定することができる)、ダイシング線51、52、53および54で切断して切り出される該4個の単位半導体記憶装置全体で、単位半導体記憶装置1の4倍の容量を持つ一つの半導体記憶装置が構成される。また、例えば、上記4個の単位半導体記憶装置で、16Mbit DRAMが構成されるとすると、更に、ダイシング線55で切断することにより、2個の8Mbit DRAMが、また、ダイシング線56においても切断することにより、4個の4Mbit DRAMを得ることができる構成となっている。
【0016】
一つの集合体を構成する各単位半導体記憶装置間の接続は、各単位半導体記憶装置内に設けられるヒューズ回路及び各単位半導体記憶装置間のダイシング領域に形成される接続回路を介して行われる構成となっている。
【0017】
更に述べるならば、上記各単位半導体記憶装置間のダイシング領域に形成される接続回路は配線から成り、上記各単位半導体記憶装置の内部に、単一の単位半導体記憶装置により半導体記憶装置を構成する場合と、複数の単位半導体記憶装置の結合により半導体記憶装置を構成する場合との構成切替回路を設ける構成となっている。
【0018】
或いはまた、各単位半導体記憶装置間のダイシング領域に形成される接続回路が、該ダイシング領域の両側に設けられる単位半導体記憶装置から出力される信号に対して所定の処理を施して、単位半導体記憶装置に入力する制御回路により構成される構成となっている。
【0019】
したがって、例えば、単位半導体記憶装置11に欠陥等が生じており、16Mbit DRAMとしては、冗長回路で救済不能のとき、従来であれば、16Mbit DRAM全体が不良となっていたが、本発明によれば、ダイシング線55および56で切断することにより、各1個の4Mbit DRAMと8Mbit DRAM、又は3個の4Mbit DRAMを得ることができ、不良品として捨て去られるウエハ部分の面積を低減させることができて、生産歩留まりを向上させることができるものである。
【0020】
すなわち、本発明によれば、大部分が正常に動作するにもかかわらず、不良品となってしまう半導体記憶装置を、単位半導体記憶装置を任意の数で一体化させることにより、本来、不良品とされる半導体記憶装置のウエハ上の面積を低減、すなわち、半導体記憶装置の生産歩留まりを向上させることができる。また、同時にカットダウンした半導体記憶装置も得ることができるものである。
【0021】
図2は、本発明に係る半導体記憶装置を、単位半導体記憶装置の容量を4Mbitとし、最大容量を16Mbitとして構成した実施形態のウエハの一部平面図である。図に示すように、16Mbit DRAMチップ8を構成するために、4Mbit DRAM6を4個一体化させている。これら4Mbit DRAM6の各々の間のダイシング線5上には、一体化させるための配線と制御回路部7が配置されている。
【0022】
このウエハより、16Mbit DRAMチップを得る場合には、図2に於ける各16Mbit DRAMチップ8間のダイシング線を選択し、切断することによって、図3に示すような16Mbit DRAMチップ8を得ることができる。また、4Mbit DRAMチップと8Mbit DRAMチップを得る場合には、16Mbit DRAM内の、配線・制御回路部7を含む横方向のダイシング線と、縦方向ダイシング線の上半分を、更に切断することにより、図4に示すように、2個の4Mbit DRAMチップ9、9と1個の8Mbit DRAMチップ10とを得ることができる。更に、8Mbit DRAMチップ10を構成している各4Mbit DRAM間の、配線・制御回路部7を含むダイシング線を切断することにより、4個の4Mbit DRAMチップ9を得ることができることも明白である。
【0023】
以上のように、本発明においては、各単位半導体記憶装置間の、配線・制御回路部を含むダイシング線を切断して、より小容量の半導体記憶装置を作成しているため、切断の際に配線の短絡等が生じて回路短絡を引き起こす可能性が高い。その防止のために、図4に示しているように、各単位半導体記憶装置(4Mbit DRAM)の周辺部に回路短絡防止回路12を設けている。この回路短絡防止回路12は、例えば、ヒューズ回路によって構成することができ、配線・制御回路部7が形成されているダイシング線を切断する場合は、該切断ダイシング線に対応して設けられているヒューズ回路のヒューズを切断することによって、たとえ、ダイシング線の切断によって短絡が生じたとしても、該短絡部分と、各単位半導体記憶装置の内部回路との間を、ヒューズの切断によって分離することができるため、不良の発生を防止することができるものである。
【0024】
かかる本発明の半導体記憶装置によれば、例えば、図5に示すように、単位半導体記憶装置(4Mbit DRAM)11に欠陥等が生じており、16Mbit DRAMとしては、冗長回路で救済不能のとき、従来であれば、16Mbit DRAMチップ8全体が不良となっていたが、本発明によれば、図6に示すように、ダイシング線55および56で切断することにより、各1個の4Mbit DRAMチップ9と8Mbit DRAMチップ10を得ることができ、また、図7に示すように切断することにより、3個の4Mbit DRAMチップ9、9、9を得ることができる。したがって、不良品として捨て去られるウエハ部分の面積を低減させることができて、生産歩留まりを向上させることができるものである。
【0025】
次に、ダイシング線上に配置される配線・制御回路部7について説明する。
【0026】
図9は、その一つの構成例を示す図である。図9は、図8に示されるように、横方向の2個の単位半導体記憶装置(4Mbit DRAM)6、6で、一つの集合体が構成される場合の構成例である。具体的には、4Mbit DRAMから8Mbit DRAMに容量が増加する場合に付加される最上位のアドレスビット信号の処理回路であり、信号配線17とアドレスデコード回路18とを含む。なお、図10に示すように、集合体を構成する各4Mbit DRAM毎に、8Mbit DRAMに必要なアドレス信号入力端子A0〜Anが設けられており、更に、2個の4Mbit DRAMの対応する端子間は、ダイシング領域に形成される配線Lと、各4Mbit DRAM内に設けられるヒューズ回路Fとを介して接続されている。したがって、パッケージの各アドレス端子は、それぞれ、何れかの4Mbit DRAMの対応する端子と、接続されていればよい。なお、図示はしていないが、データ入出力端子、各種制御信号入力端子についても、それぞれ、各4Mbit DRAM毎に、必要数の端子が形成されており、且つ、各4Mbit DRAMの対応する端子間は、同様に、ダイシング領域に形成される配線と、各4Mbit DRAM内に設けられるヒューズ回路とを介して接続されている。
【0027】
図9に於けるアドレス信号(A)13及びアドレス信号(B)14は、各4Mbit DRAMより出力される最上位のアドレスビット信号Anであり、レベル的には同一の信号である。18は、上記信号を受けて、アドレスデコード信号(C)15及びアドレスデコード信号(D)16を出力するアドレスデコード回路である。入力される最上位のアドレスビット信号AnがHレベルであれば、右側の4Mbit DRAMに入力されるアドレスデコード信号(D)16がHレベルとなり、左側の4Mbit DRAMに入力されるアドレスデコード信号(C)15がLレベルとなる。一方、入力される最上位のアドレスビット信号AnがLレベルであれば、右側の4Mbit DRAMに入力されるアドレスデコード信号(D)16がLレベルとなり、左側の4Mbit DRAMに入力されるアドレスデコード信号(C)15がHレベルとなる。各4Mbit DRAM内のデコーダ回路Dは、最上位ビットを除いた残りのアドレス信号A0〜An−1をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号15又は16により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がHレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がLレベルであれば、非活性となり、デコード信号は出力しない構成となっている。したがって、8Mbit DRAMを構成した場合は、最上位のアドレスビット信号がHレベルのときは、右側の4Mbit DRAMが選択され、最上位のアドレスビット信号がLレベルのときは、左側の4Mbit DRAMが選択される。
【0028】
図11は、各4Mbit DRAM内の回路短絡防止回路12も含めて示した構成図である。回路短絡防止回路12は、ヒューズ回路19と、ヒューズ切断時のレベル設定用の高抵抗回路20とを含む。8Mbit DRAMチップを構成したときの動作は上述の通りであるが、配線・制御回路部7を含むダイシング線で切断して、2個の4Mbit DRAMチップを構成するときは、回路短絡防止回路12中のヒューズを切断する。これによりアドレスデコード信号(C)15及びアドレスデコード信号(D)16は共にHレベルに設定され、何れの4Mbit DRAMチップ(不良品でない場合)も正常に動作する。なお、このときは、上記アドレス端子間等の接続経路中に設けられるヒューズも、すべて切断する。
【0029】
図12は、配線・制御回路部7の他の構成例を示す図である。図12は、上記図2に示されるように、縦方向2個、横方向2個の合計4個の単位半導体記憶装置(4Mbit DRAM)6、6、6、6で、一つの集合体が構成される場合の構成例である。具体的には、4Mbit DRAMから8Mbit DRAMに、更に、16Mbit DRAMに容量が増加する場合に付加される最上位のアドレスビット信号Anと、その一つ下位(第2位)のアドレスビット信号An−1の処理回路であり、前述の例と同様に、信号配線17とアドレスデコード回路181又は182とを含む。なお、図13に示すように、集合体を構成する各4Mbit DRAM毎に、16Mbit DRAMに必要なアドレス信号入力端子A0〜Anが設けられており、更に、4個の4Mbit DRAMの対応する端子間は、ダイシング領域に形成される配線Lと、各4Mbit DRAM内に設けられるヒューズ回路Fとを介して接続されている。なお、図においては、右上部の4Mbit DRAMと左上部の4Mbit DRAM間の配線とヒューズ回路のみを示しているが、右下部の4Mbit DRAMと、右上部及び左下部の各4Mbit DRAM間に於いても、同様の配線及びヒューズ回路が設けられている。また、右上部の4Mbit DRAMのアドレス端子AnとAn−1との間はヒューズ回路F1によって接続されており、右下部の4Mbit DRAMのアドレス端子AnとAn−1との間は、ヒューズ回路F2とインバータIとによって接続されている。なお、図示はしていないが、データ入出力端子、各種制御信号入力端子についても、それぞれ、各4Mbit DRAM毎に、必要数の端子が形成されており、且つ、各4Mbit DRAMの対応する端子間は、同様に、ダイシング領域に形成される配線と、各4Mbit DRAM内に設けられるヒューズ回路とを介して接続されている。
【0030】
図12に於けるアドレス信号131及びアドレス信号141は、それぞれ、各4Mbit DRAMより出力される第2位のアドレスビット信号An−1、及び最上位のアドレスビット信号Anであり、181は、上記両信号を受けて、アドレスデコード信号151及びアドレスデコード信号161を出力するアドレスデコード回路である。入力される両アドレスビット信号が共にHレベルであれば、右側の4Mbit DRAMに入力されるアドレスデコード信号161がHレベルとなり、左側の4Mbit DRAMに入力されるアドレスデコード信号151がLレベルとなる。一方、入力される両アドレスビット信号が共にLレベルであれば、右側の4Mbit DRAMに入力されるアドレスデコード信号161がLレベルとなり、左側の4Mbit DRAMに入力されるアドレスデコード信号151がHレベルとなる。各4Mbit DRAM内のデコーダ回路Dは、最上位ビットと第2位ビットを除いた残りのアドレス信号A0〜An−2をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号151又は161により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がHレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がLレベルであれば、非活性となり、デコード信号は出力しない構成となっている。
【0031】
また、図12に於けるアドレス信号132及びアドレス信号142は、それぞれ、各4Mbit DRAMより出力される第2位のアドレスビット信号An−1、及び最上位のアドレスビット信号Anであり、182は、上記両信号を受けて、アドレスデコード信号152及びアドレスデコード信号162を出力するアドレスデコード回路である。入力される最上位及び第2位のアドレスビット信号が、それぞれ、Hレベル及びLレベルであれば、右側の4Mbit DRAMに入力されるアドレスデコード信号162がHレベルとなり、左側の4Mbit DRAMに入力されるアドレスデコード信号152がLレベルとなる。一方、入力される最上位及び第2位のアドレスビット信号が、それぞれ、Lレベル及びHレベルであれば、右側の4Mbit DRAMに入力されるアドレスデコード信号162がLレベルとなり、左側の4Mbit DRAMに入力されるアドレスデコード信号152がHレベルとなる。各4Mbit DRAM内のデコーダ回路Dは、最上位ビットと第2位ビットを除いた残りのアドレス信号A0〜An−2をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号152又は162により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がHレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がLレベルであれば、非活性となり、デコード信号は出力しない構成となっている。
【0032】
16Mbit DRAMチップを構成する場合は、右上部4Mbit DRAM中の端子AnとAn−1間のヒューズF1、及び右下部4Mbit DRAM中の端子AnとAn−1間のヒューズF2を切断する。したがって、16Mbit DRAMチップを構成した場合は、最上位及び第2位のアドレスビット信号が共にHレベルのときは、右上部の4Mbit DRAMが選択され、最上位及び第2位のアドレスビット信号が、それぞれ、Hレベル及びLレベルのときは、右下部の4Mbit DRAMが選択され、最上位及び第2位のアドレスビット信号が、それぞれ、Lレベル及びHレベルのときは、左下部の4Mbit DRAMが選択され、最上位及び第2位のアドレスビット信号が、共にLレベルのときは、左上部の4Mbit DRAMが選択される。
【0033】
また、16Mbit DRAM内の横方向ダイシング線で切断して、2個の8Mbit DRAMチップを構成する場合は、右上部と右下部の4Mbit DRAM間のアドレス端子間接続経路、データ端子間接続経路及び制御端子間接続経路に設けられるヒューズ回路のヒューズをすべて切断する。なお、このときは、アドレス端子間のヒューズF1及びF2は切断しない。これにより、上側及び下側の何れの8Mbit DRAMチップにおいても、アドレス信号An−1のレベルに応じて、右側又は左側、何れかの4Mbit DRAMが選択される。
【0034】
更に、縦方向のダイシング線で切断して、4個の4Mbit DRAMチップを構成する場合は、各4Mbit DRAM間のアドレス端子間接続経路、データ端子間接続経路及び制御端子間接続経路に設けられるヒューズ回路のヒューズをすべて切断すると共に、各回路短絡防止回路12中のヒューズもすべて切断する。これにより、各4Mbit DRAMチップのアドレスデコード信号はすべてHレベルとなり、4Mbit DRAMとして正常に動作する。
【0035】
なお、2個の4Mbit DRAMチップと1個の8Mbit DRAMチップを構成する場合についても同様であるので、詳細説明は省略する。
【0036】
以上に説明した実施形態に於いては、ダイシング線上に、配線・制御回路部を設ける構成としていたが、結合・分離に係る制御回路を各単位半導体記憶装置内に設ける構成とすることも可能である。かかる構成とした本発明の第2の実施形態について、次に説明する。
【0037】
図14は、同実施形態の構成図である。また、図15及び図16は、それぞれ、図14に示される、プルダウン回路PD及びプルアップ回路PUの構成図である。図15に示されるプルダウン回路においては、ヒューズが切断されていなければ、出力トランジスタTのゲートは、Lレベルとなり、出力ノードは高インピーダンスとなる。一方、ヒューズが切断されていれば、出力トランジスタTのゲートは、Hレベルとなり、出力ノードは、Lレベルとなる。また、図16に示されるプルアップ回路においては、ヒューズが切断されていなければ、出力トランジスタTのゲートは、Hレベルとなり、出力ノードは、高インピーダンスとなる。一方、ヒューズが切断されていれば、出力トランジスタTのゲートはLレベルとなり、出力ノードは、Hレベルとなる。
【0038】
前記第1の実施形態との相違点は、デコーダ回路の活性・非活性制御信号発生回路の部分にある。すなわち、該回路を各単位半導体記憶装置に内蔵させる構成としているものである。
【0039】
右下部の単位半導体記憶装置のデコーダ制御回路211は、最上位及び第2位のアドレスビット信号A11及びA10が共にLレベルのときに、デコーダ活性化信号を出力する構成となっており、左下部の単位半導体記憶装置のデコーダ制御回路212は、最上位及び第2位のアドレスビット信号A11及びA10が、それぞれ、Lレベル及びHレベルのときに、デコーダ活性化信号を出力する構成となっており、右上部の単位半導体記憶装置のデコーダ制御回路213は、最上位及び第2位のアドレスビット信号A11及びA10が、それぞれ、Hレベル及びLレベルのときに、デコーダ活性化信号を出力する構成となっており、左上部の単位半導体記憶装置のデコーダ制御回路214は、最上位及び第2位のアドレスビット信号A11及びA10が、共にHレベルのときに、デコーダ活性化信号を出力する構成となっている。
【0040】
上記4個の単位半導体記憶装置全体で単一の半導体記憶装置を構成する場合は、プルダウン回路及びプルアップ回路中のヒューズも含めて何れのヒューズも切断しない。これにより、アドレス信号の上位2ビットにより、何れかの単位半導体記憶装置が選択され、更に、下位のアドレス信号により、選択された単位半導体記憶装置中のメモリセル又はメモリセル群の選択が行われる。なお、この場合、同一信号の入出力に供される端子が、各4個ずつ存在することになるが、それぞれ、内部で相互接続されているため、パッケージの各端子は、それぞれ、何れかの単位半導体記憶装置の対応する端子と接続されていればよい。
【0041】
また、単位半導体記憶装置1個により構成される半導体記憶装置を2個と、単位半導体記憶装置2個により構成される半導体記憶装置を1個とを構成する場合は、図14に於いて斜線を付した部分のダイシング線で切断する。更に、右上部の単位半導体記憶装置と、右下部及び左上部の各単位半導体記憶装置間のアドレス端子接続経路に含まれるヒューズF及び、図示はしていないが、データ端子接続経路及び制御端子接続経路に含まれるヒューズをすべて切断する。なお、右下部の単位半導体記憶装置と左下部の単位半導体記憶装置間のアドレス端子接続経路等のヒューズは切断しない。また、右上部と左上部の各単位半導体記憶装置に含まれるプルダウン回路PD及びプルアップ回路PU中のヒューズを切断する。これにより、同各単位半導体記憶装置のデコーダ制御回路の出力は、常にHレベルとなる。また、右下部と左下部の各単位半導体記憶装置の最上位アドレスビット信号入力端子A11に接続されるプルダウン回路PDのヒューズを切断する。これにより、アドレスビット信号A10のレベルに応じて、右下部又は左下部、何れかの単位半導体記憶装置のデコーダ制御信号がHレベルとなる。
【0042】
更に、単位半導体記憶装置1個により構成される半導体記憶装置を4個構成する場合は、上記に加えて、更に、右下部と左下部の各単位半導体記憶装置間のダイシング線で切断すると共に、該各単位半導体記憶装置間のアドレス端子接続経路等のヒューズをすべて切断し、また、残りのプルダウン回路及びプルアップ回路中のヒューズも切断する。これにより、4個の単位半導体記憶装置のデコーダ制御回路の出力は、すべて、常にHレベルとなる。
【0043】
【発明の効果】
以上詳細に説明したように、本発明の半導体集積回路装置は、ウエハ上の隣接領域に形成され、それぞれが個別に所定の半導体集積回路装置を構成し得る複数の単位半導体集積回路の結合により構成される半導体集積回路装置であって、各単位半導体集積回路間の接続が、各単位半導体集積回路内に設けられる回路短絡防止回路及び各単位半導体集積回路間のダイシング領域に形成される接続回路を介して行われる構成であることを特徴とするものであり、また、上記半導体集積回路装置に於けるダイシング領域部分に於いて切断を行うことにより形成される、1又は複数の単位半導体集積回路から成ることを特徴とするものであり、かかる本発明の半導体集積回路装置によれば、従来に於いては、不良品となっていたものの一部により、良品の半導体集積回路装置を構成することができるため、生産歩留まりの向上を達成することができるものである。また、単位半導体集積回路を任意の数で一体化させることができるため、カットダウンという設計手法を用いて、集積規模毎にチップ設計を行い、或いは、製造用の露光マスクを作成する必要が無く、集積規模によらず、同一ウエハを利用することができる。したがって、従来の半導体集積回路装置の製造では行えなかったマスタウエハ管理の生産を可能とするものである。
【図面の簡単な説明】
【図1】本発明に係る半導体集積回路装置の原理図である。
【図2】本発明の半導体集積回路装置を、単位半導体記憶装置の容量を4Mbitとし、最大容量を16Mbitとして構成した実施形態のウエハの一部平面図である。
【図3】同実施形態のウエハより、16Mbit DRAMチップを形成した状態を示す平面図である。
【図4】同実施形態のウエハより、4Mbit DRAMチップを2個と、8Mbit DRAMチップを1個形成した状態を示す平面図である。
【図5】同実施形態において、16Mbit DRAMの一部である左上部の4Mbit DRAMが不良となっている状態を示す平面図である。
【図6】上記不良となった4Mbit DRAM以外の部分から、各1個の4Mbit DRAMチップと8Mbit DRAMチップを形成した状態を示す平面図である。
【図7】上記不良となった4Mbit DRAM以外の部分から、3個の4Mbit DRAMチップを形成した状態を示す平面図である。
【図8】本発明の半導体集積回路装置を、単位半導体記憶装置の容量を4Mbitとし、最大容量を8Mbitとして構成した実施形態のウエハの一部平面図である。
【図9】同実施形態に於いてダイシング領域に形成される配線・制御回路部の構成例を示す図である。
【図10】同実施形態に於ける各4Mbit DRAMの内部構成の一部を示す構成図である。
【図11】同実施形態に於いてダイシング領域に形成される配線・制御回路部、及び、各4Mbit DRAMの内部に形成される回路短絡防止回路の構成例を示す図である。
【図12】図2に示す実施形態に於いてダイシング領域に形成される配線・制御回路部、及び、各4Mbit DRAMの内部に形成される回路短絡防止回路の構成例を示す図である。
【図13】同実施形態に於ける各4Mbit DRAMの内部構成の一部を示す構成図である。
【図14】本発明の他の実施形態の構成図である。
【図15】図14に示されるプルダウン回路の構成図である。
【図16】図14に示されるプルアップ回路の構成図である。
【符号の説明】
1 単位半導体記憶装置
2 入出力回路部
3 論理回路部
4 記憶回路部
5 ダイシング線
6 4Mbit DRAM
7 配線・制御回路部
8 16Mbit DRAMチップ
9 4Mbit DRAMチップ
10 8Mbit DRAMチップ
12 回路短絡防止回路
17 信号配線
18 アドレスデコード回路
181 アドレスデコード回路
182 アドレスデコード回路
19 ヒューズ回路
20 高抵抗回路
211、…、214 デコーダ制御回路
L 配線
F ヒューズ回路
Claims (2)
- ウエハ上の隣接領域に形成され、それぞれが個別に半導体集積回路装置を構成し得る複数の単位半導体集積回路の結合により構成される、記憶手段及び回路短絡防止回路を備えた半導体集積回路装置であって、
各単位半導体集積回路間のダイシング領域に形成される制御回路を備え、
前記制御回路は、当該制御回路が形成されたダイシング領域の両側に設けられた単位半導体集積回路それぞれから出力される上位アドレス信号を入力して、前記単位半導体集積回路内の下位アドレスをデコードするアドレスデコーダ回路を活性化するための制御信号を生成し、前記単位半導体集積回路それぞれに出力することを特徴とする半導体集積回路装置。 - ダイシング領域部分に於いて切断を行うことにより形成される、1又は複数の前記単位半導体集積回路から成ることを特徴とする請求項1に記載の半導体集積回路装置。
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