JPH11354721A - 半導体装置 - Google Patents
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- JPH11354721A JPH11354721A JP10156378A JP15637898A JPH11354721A JP H11354721 A JPH11354721 A JP H11354721A JP 10156378 A JP10156378 A JP 10156378A JP 15637898 A JP15637898 A JP 15637898A JP H11354721 A JPH11354721 A JP H11354721A
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Abstract
(57)【要約】
【課題】 ウエハの状態、またはダイシング後の半導体
チップでバーンインを実行できなかった。 【解決手段】 電源配線へ接続された電源引き込み線6
と、電源引き込み線に接続され、前記電源配線へ電源電
圧が印可されたことを検出するバーンインモード(BI
モード)検出回路20と、バーンイン時に所定クロック
を発振する自励発振回路40と、バーンイン時にタイミ
ングクロックを生成し出力するタイミング生成回路50
と、バーンインモード時に実行する複数の回路へ制御信
号を送信するBIモード制御回路60と、第1の電源線
の電源電圧を自励発振回路等の各回路へ供給する電源回
路10とを備えた半導体装置。
チップでバーンインを実行できなかった。 【解決手段】 電源配線へ接続された電源引き込み線6
と、電源引き込み線に接続され、前記電源配線へ電源電
圧が印可されたことを検出するバーンインモード(BI
モード)検出回路20と、バーンイン時に所定クロック
を発振する自励発振回路40と、バーンイン時にタイミ
ングクロックを生成し出力するタイミング生成回路50
と、バーンインモード時に実行する複数の回路へ制御信
号を送信するBIモード制御回路60と、第1の電源線
の電源電圧を自励発振回路等の各回路へ供給する電源回
路10とを備えた半導体装置。
Description
【0001】
【発明の属する技術分野】この発明は、半導体製品を製
造する際に実施されるバーンインをウエハ状態で実施す
るウエハバーンインを実施可能な半導体装置、その製造
方法、およびウエハバーンイン方法に関するものであ
る。
造する際に実施されるバーンインをウエハ状態で実施す
るウエハバーンインを実施可能な半導体装置、その製造
方法、およびウエハバーンイン方法に関するものであ
る。
【0002】
【従来の技術】一般に半導体製品は、製造段階において
高温状態で連続動作させる、いわゆるバーンインを実施
している。このバーンインを実施することで、事前に欠
陥のある故障品を除外して製品の信頼性を高めている。
高温状態で連続動作させる、いわゆるバーンインを実施
している。このバーンインを実施することで、事前に欠
陥のある故障品を除外して製品の信頼性を高めている。
【0003】
【発明が解決しようとする課題】しかしながら従来で
は、上記のバーンインの実施は、半導体製品をダイシン
グ、モールド加工した後においてのみ実施できていた。
即ち、ウエハ状態あるいはダイシング後の半導体チップ
の状態では、バーンインを実施することができないとい
う課題があった。
は、上記のバーンインの実施は、半導体製品をダイシン
グ、モールド加工した後においてのみ実施できていた。
即ち、ウエハ状態あるいはダイシング後の半導体チップ
の状態では、バーンインを実施することができないとい
う課題があった。
【0004】また従来では、多数のソケットを装備した
バーンインボードに、モールド加工後の半導体製品を装
着し、高温のバーンイン炉内で、高電圧を印加し、連続
動作させていた。従って、従来の方法を用いてバーンイ
ンを複数の半導体装置に対して実施する場合、バーンイ
ン対象の半導体製品の数量に応じたソケットが必要であ
るため、バーンインボードが高価になり、またバーンイ
ン炉の大きさには制限があるため、同時にバーンインを
行う半導体製品の数量に限度があり、バーンインの実施
のコストが上昇し、さらにバーンインの時間が長くなる
等の課題があった。
バーンインボードに、モールド加工後の半導体製品を装
着し、高温のバーンイン炉内で、高電圧を印加し、連続
動作させていた。従って、従来の方法を用いてバーンイ
ンを複数の半導体装置に対して実施する場合、バーンイ
ン対象の半導体製品の数量に応じたソケットが必要であ
るため、バーンインボードが高価になり、またバーンイ
ン炉の大きさには制限があるため、同時にバーンインを
行う半導体製品の数量に限度があり、バーンインの実施
のコストが上昇し、さらにバーンインの時間が長くなる
等の課題があった。
【0005】この発明は、上記のような課題を解決する
ためになされたもので、ダイシング前のウエハの状態で
ウエハバーンインを効率良く実施可能な、またアセンブ
リ後の製品の状態でバーンインを実施可能な半導体装
置、その製造方法、およびバーンイン方法を得ることを
目的とする。
ためになされたもので、ダイシング前のウエハの状態で
ウエハバーンインを効率良く実施可能な、またアセンブ
リ後の製品の状態でバーンインを実施可能な半導体装
置、その製造方法、およびバーンイン方法を得ることを
目的とする。
【0006】
【課題を解決するための手段】この発明に係る半導体装
置は、ダイシングライン上に形成され電源電圧を供給す
る少なくとも1つの電源配線と、前記ダイシングライン
で分けられた複数の半導体チップからなるウエハであ
る。そして、前記半導体チップの各々は、前記電源配線
へ接続された電源引き込み線と、前記電源引き込み線に
接続され、前記電源配線へ電源電圧が印加されたことを
検出するバーンインモード(BIモード)検出回路と、
前記BIモード検出回路から出力されるバーンインの動
作を指示するBIモード信号に基づいて、バーンイン時
に所定のクロックを発振する自励発振回路と、前記クロ
ックを入力し前記バーンイン時にタイミングクロックを
出力するタイミング生成回路と、前記タイミングクロッ
クを入力し、前記バーンインモード時に実行する複数の
内部回路へ制御信号を送信するBIモード制御回路と、
前記電源引き込み線に接続され前記BIモード検出回路
から出力される制御信号に基づいて、前記第1の電源線
の電源電圧を前記自励発振回路、前記タイミング生成回
路、前記BIモード制御回路、および前記複数の内部回
路へ供給する電源回路とを備え、ウエハ状態であるいは
アセンブリ後にバーンインを実行するものである。
置は、ダイシングライン上に形成され電源電圧を供給す
る少なくとも1つの電源配線と、前記ダイシングライン
で分けられた複数の半導体チップからなるウエハであ
る。そして、前記半導体チップの各々は、前記電源配線
へ接続された電源引き込み線と、前記電源引き込み線に
接続され、前記電源配線へ電源電圧が印加されたことを
検出するバーンインモード(BIモード)検出回路と、
前記BIモード検出回路から出力されるバーンインの動
作を指示するBIモード信号に基づいて、バーンイン時
に所定のクロックを発振する自励発振回路と、前記クロ
ックを入力し前記バーンイン時にタイミングクロックを
出力するタイミング生成回路と、前記タイミングクロッ
クを入力し、前記バーンインモード時に実行する複数の
内部回路へ制御信号を送信するBIモード制御回路と、
前記電源引き込み線に接続され前記BIモード検出回路
から出力される制御信号に基づいて、前記第1の電源線
の電源電圧を前記自励発振回路、前記タイミング生成回
路、前記BIモード制御回路、および前記複数の内部回
路へ供給する電源回路とを備え、ウエハ状態であるいは
アセンブリ後にバーンインを実行するものである。
【0007】この発明に係る半導体装置は、ウエハの周
辺領域に、電源電圧を供給する第1の電極領域および接
地電圧を供給する第2の電極領域が形成され、前記第2
の電極領域はP+ 拡散層を介してP- 基板層へ電気的に
接続され、前記ウエハ内の各半導体チップ内のNチャン
ネルトランジスタのP- 拡散層は前記P- 基板層へ接続
され、ダイシングライン上の電源配線の本数は1つであ
り前記第1の電極領域へ接続されていることを特徴とす
るものである。
辺領域に、電源電圧を供給する第1の電極領域および接
地電圧を供給する第2の電極領域が形成され、前記第2
の電極領域はP+ 拡散層を介してP- 基板層へ電気的に
接続され、前記ウエハ内の各半導体チップ内のNチャン
ネルトランジスタのP- 拡散層は前記P- 基板層へ接続
され、ダイシングライン上の電源配線の本数は1つであ
り前記第1の電極領域へ接続されていることを特徴とす
るものである。
【0008】この発明に係る半導体装置は、ダイシング
ライン上に形成された電源配線からBIモード検出回路
内へ直接に電源電圧を供給するための入力線と、前記電
源配線から電源回路内へ直接に前記電源電圧を供給する
ための電源引き込み線とを備えたものである。
ライン上に形成された電源配線からBIモード検出回路
内へ直接に電源電圧を供給するための入力線と、前記電
源配線から電源回路内へ直接に前記電源電圧を供給する
ための電源引き込み線とを備えたものである。
【0009】この発明に係る半導体装置は、電源回路
が、BIモード検出回路から出力された制御信号に基づ
いて、BIモード時にはオンし前記BIモード時以外の
場合はオフするトランジスタを備え、トランジスタのオ
ン/オフに基づいて電源電圧が半導体チップ内の各回路
へ供給されるものである。
が、BIモード検出回路から出力された制御信号に基づ
いて、BIモード時にはオンし前記BIモード時以外の
場合はオフするトランジスタを備え、トランジスタのオ
ン/オフに基づいて電源電圧が半導体チップ内の各回路
へ供給されるものである。
【0010】この発明に係る半導体装置は、トランジス
タがPチャンネルトランジスタであり、BIモード検出
回路から出力された制御信号は、前記Pチャンネルトラ
ンジスタのゲートへ入力されることを特徴とするもので
ある。
タがPチャンネルトランジスタであり、BIモード検出
回路から出力された制御信号は、前記Pチャンネルトラ
ンジスタのゲートへ入力されることを特徴とするもので
ある。
【0011】この発明に係る半導体装置は、トランジス
タがNチャンネルトランジスタであり、第1の配線から
BIモード検出回路内へ電圧を供給するための入力線
は、前記Nチャンネルトランジスタのゲートへも直接に
接続されているものである。
タがNチャンネルトランジスタであり、第1の配線から
BIモード検出回路内へ電圧を供給するための入力線
は、前記Nチャンネルトランジスタのゲートへも直接に
接続されているものである。
【0012】この発明に係る半導体装置は、BIモード
検出回路において、入力線内のノードにウエハテスト用
のボンディングパッドを形成し、前記ウエハテストを実
行する時には、前記ボンディングパッドへ電源配線へ供
給された電圧レベルと逆レべルの電圧を供給することを
特徴とするものである。
検出回路において、入力線内のノードにウエハテスト用
のボンディングパッドを形成し、前記ウエハテストを実
行する時には、前記ボンディングパッドへ電源配線へ供
給された電圧レベルと逆レべルの電圧を供給することを
特徴とするものである。
【0013】この発明に係る半導体装置は、入力線内の
ノードにプルダウン抵抗あるいはプルアップ抵抗を接続
し、ウエハをダイシングした後に、前記ボンディングパ
ッドを介して前記ノードへ、電源配線に供給された電圧
レベルと逆レべルの電圧を供給することを特徴とするも
のである。
ノードにプルダウン抵抗あるいはプルアップ抵抗を接続
し、ウエハをダイシングした後に、前記ボンディングパ
ッドを介して前記ノードへ、電源配線に供給された電圧
レベルと逆レべルの電圧を供給することを特徴とするも
のである。
【0014】この発明に係る半導体装置は、BIモード
検出回路において、入力線内のノードに少なくとも2つ
のボンディングパッドを形成し、前記ボンディングパッ
ドへプルダウン抵抗を接続し、ウエハテストで不良と判
断された半導体チップ内の前記2つのボンディングパッ
ドへレベルが異なる電圧を供給して前記ボンディングパ
ッド間の配線を溶断させ、溶断後は前記プルダウン抵抗
を介して前記半導体チップ内の各回路へ非BIモードを
示すBIモード信号を出力することを特徴とするもので
ある。
検出回路において、入力線内のノードに少なくとも2つ
のボンディングパッドを形成し、前記ボンディングパッ
ドへプルダウン抵抗を接続し、ウエハテストで不良と判
断された半導体チップ内の前記2つのボンディングパッ
ドへレベルが異なる電圧を供給して前記ボンディングパ
ッド間の配線を溶断させ、溶断後は前記プルダウン抵抗
を介して前記半導体チップ内の各回路へ非BIモードを
示すBIモード信号を出力することを特徴とするもので
ある。
【0015】この発明に係る半導体装置は、BIモード
検出回路から電源回路内のトランジスタのゲートへ制御
信号を出力するための信号配線の途中に、ボンディング
パッドをさらに設けたことを特徴とするものである。
検出回路から電源回路内のトランジスタのゲートへ制御
信号を出力するための信号配線の途中に、ボンディング
パッドをさらに設けたことを特徴とするものである。
【0016】この発明に係る半導体装置は、BIモード
検出回路内にボンディングパッドをさらに設け、前記B
Iモード検出回路から半導体チップ内の他の回路へ出力
されるBIモード信号と前記ボンディングパッドへ供給
された信号との論理演算を行う入力ゲートとしてのNO
R回路またはNAND回路をさらに設け、前記BIモー
ド時に前記ボンディングパッドへ制御信号を入力して、
前記入力ゲートをオフすることを特徴とするものであ
る。
検出回路内にボンディングパッドをさらに設け、前記B
Iモード検出回路から半導体チップ内の他の回路へ出力
されるBIモード信号と前記ボンディングパッドへ供給
された信号との論理演算を行う入力ゲートとしてのNO
R回路またはNAND回路をさらに設け、前記BIモー
ド時に前記ボンディングパッドへ制御信号を入力して、
前記入力ゲートをオフすることを特徴とするものであ
る。
【0017】この発明に係る半導体装置は、ウエハ内の
複数の半導体チップの中で、前記ウエハの周辺領域に隣
接して形成された半導体チップから出力される信号を伝
送するための信号配線へ接続されたボンディングパッド
をさらに設けている。前記ウエハの外部の装置は、前記
ボンディングパッドを介して、BIモード時に、前記半
導体チップからの前記出力信号を得ることを特徴とする
ものである。
複数の半導体チップの中で、前記ウエハの周辺領域に隣
接して形成された半導体チップから出力される信号を伝
送するための信号配線へ接続されたボンディングパッド
をさらに設けている。前記ウエハの外部の装置は、前記
ボンディングパッドを介して、BIモード時に、前記半
導体チップからの前記出力信号を得ることを特徴とする
ものである。
【0018】この発明に係る半導体装置は、電源配線が
前記ダイシングラインを横断する方向で形成されている
ことを特徴とするものである。
前記ダイシングラインを横断する方向で形成されている
ことを特徴とするものである。
【0019】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1は、この発明の実施の形態1による
半導体装置に係るウエハ上に形成された複数の半導体チ
ップの構成を示すブロック図であり、図において、1は
マイクロコンピュータ、メモリ等の半導体チップまたは
ダイ(Die)、2はウエハ上の半導体チップ同士を切
り離すためのダイシングライン、3,4はダイシングラ
イン2上に形成された、例えば、第1アルミ層、第2ア
ルミ層からなる電源配線、接地電源(GND)のGND
線である。
説明する。 実施の形態1.図1は、この発明の実施の形態1による
半導体装置に係るウエハ上に形成された複数の半導体チ
ップの構成を示すブロック図であり、図において、1は
マイクロコンピュータ、メモリ等の半導体チップまたは
ダイ(Die)、2はウエハ上の半導体チップ同士を切
り離すためのダイシングライン、3,4はダイシングラ
イン2上に形成された、例えば、第1アルミ層、第2ア
ルミ層からなる電源配線、接地電源(GND)のGND
線である。
【0020】10は半導体チップ1内の電源回路、6は
ダイシングライン2上の電源配線3(=Vcc)と電源
回路10との間の電源引き込み線、5は電源引き込み線
6の取り込み口、56はダイシングライン2上のGND
線4と半導体チップ1上のGND(=Vss)線とを接
続するGND線、55はGND線56の取り込み口であ
る。20はバーンインモード(以下、BIモードとい
う)を検出するBIモード検出回路、40はBIモード
時に発振する自励発振回路である。50は半導体チップ
1上の動作タイミングクロックを生成して供給するタイ
ミング生成回路、60は内部回路70に対してBIモー
ド時の動作の制御を行うBIモード制御回路、61はB
Iモード制御回路60の制御信号線である。
ダイシングライン2上の電源配線3(=Vcc)と電源
回路10との間の電源引き込み線、5は電源引き込み線
6の取り込み口、56はダイシングライン2上のGND
線4と半導体チップ1上のGND(=Vss)線とを接
続するGND線、55はGND線56の取り込み口であ
る。20はバーンインモード(以下、BIモードとい
う)を検出するBIモード検出回路、40はBIモード
時に発振する自励発振回路である。50は半導体チップ
1上の動作タイミングクロックを生成して供給するタイ
ミング生成回路、60は内部回路70に対してBIモー
ド時の動作の制御を行うBIモード制御回路、61はB
Iモード制御回路60の制御信号線である。
【0021】22はBIモード検出回路20が出力する
BIモード信号、21はBIモード検出回路20が出力
する電源回路10への制御信号である。内部回路70
は、BIモードで動作させる回路で、例えば、マイコン
では、CPU(中央演算処理装置)、タイマ等の周辺装
置、メモリ等である。
BIモード信号、21はBIモード検出回路20が出力
する電源回路10への制御信号である。内部回路70
は、BIモードで動作させる回路で、例えば、マイコン
では、CPU(中央演算処理装置)、タイマ等の周辺装
置、メモリ等である。
【0022】図2は、図1に示したウエハに対して電源
およびGNDを供給する手段を示す説明図であり、図に
おいて、190は図1に示した複数の半導体チップ1が
形成されているウエハであり、200はウエハ190の
周辺部分に形成された導電層の電極領域(第1の電極領
域)であり電源配線3と接続されている。210はウエ
ハ190の周辺部分に形成された導電層の電極領域(第
2の電極領域)でありGND線4と接続されている。図
3は、図2に示したウエハ上に形成された電極領域20
0および210をウエハの周囲へ拡張した例を示す説明
図であり、図2の場合と同様に、電極領域200、21
0の各々は電源配線3、GND線4と接続されている。
およびGNDを供給する手段を示す説明図であり、図に
おいて、190は図1に示した複数の半導体チップ1が
形成されているウエハであり、200はウエハ190の
周辺部分に形成された導電層の電極領域(第1の電極領
域)であり電源配線3と接続されている。210はウエ
ハ190の周辺部分に形成された導電層の電極領域(第
2の電極領域)でありGND線4と接続されている。図
3は、図2に示したウエハ上に形成された電極領域20
0および210をウエハの周囲へ拡張した例を示す説明
図であり、図2の場合と同様に、電極領域200、21
0の各々は電源配線3、GND線4と接続されている。
【0023】次に動作について説明する。バーンインの
実施時では、高温、例えば、温度が約120℃の炉内
で、ウエハ190の電極領域200,210の各々へB
I電圧、例えば、約6.5V(=Vcc)および接地電
圧GND(=Vss)を印加する。ここで、印加した電
圧は、ダイシングライン2上の電源配線3およびGND
線4を介して、半導体チップ1へ供給される。
実施時では、高温、例えば、温度が約120℃の炉内
で、ウエハ190の電極領域200,210の各々へB
I電圧、例えば、約6.5V(=Vcc)および接地電
圧GND(=Vss)を印加する。ここで、印加した電
圧は、ダイシングライン2上の電源配線3およびGND
線4を介して、半導体チップ1へ供給される。
【0024】BIモード検出回路20は、電源配線3へ
BI電圧が印加されたことを検出し、ハイレベル(Hレ
ベル)のBIモード信号22を各回路40,50,60
へ出力し、さらにHレベルの制御信号21を電源回路1
0へ出力する。電源回路10は、制御信号21がHレベ
ルになると、半導体チップ1内へ電源電圧Vccの供給
を開始する。これにより、半導体チップ1内の各回路4
0,50,60,70の動作が開始される。
BI電圧が印加されたことを検出し、ハイレベル(Hレ
ベル)のBIモード信号22を各回路40,50,60
へ出力し、さらにHレベルの制御信号21を電源回路1
0へ出力する。電源回路10は、制御信号21がHレベ
ルになると、半導体チップ1内へ電源電圧Vccの供給
を開始する。これにより、半導体チップ1内の各回路4
0,50,60,70の動作が開始される。
【0025】BIモード信号22がHレベルになると、
自励発振回路40は発振を開始し、生成したクロックを
タイミング生成回路50へ供給する。この自励発振回路
40はBIモード信号22のレベルに係わらず、常に発
振するように構成してもよい。あるいは、BIモード時
と通常動作時とで発振周波数を変えるように構成しても
よい。
自励発振回路40は発振を開始し、生成したクロックを
タイミング生成回路50へ供給する。この自励発振回路
40はBIモード信号22のレベルに係わらず、常に発
振するように構成してもよい。あるいは、BIモード時
と通常動作時とで発振周波数を変えるように構成しても
よい。
【0026】一方、タイミング生成回路50は、BIモ
ード時に自励発振回路40から出力されたクロックを入
力し、入力したクロックを用いてBIモードでの動作用
のタイミングクロック(BIモード動作用タイミングク
ロック)を生成し、このBIモード動作用タイミングク
ロック、あるいはBIモード動作用タイミングクロック
と上記したクロックとの双方を、BIモード制御回路6
0および内部回路70へ供給する。
ード時に自励発振回路40から出力されたクロックを入
力し、入力したクロックを用いてBIモードでの動作用
のタイミングクロック(BIモード動作用タイミングク
ロック)を生成し、このBIモード動作用タイミングク
ロック、あるいはBIモード動作用タイミングクロック
と上記したクロックとの双方を、BIモード制御回路6
0および内部回路70へ供給する。
【0027】BIモード制御回路60では、BIモード
時に内部回路70を動作させるための制御信号線61を
内部回路70へ出力する。内部回路70は制御信号線6
1を入力し、タイミング生成回路50から供給されたB
Iモード動作用タイミングクロックを用いて、BIモー
ドでの動作を実行する。
時に内部回路70を動作させるための制御信号線61を
内部回路70へ出力する。内部回路70は制御信号線6
1を入力し、タイミング生成回路50から供給されたB
Iモード動作用タイミングクロックを用いて、BIモー
ドでの動作を実行する。
【0028】次に、上記したBIモード時の動作をマイ
コンに適用した場合について説明する。タイミング生成
回路50では、正規の発振器(図示せず)の出力クロッ
クの代わりに、自励発振回路40からのクロックを選択
し、タイミングクロックを生成する。このタイミングク
ロックの生成方法は正規の発振器の出力クロックを用い
て生成しても良い。即ち、通常動作時とBIモード時と
で、タイミングクロックの生成方法は同じでも、また異
なっていてもよい。
コンに適用した場合について説明する。タイミング生成
回路50では、正規の発振器(図示せず)の出力クロッ
クの代わりに、自励発振回路40からのクロックを選択
し、タイミングクロックを生成する。このタイミングク
ロックの生成方法は正規の発振器の出力クロックを用い
て生成しても良い。即ち、通常動作時とBIモード時と
で、タイミングクロックの生成方法は同じでも、また異
なっていてもよい。
【0029】BIモード制御回路60は、例えば、クロ
ックをカウントし、カウント値に基づいて定期的に内部
回路70へリセットを出力する。そして、リセット解除
後に、最初にCPUがアクセスするメモリ(ROM)上
のアドレスを示すリセットベクトルを、BIモード用プ
ログラム格納番地へ強制的に変更させるための制御信号
Cを内部回路70へ出力する。内部回路70内の割り込
み制御回路(図示せず)は、制御信号Cに基づいてリセ
ットベクトルをBIモード用に切り替える。これによ
り、定期的に実行されるリセット解除後は、BIモード
用プログラムを用いてCPUが動作を開始する。
ックをカウントし、カウント値に基づいて定期的に内部
回路70へリセットを出力する。そして、リセット解除
後に、最初にCPUがアクセスするメモリ(ROM)上
のアドレスを示すリセットベクトルを、BIモード用プ
ログラム格納番地へ強制的に変更させるための制御信号
Cを内部回路70へ出力する。内部回路70内の割り込
み制御回路(図示せず)は、制御信号Cに基づいてリセ
ットベクトルをBIモード用に切り替える。これによ
り、定期的に実行されるリセット解除後は、BIモード
用プログラムを用いてCPUが動作を開始する。
【0030】BIモード用プログラムは、基本的に半導
体チップ1内の全回路のノードが定期的にHレベル、ロ
ウレベル(Lレベル)、Hレベル、Lレベル、...と
変化するように制御を行う。具体的には、タイマにクロ
ックをカウントさせる。アナログ・デジタル(A/D)
変換器は、A/D変換の動作を繰り返し実行する。
体チップ1内の全回路のノードが定期的にHレベル、ロ
ウレベル(Lレベル)、Hレベル、Lレベル、...と
変化するように制御を行う。具体的には、タイマにクロ
ックをカウントさせる。アナログ・デジタル(A/D)
変換器は、A/D変換の動作を繰り返し実行する。
【0031】各種メモリとしての、DRAM、SRA
M、EPROM、フラッシュメモリ等のメモリ素子で
は、BIモード制御回路60内に、例えば、メモリを構
成する全メモリ素子を定期的にアクセスする(読み出
し、書き込み)ためのシーケンサを設けて、BIモード
時に自励発振回路40とタイミング生成回路50から出
力されるクロック信号を用いてこのシーケンサを動作さ
せる。上記のようにして、メモリ内の全メモリ素子を順
にアクセスさせる。
M、EPROM、フラッシュメモリ等のメモリ素子で
は、BIモード制御回路60内に、例えば、メモリを構
成する全メモリ素子を定期的にアクセスする(読み出
し、書き込み)ためのシーケンサを設けて、BIモード
時に自励発振回路40とタイミング生成回路50から出
力されるクロック信号を用いてこのシーケンサを動作さ
せる。上記のようにして、メモリ内の全メモリ素子を順
にアクセスさせる。
【0032】以上のように、この実施の形態1によれ
ば、ウエハ190上に形成された複数の半導体チップ1
の各々は、電源回路10、BIモード検出回路20,自
励発振回路40,タイミング生成回路50,BIモード
制御回路60等を備えているので、ウエハ190上の電
極領域200,210に電源と接地電源GNDとを接続
するのみで、ウエハ190上の全半導体チップ1に電源
を供給でき、BIモードの動作を実行させることがで
き、即ち、ウエハ190の状態でバーンインを実行でき
る。
ば、ウエハ190上に形成された複数の半導体チップ1
の各々は、電源回路10、BIモード検出回路20,自
励発振回路40,タイミング生成回路50,BIモード
制御回路60等を備えているので、ウエハ190上の電
極領域200,210に電源と接地電源GNDとを接続
するのみで、ウエハ190上の全半導体チップ1に電源
を供給でき、BIモードの動作を実行させることがで
き、即ち、ウエハ190の状態でバーンインを実行でき
る。
【0033】実施の形態2.図4は、この発明の実施の
形態2のウエハの構造を示す断面図であり、図におい
て、(a)はウエハの電極領域210の縦構造を示す断
面図、(b)はウエハ内に形成されている半導体チップ
1内のNチャンネルトランジスタ(以下では、NchT
rとする)の縦構造を示す断面図であり、図において、
67はP- の半導体基板層(P- 基板層)、66,76
はP+ の拡散層、63,73,77はアルミ層、62,
64,65は、例えば、SiO2等の絶縁層、71はN
chTrのゲート層、72,74はN+ の拡散層で各々
ソース、ドレインである。68は、バーンイン装置の金
属電極であり、ウエハの電極領域210に相当するアル
ミ層63とコンタクトしておりGNDの電圧レベルをウ
エハへ供給する。
形態2のウエハの構造を示す断面図であり、図におい
て、(a)はウエハの電極領域210の縦構造を示す断
面図、(b)はウエハ内に形成されている半導体チップ
1内のNチャンネルトランジスタ(以下では、NchT
rとする)の縦構造を示す断面図であり、図において、
67はP- の半導体基板層(P- 基板層)、66,76
はP+ の拡散層、63,73,77はアルミ層、62,
64,65は、例えば、SiO2等の絶縁層、71はN
chTrのゲート層、72,74はN+ の拡散層で各々
ソース、ドレインである。68は、バーンイン装置の金
属電極であり、ウエハの電極領域210に相当するアル
ミ層63とコンタクトしておりGNDの電圧レベルをウ
エハへ供給する。
【0034】図5は、実施の形態2のウエハ上に形成さ
れた半導体チップ1の構造を示す説明図である。図にお
いて、図1〜図3に示した実施の形態1のウエハ190
の構成要素と同一の構成要素は同様の参照番号を用い
て、それらの説明をここでは省略する。
れた半導体チップ1の構造を示す説明図である。図にお
いて、図1〜図3に示した実施の形態1のウエハ190
の構成要素と同一の構成要素は同様の参照番号を用い
て、それらの説明をここでは省略する。
【0035】次に動作について説明する。NchTrの
アルミ層77,73の各々は、ソース配線(Vss/G
ND)、ドレイン配線である。79は基板層67の内部
抵抗である。
アルミ層77,73の各々は、ソース配線(Vss/G
ND)、ドレイン配線である。79は基板層67の内部
抵抗である。
【0036】ウエハ周辺の電極領域210のアルミ層6
3と半導体チップ1内のNchTrのソース配線のアル
ミ層77が接続されていなくとも、アルミ層63のGN
D電位はP+ 拡散層66を通じてP- 基板層67に電気
的に接続されており、このGND電位はP- 基板層67
を介してNchTrのP- 拡散層に供給されている。
3と半導体チップ1内のNchTrのソース配線のアル
ミ層77が接続されていなくとも、アルミ層63のGN
D電位はP+ 拡散層66を通じてP- 基板層67に電気
的に接続されており、このGND電位はP- 基板層67
を介してNchTrのP- 拡散層に供給されている。
【0037】P+ 拡散層76は、N+ 拡散層72とアル
ミ層77を介して電気的に接続されているため、電極領
域210とN+ 拡散層のソース72は電気的に接続され
ている。従って、電極領域210を図4の(a)に示す
構造のように、P+ 拡散層66を形成することで、ダイ
シングライン2上のGND線4は不要となる。
ミ層77を介して電気的に接続されているため、電極領
域210とN+ 拡散層のソース72は電気的に接続され
ている。従って、電極領域210を図4の(a)に示す
構造のように、P+ 拡散層66を形成することで、ダイ
シングライン2上のGND線4は不要となる。
【0038】図5に示すように、実施の形態2に係るウ
エハでは、ダイシングライン2上のGND4線が不要で
あるので形成されておらず、実施の形態1のウエハの構
造と比較して簡単な構成となっている。
エハでは、ダイシングライン2上のGND4線が不要で
あるので形成されておらず、実施の形態1のウエハの構
造と比較して簡単な構成となっている。
【0039】以上のように、この実施の形態2によれ
ば、実施の形態1の効果に加え、電極領域210の縦構
造として、アルミ層63の下にP+ 拡散層を設け、この
アルミ層63と半導体チップ1内に形成されるNchT
rのソースとを、P- 基板層67を介して電気的に接続
した構造を持つ。このため、ダイシングライン2上に形
成するGND線4を形成する必要がなくなり、ダイシン
グラインの幅を狭くでき、ウエハ上に形成する半導体チ
ップの数を増大することができ、ウエハを有効に使用で
きる。
ば、実施の形態1の効果に加え、電極領域210の縦構
造として、アルミ層63の下にP+ 拡散層を設け、この
アルミ層63と半導体チップ1内に形成されるNchT
rのソースとを、P- 基板層67を介して電気的に接続
した構造を持つ。このため、ダイシングライン2上に形
成するGND線4を形成する必要がなくなり、ダイシン
グラインの幅を狭くでき、ウエハ上に形成する半導体チ
ップの数を増大することができ、ウエハを有効に使用で
きる。
【0040】実施の形態3.上記した実施の形態1,実
施の形態2においては、ウエハ190上の半導体チップ
1、ダイシング2、電源配線/GND線等の構成につい
て説明したが、実施の形態4においては、半導体チップ
の各々の詳細な構造について説明する。
施の形態2においては、ウエハ190上の半導体チップ
1、ダイシング2、電源配線/GND線等の構成につい
て説明したが、実施の形態4においては、半導体チップ
の各々の詳細な構造について説明する。
【0041】図6は、この発明の実施の形態3に係るウ
エハの各半導体チップ内の主として電源回路およびBI
モード検出回路の構造を示す回路図であり、図におい
て、10−1は電源回路、11は製品のアセンブリ時に
電源Vcc端子へワイヤリングされるパッド(ボンディ
ングパッド)、12は電源供給/遮断用のPチャンネル
トランジスタ(以下では、PchTrとする)、14は
電圧Vccを供給する半導体チップ1内部の電源配線で
あり、電源回路10−1は、パッド11、PchTr1
2、電源配線14から主として構成されている。
エハの各半導体チップ内の主として電源回路およびBI
モード検出回路の構造を示す回路図であり、図におい
て、10−1は電源回路、11は製品のアセンブリ時に
電源Vcc端子へワイヤリングされるパッド(ボンディ
ングパッド)、12は電源供給/遮断用のPチャンネル
トランジスタ(以下では、PchTrとする)、14は
電圧Vccを供給する半導体チップ1内部の電源配線で
あり、電源回路10−1は、パッド11、PchTr1
2、電源配線14から主として構成されている。
【0042】20−1はBIモード検出回路、27はウ
エハテスト時に、BIモード検出回路20−1へ電位を
供給するためのパッド(ボンディングパッド)、28は
電源引き込み線6から引き込み線上に形成される抵抗、
プルダウン抵抗29はパッド27のノード23をプルダ
ウンする抵抗であり、24および31はインバータ回路
であり、BIモード検出回路20−1は、パッド27、
抵抗28、プルダウン抵抗29、インバータ回路24お
よび31から構成されている。
エハテスト時に、BIモード検出回路20−1へ電位を
供給するためのパッド(ボンディングパッド)、28は
電源引き込み線6から引き込み線上に形成される抵抗、
プルダウン抵抗29はパッド27のノード23をプルダ
ウンする抵抗であり、24および31はインバータ回路
であり、BIモード検出回路20−1は、パッド27、
抵抗28、プルダウン抵抗29、インバータ回路24お
よび31から構成されている。
【0043】また、インバータ回路24は、PchTr
25およびNchTr26から構成されており、インバ
ータ回路31は、PchTr32およびNchTr33
から構成されている。このインバータ回路31の出力
は、BIモード信号22となり、インバータ回路24の
出力は電源回路10−1への制御信号となる。尚、実施
の形態1,2の半導体装置としてのウエハと同一の構成
要素は、同一の参照番号を用いて、それらの説明をここ
では省略する。
25およびNchTr26から構成されており、インバ
ータ回路31は、PchTr32およびNchTr33
から構成されている。このインバータ回路31の出力
は、BIモード信号22となり、インバータ回路24の
出力は電源回路10−1への制御信号となる。尚、実施
の形態1,2の半導体装置としてのウエハと同一の構成
要素は、同一の参照番号を用いて、それらの説明をここ
では省略する。
【0044】次に動作について説明する。 (1)BIモード時の動作 BIモード時には、電源配線3,電源引き込み線6およ
び入力線230にBI電源電圧が印加される。また、パ
ッド11,27は、何もコンタクトされないオープン状
態下にある。パッド27のノード23には、抵抗28を
介して入力線230から電源電圧が印加される。抵抗2
8とプルダウン抵抗29の抵抗値は、前者が小さく設定
されているので(R28<<R29)、ノード23の電
位は電源電圧にほぼ近い値になっている。即ち、約Hレ
ベルとなっている。従って、インバータ回路24の出力
である制御信号21はLレベル、インバータ回路31の
出力はHレベル(BIモード)となる。
び入力線230にBI電源電圧が印加される。また、パ
ッド11,27は、何もコンタクトされないオープン状
態下にある。パッド27のノード23には、抵抗28を
介して入力線230から電源電圧が印加される。抵抗2
8とプルダウン抵抗29の抵抗値は、前者が小さく設定
されているので(R28<<R29)、ノード23の電
位は電源電圧にほぼ近い値になっている。即ち、約Hレ
ベルとなっている。従って、インバータ回路24の出力
である制御信号21はLレベル、インバータ回路31の
出力はHレベル(BIモード)となる。
【0045】制御信号21がLレベルとなるので、Pc
hTr12はオンし、電源引き込み線6の電位Vcc
が、電源線Vcc14へ接続されているノードに印加さ
れ、これにより半導体チップ1内に電源電圧が供給され
る。BIモード信号22がHレベルとなり半導体チップ
1内へ電源電圧が供給されるので、実施の形態1で説明
したように、半導体チップ1内の各回路はBIモード時
の動作を実行する。
hTr12はオンし、電源引き込み線6の電位Vcc
が、電源線Vcc14へ接続されているノードに印加さ
れ、これにより半導体チップ1内に電源電圧が供給され
る。BIモード信号22がHレベルとなり半導体チップ
1内へ電源電圧が供給されるので、実施の形態1で説明
したように、半導体チップ1内の各回路はBIモード時
の動作を実行する。
【0046】(2)ウエハテスト時の動作 ウエハテスト時には、テスタ(図示せず)のプローバ
が、パッド11,27とコンタクトして電源電圧Vc
c、Lレベルの電圧をそれぞれへ印加する。電源配線
3,電源引き込み線6は、ウエハ190の端部で形成さ
れている電極領域200がオープン状態となっているた
めオープン状態となる。但し、抵抗28を介してパッド
27へ印加されるLレベルの電圧が伝達されるため、L
レベル、即ちGNDレベルとなる。
が、パッド11,27とコンタクトして電源電圧Vc
c、Lレベルの電圧をそれぞれへ印加する。電源配線
3,電源引き込み線6は、ウエハ190の端部で形成さ
れている電極領域200がオープン状態となっているた
めオープン状態となる。但し、抵抗28を介してパッド
27へ印加されるLレベルの電圧が伝達されるため、L
レベル、即ちGNDレベルとなる。
【0047】パッド27にLレベルの電圧が印加される
ので、インバータ回路24の出力はHレベル、インバー
タ回路31の出力は非BIモードとなる。制御信号21
がHレベルとなるので、PchTr12はオフ状態とな
る。電源線Vcc14へは、パッド11から直接に電源
電圧が印加される。BIモード信号22がLレベルとな
り、半導体チップ1へ電源電圧が供給されるので、半導
体チップ1内の各回路は、通常動作モードで動作可能と
なる。尚、ウエハテスト時にオープン状態となっている
電源配線3から、ノイズが直接BIモード検出回路20
−1へ入力され、誤動作および破壊の原因となる場合が
あり、これを回避するために抵抗28が必要であり、こ
の抵抗28は、BIモード検出回路20−1内のノード
23内に形成されている。
ので、インバータ回路24の出力はHレベル、インバー
タ回路31の出力は非BIモードとなる。制御信号21
がHレベルとなるので、PchTr12はオフ状態とな
る。電源線Vcc14へは、パッド11から直接に電源
電圧が印加される。BIモード信号22がLレベルとな
り、半導体チップ1へ電源電圧が供給されるので、半導
体チップ1内の各回路は、通常動作モードで動作可能と
なる。尚、ウエハテスト時にオープン状態となっている
電源配線3から、ノイズが直接BIモード検出回路20
−1へ入力され、誤動作および破壊の原因となる場合が
あり、これを回避するために抵抗28が必要であり、こ
の抵抗28は、BIモード検出回路20−1内のノード
23内に形成されている。
【0048】(3)アセンブリ後の動作 半導体チップのアセンブリの工程の最初で、ウエハ19
0は、ダイシングライン2に沿って切断され、複数の半
導体チップ1が切り離される。この後、フレームのダイ
パッド上に接着(あるいは、半田付け)され、フレーム
のリードと半導体チップ1のパッド(ボンディングパッ
ド)との間は金線、あるいはアルミ線でワイヤボンディ
ングされる。
0は、ダイシングライン2に沿って切断され、複数の半
導体チップ1が切り離される。この後、フレームのダイ
パッド上に接着(あるいは、半田付け)され、フレーム
のリードと半導体チップ1のパッド(ボンディングパッ
ド)との間は金線、あるいはアルミ線でワイヤボンディ
ングされる。
【0049】ダイシングの実行により電源配線3は消滅
し、電源引き込み線6は引き込み口5の上端付近で切断
される。また、ワイヤボンディングにより、パッド11
はアセンブリ製品(図示せず)のVcc端子へ接続され
る。また、アセンブリ製品ではVssパッドがVss端
子と同様にワイヤボンディングされている。
し、電源引き込み線6は引き込み口5の上端付近で切断
される。また、ワイヤボンディングにより、パッド11
はアセンブリ製品(図示せず)のVcc端子へ接続され
る。また、アセンブリ製品ではVssパッドがVss端
子と同様にワイヤボンディングされている。
【0050】アセンブリ製品の動作時には、半導体チッ
プ1内の電源線VccとGND線(Vss)は、上記V
ccパッド11とVssパッドを介して電源電圧とGN
D電圧レベルが印加される。
プ1内の電源線VccとGND線(Vss)は、上記V
ccパッド11とVssパッドを介して電源電圧とGN
D電圧レベルが印加される。
【0051】また、パッド27はオープンとなり、電源
引き込み線6は切断されているので、PchTr12が
オフしているならばプルダウン抵抗29によりLレベル
へプルダウンされる。従って、インバータ回路24の出
力である制御信号21はHレベルとなり、電源回路10
−1内のPchTr12はオフする。インバータ回路3
1の出力であるBIモード信号22はLレベルとなり、
半導体チップ1内の各回路は通常動作モードで動作す
る。
引き込み線6は切断されているので、PchTr12が
オフしているならばプルダウン抵抗29によりLレベル
へプルダウンされる。従って、インバータ回路24の出
力である制御信号21はHレベルとなり、電源回路10
−1内のPchTr12はオフする。インバータ回路3
1の出力であるBIモード信号22はLレベルとなり、
半導体チップ1内の各回路は通常動作モードで動作す
る。
【0052】以上のように、電源回路10−1、BIモ
ード検出回路20−1を、図6で示した構成で形成する
と、BIモード時では、電源配線3へ電圧が印加される
ことでBIモードを検出し、半導体チップ1をBIモー
ドで動作させることが可能となる。また、ウエハテスト
時やアセンブリ後ではBIモードは成立しないので、通
常動作モードで動作可能となり、BIモードになるとい
った誤動作がなくなる。
ード検出回路20−1を、図6で示した構成で形成する
と、BIモード時では、電源配線3へ電圧が印加される
ことでBIモードを検出し、半導体チップ1をBIモー
ドで動作させることが可能となる。また、ウエハテスト
時やアセンブリ後ではBIモードは成立しないので、通
常動作モードで動作可能となり、BIモードになるとい
った誤動作がなくなる。
【0053】また、アセンブリ製品では、PchTr1
2はオフするので、電源引き込み線6の切断面で何らか
のリークが発生しても、Vccの電源線14から半導体
チップ1内の各回路へこのリークが流出することはな
い。
2はオフするので、電源引き込み線6の切断面で何らか
のリークが発生しても、Vccの電源線14から半導体
チップ1内の各回路へこのリークが流出することはな
い。
【0054】また、ウエハバーンインの前に行うウエハ
テストで、不良個所、特にVss−Vcc間のショート
不良となった半導体チップは、参照番号39で示す丸印
の箇所で入力線230をレーザ等で溶断する。これによ
り、ウエハバーンイン時にノード23をプルダウンし、
PchTr12をオフさせ動作させないようにすること
ができる。また、実施の形態3のウエハは、実施の形態
1のウエハと同様に、ウエハバーンインできる。
テストで、不良個所、特にVss−Vcc間のショート
不良となった半導体チップは、参照番号39で示す丸印
の箇所で入力線230をレーザ等で溶断する。これによ
り、ウエハバーンイン時にノード23をプルダウンし、
PchTr12をオフさせ動作させないようにすること
ができる。また、実施の形態3のウエハは、実施の形態
1のウエハと同様に、ウエハバーンインできる。
【0055】また、図6に示したウエハ内の半導体チッ
プ1の構成では、プルダウン抵抗29を形成し、アセン
ブリ時にパッド27にワイヤボンディングしない例を示
した。この場合、金線を1本削除可能でありコストを低
減することができる。しかし、プルダウン抵抗29を形
成せず、アセンブリ時にVssのリードをワイヤボンデ
ィングして強制的にノード23をLレベルへ設定しても
良い。これにより、万が一、電源投入時にPchTr1
2がオフしていない場合であっても、ノード23は確実
にLレベルへ設定され、制御信号21はHレベルとな
り、PchTr12はオフされるので、BIモードが実
行されるといった誤動作を避ける事ができる。
プ1の構成では、プルダウン抵抗29を形成し、アセン
ブリ時にパッド27にワイヤボンディングしない例を示
した。この場合、金線を1本削除可能でありコストを低
減することができる。しかし、プルダウン抵抗29を形
成せず、アセンブリ時にVssのリードをワイヤボンデ
ィングして強制的にノード23をLレベルへ設定しても
良い。これにより、万が一、電源投入時にPchTr1
2がオフしていない場合であっても、ノード23は確実
にLレベルへ設定され、制御信号21はHレベルとな
り、PchTr12はオフされるので、BIモードが実
行されるといった誤動作を避ける事ができる。
【0056】また、図1および図4に示す実施の形態1
および実施の形態2に係るウエハ190では、BIモー
ド検出回路20へ電圧を供給する配線は電源引き込み線
6から分岐してBIモード検出回路20へ接続していた
が、この構成では、アセンブリ品の電源投入時にBIモ
ードが成立する可能性が皆無とは言えず、BIモードが
成立する場合がある。
および実施の形態2に係るウエハ190では、BIモー
ド検出回路20へ電圧を供給する配線は電源引き込み線
6から分岐してBIモード検出回路20へ接続していた
が、この構成では、アセンブリ品の電源投入時にBIモ
ードが成立する可能性が皆無とは言えず、BIモードが
成立する場合がある。
【0057】この可能性を完全に除去するために、実施
の形態3のウエハでは、図6に示すように、ダイシング
ライン2上に形成された電源配線3から入力線230を
介して、直接にBIモード検出回路20−1へ接続する
構成を有する。
の形態3のウエハでは、図6に示すように、ダイシング
ライン2上に形成された電源配線3から入力線230を
介して、直接にBIモード検出回路20−1へ接続する
構成を有する。
【0058】実施の形態3のウエハ上に形成された入力
線230の構成により、ダイシングの実行の際に、BI
モード検出回路20−1と接続された入力線230の上
端は、電源配線3から確実に切断されるので、ノード2
3は、プルダウン抵抗29により、確実にプルダウンさ
れる。従って、制御信号21はHレベルとなり、BIモ
ード信号22はLレベルとなる。従って、アセンブリ部
品の電源投入時に、万が一、PchTr12がオフして
いない場合であっても、制御信号21は確実にHレベル
になるので、PchTr12は直ちにオフする。従っ
て、電源回路10−1がBIモードに設定されることは
確実に無くなり、BIモード以外で電源回路10−1か
ら半導体チップ1内の各回路へ電源Vccが供給される
ことはない。
線230の構成により、ダイシングの実行の際に、BI
モード検出回路20−1と接続された入力線230の上
端は、電源配線3から確実に切断されるので、ノード2
3は、プルダウン抵抗29により、確実にプルダウンさ
れる。従って、制御信号21はHレベルとなり、BIモ
ード信号22はLレベルとなる。従って、アセンブリ部
品の電源投入時に、万が一、PchTr12がオフして
いない場合であっても、制御信号21は確実にHレベル
になるので、PchTr12は直ちにオフする。従っ
て、電源回路10−1がBIモードに設定されることは
確実に無くなり、BIモード以外で電源回路10−1か
ら半導体チップ1内の各回路へ電源Vccが供給される
ことはない。
【0059】また、図6に示した構成では、パッド27
をノード23へ接続し、ウエハテスト時にはLレベルの
電圧を供給しアセンブリ製品では、これをオープンする
ようにしたが、パッド35を制御信号21が送信される
ノードへ接続し、これにHレベルの電圧を印加し、ま
た、アセンブリ製品では電源電圧Vccリード時にワイ
ヤボンディングするように構成しても同様の効果を得る
ことができる。
をノード23へ接続し、ウエハテスト時にはLレベルの
電圧を供給しアセンブリ製品では、これをオープンする
ようにしたが、パッド35を制御信号21が送信される
ノードへ接続し、これにHレベルの電圧を印加し、ま
た、アセンブリ製品では電源電圧Vccリード時にワイ
ヤボンディングするように構成しても同様の効果を得る
ことができる。
【0060】図7は、実施の形態3のウエハの他の構成
を示した回路図であり、ウエハ内の半導体チップ1の構
成を示しており、図において、20−2はBIモード検
出回路、35は電圧Vccを印加するパッド(ボンディ
ングパッド)である。その他の構成要素は、図7に示し
たウエハ190の場合と同一の構成要素なので、同一の
参照番号を用いる。
を示した回路図であり、ウエハ内の半導体チップ1の構
成を示しており、図において、20−2はBIモード検
出回路、35は電圧Vccを印加するパッド(ボンディ
ングパッド)である。その他の構成要素は、図7に示し
たウエハ190の場合と同一の構成要素なので、同一の
参照番号を用いる。
【0061】ウエハ内の各半導体チップが、図7に示す
構成を持つことで、万が一、インバータ回路24を構成
するPchTr25に欠陥がある等の理由で、アセンブ
リ製品で制御信号21のレベルをHレベルへ設定できな
いといった不良が生じた場合であっても、パッド35に
電圧Vccを印加しているので、制御信号21は強制的
にHレベルとなり、PchTr12はオフし、BIモー
ド信号22はLレベルとなり通常動作モードとなる。
構成を持つことで、万が一、インバータ回路24を構成
するPchTr25に欠陥がある等の理由で、アセンブ
リ製品で制御信号21のレベルをHレベルへ設定できな
いといった不良が生じた場合であっても、パッド35に
電圧Vccを印加しているので、制御信号21は強制的
にHレベルとなり、PchTr12はオフし、BIモー
ド信号22はLレベルとなり通常動作モードとなる。
【0062】このように、図6および図7に示したウエ
ハの構造は、アセンブリ製品の動作を確実なものとする
ことができる。即ち、ウエハテスト時に発見された欠陥
を持つ不良品内の参照番号39で示される箇所をカット
しBIモードで動作させないようにすることができ、実
施の形態1、2のウエハと同様に、ウエハバーンインを
実行可能である。
ハの構造は、アセンブリ製品の動作を確実なものとする
ことができる。即ち、ウエハテスト時に発見された欠陥
を持つ不良品内の参照番号39で示される箇所をカット
しBIモードで動作させないようにすることができ、実
施の形態1、2のウエハと同様に、ウエハバーンインを
実行可能である。
【0063】以上のように、この実施の形態3によれ
ば、BIモード検出回路20−1、20−2内に電源配
線3から直接電源を供給する入力線230を形成し、ま
た、電源回路10−1内にパッド11を設け、さらにB
Iモード検出回路20−1内にパッド27およびプルダ
ウン抵抗29を設けた。また、BIモード検出回路20
−1の他の構成としてBIモード検出回路20−2の構
成のように、パッド27の代わりに、BIモード検出回
路20−2から電源回路10−1へ出力される制御信号
の経路の途中にパッド35を設けたため、ウエハテスト
時やアセンブリ後にはBIモードが成立せず確実に通常
動作モードで動作でき、電源回路10−1がBIモード
へ設定されるという誤動作がなくなる。
ば、BIモード検出回路20−1、20−2内に電源配
線3から直接電源を供給する入力線230を形成し、ま
た、電源回路10−1内にパッド11を設け、さらにB
Iモード検出回路20−1内にパッド27およびプルダ
ウン抵抗29を設けた。また、BIモード検出回路20
−1の他の構成としてBIモード検出回路20−2の構
成のように、パッド27の代わりに、BIモード検出回
路20−2から電源回路10−1へ出力される制御信号
の経路の途中にパッド35を設けたため、ウエハテスト
時やアセンブリ後にはBIモードが成立せず確実に通常
動作モードで動作でき、電源回路10−1がBIモード
へ設定されるという誤動作がなくなる。
【0064】実施の形態4.図8は、この発明の実施の
形態4によるウエハを示す回路図であり、特にウエハ内
のある半導体チップの構造を示す回路図であり、図にお
いて、10−2は半導体チップ1内の電源回路、20−
3は半導体チップ1内のBIモード検出回路である。そ
の他の構成要素は実施の形態1から実施の形態3のもの
と同じなので、同一参照番号を用いて、ここではそれら
の説明を省略する。
形態4によるウエハを示す回路図であり、特にウエハ内
のある半導体チップの構造を示す回路図であり、図にお
いて、10−2は半導体チップ1内の電源回路、20−
3は半導体チップ1内のBIモード検出回路である。そ
の他の構成要素は実施の形態1から実施の形態3のもの
と同じなので、同一参照番号を用いて、ここではそれら
の説明を省略する。
【0065】次に動作について説明する。実施の形態1
から実施の形態3のウエハ190内の電源回路10,1
0−1では、PchTr12を用いて、BIモード時の
電源電圧を半導体チップ1内の各回路へ供給したり、ま
た、ウエハテスト時やアセンブリ後の製品においては、
パッド11へ印加される電源電圧を外部の電源引き込み
線6へ出力しないようにしていたが、この実施の形態4
のウエハ内の電源回路10−2では、PchTrの代わ
りにNチャンネルトランジスタ(NchTr)13を用
いている。このNchTr13をオン/オフさせるため
印加するゲート電圧のレベルは、PchTrの場合と逆
なので、このNchTr13のゲートへは、電源引き込
み線6が直接接続される。
から実施の形態3のウエハ190内の電源回路10,1
0−1では、PchTr12を用いて、BIモード時の
電源電圧を半導体チップ1内の各回路へ供給したり、ま
た、ウエハテスト時やアセンブリ後の製品においては、
パッド11へ印加される電源電圧を外部の電源引き込み
線6へ出力しないようにしていたが、この実施の形態4
のウエハ内の電源回路10−2では、PchTrの代わ
りにNチャンネルトランジスタ(NchTr)13を用
いている。このNchTr13をオン/オフさせるため
印加するゲート電圧のレベルは、PchTrの場合と逆
なので、このNchTr13のゲートへは、電源引き込
み線6が直接接続される。
【0066】BIモード時では、電源配線3および入力
線230へ電源電圧が印加されるために、NchTr1
3はオンし、半導体チップ1内の各回路へ電源電圧を供
給する。ウエハテスト時、またはアセンブリ後の製品で
は、入力線230はプルダウン抵抗29によりプルダウ
ンされるのでNchTr13はオフする。
線230へ電源電圧が印加されるために、NchTr1
3はオンし、半導体チップ1内の各回路へ電源電圧を供
給する。ウエハテスト時、またはアセンブリ後の製品で
は、入力線230はプルダウン抵抗29によりプルダウ
ンされるのでNchTr13はオフする。
【0067】実施の形態4のウエハは上記した構成を有
しているので、電源供給用のNchTr13のオン/オ
フ制御信号は、例えば、図6に示したインバータ回路2
4からの出力ではなく、電源電圧の入力線230および
プルダウン抵抗29へ直接に接続された電源線である。
従って、製造上の欠陥によりインバータ回路24が動作
しない場合が発生しても、確実にNchTr13の制御
が可能となる。
しているので、電源供給用のNchTr13のオン/オ
フ制御信号は、例えば、図6に示したインバータ回路2
4からの出力ではなく、電源電圧の入力線230および
プルダウン抵抗29へ直接に接続された電源線である。
従って、製造上の欠陥によりインバータ回路24が動作
しない場合が発生しても、確実にNchTr13の制御
が可能となる。
【0068】以上のように、この実施の形態4によれ
ば、電源回路10−2内に電源供給用のNchTr13
を設け、NchTr13のオン/オフ制御信号は、図6
に示した実施の形態3のBIモード検出回路20−1内
のインバータ回路24からの出力ではなく、電源電圧の
入力線230およびプルダウン抵抗29へ直接に接続さ
れた電源線であるので、製造上の欠陥によりインバータ
回路24が動作しない場合が発生しても、確実にNch
Tr13を制御することができる。
ば、電源回路10−2内に電源供給用のNchTr13
を設け、NchTr13のオン/オフ制御信号は、図6
に示した実施の形態3のBIモード検出回路20−1内
のインバータ回路24からの出力ではなく、電源電圧の
入力線230およびプルダウン抵抗29へ直接に接続さ
れた電源線であるので、製造上の欠陥によりインバータ
回路24が動作しない場合が発生しても、確実にNch
Tr13を制御することができる。
【0069】実施の形態5.実施の形態1から実施の形
態4のウエハでは、ウエハバーンインの実行前に行うウ
エハテストで製造上の欠陥を持つ不良品が出た場合、特
に、電源電圧Vss−Vcc間がショートした不良品が
出た半導体チップをBIモードにさせないための手段と
して、参照番号38,39で示される領域をレーザ等で
溶断して電気的にカットする場合を説明した。しかしな
がら、もし、電源電圧Vss−Vcc間がショートした
半導体チップをウエハバーンインした場合、電源回路1
0,10−1,10−2に過大な負担をかけることにな
り、電源電圧レベルの降下を発生させ、他の欠陥のない
半導体チップのBIモード動作を著しく低下させる場合
がある。
態4のウエハでは、ウエハバーンインの実行前に行うウ
エハテストで製造上の欠陥を持つ不良品が出た場合、特
に、電源電圧Vss−Vcc間がショートした不良品が
出た半導体チップをBIモードにさせないための手段と
して、参照番号38,39で示される領域をレーザ等で
溶断して電気的にカットする場合を説明した。しかしな
がら、もし、電源電圧Vss−Vcc間がショートした
半導体チップをウエハバーンインした場合、電源回路1
0,10−1,10−2に過大な負担をかけることにな
り、電源電圧レベルの降下を発生させ、他の欠陥のない
半導体チップのBIモード動作を著しく低下させる場合
がある。
【0070】図9は、この発明の実施の形態5によるウ
エハを示す回路図であり、特に、ウエハ内の半導体チッ
プの構成を示す回路図である。図において、20−4は
BIモード検出回路、57はパッド(ボンディングパッ
ド)である。その他の構成要素は、実施の形態3のウエ
ハ内の構成要素と同じものなので、同一の参照番号を用
いて、ここではそれらの説明を省略する。
エハを示す回路図であり、特に、ウエハ内の半導体チッ
プの構成を示す回路図である。図において、20−4は
BIモード検出回路、57はパッド(ボンディングパッ
ド)である。その他の構成要素は、実施の形態3のウエ
ハ内の構成要素と同じものなので、同一の参照番号を用
いて、ここではそれらの説明を省略する。
【0071】次に動作について説明する。図9に示すよ
うに、実施の形態5のウエハ内における半導体チップ1
内のBIモード検出回路20−4では、入力線230の
一部に新たにパッド57を設けている。従って、BIモ
ード検出回路20−4では、2つのパッド27,57が
形成されている。そして、ウエハバーンイン時、ウエハ
テスト時、およびアセンブリ後のアセンブリ製品の動作
は実施の形態3,4の場合と同様である。
うに、実施の形態5のウエハ内における半導体チップ1
内のBIモード検出回路20−4では、入力線230の
一部に新たにパッド57を設けている。従って、BIモ
ード検出回路20−4では、2つのパッド27,57が
形成されている。そして、ウエハバーンイン時、ウエハ
テスト時、およびアセンブリ後のアセンブリ製品の動作
は実施の形態3,4の場合と同様である。
【0072】ウエハテストにおいて、不良品と判断され
た半導体チップは、ウエハテストの最後で、例えば、パ
ッド27へHレベルの電圧、パッド57へLレベルの電
圧を印加する。これにより、参照番号38で示されるノ
ード23上の領域に大電流を流してジュール熱を発生さ
せ溶断する。
た半導体チップは、ウエハテストの最後で、例えば、パ
ッド27へHレベルの電圧、パッド57へLレベルの電
圧を印加する。これにより、参照番号38で示されるノ
ード23上の領域に大電流を流してジュール熱を発生さ
せ溶断する。
【0073】以上のように、この実施の形態5によれ
ば、2つのパッド27,57をBIモード検出回路20
−4内に設け、この2つのパッドに異なる電圧を供給す
るようにして、参照番号38で示されるノードに大電流
を流し溶断するようにした。これにより、不良を持つ欠
陥品の半導体チップをレーザでなくウエハテストの工程
の途中で実行でき、ウエハの製造コストを低減し、製造
時間を低減することができる。
ば、2つのパッド27,57をBIモード検出回路20
−4内に設け、この2つのパッドに異なる電圧を供給す
るようにして、参照番号38で示されるノードに大電流
を流し溶断するようにした。これにより、不良を持つ欠
陥品の半導体チップをレーザでなくウエハテストの工程
の途中で実行でき、ウエハの製造コストを低減し、製造
時間を低減することができる。
【0074】実施の形態6.図10は、この発明の実施
の形態6によるウエハを示す回路図であり、特に、ウエ
ハ内の半導体チップの構成を示す回路図である。図にお
いて、20−5,20−6はBIモード検出回路であ
る。その他の構成要素は実施の形態1から実施の形態3
のものと同じなので、同一参照番号を用いて、ここでは
それらの説明を省略する。
の形態6によるウエハを示す回路図であり、特に、ウエ
ハ内の半導体チップの構成を示す回路図である。図にお
いて、20−5,20−6はBIモード検出回路であ
る。その他の構成要素は実施の形態1から実施の形態3
のものと同じなので、同一参照番号を用いて、ここでは
それらの説明を省略する。
【0075】次に動作について説明する。BIモード時
では、電源以外の端子はフローティング状態になってい
る。BIモードを実行する際に、電源がオンされると、
この電源から供給される電圧を入力するゲートの電位が
Vcc−Vssの中間電位レベルになり貫通電流が流れ
る可能性がある。つまり、入力インバータ回路のゲート
入力が1/2Vcc付近でPchTrとNchTrとが
ともに完全にオフせず、PchTrからNchTrへ電
流が流れる可能性がある。
では、電源以外の端子はフローティング状態になってい
る。BIモードを実行する際に、電源がオンされると、
この電源から供給される電圧を入力するゲートの電位が
Vcc−Vssの中間電位レベルになり貫通電流が流れ
る可能性がある。つまり、入力インバータ回路のゲート
入力が1/2Vcc付近でPchTrとNchTrとが
ともに完全にオフせず、PchTrからNchTrへ電
流が流れる可能性がある。
【0076】この貫通電流が流れないように、図10に
示すように、入力ゲートをNOR回路115またはNA
ND回路116で形成し、一方の入力にBIモード信号
22あるいは制御信号21を入力し、BIモード時には
この入力ゲート115,116がオフするようにパッド
(ボンディングパッド)111,112を介して制御信
号を入力する。これにより、BIモード時に入力ゲート
での貫通電流の発生を防止できる。
示すように、入力ゲートをNOR回路115またはNA
ND回路116で形成し、一方の入力にBIモード信号
22あるいは制御信号21を入力し、BIモード時には
この入力ゲート115,116がオフするようにパッド
(ボンディングパッド)111,112を介して制御信
号を入力する。これにより、BIモード時に入力ゲート
での貫通電流の発生を防止できる。
【0077】以上のように、この実施の形態6によれ
ば、BIモード検出回路内に、入力ゲートとしてNOR
回路115またはNAND回路116を設けたので、B
Iモード時に入力ゲートでの貫通電流の発生を防止で
き、バーンインを正しく実行することができる。
ば、BIモード検出回路内に、入力ゲートとしてNOR
回路115またはNAND回路116を設けたので、B
Iモード時に入力ゲートでの貫通電流の発生を防止で
き、バーンインを正しく実行することができる。
【0078】実施の形態7.図11は、この発明の実施
の形態7によるウエハを示す回路図であり、図におい
て、131は出力ドライバ、130は出力信号のパッ
ド、133は半導体チップ内の出力信号線、135はダ
イシングライン2上の出力信号線、136はウエハ周辺
部で半導体チップが形成されていない領域内での信号
線、137は出力信号の電極である。その他の構成要素
は実施の形態1から実施の形態6のものと同じなので、
同一参照番号を用いて、ここではそれらの説明を省略す
る。
の形態7によるウエハを示す回路図であり、図におい
て、131は出力ドライバ、130は出力信号のパッ
ド、133は半導体チップ内の出力信号線、135はダ
イシングライン2上の出力信号線、136はウエハ周辺
部で半導体チップが形成されていない領域内での信号
線、137は出力信号の電極である。その他の構成要素
は実施の形態1から実施の形態6のものと同じなので、
同一参照番号を用いて、ここではそれらの説明を省略す
る。
【0079】次に動作について説明する。実施の形態7
のウエハでは、ウエハ周辺部に隣接した半導体チップ1
内の出力信号パッド130を、出力信号線133,13
5,136を介してウエハ周辺部の電極137へ接続す
る。BIモードでの動作中では、出力パッド130から
半導体チップの動作に応じた制御信号を出力する。BI
モード時に電極137へオシロスコープ等のプローバを
接触させて、正常に、半導体チップ内でBIモードが実
行されているかの確認を行うことができる。
のウエハでは、ウエハ周辺部に隣接した半導体チップ1
内の出力信号パッド130を、出力信号線133,13
5,136を介してウエハ周辺部の電極137へ接続す
る。BIモードでの動作中では、出力パッド130から
半導体チップの動作に応じた制御信号を出力する。BI
モード時に電極137へオシロスコープ等のプローバを
接触させて、正常に、半導体チップ内でBIモードが実
行されているかの確認を行うことができる。
【0080】以上のように、この実施の形態7によれ
ば、ウエハ周辺部に隣接した半導体チップ1内の出力信
号パッド130をウエハ周辺部の電極137へ接続し、
BIモードでの動作中では、出力パッド130から半導
体チップの動作に応じた制御信号を出力させて、外部か
ら、半導体チップ内でBIモードが正常に実行されてい
るかの確認を行うことが可能となる。
ば、ウエハ周辺部に隣接した半導体チップ1内の出力信
号パッド130をウエハ周辺部の電極137へ接続し、
BIモードでの動作中では、出力パッド130から半導
体チップの動作に応じた制御信号を出力させて、外部か
ら、半導体チップ内でBIモードが正常に実行されてい
るかの確認を行うことが可能となる。
【0081】実施の形態8.図12は、この発明の実施
の形態8によるウエハを示す回路図であり、図におい
て、141は半導体チップの周辺に形成された電源配
線、143はダイシングライン2上を横断し、隣接する
半導体チップ間を接続する電源配線、142は、電源配
線141と143との間に電源供給/遮断用のPchT
rである。その他の構成要素は実施の形態1から実施の
形態7のものと同じなので、同一参照番号を用いて、こ
こではそれらの説明を省略する。
の形態8によるウエハを示す回路図であり、図におい
て、141は半導体チップの周辺に形成された電源配
線、143はダイシングライン2上を横断し、隣接する
半導体チップ間を接続する電源配線、142は、電源配
線141と143との間に電源供給/遮断用のPchT
rである。その他の構成要素は実施の形態1から実施の
形態7のものと同じなので、同一参照番号を用いて、こ
こではそれらの説明を省略する。
【0082】次に動作について説明する。BIモード信
号を入力することでPchTr142がオンするように
設定しておく。BIモード検出回路20が、電源配線1
43の電圧レベルを測定し、BIモードであることを検
出する。また図12の左側のウエハの端部に電源電極を
設け、この電源電極の左側に隣接する半導体チップへ電
源配線143を介し、さらに隣接する半導体チップへ
は、同様にダイシングライン2を横断する電源配線14
3を介して接続している。また、図12に示すウエハの
右側であるウエハ端部は、図4の(a)に示した実施の
形態2に係るウエハ内の電極領域と同様の構成を有して
いる。
号を入力することでPchTr142がオンするように
設定しておく。BIモード検出回路20が、電源配線1
43の電圧レベルを測定し、BIモードであることを検
出する。また図12の左側のウエハの端部に電源電極を
設け、この電源電極の左側に隣接する半導体チップへ電
源配線143を介し、さらに隣接する半導体チップへ
は、同様にダイシングライン2を横断する電源配線14
3を介して接続している。また、図12に示すウエハの
右側であるウエハ端部は、図4の(a)に示した実施の
形態2に係るウエハ内の電極領域と同様の構成を有して
いる。
【0083】以上のように、この実施の形態8によれ
ば、ダイシングライン2上を横断して隣接する半導体チ
ップ間に電源配線を配置しているので、ダイシングライ
ンの幅を狭く形成することができ、ダイシングラインの
面積を低減可能なので、ウエハ上に半導体チップを有効
に形成できる。
ば、ダイシングライン2上を横断して隣接する半導体チ
ップ間に電源配線を配置しているので、ダイシングライ
ンの幅を狭く形成することができ、ダイシングラインの
面積を低減可能なので、ウエハ上に半導体チップを有効
に形成できる。
【0084】
【発明の効果】以上のように、この発明によれば、半導
体チップの各々が、電源配線へ接続された電源引き込み
線と、電源引き込み線に接続され電源配線へ電源電圧が
印加されたことを検出するBIモード検出回路と、BI
モード検出回路から出力されるバーンインの動作を指示
するBIモード信号に基づいて、バーンイン時に所定の
クロックを発振する自励発振回路と、クロックを入力
し、バーンイン時にタイミングクロックを生成し出力す
るタイミング生成回路と、タイミングクロックを入力
し、バーンインモード時に実行する複数の内部回路へ制
御信号を送信するBIモード制御回路と、電源引き込み
線に接続され、BIモード検出回路から出力される制御
信号に基づいて第1の電源線の電源電圧を自励発振回
路、タイミング生成回路、BIモード制御回路、および
複数の内部回路へ供給する電源回路とを備えるように構
成したので、ウエハ上の電極領域に電源と接地電源GN
Dとを接続するのみで、ウエハ上に形成された半導体チ
ップの各々に電源を供給でき、BIモードの動作を実行
させることができ、即ち、ウエハ状態でのバーンインを
実行できるという効果がある。
体チップの各々が、電源配線へ接続された電源引き込み
線と、電源引き込み線に接続され電源配線へ電源電圧が
印加されたことを検出するBIモード検出回路と、BI
モード検出回路から出力されるバーンインの動作を指示
するBIモード信号に基づいて、バーンイン時に所定の
クロックを発振する自励発振回路と、クロックを入力
し、バーンイン時にタイミングクロックを生成し出力す
るタイミング生成回路と、タイミングクロックを入力
し、バーンインモード時に実行する複数の内部回路へ制
御信号を送信するBIモード制御回路と、電源引き込み
線に接続され、BIモード検出回路から出力される制御
信号に基づいて第1の電源線の電源電圧を自励発振回
路、タイミング生成回路、BIモード制御回路、および
複数の内部回路へ供給する電源回路とを備えるように構
成したので、ウエハ上の電極領域に電源と接地電源GN
Dとを接続するのみで、ウエハ上に形成された半導体チ
ップの各々に電源を供給でき、BIモードの動作を実行
させることができ、即ち、ウエハ状態でのバーンインを
実行できるという効果がある。
【0085】この発明によれば、ウエハの周辺領域に、
電源電圧を供給する第1の電極領域および接地電圧を供
給する第2の電極領域を形成し、第2の電極領域はP+
拡散層を介してP- 基板層へ電気的に接続され、ウエハ
内の各半導体チップ内のNチャンネルトランジスタのP
- 拡散層はP- 基板層へ接続され、ダイシングライン上
の電源配線の本数は1つであり第1の電極領域へ接続さ
れるように構成したので、ダイシングライン上にGND
線を形成する必要がなくなる。これによりダイシングラ
インの幅を狭くでき、ウエハ上に形成する半導体チップ
の数を増大することができ、ウエハを有効に使用できる
という効果がある。
電源電圧を供給する第1の電極領域および接地電圧を供
給する第2の電極領域を形成し、第2の電極領域はP+
拡散層を介してP- 基板層へ電気的に接続され、ウエハ
内の各半導体チップ内のNチャンネルトランジスタのP
- 拡散層はP- 基板層へ接続され、ダイシングライン上
の電源配線の本数は1つであり第1の電極領域へ接続さ
れるように構成したので、ダイシングライン上にGND
線を形成する必要がなくなる。これによりダイシングラ
インの幅を狭くでき、ウエハ上に形成する半導体チップ
の数を増大することができ、ウエハを有効に使用できる
という効果がある。
【0086】この発明によれば、ダイシングライン上に
形成された電源配線からBIモード検出回路内へ直接に
電源電圧を供給するための入力線と、電源配線から電源
回路内へ直接に電源電圧を供給するための電源引き込み
線とを備えるように構成した。また、BIモード検出回
路において、入力線内のノードにウエハテスト用のボン
ディングパッドを形成し、ウエハテストを実行する時に
はボンディングパッドへ電源配線へ供給された電圧レベ
ルと逆レべルの電圧を供給するように構成した。さら
に、入力線内のノードにプルダウン抵抗あるいはプルア
ップ抵抗を接続し、ウエハをダイシングした後に、ボン
ディングパッドを介してノードへ、電源配線に供給され
た電圧レベルと逆レべルの電圧を供給するように構成し
たので、ウエハテスト時やアセンブリ後にはBIモード
が成立せず確実に通常動作モードで動作でき、電源回路
がBIモードへ設定される様な誤動作の発生を避けるこ
とができるという効果がある。
形成された電源配線からBIモード検出回路内へ直接に
電源電圧を供給するための入力線と、電源配線から電源
回路内へ直接に電源電圧を供給するための電源引き込み
線とを備えるように構成した。また、BIモード検出回
路において、入力線内のノードにウエハテスト用のボン
ディングパッドを形成し、ウエハテストを実行する時に
はボンディングパッドへ電源配線へ供給された電圧レベ
ルと逆レべルの電圧を供給するように構成した。さら
に、入力線内のノードにプルダウン抵抗あるいはプルア
ップ抵抗を接続し、ウエハをダイシングした後に、ボン
ディングパッドを介してノードへ、電源配線に供給され
た電圧レベルと逆レべルの電圧を供給するように構成し
たので、ウエハテスト時やアセンブリ後にはBIモード
が成立せず確実に通常動作モードで動作でき、電源回路
がBIモードへ設定される様な誤動作の発生を避けるこ
とができるという効果がある。
【0087】この発明によれば、電源回路内に電源供給
用のNチャンネルトランジスタを設け、Nチャンネルト
ランジスタのオン/オフ制御信号は、BIモード検出回
路内のインバータ回路からの出力ではなく、電源電圧の
入力線およびプルダウン抵抗へ直接に接続された電源線
を介して供給するように構成したので、製造上の欠陥に
よりインバータ回路が動作しない場合が発生しても、確
実に電源回路内のNチャンネルトランジスタを制御する
ことができるという効果がある。
用のNチャンネルトランジスタを設け、Nチャンネルト
ランジスタのオン/オフ制御信号は、BIモード検出回
路内のインバータ回路からの出力ではなく、電源電圧の
入力線およびプルダウン抵抗へ直接に接続された電源線
を介して供給するように構成したので、製造上の欠陥に
よりインバータ回路が動作しない場合が発生しても、確
実に電源回路内のNチャンネルトランジスタを制御する
ことができるという効果がある。
【0088】この発明によれば、2つのパッドをBIモ
ード検出回路内に設け、この2つのパッドに異なる電圧
を供給するように構成したので、ボンディングパッド間
の配線を溶断させ、溶断後はプルダウン抵抗を介して半
導体チップ内の各回路へ非BIモードを示すBIモード
信号を出力することができ、不良を持つ欠陥品の半導体
チップをレーザでなくウエハテストの工程の途中で実行
でき、ウエハの製造コストを低減し、製造時間を低減で
きるという効果がある。
ード検出回路内に設け、この2つのパッドに異なる電圧
を供給するように構成したので、ボンディングパッド間
の配線を溶断させ、溶断後はプルダウン抵抗を介して半
導体チップ内の各回路へ非BIモードを示すBIモード
信号を出力することができ、不良を持つ欠陥品の半導体
チップをレーザでなくウエハテストの工程の途中で実行
でき、ウエハの製造コストを低減し、製造時間を低減で
きるという効果がある。
【0089】この発明によれば、BIモード検出回路内
に、半導体チップ内の他の回路へ出力される制御信号や
BIモード信号の入力ゲートとしてNOR回路あるいは
NAND回路を設けるように構成したので、BIモード
時に入力ゲートでの貫通電流の発生を防止でき、正常な
バーンインを実行できるという効果がある。
に、半導体チップ内の他の回路へ出力される制御信号や
BIモード信号の入力ゲートとしてNOR回路あるいは
NAND回路を設けるように構成したので、BIモード
時に入力ゲートでの貫通電流の発生を防止でき、正常な
バーンインを実行できるという効果がある。
【0090】この発明によれば、ウエハ周辺部に隣接し
た半導体チップ内の出力信号パッドをウエハ周辺部の電
極へ接続し、BIモードでの動作中では、出力パッドか
ら半導体チップの動作に応じた制御信号を出力させて、
外部から、半導体チップ内でBIモードが正常に実行し
ているかを確認できるように構成したので、正常なバー
ンインの実行を確認できるという効果がある。
た半導体チップ内の出力信号パッドをウエハ周辺部の電
極へ接続し、BIモードでの動作中では、出力パッドか
ら半導体チップの動作に応じた制御信号を出力させて、
外部から、半導体チップ内でBIモードが正常に実行し
ているかを確認できるように構成したので、正常なバー
ンインの実行を確認できるという効果がある。
【0091】この発明によれば、電源配線が隣接する半
導体チップ間に形成されているダイシングラインを横断
するように構成したので、ダイシングラインの幅を狭く
でき、ウエハ上に半導体チップを有効に形成できるとい
う効果がある。
導体チップ間に形成されているダイシングラインを横断
するように構成したので、ダイシングラインの幅を狭く
でき、ウエハ上に半導体チップを有効に形成できるとい
う効果がある。
【図1】 この発明の実施の形態1によるウエハ内のあ
る半導体チップを示す構成図である。
る半導体チップを示す構成図である。
【図2】 この発明のウエハの電極領域を示す構成図で
ある。
ある。
【図3】 この発明のウエハの電極領域を示す構成図で
ある。
ある。
【図4】 この発明の実施の形態2によるウエハ内のあ
る半導体チップの縦断面構造を示す構成図である。
る半導体チップの縦断面構造を示す構成図である。
【図5】 この発明の実施の形態2によるウエハ内のあ
る半導体チップを示す構成図である。
る半導体チップを示す構成図である。
【図6】 この発明の実施の形態3によるウエハ内のあ
る半導体チップの詳細な構成を示す回路図である。
る半導体チップの詳細な構成を示す回路図である。
【図7】 この発明の実施の形態3によるウエハ内のあ
る半導体チップの詳細な他の構成を示す回路図である。
る半導体チップの詳細な他の構成を示す回路図である。
【図8】 この発明の実施の形態4によるウエハ内のあ
る半導体チップの詳細な構成を示す回路図である。
る半導体チップの詳細な構成を示す回路図である。
【図9】 この発明の実施の形態5によるウエハ内のあ
る半導体チップの詳細な構成を示す回路図である。
る半導体チップの詳細な構成を示す回路図である。
【図10】 この発明の実施の形態6によるウエハ内の
ある半導体チップの詳細な構成を示す回路図である。
ある半導体チップの詳細な構成を示す回路図である。
【図11】 この発明の実施の形態7によるウエハ内の
ある半導体チップの詳細な構成を示す回路図である。
ある半導体チップの詳細な構成を示す回路図である。
【図12】 この発明の実施の形態8によるウエハ内の
ある半導体チップの詳細な構成を示す回路図である。
ある半導体チップの詳細な構成を示す回路図である。
1 半導体チップ、2 ダイシングライン、3 電源配
線、6 電源引き込み線、10,10−1,10−2
電源回路、11,27,35,57,111,112
パッド(ボンディングパッド)、12 Pチャンネルト
ランジスタ、13 Nチャンネルトランジスタ、20,
20−1〜20−6 BIモード検出回路、21 制御
信号、22 BIモード信号、29 プルダウン抵抗、
40 自励発振回路、50 タイミング生成回路、60
BIモード制御回路、66 P+ 拡散層、67 P-
基板層、70 内部回路、115 NOR回路、116
NAND回路、200 電極領域(第1の電極領域)、
210 電極領域(第2の電極領域)、230 入力
線。
線、6 電源引き込み線、10,10−1,10−2
電源回路、11,27,35,57,111,112
パッド(ボンディングパッド)、12 Pチャンネルト
ランジスタ、13 Nチャンネルトランジスタ、20,
20−1〜20−6 BIモード検出回路、21 制御
信号、22 BIモード信号、29 プルダウン抵抗、
40 自励発振回路、50 タイミング生成回路、60
BIモード制御回路、66 P+ 拡散層、67 P-
基板層、70 内部回路、115 NOR回路、116
NAND回路、200 電極領域(第1の電極領域)、
210 電極領域(第2の電極領域)、230 入力
線。
Claims (13)
- 【請求項1】 ダイシングライン上に形成され電源電圧
を供給する少なくとも1つの電源配線と、前記ダイシン
グラインで分けられた複数の半導体チップからなるウエ
ハであり、前記半導体チップの各々は、前記電源配線へ
接続された電源引き込み線と、前記電源引き込み線に接
続され、前記電源配線へ電源電圧が印加されたことを検
出するバーンインモード(BIモード)検出回路と、前
記BIモード検出回路から出力されるバーンインの動作
を指示するBIモード信号に基づいて、バーンイン時に
所定のクロックを発振する自励発振回路と、前記クロッ
クを入力し前記バーンイン時にタイミングクロックを出
力するタイミング生成回路と、前記タイミングクロック
を入力し、前記バーンインモード時に実行される複数の
内部回路へ制御信号を送信するBIモード制御回路と、
前記電源引き込み線へ接続され、前記BIモード検出回
路から出力される制御信号に基づいて前記第1の電源配
線の電源電圧を前記自励発振回路、前記タイミング生成
回路、前記BIモード制御回路、および前記複数の内部
回路へ前記電源電圧を供給する電源回路とを備えた半導
体装置。 - 【請求項2】 ウエハの周辺領域に、電源電圧を供給す
る第1の電極領域および接地電圧を供給する第2の電極
領域が形成され、前記第2の電極領域はP+拡散層を介
してP- 基板層へ電気的に接続され、各半導体チップ内
のNチャンネルトランジスタのP- 拡散層は前記P- 基
板層へ接続され、ダイシングライン上の電源配線の本数
は1つであり、かつ前記第1の電極領域へ接続されてい
ることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 ダイシングライン上に形成された電源配
線からBIモード検出回路内へ直接に電源電圧を供給す
るための入力線と、前記電源配線から電源回路内へ直接
に前記電源電圧を供給するための電源引き込み線とを備
えたことを特徴とする請求項1または請求項2記載の半
導体装置。 - 【請求項4】 電源回路は、BIモード検出回路から出
力された制御信号に基づいて、BIモード時にはオンし
前記BIモード時以外の場合はオフするトランジスタを
備え、前記トランジスタのオン/オフに基づいて電源電
圧を供給することを特徴とする請求項1から請求項3の
うちのいずれか1項記載の半導体装置。 - 【請求項5】 トランジスタはPチャンネルトランジス
タであり、BIモード検出回路から出力された制御信号
は、前記Pチャンネルトランジスタのゲートへ入力され
ることを特徴とする請求項4記載の半導体装置。 - 【請求項6】 トランジスタはNチャンネルトランジス
タであり、第1の配線からBIモード検出回路内へ電圧
を供給するための入力線は、前記Nチャンネルトランジ
スタのゲートへも直接に接続されていることを特徴とす
る請求項4記載の半導体装置。 - 【請求項7】 BIモード検出回路において、入力線内
のノードにウエハテスト用のボンディングパッドを形成
し、前記ウエハテストを実行する時には、電源配線へ供
給された電圧レベルと逆レべルの電圧を、前記ボンディ
ングパッドへ供給することを特徴とする請求項3記載の
半導体装置。 - 【請求項8】 入力線内のノードにプルダウン抵抗ある
いはプルアップ抵抗を接続し、ウエハをダイシングした
後には、前記ボンディングパッドを介して前記ノード
へ、電源配線に供給された電圧レベルと逆レべルの電圧
が供給されることを特徴とする請求項3記載の半導体装
置。 - 【請求項9】 BIモード検出回路において、入力線内
のノードに少なくとも2つのボンディングパッドを形成
し、前記ボンディングパッドへプルダウン抵抗を接続
し、ウエハテストで不良と判断された半導体チップ内の
前記2つのボンディングパッドへレベルが異なる電圧を
供給して前記ボンディングパッド間の配線を溶断させ、
溶断後は前記プルダウン抵抗を介して前記半導体チップ
内の各回路へ非BIモードを示すBIモード信号を出力
することを特徴とする請求項3記載の半導体装置。 - 【請求項10】 BIモード検出回路から電源回路内の
トランジスタのゲートへ制御信号を出力するための信号
配線の途中に、ボンディングパッドをさらに設けたこと
を特徴とする請求項4記載の半導体装置。 - 【請求項11】 BIモード検出回路内にボンディング
パッドをさらに設け、前記BIモード検出回路から半導
体チップ内の他の回路へ出力されるBIモード信号と前
記ボンディングパッドへ供給された信号との論理演算を
行う入力ゲートとしてのNOR回路またはNAND回路
をさらに設け、前記BIモード時に前記ボンディングパ
ッドへ制御信号を入力して、前記入力ゲートをオフする
ことを特徴とする請求項1から請求項10のうちのいず
れか1項記載の半導体装置。 - 【請求項12】 ウエハ内の複数の半導体チップのなか
で、前記ウエハの周辺領域に隣接して形成された半導体
チップから出力される信号を伝送する信号配線へ接続さ
れたボンディングパッドをさらに設け、BIモード時
に、前記半導体チップから出力される前記出力信号を前
記ボンディングパッドを介して得ることを特徴とする請
求項1から請求項10のうちのいずれか1項記載の半導
体装置。 - 【請求項13】 電源配線は前記ダイシングラインを横
断する方向に形成されていることを特徴とする請求項1
から請求項10のうちのいずれか1項記載の半導体装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10156378A JPH11354721A (ja) | 1998-06-04 | 1998-06-04 | 半導体装置 |
US09/159,630 US6410936B1 (en) | 1998-06-04 | 1998-09-24 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10156378A JPH11354721A (ja) | 1998-06-04 | 1998-06-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11354721A true JPH11354721A (ja) | 1999-12-24 |
Family
ID=15626451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10156378A Pending JPH11354721A (ja) | 1998-06-04 | 1998-06-04 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6410936B1 (ja) |
JP (1) | JPH11354721A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009081384A (ja) * | 2007-09-27 | 2009-04-16 | Nec Electronics Corp | 半導体装置 |
WO2010073624A1 (ja) * | 2008-12-26 | 2010-07-01 | 日本電気株式会社 | 半導体装置およびそのテスト方法 |
JP2010153753A (ja) * | 2008-12-26 | 2010-07-08 | Renesas Electronics Corp | 半導体装置 |
WO2010101100A1 (ja) * | 2009-03-04 | 2010-09-10 | 日本電気株式会社 | 電子回路、および試験システム |
Families Citing this family (13)
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---|---|---|---|---|
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US6987383B2 (en) * | 2000-02-10 | 2006-01-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a connection inspecting circuit for inspecting connections of power source terminals and grounding terminals, and inspection method for the same |
JP2002373869A (ja) * | 2001-06-13 | 2002-12-26 | Mitsubishi Electric Corp | 半導体チップ、シリコンウェハ、及び、半導体チップの製造方法 |
DE10196869T5 (de) * | 2001-09-10 | 2004-05-27 | Mitsubishi Denki K.K. | Substratfehlerreparaturvorrichtung |
JP4200926B2 (ja) * | 2004-03-10 | 2008-12-24 | ソニー株式会社 | 半導体集積回路 |
JP4623659B2 (ja) | 2006-02-23 | 2011-02-02 | パナソニック株式会社 | 半導体装置 |
JP2008078356A (ja) * | 2006-09-21 | 2008-04-03 | Elpida Memory Inc | 半導体装置およびその製造方法 |
US7960983B2 (en) * | 2008-08-25 | 2011-06-14 | Freescale Semiconductor, Inc. | Circuit for detecting bonding defect in multi-bonding wire |
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JP2012023254A (ja) * | 2010-07-16 | 2012-02-02 | Toshiba Corp | 半導体装置 |
KR102365683B1 (ko) | 2015-11-27 | 2022-02-21 | 삼성전자주식회사 | 디스플레이 구동 칩 |
US10896878B2 (en) * | 2019-06-18 | 2021-01-19 | Nxp B.V. | Integrated circuit saw bow break point |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS61268034A (ja) * | 1985-05-22 | 1986-11-27 | Mitsubishi Electric Corp | 半導体装置 |
JP2585799B2 (ja) | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
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-
1998
- 1998-06-04 JP JP10156378A patent/JPH11354721A/ja active Pending
- 1998-09-24 US US09/159,630 patent/US6410936B1/en not_active Expired - Fee Related
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WO2010073624A1 (ja) * | 2008-12-26 | 2010-07-01 | 日本電気株式会社 | 半導体装置およびそのテスト方法 |
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JP5375834B2 (ja) * | 2008-12-26 | 2013-12-25 | 日本電気株式会社 | 半導体装置およびそのテスト方法 |
WO2010101100A1 (ja) * | 2009-03-04 | 2010-09-10 | 日本電気株式会社 | 電子回路、および試験システム |
JP5375946B2 (ja) * | 2009-03-04 | 2013-12-25 | 日本電気株式会社 | 電子回路、および試験システム |
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---|---|
US6410936B1 (en) | 2002-06-25 |
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