JPH03106029A - ウエハ・スケール・ic - Google Patents
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ウェハ・スケール・ICに関し、
各チップに安定に電源を供給することを目的とし、
単一のウェハに複数のチップが形威されたウェハ・スケ
ール・ICであって、前記複数のチップの各電源端子を
電源配線層およびボンディングワイヤによって二重に接
続するように構戒する。
ール・ICであって、前記複数のチップの各電源端子を
電源配線層およびボンディングワイヤによって二重に接
続するように構戒する。
本発明はウェハ・スケール・ICに関する。
ウェハ・スケール・ICは、論理回路やメモリの形威さ
れた複数のチップを単一の半導体ウェハ上に形威し、こ
れらのチップを切り離すことなく一つのデバイスとして
動作させるものである。そのため、どのようなICに比
べても大規模な回路を集積化できるとともに、個々のチ
ップをパッケージに実装する従来のICに比べてチップ
間の配線長が短くなり、信号遅延時間を短縮することが
できる。また、当然のことながら個々のチップの組立工
程が不要であるため実装工程が簡単化されてデバイスの
信頼性も向上する。
れた複数のチップを単一の半導体ウェハ上に形威し、こ
れらのチップを切り離すことなく一つのデバイスとして
動作させるものである。そのため、どのようなICに比
べても大規模な回路を集積化できるとともに、個々のチ
ップをパッケージに実装する従来のICに比べてチップ
間の配線長が短くなり、信号遅延時間を短縮することが
できる。また、当然のことながら個々のチップの組立工
程が不要であるため実装工程が簡単化されてデバイスの
信頼性も向上する。
ウェハ・スケール・ICには上述のように通常のICに
ない利点がある一方で、大面積のウェハ上に多数のチッ
プが平面的に並んで形威されることに起因する問題も生
じる。以下に述べるような各チップへの電源供給方法も
その一つである。
ない利点がある一方で、大面積のウェハ上に多数のチッ
プが平面的に並んで形威されることに起因する問題も生
じる。以下に述べるような各チップへの電源供給方法も
その一つである。
第2図はウェハ・スケール・ICの平面図を示したもの
であり、多数のチップ12からなるウェハl1はキャリ
ャと称される基板(図示せず)にマウントされる。第3
図(a)は第2図中点線で囲んだ部分を拡大した平面図
である。同図に見られるようにウェハ上には隣接したチ
ップ12A 、12B 、12C・・・間で信号の授受
を行うためにローカルラインと称されるAI膜等の金属
膜からなる信号配線115が形成されており、隣接した
チップを接続している。チップ間における信号の授受は
各チップの機能によって異なる方式で行われるため、上
記の信号配線層{5はチップによってその配置が異なり
、第3図(a)にその例を示したように、ウェハ上で不
規則に配置されている。一方、各チップに電源を供給す
るための電源ラインとなる電源配線層13は全てのチッ
プに必要なものであり、ウェハ上で通常は規則的に配置
されている。以上のようにして形戊された電源配線層1
3および信号配線層15はウェハの端部に位置している
チップからキャリャ上に設けられた電極端子(図示せず
)にポンディングワイヤによって接続され、外部回路と
の信号の授受及び電源の供給が行われる。また、各チッ
プには電源端子I4、信号端子l6がそれぞれ電源配線
層13、信号配線JI15上に設けられており、IC製
作工程途中あるいは製作工程後に上記電源端子14、信
号端子工6にブローブを接触させて各チップ毎あるいは
複数チップからなる内部回路の試験が行われる。しかし
ながら、上記電源配線層l3は通常幅数十μm程度、厚
み1μm程度の金属膜パターンからなり、これを直径1
5cmにも達するウェハの端から端まで延長させた場合
、その抵抗及びインダクタンスは増大する。そのため各
チップに供給される電圧、電流は不安定となり、デバイ
スに誤動作を生じさせるという問題が生しる。このよう
な問題を回避するため電源配線層による電源の供給を行
う代わりに例えば第3図(b)に示したように各チップ
の電源端子14間をボンディング・ワイヤ17で接続す
ることもできる。ボンディング・ワイヤ17は直径30
〜100μmのAIあるいはAuからなっているため、
その抵抗及びインダクタンスを電源配線層に比べて大幅
に小さくすることができる。
であり、多数のチップ12からなるウェハl1はキャリ
ャと称される基板(図示せず)にマウントされる。第3
図(a)は第2図中点線で囲んだ部分を拡大した平面図
である。同図に見られるようにウェハ上には隣接したチ
ップ12A 、12B 、12C・・・間で信号の授受
を行うためにローカルラインと称されるAI膜等の金属
膜からなる信号配線115が形成されており、隣接した
チップを接続している。チップ間における信号の授受は
各チップの機能によって異なる方式で行われるため、上
記の信号配線層{5はチップによってその配置が異なり
、第3図(a)にその例を示したように、ウェハ上で不
規則に配置されている。一方、各チップに電源を供給す
るための電源ラインとなる電源配線層13は全てのチッ
プに必要なものであり、ウェハ上で通常は規則的に配置
されている。以上のようにして形戊された電源配線層1
3および信号配線層15はウェハの端部に位置している
チップからキャリャ上に設けられた電極端子(図示せず
)にポンディングワイヤによって接続され、外部回路と
の信号の授受及び電源の供給が行われる。また、各チッ
プには電源端子I4、信号端子l6がそれぞれ電源配線
層13、信号配線JI15上に設けられており、IC製
作工程途中あるいは製作工程後に上記電源端子14、信
号端子工6にブローブを接触させて各チップ毎あるいは
複数チップからなる内部回路の試験が行われる。しかし
ながら、上記電源配線層l3は通常幅数十μm程度、厚
み1μm程度の金属膜パターンからなり、これを直径1
5cmにも達するウェハの端から端まで延長させた場合
、その抵抗及びインダクタンスは増大する。そのため各
チップに供給される電圧、電流は不安定となり、デバイ
スに誤動作を生じさせるという問題が生しる。このよう
な問題を回避するため電源配線層による電源の供給を行
う代わりに例えば第3図(b)に示したように各チップ
の電源端子14間をボンディング・ワイヤ17で接続す
ることもできる。ボンディング・ワイヤ17は直径30
〜100μmのAIあるいはAuからなっているため、
その抵抗及びインダクタンスを電源配線層に比べて大幅
に小さくすることができる。
しかし、ボンディング・ワイヤを用いた場合においても
、チップを直列に接続する限りいずれかの箇所で断線が
生じたときには、その断線箇所の先のチップには電源が
供給されないこととなり、デバイスの信頼性に問題が生
じる。
、チップを直列に接続する限りいずれかの箇所で断線が
生じたときには、その断線箇所の先のチップには電源が
供給されないこととなり、デバイスの信頼性に問題が生
じる。
そこで本発明は、各チンブに安定に電源を供給すること
を目的とする。
を目的とする。
上記課題の解決は、単一のウェハに複数のチップが形威
されたウェハ・スケール・ICであって、前記複数のチ
ップの各電a端子を電源配線層およびボンディングワイ
ヤによって二重に接続したことを特徴とするウェハ・ス
ケール・ICによって達成される。
されたウェハ・スケール・ICであって、前記複数のチ
ップの各電a端子を電源配線層およびボンディングワイ
ヤによって二重に接続したことを特徴とするウェハ・ス
ケール・ICによって達成される。
本発明によれば、各チップの電源端子は電源配線層およ
びボンディングワイヤによって二重に接続されて外部か
ら電源が供給される。そのため、電源配線層が一つある
いは数箇所で断線した場合においても同じ箇所のボンデ
ィングワイヤによって電源が供給されることとなる。ま
た、ボンディングワイヤが一つあるいは数箇所で断線し
た場合においても同し箇所の電源配線層によって電源が
供給されることとなる。この場合、ボンディングワイヤ
の断線箇所における電源配線層の長さはウェハ上のチッ
プを接続している電源配線層の延長距離に比べて充分短
いため、実質的に配線抵抗およびインダクタンスを大き
くすることなく安定に電源が供給される。
びボンディングワイヤによって二重に接続されて外部か
ら電源が供給される。そのため、電源配線層が一つある
いは数箇所で断線した場合においても同じ箇所のボンデ
ィングワイヤによって電源が供給されることとなる。ま
た、ボンディングワイヤが一つあるいは数箇所で断線し
た場合においても同し箇所の電源配線層によって電源が
供給されることとなる。この場合、ボンディングワイヤ
の断線箇所における電源配線層の長さはウェハ上のチッ
プを接続している電源配線層の延長距離に比べて充分短
いため、実質的に配線抵抗およびインダクタンスを大き
くすることなく安定に電源が供給される。
[実施例]
第1図(a)、(b)は本発明の一実施例を示す平面図
である。同図(a)に示すようにウェハ上のチップに■
。。、VDD等の電源を供給するためにAI膜からなる
幅50μm程度の電源配線層13を、縦方向に並ぶチッ
プ12A 、12B・・・に直列に形威し各チップ毎に
電源端子14を設ける。さらに、隣接したチップ、たと
えば12A と12B 、12Aと12Gとの間にロー
カルな信号の授受を行うための信号配線層15および信
号端子l6を必要に応して形戒する。そして電源配線層
13で接続されている電源端子14間を^lあるいはA
uからなるポンディング・ワイヤ17で図に示したよう
に連続して接続する。以上のように、各チップの電源端
子14は電源配線層13で接続されるとともにポンディ
ング・ワイヤ17で二重に接続されることになる。また
、接地端子についても同様な方法で二重に接続すること
ができる。
である。同図(a)に示すようにウェハ上のチップに■
。。、VDD等の電源を供給するためにAI膜からなる
幅50μm程度の電源配線層13を、縦方向に並ぶチッ
プ12A 、12B・・・に直列に形威し各チップ毎に
電源端子14を設ける。さらに、隣接したチップ、たと
えば12A と12B 、12Aと12Gとの間にロー
カルな信号の授受を行うための信号配線層15および信
号端子l6を必要に応して形戒する。そして電源配線層
13で接続されている電源端子14間を^lあるいはA
uからなるポンディング・ワイヤ17で図に示したよう
に連続して接続する。以上のように、各チップの電源端
子14は電源配線層13で接続されるとともにポンディ
ング・ワイヤ17で二重に接続されることになる。また
、接地端子についても同様な方法で二重に接続すること
ができる。
なお、信号端子16は通常、隣接するチップ間のみを接
続するために設けられておりその距離も短いため信号配
線層工5で接続するだけで充分であるが、必要に応じて
ポンディング・ワイヤで二重に接続することもできる。
続するために設けられておりその距離も短いため信号配
線層工5で接続するだけで充分であるが、必要に応じて
ポンディング・ワイヤで二重に接続することもできる。
第1図(b)は本発明の別の実施例を示す平面図であり
、第1図(a)と同一のものには同一番号を付した。第
1図(b)は第1図(a.)におけるワイヤボンディン
グの方法を変更したものであり、図のように各チップ毎
にボンディング・ワイヤl7を切断し、ボンディング・
ワイヤエ7と電源端子工4との接触位置を各切断された
ポンディング・ワイヤ毎に変えたものである。このよう
にすることによってボンディング・ワイヤと電源端子と
の接触面積は第1図(a)の場合に比べて小さくなりそ
の結果電源端子14の幅を狭くすることができるため、
チップ内の内部パターンの利用面積を同図において横方
向に広《することができる利点を有する。
、第1図(a)と同一のものには同一番号を付した。第
1図(b)は第1図(a.)におけるワイヤボンディン
グの方法を変更したものであり、図のように各チップ毎
にボンディング・ワイヤl7を切断し、ボンディング・
ワイヤエ7と電源端子工4との接触位置を各切断された
ポンディング・ワイヤ毎に変えたものである。このよう
にすることによってボンディング・ワイヤと電源端子と
の接触面積は第1図(a)の場合に比べて小さくなりそ
の結果電源端子14の幅を狭くすることができるため、
チップ内の内部パターンの利用面積を同図において横方
向に広《することができる利点を有する。
〔発明の効果]
以上のように本発明によれば、ウェハ・スケール・IC
の各チップに形威されている電極端子は電源配線層で接
続されるとともにボンディング・ワイヤで二重に接続さ
れている。従って、断線に対するデバイスの信頼性が高
くなりかつボンディング・ワイヤの抵抗及びインダクダ
ンスが小さいため各チップに安定して電源が供給される
。
の各チップに形威されている電極端子は電源配線層で接
続されるとともにボンディング・ワイヤで二重に接続さ
れている。従って、断線に対するデバイスの信頼性が高
くなりかつボンディング・ワイヤの抵抗及びインダクダ
ンスが小さいため各チップに安定して電源が供給される
。
第1図(a)〜(b)は本発明の実施例を示す平面図、
第2図はウェハ・スケール・ICの平面図、第3図(a
)〜(b)は従来例の問題点を示す平面図、である。 図において、 11はウェハ、 12、12A , 12B 、12Cはチップ、13は
電源配線層、 14は電源端子、 15は信号配線層、 16は信号端子、 17はボンディング・ワイヤ、 である。 本発明の実雄例を示す平面図 第 1 図 −171−
第2図はウェハ・スケール・ICの平面図、第3図(a
)〜(b)は従来例の問題点を示す平面図、である。 図において、 11はウェハ、 12、12A , 12B 、12Cはチップ、13は
電源配線層、 14は電源端子、 15は信号配線層、 16は信号端子、 17はボンディング・ワイヤ、 である。 本発明の実雄例を示す平面図 第 1 図 −171−
Claims (1)
- 【特許請求の範囲】 単一のウェハに複数のチップが形成されたウェハ・スケ
ール・ICであって、 前記複数のチップの各電源端子を電源配線層およびボン
ディングワイヤによって二重に接続したことを特徴とす
るウェハ・スケール・IC。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1244554A JPH03106029A (ja) | 1989-09-20 | 1989-09-20 | ウエハ・スケール・ic |
KR1019900014311A KR930009015B1 (ko) | 1989-09-20 | 1990-09-11 | 웨이퍼 크기 집적회로의 배선구조 |
EP90117908A EP0418802B1 (en) | 1989-09-20 | 1990-09-18 | Wiring structure in a wafer-scale integrated circuit |
US07/585,515 US5032889A (en) | 1989-09-20 | 1990-09-20 | Wiring structure in a wafer-scale integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1244554A JPH03106029A (ja) | 1989-09-20 | 1989-09-20 | ウエハ・スケール・ic |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03106029A true JPH03106029A (ja) | 1991-05-02 |
Family
ID=17120435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1244554A Pending JPH03106029A (ja) | 1989-09-20 | 1989-09-20 | ウエハ・スケール・ic |
Country Status (4)
Country | Link |
---|---|
US (1) | US5032889A (ja) |
EP (1) | EP0418802B1 (ja) |
JP (1) | JPH03106029A (ja) |
KR (1) | KR930009015B1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2516403B2 (ja) * | 1988-06-01 | 1996-07-24 | 富士通株式会社 | ウエハ・スケ―ル・メモリ |
JP2585799B2 (ja) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
US5239191A (en) * | 1990-01-19 | 1993-08-24 | Kabushiki Kaisha Toshiba | Semiconductor wafer |
EP1306898A1 (en) | 2001-10-29 | 2003-05-02 | Dialog Semiconductor GmbH | Sub-milliohm on-chip interconnection |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57164651A (en) * | 1981-03-20 | 1982-10-09 | Fujitsu Ltd | Control system for switchboard |
JPS60239051A (ja) * | 1984-05-11 | 1985-11-27 | Mitsubishi Electric Corp | 半導体装置 |
GB2177825B (en) * | 1985-07-12 | 1989-07-26 | Anamartic Ltd | Control system for chained circuit modules |
KR900702569A (ko) * | 1988-06-01 | 1990-12-07 | 원본미기재 | 웨이퍼스케일 집적회로 |
-
1989
- 1989-09-20 JP JP1244554A patent/JPH03106029A/ja active Pending
-
1990
- 1990-09-11 KR KR1019900014311A patent/KR930009015B1/ko not_active IP Right Cessation
- 1990-09-18 EP EP90117908A patent/EP0418802B1/en not_active Expired - Lifetime
- 1990-09-20 US US07/585,515 patent/US5032889A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0418802A2 (en) | 1991-03-27 |
KR910007121A (ko) | 1991-04-30 |
US5032889A (en) | 1991-07-16 |
KR930009015B1 (ko) | 1993-09-18 |
EP0418802A3 (en) | 1991-05-29 |
EP0418802B1 (en) | 1997-02-12 |
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