JPH03106029A - ウエハ・スケール・ｉｃ - Google Patents

ウエハ・スケール・ｉｃ

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JPH03106029A
JPH03106029A JP1244554A JP24455489A JPH03106029A JP H03106029 A JPH03106029 A JP H03106029A JP 1244554 A JP1244554 A JP 1244554A JP 24455489 A JP24455489 A JP 24455489A JP H03106029 A JPH03106029 A JP H03106029A
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power supply
chips
power
wiring layer
bonding wires
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Toshiaki Murao
村尾　寿昭
Takeo Kikuchi
健雄 菊地
Toshihiko Itatsu
井龍　俊彦
Hiroyuki Sugamoto
博之 菅本
Hidenori Nomura
野村　英則
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ウェハ・スケール・ＩＣに関し、 各チップに安定に電源を供給することを目的とし、 単一のウェハに複数のチップが形威されたウェハ・スケ
ール・ＩＣであって、前記複数のチップの各電源端子を
電源配線層およびボンディングワイヤによって二重に接
続するように構戒する。
〔産業上の利用分野〕
本発明はウェハ・スケール・ＩＣに関する。
ウェハ・スケール・ＩＣは、論理回路やメモリの形威さ
れた複数のチップを単一の半導体ウェハ上に形威し、こ
れらのチップを切り離すことなく一つのデバイスとして
動作させるものである。そのため、どのようなＩＣに比
べても大規模な回路を集積化できるとともに、個々のチ
ップをパッケージに実装する従来のＩＣに比べてチップ
間の配線長が短くなり、信号遅延時間を短縮することが
できる。また、当然のことながら個々のチップの組立工
程が不要であるため実装工程が簡単化されてデバイスの
信頼性も向上する。
〔従来の技術〕
ウェハ・スケール・ＩＣには上述のように通常のＩＣに
ない利点がある一方で、大面積のウェハ上に多数のチッ
プが平面的に並んで形威されることに起因する問題も生
じる。以下に述べるような各チップへの電源供給方法も
その一つである。
第２図はウェハ・スケール・ＩＣの平面図を示したもの
であり、多数のチップ１２からなるウェハｌ１はキャリ
ャと称される基板（図示せず）にマウントされる。第３
図（ａ）は第２図中点線で囲んだ部分を拡大した平面図
である。同図に見られるようにウェハ上には隣接したチ
ップ１２Ａ　、１２Ｂ　、１２Ｃ・・・間で信号の授受
を行うためにローカルラインと称されるＡＩ膜等の金属
膜からなる信号配線１１５が形成されており、隣接した
チップを接続している。チップ間における信号の授受は
各チップの機能によって異なる方式で行われるため、上
記の信号配線層｛５はチップによってその配置が異なり
、第３図（ａ）にその例を示したように、ウェハ上で不
規則に配置されている。一方、各チップに電源を供給す
るための電源ラインとなる電源配線層１３は全てのチッ
プに必要なものであり、ウェハ上で通常は規則的に配置
されている。以上のようにして形戊された電源配線層１
３および信号配線層１５はウェハの端部に位置している
チップからキャリャ上に設けられた電極端子（図示せず
）にポンディングワイヤによって接続され、外部回路と
の信号の授受及び電源の供給が行われる。また、各チッ
プには電源端子Ｉ４、信号端子ｌ６がそれぞれ電源配線
層１３、信号配線ＪＩ１５上に設けられており、ＩＣ製
作工程途中あるいは製作工程後に上記電源端子１４、信
号端子工６にブローブを接触させて各チップ毎あるいは
複数チップからなる内部回路の試験が行われる。しかし
ながら、上記電源配線層ｌ３は通常幅数十μｍ程度、厚
み１μｍ程度の金属膜パターンからなり、これを直径１
５ｃｍにも達するウェハの端から端まで延長させた場合
、その抵抗及びインダクタンスは増大する。そのため各
チップに供給される電圧、電流は不安定となり、デバイ
スに誤動作を生じさせるという問題が生しる。このよう
な問題を回避するため電源配線層による電源の供給を行
う代わりに例えば第３図（ｂ）に示したように各チップ
の電源端子１４間をボンディング・ワイヤ１７で接続す
ることもできる。ボンディング・ワイヤ１７は直径３０
〜１００μｍのＡＩあるいはＡｕからなっているため、
その抵抗及びインダクタンスを電源配線層に比べて大幅
に小さくすることができる。
〔発明が解決しようとする課題〕
しかし、ボンディング・ワイヤを用いた場合においても
、チップを直列に接続する限りいずれかの箇所で断線が
生じたときには、その断線箇所の先のチップには電源が
供給されないこととなり、デバイスの信頼性に問題が生
じる。
そこで本発明は、各チンブに安定に電源を供給すること
を目的とする。
〔課題を解決するための手段〕
上記課題の解決は、単一のウェハに複数のチップが形威
されたウェハ・スケール・ＩＣであって、前記複数のチ
ップの各電ａ端子を電源配線層およびボンディングワイ
ヤによって二重に接続したことを特徴とするウェハ・ス
ケール・ＩＣによって達成される。
〔作　用〕
本発明によれば、各チップの電源端子は電源配線層およ
びボンディングワイヤによって二重に接続されて外部か
ら電源が供給される。そのため、電源配線層が一つある
いは数箇所で断線した場合においても同じ箇所のボンデ
ィングワイヤによって電源が供給されることとなる。ま
た、ボンディングワイヤが一つあるいは数箇所で断線し
た場合においても同し箇所の電源配線層によって電源が
供給されることとなる。この場合、ボンディングワイヤ
の断線箇所における電源配線層の長さはウェハ上のチッ
プを接続している電源配線層の延長距離に比べて充分短
いため、実質的に配線抵抗およびインダクタンスを大き
くすることなく安定に電源が供給される。
［実施例］ 第１図（ａ）、（ｂ）は本発明の一実施例を示す平面図
である。同図（ａ）に示すようにウェハ上のチップに■
。。、ＶＤＤ等の電源を供給するためにＡＩ膜からなる
幅５０μｍ程度の電源配線層１３を、縦方向に並ぶチッ
プ１２Ａ　、１２Ｂ・・・に直列に形威し各チップ毎に
電源端子１４を設ける。さらに、隣接したチップ、たと
えば１２Ａ　と１２Ｂ　、１２Ａと１２Ｇとの間にロー
カルな信号の授受を行うための信号配線層１５および信
号端子ｌ６を必要に応して形戒する。そして電源配線層
１３で接続されている電源端子１４間を＾ｌあるいはＡ
ｕからなるポンディング・ワイヤ１７で図に示したよう
に連続して接続する。以上のように、各チップの電源端
子１４は電源配線層１３で接続されるとともにポンディ
ング・ワイヤ１７で二重に接続されることになる。また
、接地端子についても同様な方法で二重に接続すること
ができる。
なお、信号端子１６は通常、隣接するチップ間のみを接
続するために設けられておりその距離も短いため信号配
線層工５で接続するだけで充分であるが、必要に応じて
ポンディング・ワイヤで二重に接続することもできる。
第１図（ｂ）は本発明の別の実施例を示す平面図であり
、第１図（ａ）と同一のものには同一番号を付した。第
１図（ｂ）は第１図（ａ．）におけるワイヤボンディン
グの方法を変更したものであり、図のように各チップ毎
にボンディング・ワイヤｌ７を切断し、ボンディング・
ワイヤエ７と電源端子工４との接触位置を各切断された
ポンディング・ワイヤ毎に変えたものである。このよう
にすることによってボンディング・ワイヤと電源端子と
の接触面積は第１図（ａ）の場合に比べて小さくなりそ
の結果電源端子１４の幅を狭くすることができるため、
チップ内の内部パターンの利用面積を同図において横方
向に広《することができる利点を有する。
〔発明の効果］ 以上のように本発明によれば、ウェハ・スケール・ＩＣ
の各チップに形威されている電極端子は電源配線層で接
続されるとともにボンディング・ワイヤで二重に接続さ
れている。従って、断線に対するデバイスの信頼性が高
くなりかつボンディング・ワイヤの抵抗及びインダクダ
ンスが小さいため各チップに安定して電源が供給される
。
【図面の簡単な説明】
第１図（ａ）〜（ｂ）は本発明の実施例を示す平面図、
第２図はウェハ・スケール・ＩＣの平面図、第３図（ａ
）〜（ｂ）は従来例の問題点を示す平面図、である。 図において、 １１はウェハ、 １２、１２Ａ　，　１２Ｂ　、１２Ｃはチップ、１３は
電源配線層、 １４は電源端子、 １５は信号配線層、 １６は信号端子、 １７はボンディング・ワイヤ、 である。 本発明の実雄例を示す平面図 第　１　　図 −１７１−

Claims (1)

  1. 【特許請求の範囲】 単一のウェハに複数のチップが形成されたウェハ・スケ
    ール・ＩＣであって、 前記複数のチップの各電源端子を電源配線層およびボン
    ディングワイヤによって二重に接続したことを特徴とす
    るウェハ・スケール・ＩＣ。
JP1244554A 1989-09-20 1989-09-20 ウエハ・スケール・ｉｃ Pending JPH03106029A (ja)

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JP1244554A JPH03106029A (ja) 1989-09-20 1989-09-20 ウエハ・スケール・ｉｃ
KR1019900014311A KR930009015B1 (ko) 1989-09-20 1990-09-11 웨이퍼 크기 집적회로의 배선구조
EP90117908A EP0418802B1 (en) 1989-09-20 1990-09-18 Wiring structure in a wafer-scale integrated circuit
US07/585,515 US5032889A (en) 1989-09-20 1990-09-20 Wiring structure in a wafer-scale integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1244554A JPH03106029A (ja) 1989-09-20 1989-09-20 ウエハ・スケール・ｉｃ

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EP (1) EP0418802B1 (ja)
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