JPS63213965A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63213965A JPS63213965A JP62049416A JP4941687A JPS63213965A JP S63213965 A JPS63213965 A JP S63213965A JP 62049416 A JP62049416 A JP 62049416A JP 4941687 A JP4941687 A JP 4941687A JP S63213965 A JPS63213965 A JP S63213965A
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- electrode
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- insulating layer
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Links
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Landscapes
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯＳ）ランジスタを有する半導体装置に
関するものである。
関するものである。
ＭＯＳ）ランジスタを有した半導体集積回路は、素子の
微細化、高集積化に伴い、非常に薄いゲート酸化膜をも
つＭＯＳトランジスタが大規模に使用されつつある。こ
のため、マスクやウェハの塵埃等による欠陥が、ＭＯＳ
トランジスタのゲート酸化膜にできる確率が大きくなり
、かつこのゲート酸化膜が薄いため欠陥の影響が大きく
作用することになる。そのため、従来半導体集積回路に
対するスクリーニングとしてグイナミックバーンインの
技術は欠かすことができなかった。
微細化、高集積化に伴い、非常に薄いゲート酸化膜をも
つＭＯＳトランジスタが大規模に使用されつつある。こ
のため、マスクやウェハの塵埃等による欠陥が、ＭＯＳ
トランジスタのゲート酸化膜にできる確率が大きくなり
、かつこのゲート酸化膜が薄いため欠陥の影響が大きく
作用することになる。そのため、従来半導体集積回路に
対するスクリーニングとしてグイナミックバーンインの
技術は欠かすことができなかった。
ここで、従来のバーンインの技術を説、明するために、
例えばＭＯＳ）ランジスタにより構成されるｎ段接続さ
れたインバータ回路について第４図を用いて説明する。
例えばＭＯＳ）ランジスタにより構成されるｎ段接続さ
れたインバータ回路について第４図を用いて説明する。
同図において、ｅυはＰチャネルＭＯ５）−ランジスタ
（以下、トランジスタと称す）、磐はＮチャネルＭＯ５
）、ランジスタ（以下、トランジスタと称す）、四はこ
れらトランジスタＣυ（４）のゲート、（２４１）〜（
２４ｎ）はトランジスタヴＤ（４）で構成されたＣ−Ｍ
Ｏ５構造をもつｎ段のインバータである。
（以下、トランジスタと称す）、磐はＮチャネルＭＯ５
）、ランジスタ（以下、トランジスタと称す）、四はこ
れらトランジスタＣυ（４）のゲート、（２４１）〜（
２４ｎ）はトランジスタヴＤ（４）で構成されたＣ−Ｍ
Ｏ５構造をもつｎ段のインバータである。
次に、このように構成される半導体装置の回路ｔｂ作に
ついて説明する。まず初段のインバータ（２４１）は、
ゲート（至）に接続された外部入力端子ＩＮよりクロッ
ク信号が入力されると動作しはじめ、その人力信号を反
転させた信号を出力し、次段のインバータ（２４２）に
信号を伝達させる。同様に、この動作が繰返えされて最
終段のインバータ（２４ｎ）に順次信号が伝達される。
ついて説明する。まず初段のインバータ（２４１）は、
ゲート（至）に接続された外部入力端子ＩＮよりクロッ
ク信号が入力されると動作しはじめ、その人力信号を反
転させた信号を出力し、次段のインバータ（２４２）に
信号を伝達させる。同様に、この動作が繰返えされて最
終段のインバータ（２４ｎ）に順次信号が伝達される。
そこで、このインバータ（２４ｎ）に接続された外部出
力端子０１ＪＴより出力される信号をモニターすること
により、ｎ段のインバータ（２４１）〜（２４ｎ）が異
常ないか否かを＠認できる。
力端子０１ＪＴより出力される信号をモニターすること
により、ｎ段のインバータ（２４１）〜（２４ｎ）が異
常ないか否かを＠認できる。
ところで、このｎ段のインバータ（２４１）〜（２４ｎ
）は２Ｄ個のＭＯＳトランジスタにより構成され、２Ｄ
個のゲート＠を有することになり、この中の少くとも１
個でもゲート酸化膜に欠陥があれば、上記の動作をさせ
て、高温で電圧をトランジスタＶυ（支）のゲート酸化
膜に印加させると、その欠陥のあるトランジスタは故障
にいたる。
）は２Ｄ個のＭＯＳトランジスタにより構成され、２Ｄ
個のゲート＠を有することになり、この中の少くとも１
個でもゲート酸化膜に欠陥があれば、上記の動作をさせ
て、高温で電圧をトランジスタＶυ（支）のゲート酸化
膜に印加させると、その欠陥のあるトランジスタは故障
にいたる。
その後、ファンクションテストが行われて、この故障を
見つけ出して欠陥のあるデバイスが除去される。
見つけ出して欠陥のあるデバイスが除去される。
このような従来のバーンイン技術による方法では、半導
体装置は、電圧を長時間印加されなければならないほか
、半導体装置１個１個動作させるためのエージング基板
を必要とし、特に、大量生産の場合エージング装置が大
規模となり、大きなスペースが必要で、かつコストがか
かる。しかも、大型の高温槽が必要になる等の問題点が
あった。
体装置は、電圧を長時間印加されなければならないほか
、半導体装置１個１個動作させるためのエージング基板
を必要とし、特に、大量生産の場合エージング装置が大
規模となり、大きなスペースが必要で、かつコストがか
かる。しかも、大型の高温槽が必要になる等の問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、被測定デバイスに電圧を短時間印加させるだ
けで、バーンイン試験が容易に、かつ低コストでできる
構造を有する半導体装置を得ることを目的とする。
・ 〔問題点を解決するための手段〕 この発明に係る半々゛工体装置は、ＭＯＳトランジスタ
のゲート電極上に少なくとも絶縁層を形成するとともに
、この絶縁層上に上記ゲート電極と少なくとも対向配置
され、電圧が印加される導電層を形成したものである。
たもので、被測定デバイスに電圧を短時間印加させるだ
けで、バーンイン試験が容易に、かつ低コストでできる
構造を有する半導体装置を得ることを目的とする。
・ 〔問題点を解決するための手段〕 この発明に係る半々゛工体装置は、ＭＯＳトランジスタ
のゲート電極上に少なくとも絶縁層を形成するとともに
、この絶縁層上に上記ゲート電極と少なくとも対向配置
され、電圧が印加される導電層を形成したものである。
この発明においては、導電層に電圧が印加されると、こ
の導電層とＭＯＳ）ランジスタとの間に存在する結合容
量や寄生容量を介して、ＭＯＳトランジスタのゲートに
電圧が印加されることになり、ＭＯＳ）ランジスタのゲ
ート酸化膜に欠陥があると、そのＭＯＳトランジスタを
短時間で故障させるように機能する。
の導電層とＭＯＳ）ランジスタとの間に存在する結合容
量や寄生容量を介して、ＭＯＳトランジスタのゲートに
電圧が印加されることになり、ＭＯＳ）ランジスタのゲ
ート酸化膜に欠陥があると、そのＭＯＳトランジスタを
短時間で故障させるように機能する。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体装置を示す概略要
部断面図である。同図において、（１）は多数のＭＯＳ
）ランジスタを有する半導体装置における１つのＭＯＳ
トランジスタ部で、この例ではシリコンゲート型ＭＯ３
）ランジスタである。（２）は第１導電型の半導体基板
で、その−主表面に離間された状態で共に第２導電型を
有するソース領域６）およびドレイン領域（ト）が形成
されている。（３）はこれら両領域（Ｓ）急にはさまれ
る上記半導体基板（２）の−主表面上面にＣＶＤ法によ
るシリコン酸化膜等で形成される薄いゲート酸化膜で、
このゲート酸化膜（３）の上面のほぼ中央にＣＶＤ法に
よるドープド多結晶シリコン膜等からなるゲート９極Ω
が形成されている。（４）は上記ソース領域（Ｓ）。
図はこの発明の一実施例による半導体装置を示す概略要
部断面図である。同図において、（１）は多数のＭＯＳ
）ランジスタを有する半導体装置における１つのＭＯＳ
トランジスタ部で、この例ではシリコンゲート型ＭＯ３
）ランジスタである。（２）は第１導電型の半導体基板
で、その−主表面に離間された状態で共に第２導電型を
有するソース領域６）およびドレイン領域（ト）が形成
されている。（３）はこれら両領域（Ｓ）急にはさまれ
る上記半導体基板（２）の−主表面上面にＣＶＤ法によ
るシリコン酸化膜等で形成される薄いゲート酸化膜で、
このゲート酸化膜（３）の上面のほぼ中央にＣＶＤ法に
よるドープド多結晶シリコン膜等からなるゲート９極Ω
が形成されている。（４）は上記ソース領域（Ｓ）。
ドレイン領域０およびゲート電極０の各一部表面の一部
を露出させる開孔部を有して上記半導体基板（２）の−
主表面上面に介在されるフィールド酸化膜（図示せず）
および上記ゲート酸化膜（３）上面を被覆させる層間膜
で、ＣＶＤ法によるＰＳＧ膜等で４脆に形成されている
。（５Ｇ）はこの層間膜（４）の開孔部を介してゲート
電極Ωに接合されるゲート用配線層で、φＳ）および（
５Ｄ）は同じく開孔部でソース領域（Ｓ）およびドレイ
ン領域０に接合されるソース用配線層およびドレイン用
配線層で、これら各配線層（５Ｇ） （５Ｓ）（５Ｄ）
はいずれもこの層間膜（４）の上面に延在し、スパッタ
法によるアルミニウム膜等で形成されて配設されている
。（６）はこれら各配線ＦＭ （５ＧＸ５Ｓ）（５Ｄ）
の各一部表面を露出させる開孔部を有してこれら各電極
（５Ｇ）（５ＳＸ５Ｄ）および上記層間膜（４）の上面
を被覆させる表面保護膜からなる絶縁層で、ＣＶＬ）法
によるシリコン酸化膜、あるいはシリコン窒化膜で形成
されている。（７）は上記ゲー）Ｋ極０上部の絶縁層（
６）の上面にあって、少くとも上記ゲート電極０の存す
る該当領域にスパッタ法によるアルミニウム膜等で形成
された導電層で、これと同一材料で形成されて電気的に
接続され、外部端子（図示せず）と電気的に接続が可能
になされた電極（図示せず）が配設されており、バーン
イン時に高電圧が印加されるものである。
を露出させる開孔部を有して上記半導体基板（２）の−
主表面上面に介在されるフィールド酸化膜（図示せず）
および上記ゲート酸化膜（３）上面を被覆させる層間膜
で、ＣＶＤ法によるＰＳＧ膜等で４脆に形成されている
。（５Ｇ）はこの層間膜（４）の開孔部を介してゲート
電極Ωに接合されるゲート用配線層で、φＳ）および（
５Ｄ）は同じく開孔部でソース領域（Ｓ）およびドレイ
ン領域０に接合されるソース用配線層およびドレイン用
配線層で、これら各配線層（５Ｇ） （５Ｓ）（５Ｄ）
はいずれもこの層間膜（４）の上面に延在し、スパッタ
法によるアルミニウム膜等で形成されて配設されている
。（６）はこれら各配線ＦＭ （５ＧＸ５Ｓ）（５Ｄ）
の各一部表面を露出させる開孔部を有してこれら各電極
（５Ｇ）（５ＳＸ５Ｄ）および上記層間膜（４）の上面
を被覆させる表面保護膜からなる絶縁層で、ＣＶＬ）法
によるシリコン酸化膜、あるいはシリコン窒化膜で形成
されている。（７）は上記ゲー）Ｋ極０上部の絶縁層（
６）の上面にあって、少くとも上記ゲート電極０の存す
る該当領域にスパッタ法によるアルミニウム膜等で形成
された導電層で、これと同一材料で形成されて電気的に
接続され、外部端子（図示せず）と電気的に接続が可能
になされた電極（図示せず）が配設されており、バーン
イン時に高電圧が印加されるものである。
なお、上記ゲート電極０．ソース領域（Ｓ）およびドレ
イン領域０により基本素子である１個のＭＯＳトランジ
スタ（以下、トランジスタと称す）が構成されている。
イン領域０により基本素子である１個のＭＯＳトランジ
スタ（以下、トランジスタと称す）が構成されている。
ところで、このように構成さ几た半導体デバイスがバー
ンイン試験される状態を模式的に示したものが第２図の
構成図である。
ンイン試験される状態を模式的に示したものが第２図の
構成図である。
図において、ｄｌｌはＭＯＳ）ランジスタ（１）の外部
にあフて、そのソース用配線ｆｆ （５Ｓ）およびドレ
イン用配線Ｍ （５Ｇ）と電気的に接続される外部端子
。
にあフて、そのソース用配線ｆｆ （５Ｓ）およびドレ
イン用配線Ｍ （５Ｇ）と電気的に接続される外部端子
。
Ｑｌ）はこの外部端子０（）を介して接地するためのス
イッチ群、ａ２はＭ（、）Ｓ）−ランジスタ（１）の外
部にあって、その電極と７ｕ気的に接続される外部端子
、α４は高電圧電源、ａ荀はこの高電圧電源ｏ：りの電
圧をチャージするためのコンデンサ、檜はこのコンデン
サ０４と短絡される側が上記外部くτｍ子ｕ４に接続さ
れ、コンデンサ（１４）にチャージされた１ド圧をと記
電極を通して導電性膜（７）に与えるための切替スイッ
チである。（’１７ｒ）はトランジスタ、（イ）は電界
である。
イッチ群、ａ２はＭ（、）Ｓ）−ランジスタ（１）の外
部にあって、その電極と７ｕ気的に接続される外部端子
、α４は高電圧電源、ａ荀はこの高電圧電源ｏ：りの電
圧をチャージするためのコンデンサ、檜はこのコンデン
サ０４と短絡される側が上記外部くτｍ子ｕ４に接続さ
れ、コンデンサ（１４）にチャージされた１ド圧をと記
電極を通して導電性膜（７）に与えるための切替スイッ
チである。（’１７ｒ）はトランジスタ、（イ）は電界
である。
次に、バーンイン試験について説明する。まず、コンデ
ンサａ４は切替スイッチα〜の切替え操作に応じて高電
圧電源測の電圧がチャージされるが、コンデンサＣ１→
に所定の電圧がチャージされた状態にあるとき、切替ス
イッチＱＯを外部電極０■と接続される側に倒すと、そ
のコンデンサ（１４）のチャージ電圧が、高電圧パルス
として導電層（７）に伝えられる。
ンサａ４は切替スイッチα〜の切替え操作に応じて高電
圧電源測の電圧がチャージされるが、コンデンサＣ１→
に所定の電圧がチャージされた状態にあるとき、切替ス
イッチＱＯを外部電極０■と接続される側に倒すと、そ
のコンデンサ（１４）のチャージ電圧が、高電圧パルス
として導電層（７）に伝えられる。
このとき、ソース（６Ｓ）およびドレイン用配線層（５
Ｄ）は、スイッチＢＹ（１）により外部端子ＯＱを通し
て接地されているので、導ｔｌ Ｍ （７）とトランジ
スタ（背）との間、つまり導電層（７）とゲート電極０
．ソース及びドレイン領域（Ｓ）＜ＩＪＩとの間には高
電界Ｅが印加される。
Ｄ）は、スイッチＢＹ（１）により外部端子ＯＱを通し
て接地されているので、導ｔｌ Ｍ （７）とトランジ
スタ（背）との間、つまり導電層（７）とゲート電極０
．ソース及びドレイン領域（Ｓ）＜ＩＪＩとの間には高
電界Ｅが印加される。
すなわち、第２図の構成図を等価回路的に表わしたもの
が第８図であり、導電層（７）に高電圧パルスが印加さ
れることにより、その電圧が、導電層（７）と所定の箇
所との結合容量αＱ〜０１．つまり導電層（７２と各ト
ランジスタＱｌ）四のゲート電極＠志の間の結合容量や
トランジスタ（５）との間の寄生容量を介して、直接各
トランジスタｃ２１）＠のゲート電離＠に印加される。
が第８図であり、導電層（７）に高電圧パルスが印加さ
れることにより、その電圧が、導電層（７）と所定の箇
所との結合容量αＱ〜０１．つまり導電層（７２と各ト
ランジスタＱｌ）四のゲート電極＠志の間の結合容量や
トランジスタ（５）との間の寄生容量を介して、直接各
トランジスタｃ２１）＠のゲート電離＠に印加される。
従って、予めスイッチ群αυを狸々の０Ｎ１０ ＦＦモ
ードに組合せて、その都度第２図に示す導電性膜（７）
に高電圧パルスが与えられることにより、トランジスタ
（５）に様々な強さ、モードの電界０を印加させること
ができる。もし、このときトランジスタ（Ｔｒ）のゲー
ト酸化膜（３）に欠陥があれば、耐圧劣化やこの電界に
よる電界集中等により破壊される。そして、この後通常
のファンクシ冒ンテストを行えば、その故障したトラン
ジスタ（Ｔｒ）を見つけ出すことができるので、欠陥品
の半導体装置は容易に除去されることになる。
ードに組合せて、その都度第２図に示す導電性膜（７）
に高電圧パルスが与えられることにより、トランジスタ
（５）に様々な強さ、モードの電界０を印加させること
ができる。もし、このときトランジスタ（Ｔｒ）のゲー
ト酸化膜（３）に欠陥があれば、耐圧劣化やこの電界に
よる電界集中等により破壊される。そして、この後通常
のファンクシ冒ンテストを行えば、その故障したトラン
ジスタ（Ｔｒ）を見つけ出すことができるので、欠陥品
の半導体装置は容易に除去されることになる。
なお、上記実施例では、シリコンゲート型ＭＯＳトラン
ジスタを複数有した半導体装置について説明したが、こ
れに限定されるものではなく、要はゲート酸化膜を介在
させるゲートとソースおよびドレインとで基本素子を構
成するＭＵＳ）ランジスタを有し、ゲートに結合容量等
を介して高電圧が印加、ソースおよびドレインが接地可
能な構造を有するものであれば良く、この構造を有する
他の半導体装置にも適用され、上記と同様の効果を奏す
るものである。
ジスタを複数有した半導体装置について説明したが、こ
れに限定されるものではなく、要はゲート酸化膜を介在
させるゲートとソースおよびドレインとで基本素子を構
成するＭＵＳ）ランジスタを有し、ゲートに結合容量等
を介して高電圧が印加、ソースおよびドレインが接地可
能な構造を有するものであれば良く、この構造を有する
他の半導体装置にも適用され、上記と同様の効果を奏す
るものである。
以上説明したようにこの発明によれば、ＭＯＳトランジ
スタのゲート電極上に絶縁層を介して電圧を印加させる
導電層を形成させたので、欠陥ＭＯＳトランジスタを故
障させることが個々に、かつ短時間でできるため、従来
のように大規模な装置等を必要とせず、半導体装置のバ
ーンイン試験が簡単かつ短納期に、しかも安価にできる
効果がある。
スタのゲート電極上に絶縁層を介して電圧を印加させる
導電層を形成させたので、欠陥ＭＯＳトランジスタを故
障させることが個々に、かつ短時間でできるため、従来
のように大規模な装置等を必要とせず、半導体装置のバ
ーンイン試験が簡単かつ短納期に、しかも安価にできる
効果がある。
第１図はこの発明の一実施例を示す概略要部断面図、第
２図は第１図に示す半導体装置を用いたバーンイン試験
の状態を示す模式的な溝成図、第８図は第２図に示す＋
ｖｔ （Ｊ Ｓ ）ランジスタにて構成されたｎ段のイ
ンバータの等価回路を示す図、第４図は従来の半導体装
置を用いたバーンイン試験での動作状態を示す図である
。 図において、（１）はＭＯＳ）ランジスタ部、（２）は
半導体基板、（３）はゲート酸化膜、（４）は層間Ｐ、
（５Ｉ））はドレイン用配線層、 （５Ｇ）はゲート
用配線層、（５Ｓ）はソース用配線層、（６）は絶縁層
、（７）は導電層、０はドレイン領域、０はゲート電極
、（埼はソース領域である。 なお、各図中同一符号は同一、又は相当部分を示す。
２図は第１図に示す半導体装置を用いたバーンイン試験
の状態を示す模式的な溝成図、第８図は第２図に示す＋
ｖｔ （Ｊ Ｓ ）ランジスタにて構成されたｎ段のイ
ンバータの等価回路を示す図、第４図は従来の半導体装
置を用いたバーンイン試験での動作状態を示す図である
。 図において、（１）はＭＯＳ）ランジスタ部、（２）は
半導体基板、（３）はゲート酸化膜、（４）は層間Ｐ、
（５Ｉ））はドレイン用配線層、 （５Ｇ）はゲート
用配線層、（５Ｓ）はソース用配線層、（６）は絶縁層
、（７）は導電層、０はドレイン領域、０はゲート電極
、（埼はソース領域である。 なお、各図中同一符号は同一、又は相当部分を示す。
Claims (1)
- 第１導電型の半導体基板の一主表面に離間されて形成さ
れる第２の導電型のソースおよびドレイン領域と、これ
ら両領域間にはさまれる上記半導体基板の一主表面上面
に形成されるゲート酸化膜と、このゲート酸化膜上面に
形成され、信号が印加されるゲート電極と、上記半導体
基板の一主表面における少なくとも上記ゲート電極上に
形成される絶縁層、この絶縁層上に上記ゲート電極と少
なくとも対向配置され、電圧が印加される導電層とを備
えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049416A JPS63213965A (ja) | 1987-03-03 | 1987-03-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049416A JPS63213965A (ja) | 1987-03-03 | 1987-03-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63213965A true JPS63213965A (ja) | 1988-09-06 |
Family
ID=12830462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049416A Pending JPS63213965A (ja) | 1987-03-03 | 1987-03-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63213965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294776A (en) * | 1989-06-30 | 1994-03-15 | Kabushiki Kaisha Toshiba | Method of burning in a semiconductor device |
| US6818932B2 (en) * | 2001-03-13 | 2004-11-16 | Renesas Technology Corp. | Semiconductor device with improved soft error resistance |
-
1987
- 1987-03-03 JP JP62049416A patent/JPS63213965A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294776A (en) * | 1989-06-30 | 1994-03-15 | Kabushiki Kaisha Toshiba | Method of burning in a semiconductor device |
| US6818932B2 (en) * | 2001-03-13 | 2004-11-16 | Renesas Technology Corp. | Semiconductor device with improved soft error resistance |
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