JPH10199944A - 半導体メモリのウエハバーンインテスト回路 - Google Patents

半導体メモリのウエハバーンインテスト回路

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JPH10199944A
JPH10199944A JP9354337A JP35433797A JPH10199944A JP H10199944 A JPH10199944 A JP H10199944A JP 9354337 A JP9354337 A JP 9354337A JP 35433797 A JP35433797 A JP 35433797A JP H10199944 A JPH10199944 A JP H10199944A
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Abstract

(57)【要約】 【課題】 多様なバックグラウンド書込みパターンを形
成し、耐圧以上の負荷がトランジスタにかかることを防
止する半導体メモリのウエハバーンインテスト回路の提
供。 【解決手段】 ローデコーダからグローバルワードライ
ン活性化信号をサブワードラインドライバへ提供して該
サブワードラインドライバによりワードラインを駆動す
る半導体メモリのウエハバーンインテスト回路におい
て、外部ウエハバーンインイネーブル信号に応じてＣＭ
ＯＳレベルの内部ウエハバーンインイネーブル信号を出
力する入力バッファと、その内部ウエハバーンインイネ
ーブル信号と外部から入力されるアドレスに応じてロー
デコーディング信号を提供するローアドレスバッファ
と、そのローデコーディング信号の組合せによって遷移
するワードライン活性化信号及びグローバルワードライ
ン活性化信号に応じて各ワードラインをイネーブルさせ
るサブワードラインドライバと、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリのウエ
ハバーンインテスト回路に関する。
【０００２】
【従来の技術】ウエハ製造後に実施されるバーンインテ
ストは、チップの信頼性を確認するためのテストであ
る。通常のバーンインテストは、パッケージ状態で欠陥
部位をスクリーニングするために行う。バーンインテス
トによりスクリーニングされた製品は、既にテスト、ア
センブリ過程を経たにも拘わらず廃棄され、これは、費
用と時間の浪費になる。
【０００３】ＤＲＡＭの場合、バーンインテストにおけ
る大部分の欠陥はシングルビット欠陥であり、欠陥を感
知するには長時間のスクリーニングを必要とする。シン
グルビット欠陥は不完全なメモリセルのリーク電流に直
接的に関連するものであり、このようなリーク電流は、
伝送ゲート酸化膜、キャパシタの誘電体、及びストレー
ジノードジャンクションの不良などが原因となっておこ
る。
【０００４】従来のパッケージ段階におけるバーンイン
テストでは、メモリセルに印加されるストレス電圧の印
加効率は非常に低い。なぜなら、数千サイクル（例え
ば、６４メガＤＲＡＭの場合には４０９６または８１９
２サイクル）当たり、一ワードラインが選択されるため
であり、半導体メモリの容量が高くなるにつれてストレ
ス電圧の印加効率が低くなる。従って、バーンインテス
ト時間を減らし且つストレス電圧の印加効率を向上させ
るために全てのワードラインを一度に選択する方法が要
求され、これをウエハ状態で行うことにより歩留まりの
向上及び全体費用削減になる。
【０００５】図１は従来のサブワードラインドライバを
有する半導体メモリの概略図である。
【０００６】メモリセルアレイ１０１Ａ、１０１Ｂは多
数の単位メモリセルから構成され、このメモリセルに接
続されるワードラインＷＬ０〜ＷＬ３は、対応するサブ
ワードラインドライバ１０２に接続される。グローバル
ワードラインイネーブル信号ＮＷＥは、ローデコーダ１
０３からサブワードラインドライバ１０２へ供給され、
ワードラインＷＬ０〜ＷＬ３を活性化する。このような
構造におけるウエハバーンインモードの基本的な動作は
次の通りになる。
【０００７】まず、ウエハバーンインモードを知らせる
外部ウエハバーンイン活性化信号ＷＢＥが印加されると
同時に、図２Ａ及び図２Ｂに示したスイッチング回路に
は制御信号ＣＯＮ＿ＡとＣＯＮ＿Ｂが入力される。図２
Ａに示したスイッチング回路は、電源電圧ＶＰＰの印加
される端子とラインＷＢＥＶＳＳ＿０との間に接続さ
れ、ゲートに制御信号ＣＯＮ＿Ａが印加されるＮＭＯＳ
トランジスタ２０１と、接地とラインＷＢＥＶＳＳ＿０
との間に接続され、ゲートに制御信号ＣＯＮ＿Ａが印加
されるＰＭＯＳトランジスタ２０２とから構成される。
また、図２Ｂに示したスイッチング回路は、図２Ａに示
すスイッチング回路と同じ回路構成をしており、それぞ
れのＭＯＳトランジスタ２０３、２０４のゲートには制
御信号ＣＯＮ＿Ｂが印加され、トランジスタ間のノード
はＷＢＥＶＳＳ＿Ｅである。
【０００８】このようなスイッチング回路はノーマル動
作時とウエハバーンインテスト時に異なる信号を提供す
る。ここで、制御信号ＣＯＮ＿Ａ、Ｂは選択的に活性化
できる信号であり、外部から入力される。例えば、ハイ
レベルの制御信号ＣＯＮ＿Ａがスイッチング回路に印加
されると、電源電圧ＶＰＰがラインＷＢＥＳＳ＿０に印
加され、このラインＷＢＥＶＳＳ＿０を通してＶＰＰを
ワードラインＷＬ１、ＷＬ３に供給して活性化する。こ
の時、ラインＷＢＥＶＳＳ＿０を使用する全てのサブワ
ードラインドライバ１０２は動作して該当のワードライ
ンＷＬ１、ＷＬ３を動作させる。また、信号ＣＯＮ＿Ｂ
が活性化されると、ラインＷＢＥＶＳＳ＿Ｅを通して電
源電圧ＶＰＰがサブワードラインドライバ１０２に供給
され、ＷＬ０、ＷＬ２を動作させることによりＷＬ０と
ＷＬ２に接続されたメモリセルをオンさせてデータの読
取／書込が可能な状態を作る。もし制御信号ＣＯＮ＿
Ａ、Ｂを同時に活性化すると、ワードラインＷＬ０〜Ｗ
Ｌ３に接続された全てのメモリセルをオンする事ができ
る。
【０００９】このような動作により活性化されたワード
ラインに接続されたメモリセルに、データラインを通し
てデータを書き込むが、図１の場合、書込み動作後図７
Ａのようなデータの形式でメモリセルにデータが書き込
まれ、図３の場合、図７Ｂのようなデータ形式でメモリ
セルに書き込まれる。
【００１０】図３は従来の他の構成のサブワードライン
ドライバを有する半導体メモリの概略図である。
【００１１】図３は図１と類似の構造であるが、ライン
ＷＢＥＶＳＳ＿Ｔに接続されるサブワードラインドライ
バ１０２がワードラインＷＬ１、ＷＬ２に、ラインＷＢ
ＥＶＳＳ＿Ｃに接続されるサブワードラインドライバ１
０２がワードラインＷＬ０、ＷＬ３に接続されるところ
が異なっている。
【００１２】図４Ａと図４Ｂは、図３に示したラインＷ
ＢＥＶＳＳ＿Ｔ、ＷＢＥＶＳＳ＿Ｃにそれぞれ電源電圧
ＶＰＰを印加するためのスイッチング回路である。回路
構成は図２Ａ、Ｂと同じであり、出力ＷＢＥＶＳＳ＿０
がＷＢＥＶＳＳ＿Ｔに、ＷＢＥＶＳＳ＿ＥがＷＢＥＶＳ
Ｓ＿Ｃにそれぞれ変わってる。
【００１３】図５はローデコーダを示す図である。この
回路は、バーＲＡＳ信号がハイレベルに非活性化される
時にイネーブルされる信号ＰＤＰＸｉにより信号ＮＷＥ
をローレベルに遷移し、ローデコーディング信号ＲＡｉ
が活性化されると、信号ＮＷＥをハイレベルに遷移する
回路である。信号ＮＷＥは前述したように全ワードライ
ンＷＬ０〜ＷＬ３を活性化するための回路である。
【００１４】このローデコーダは、電源電圧ＶＣＣとノ
ードＮ１との間に接続され、ゲートに信号ＰＤＰＸｉが
印加されるＰＭＯＳトランジスタ５０１と、電源電圧Ｖ
ＣＣとノードＮ１との間に接続され、ゲートに信号ＮＷ
Ｅが印加されるＰＭＯＳトランジスタ５０２と、ノード
Ｎ１を入力として信号ＮＷＥを出力するインバータ５０
４と、ノードＮ１と接地との間に接続され、ゲートにロ
ーデコーディング信号ＲＡｉが印加されるＮＭＯＳトラ
ンジスタ５０３とから構成される。
【００１５】図６は従来のサブワードラインドライバの
具体的な回路図である。
【００１６】この回路は、信号ＮＷＥとＮＭＯＳトラン
ジスタ６０３のゲートとの間に接続され、ゲートに電源
電圧ＶＣＣが印加されるＮＭＯＳトランジスタ６０１
と、信号ＮＷＥとノードＮ２との間に接続され、ゲート
がワードライン活性化信号ＰＸｉＤ＿ｉに接続されるＮ
ＭＯＳトランジスタ６０２と、信号ＰＸｉＤ＿Ｐとノー
ドＮ２との間に接続されたＮＭＯＳトランジスタ６０３
と、ノードＮ２とラインＷＢＥＶＳＳとの間に接続さ
れ、ゲートが信号バーＰＸｉに接続されるＮＭＯＳトラ
ンジスタ６０４とから構成される。
【００１７】このような回路を通して図７Ａのようなデ
ータパターンを形成する場合、選択されたメモリセルに
隣接するメモリセルには選択されたセルに書き込まれた
データとは相反したデータを書き込むことができるの
で、隣接したメモリセル間のストレスに対する信頼性は
テストすることができるが、センシングによるビットラ
インストレスに対する信頼性は、書き込まれたデータ形
式そのものがセンシング不可能な状態なのでテストでき
ないという短所をもっている。即ち、同一ビットライン
対ＢＬ／バーＢＬに互いに相反するデータが書き込まれ
ることにより、読み出してフェイルの有無を検査し得な
い状態になる。
【００１８】また、図７Ｂのようなデータパターンを形
成する場合、隣接したセルに書き込まれたデータは、一
部は相反するがもう一部は同一であって、隣接したセル
が同一データをもっている部分はセル相互間のストレス
に対する信頼性をテストすることができない。つまり、
ワードラインＷＬ１とＷＬ２には同一データが書き込ま
れることになり、メモリセル相互間のストレスに対する
信頼性テストは行うことができない。
【００１９】一方、図６に示したサブワードラインドラ
イバの場合、ＮＭＯＳトランジスタ６０４を動作させて
ラインＷＢＥＶＳＳを通して流入する電源電圧ＶＰＰを
ワードラインＷＬに供給して充分なワードライン活性化
レベルを得るためには、ＮＭＯＳトランジスタ６０４の
ゲートに印加される信号バーＰＸｉが電源電圧ＶＰＰ以
上の電位でなければならず、高電圧を用いる半導体メモ
リではＮＭＯＳトランジスタ６０４そのものが破壊され
うる可能性がある。
【００２０】
【発明が解決しようとする課題】本発明はこのような問
題に対し、多様なバックグラウンド書込みパターンを形
成し、耐圧以上の負荷がトランジスタにかかることを防
止する半導体メモリのウエハバーンインテスト回路を提
供することにある。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に本発明のウエハバーンインテスト回路は、ローデコー
ダからグローバルワードライン活性化信号をサブワード
ラインドライバへ提供して該サブワードラインドライバ
によりワードラインを駆動する半導体メモリのウエハバ
ーンインテスト回路において、外部ウエハバーンインイ
ネーブル信号に応じてＣＭＯＳレベルの内部ウエハバー
ンインイネーブル信号を出力する入力バッファと、その
内部ウエハバーンインイネーブル信号と外部から入力さ
れるアドレスに応じてローデコーディング信号を提供す
るローアドレスバッファと、そのローデコーディング信
号の組合せによって遷移するワードライン活性化信号及
びグローバルワードライン活性化信号に応じて各ワード
ラインをイネーブルさせるサブワードラインドライバ
と、を備えることを特徴とする。入力バッファは直列に
接続される第１、２インバータから構成される。ローア
ドレスバッファは、内部ウエハバーンインイネーブル信
号と多数のアドレスに応じて複数の第１パルスを出力す
るローアドレス制御部と、その第１パルスとデコードさ
れた内部アドレスに応じてローデコーディング信号を出
力するバッファ部と、から構成される。ローアドレスバ
ッファは、内部ウエハバーンインイネーブル信号とアド
レスをそれぞれ入力する第１論理ゲートと、第１論理ゲ
ートにそれぞれ接続されるインバータと、から構成され
る。第１論理ゲートはＮＡＮＤゲートであるローアドレ
スバッファのバッファ部は、第１パルスとデコードされ
た内部アドレスを入力とする第２論理ゲートと、第２論
理ゲートの出力端子にそれぞれ接続されるインバータ
と、から構成される。ワードライン活性化信号がメモリ
セルテスト用の高電圧である。
【００２２】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。
【００２３】図８は本発明のウエハバーンインテスト回
路の回路図である。
【００２４】各ワードラインＷＬ０〜ＷＬ３は、対応す
るワードライン活性化信号ＰＸｉＤ＿Ｐ（０）〜ＰＸｉ
Ｄ＿Ｐ（３）にサブワードラインドライバ１０２を介し
て接続され、ワードラインＷＬ０〜ＷＬ３とビットライ
ンＢＬが交差する所に単位メモリセルを構成するＮＭＯ
ＳトランジスタＭ１が接続され、このトランジスタＭ１
のソース端子と接地ＶＰとの間にキャパシタＣ１が接続
される。そして、ビットライン対ＢＬ／バーＢＬの間に
は読み出したデータを増幅するビットラインセンスアン
プ７０１が接続される。これらの構成のうち、ワードラ
イン活性化信号ＰＸｉＤ＿Ｐ（０）〜ＰＸｉＤ＿Ｐ
（３）はそれぞれ対応するワードラインＷＬ０〜ＷＬ３
に印加するための高電圧であって、隣接したセル間の信
頼性テストを適切に行うことができる。
【００２５】図９はサブワードラインドライバを通して
ワードラインを活性化する周辺回路図であり、図１０は
ウエハバーンインテスト時の信号のタイミングチャート
である。
【００２６】図９Ａの入力バッファは、外部から入力さ
れる外部ウエハバーンイン活性化信号ＷＢＥが活性化さ
れると、内部ウエハバーンイン活性化信号ＰＷＢＥを活
性化して出力する。この回路は入力ＷＢＥと接地との間
にＮＭＯＳトランジスタ９０１が接続され、入力ＷＢＥ
と内部ウエハバーンイン活性化信号ＰＷＢＥとの間には
インバータ９０２、９０３が接続される。このような入
力バッファはＣＭＯＳレベルの内部ウエハバーンイン活
性化信号ＰＷＢＥを提供するためのものである。
【００２７】図９Ｂに示したローアドレス制御部は、活
性化された内部ウエハバーンイン活性化信号ＰＷＢＥと
アドレス信号Ａ０〜Ａ３をそれぞれ入力とするＮＡＮＤ
ゲート９０４〜９０７と、このＮＡＮＤゲート９０４〜
９０７の各出力端子に接続されたインバータ９０８〜９
１１とからなり、ローアドレス制御部を通して各ワード
ラインを制御するパルスＰＷＢＥ０〜ＰＷＢＥ３を出力
する。外部から印加されるアドレス信号Ａ０〜Ａ３の組
合せによる波形を示す図１０のように、パルスＰＸｉＤ
＿Ｐを選択的に各ワードラインに供給することができ
る。
【００２８】図９Ｃに示す回路は、アドレスバッファ手
段９１３、９１４から出力される信号と、パルスＰＷＢ
Ｅ０〜ＰＷＢＥ３をそれぞれ入力とするＮＯＲゲート９
１９、９２１、９２３、９２５と、このＮＯＲゲート９
１９、９２１、９２３、９２５の出力端子に接続された
インバータ９２０、９２２、９２４、９２６からなる回
路からローデコーディング信号ＲＡ０、バーＲＡ０、Ｒ
Ａ１、バーＲＡ１を出力する。図９Ｃの一番上の回路は
アドレスバッファ手段９１２から出力される信号とパル
スＰＷＢＥを入力として出力されるローデコーディング
信号ＲＡｉ、バーＲＡｉを生成する。ローデコーディン
グ信号ＲＡｉ、バーＲＡｉはワードラインＷＬ０〜ＷＬ
３の他に残りの共通ワードラインを活性化するための信
号である。
【００２９】図９Ｄの回路は、ローデコーディング信号
ＲＡ０（バーＲＡ０）、ＲＡ１（バーＲＡ１）を入力と
するＮＡＮＤゲート９２７と、このＮＡＮＤゲート９２
７の出力を高電圧レベルにシフトさせるレベルシフタ９
２８と、このレベルシフタ９２８の出力を反転させるイ
ンバータ９２９と、インバータ９２９の出力を反転して
信号バーＰＸｉを出力するインバータ９３０と、信号バ
ーＰＸｉを反転してパルスＰＸｉＤ＿ｉを出力するイン
バータ９３１と、インバータ９２９の出力を２回反転し
てＰＸｉＤ＿Ｐを出力するインバータ９３２、９３３と
から構成される。
【００３０】以上のような回路により、一つのグローバ
ルワードラインＮＷＥによって制御を受けるワードライ
ンＷＬ０〜ＷＬ３が独立して動作可能になり、ウエハバ
ーンインモード時にメモリセルにバックグラウンドデー
タパターンの書込みを自由に行うことができ、多様な形
態のデータを持つことにより多様な信頼性テストを並列
処理することができる。即ち、図１や図３で示す回路で
起こっているような問題は多様なバックグラウンドデー
タパターンで克服することができる。また、図６のサブ
ワードラインドライバ１０２では、トランジスタ６０４
には普通の電圧以上のレベルが不要で、トランジスタ６
０４を通してワードラインを活性化するための昇圧電圧
ＶＰＰを供給するのではなく、トランジスタ６０３のド
レインを通して印加される高電圧の信号ＰＸｉＤ＿Ｐに
よってゲートセルフブースティングでワードラインに充
分な電圧レベルを供給することにより、高電圧による破
壊を回避できる。
【００３１】
【発明の効果】本発明は、各ワードラインに独立に接続
されたサブワードラインを通して多様なバックグラウン
ド書込みパターンを形成し得るのでテストの信頼性が高
い。また、高電圧の印加されるトランジスタに過負荷が
かかることを防止し得る。尚、交流ストレスによる信頼
性テストも行える。
【図面の簡単な説明】
【図１】従来のサブワードラインドライバを持つ半導体
メモリの概略図。
【図２】分図Ａ、Ｂ共に図１の回路に用いられるスイッ
チング回路の回路図。
【図３】従来の他のサブワードラインドライバを持つ半
導体メモリの概略図。
【図４】分図Ａ、Ｂ共に図３の回路に用いられるスイッ
チング回路の回路図。
【図５】従来のローデコーダの回路図。
【図６】従来のサブワードラインドライバの回路図。
【図７】分図Ａは図１に対するデータパターン、分図Ｂ
は図３に対するデータパターンを示す図。
【図８】本発明のウエハバーンインテスト回路。
【図９】分図Ａは、本発明のウエハバーンイン活性化信
号入力バッファ。分図Ｂは、ローアドレスバッファ。分
図Ｃは、ローデコーディング信号を生成する回路。分図
Ｄは、信号バーＰＸｉ、ＰＸｉＤ＿ｉ、ＰＸｉＤ＿Ｐを
生成する回路。
【図１０】本発明のウエハバーンインテストをするため
の信号の出力タイミングチャート。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ローデコーダからグローバルワードライ
    ン活性化信号をサブワードラインドライバへ提供して該
    サブワードラインドライバによりワードラインを駆動す
    る半導体メモリのウエハバーンインテスト回路におい
    て、 外部ウエハバーンインイネーブル信号に応じてＣＭＯＳ
    レベルの内部ウエハバーンインイネーブル信号を出力す
    る入力バッファと、その内部ウエハバーンインイネーブ
    ル信号と外部から入力されるアドレスに応じてローデコ
    ーディング信号を提供するローアドレスバッファと、そ
    のローデコーディング信号の組合せによって遷移するワ
    ードライン活性化信号及びグローバルワードライン活性
    化信号に応じて各ワードラインをイネーブルさせるサブ
    ワードラインドライバと、を備えることを特徴とするウ
    エハバーンインテスト回路。
  2. 【請求項２】 入力バッファは直列に接続される第１、
    ２インバータから構成される請求項１記載のウエハバー
    ンインテスト回路。
  3. 【請求項３】 ローアドレスバッファは、内部ウエハバ
    ーンインイネーブル信号と多数のアドレスに応じて複数
    の第１パルスを出力するローアドレス制御部と、その第
    １パルスとデコードされた内部アドレスに応じてローデ
    コーディング信号を出力するバッファ部と、から構成さ
    れる請求項１記載のウエハバーンインテスト回路。
  4. 【請求項４】 ローアドレスバッファは、内部ウエハバ
    ーンインイネーブル信号とアドレスをそれぞれ入力する
    第１論理ゲートと、第１論理ゲートにそれぞれ接続され
    るインバータと、から構成される請求項３記載のウエハ
    バーンインテスト回路。
  5. 【請求項５】 第１論理ゲートはＮＡＮＤゲートである
    請求項４記載のウエハバーンインテスト回路。
  6. 【請求項６】 ローアドレスバッファのバッファ部は、
    第１パルスとデコードされた内部アドレスを入力とする
    第２論理ゲートと、第２論理ゲートの出力端子にそれぞ
    れ接続されるインバータと、から構成される請求項３記
    載のウエハバーンインテスト回路。
  7. 【請求項７】 ワードライン活性化信号がメモリセルテ
    スト用の高電圧である請求項１記載のウエハバーンイン
    テスト回路。
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