JPS63300530A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS63300530A JPS63300530A JP13725687A JP13725687A JPS63300530A JP S63300530 A JPS63300530 A JP S63300530A JP 13725687 A JP13725687 A JP 13725687A JP 13725687 A JP13725687 A JP 13725687A JP S63300530 A JPS63300530 A JP S63300530A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- functional cell
- cells
- supply wiring
- supply wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路忙関し、特にスタンダードセル方式
の集積回路に関する。
の集積回路に関する。
ＬＳＩの大規模化及びＬＳＩチップ設計の自動化に伴な
い、機能セルを相互に接続して所定の〆ＬＳＩを得る設
計手法が既に一般化している。この機能セルへの電源の
供給は、従来、機能セル自身に予め与えられたＸ、
Ｙいずれか一方向の貫通電源配線を相互に接続し、それ
らを半導体チップの周辺に配置した周回電源配線に接続
し、ポンディングパッドに引き出す方法で行なわれてい
る。
い、機能セルを相互に接続して所定の〆ＬＳＩを得る設
計手法が既に一般化している。この機能セルへの電源の
供給は、従来、機能セル自身に予め与えられたＸ、
Ｙいずれか一方向の貫通電源配線を相互に接続し、それ
らを半導体チップの周辺に配置した周回電源配線に接続
し、ポンディングパッドに引き出す方法で行なわれてい
る。
このようすが第３図に示されている。
第３図に於ては、説明に必要な部分だけが描かれており
、本来最高電位、最低電位のペアで形成される２ｆｆ！
電源（例えばＶＤＤ、ＧＮＤなど）のうちの一方、又、
チップ周辺に配置される入出カブロックやそのポンディ
ングパッドなどは省略されている。
、本来最高電位、最低電位のペアで形成される２ｆｆ！
電源（例えばＶＤＤ、ＧＮＤなど）のうちの一方、又、
チップ周辺に配置される入出カブロックやそのポンディ
ングパッドなどは省略されている。
しかし、近年の素子の高性能、高集積化に伴ない、ＬＳ
Ｉの消費電力は増加する傾向にあシ、上配線接続が一次
元状に行われる点、また、機能セルは消費電力の小さい
ＬＳＩ、大きいＬＳＩいずれにも共通に用いられ、特に
消費電力の小さい〃ＬＳＩのチップサイズを必要以上に
大きくしないよう機能セル自身に予め設ける電源配線幅
を必ずイグレーシ１ン性の観点から不十分な場合が在住
にして生じる。このため、ＬＳＩのレイアウトが完了し
た後に、機能セル間（Ｃ隙間を設け、直交する方向に電
源配線を追加することで個々の電源配線が負担する電流
値を軽減するという方法がしばしば用いられていた。そ
してとの学舎、大きな機能セルの中にこのような電源配
線を設けることは不可能でありた。この結果、電源の布
設位置の検討が必要となシ設計期間が長くなってしまう
、という問題が生じていた。従来の電源布設方法にはこ
のよう表欠点があった。
Ｉの消費電力は増加する傾向にあシ、上配線接続が一次
元状に行われる点、また、機能セルは消費電力の小さい
ＬＳＩ、大きいＬＳＩいずれにも共通に用いられ、特に
消費電力の小さい〃ＬＳＩのチップサイズを必要以上に
大きくしないよう機能セル自身に予め設ける電源配線幅
を必ずイグレーシ１ン性の観点から不十分な場合が在住
にして生じる。このため、ＬＳＩのレイアウトが完了し
た後に、機能セル間（Ｃ隙間を設け、直交する方向に電
源配線を追加することで個々の電源配線が負担する電流
値を軽減するという方法がしばしば用いられていた。そ
してとの学舎、大きな機能セルの中にこのような電源配
線を設けることは不可能でありた。この結果、電源の布
設位置の検討が必要となシ設計期間が長くなってしまう
、という問題が生じていた。従来の電源布設方法にはこ
のよう表欠点があった。
本発明の集積回路は、所定高さの第１の機能セル、いく
つかのプリミティブを含む上位階層機能セル及びアレー
構成の大規模機能セルを、半導体チップの周辺部に設け
られた周回電源配線で囲まれた部分に配置し、前記各機
能セルを相互に接続ｌ、てなる集積回路において、機能
セルの幅方向に平行なＸ方向電源配線及び高さ方向に平
行３Ｙ方向電源配線が内部を貫通して設けられた前記上
位階層機能セル及び前記大規模機能セルを有するという
ものである。
つかのプリミティブを含む上位階層機能セル及びアレー
構成の大規模機能セルを、半導体チップの周辺部に設け
られた周回電源配線で囲まれた部分に配置し、前記各機
能セルを相互に接続ｌ、てなる集積回路において、機能
セルの幅方向に平行なＸ方向電源配線及び高さ方向に平
行３Ｙ方向電源配線が内部を貫通して設けられた前記上
位階層機能セル及び前記大規模機能セルを有するという
ものである。
次に１本発明の実施例について図面を参照ｌ、て説明す
る。
る。
第１図は本発明の第１の実施例を示す半導体チップ上の
レイアウト図である。
レイアウト図である。
この実施例は所定高さを有シ５、幅は種々の第１の機能
セル１−９〜１−１５．いくつかのプリミティブ７−１
〜７−４を含む上位階層機能セル８及びアレー構成の大
規模機セル６を、半導体チップ５の周辺部に設けられた
周回電源配線３で囲まれた部分に配置し、前記各機能セ
ルを相互に接続してなる集積回路であって、上位階層機
能セル８には幅方向に平行なＸ方向電源配線２−１．２
−２と高さ方向に平行なＹ方向電源配線９−２がそれぞ
れ内部を貫通して設けられている。又、大規模機能セル
６にはＸ方向電源配線２−２．２−３とＹ方向電源配７
ｓ９−１がそれぞれ内部を貫通して設けられている。
セル１−９〜１−１５．いくつかのプリミティブ７−１
〜７−４を含む上位階層機能セル８及びアレー構成の大
規模機セル６を、半導体チップ５の周辺部に設けられた
周回電源配線３で囲まれた部分に配置し、前記各機能セ
ルを相互に接続してなる集積回路であって、上位階層機
能セル８には幅方向に平行なＸ方向電源配線２−１．２
−２と高さ方向に平行なＹ方向電源配線９−２がそれぞ
れ内部を貫通して設けられている。又、大規模機能セル
６にはＸ方向電源配線２−２．２−３とＹ方向電源配７
ｓ９−１がそれぞれ内部を貫通して設けられている。
第１の機能セルはポリセル方式で用いられるセルであり
、上位階層機能セルはプリミティブベースドセル設計で
用いられるセルである。又、大規模機能セルは、ＲＡＭ
、Ｒ，ＯＮ、ＰＬＡのようにアレー状構成を有している
。第１の機能セル以外は、その内部構造が規則正しくな
っているのでＹ方向電源配線を予めもたしておくのは容
易である。
、上位階層機能セルはプリミティブベースドセル設計で
用いられるセルである。又、大規模機能セルは、ＲＡＭ
、Ｒ，ＯＮ、ＰＬＡのようにアレー状構成を有している
。第１の機能セル以外は、その内部構造が規則正しくな
っているのでＹ方向電源配線を予めもたしておくのは容
易である。
大規模機能セル６、上位階層機能セル８はその内部忙従
来の機能セル内電源配線、つま６ｘ方向電源配線の他に
、それに直交するＹ方向電源配線を有している。これら
のチップ内電源配線は、第１図に示す如く、それぞれ延
長して周回電源配線に接続することにより、チップ内部
にもメツシュ状の電源配線網を形成できる。この場合、
機能セル６．８は、予め機能セル内電源配線（９−１゜
９−２）を決まった位置に有しており、ＬＳＩレベルの
レイアウト時にその位置を知ることができるので、延長
する方向に配置する第１の機能セルの間には電源配線用
スペースを予め設定することが可能になる。尚、同図に
於て、電源配線は一連の♂なして描かれているが、それ
は同電位である１゜という本質を記述しているＫすぎず
、実際には２つの配！！屑とそれらの層間開孔位置での
接続忙よシ、位置毎に配／！！層が適切に使い分けられ
る。
来の機能セル内電源配線、つま６ｘ方向電源配線の他に
、それに直交するＹ方向電源配線を有している。これら
のチップ内電源配線は、第１図に示す如く、それぞれ延
長して周回電源配線に接続することにより、チップ内部
にもメツシュ状の電源配線網を形成できる。この場合、
機能セル６．８は、予め機能セル内電源配線（９−１゜
９−２）を決まった位置に有しており、ＬＳＩレベルの
レイアウト時にその位置を知ることができるので、延長
する方向に配置する第１の機能セルの間には電源配線用
スペースを予め設定することが可能になる。尚、同図に
於て、電源配線は一連の♂なして描かれているが、それ
は同電位である１゜という本質を記述しているＫすぎず
、実際には２つの配！！屑とそれらの層間開孔位置での
接続忙よシ、位置毎に配／！！層が適切に使い分けられ
る。
第２図は、本発明の第２の実施例の主要部を示すレイア
ウト図である。第２の実施例では、機能セル内のＹ方向
電源配線が等間隔で布設されておｊ９、Ｘ、Ｙ双方向に
電源配線を有する全ての機能セルがこのルールに従って
いる。ＬＳＩレイアウトは少くともＹ方向電源配線が途
中で曲折せずに済むように機能セルが相対配布される。
ウト図である。第２の実施例では、機能セル内のＹ方向
電源配線が等間隔で布設されておｊ９、Ｘ、Ｙ双方向に
電源配線を有する全ての機能セルがこのルールに従って
いる。ＬＳＩレイアウトは少くともＹ方向電源配線が途
中で曲折せずに済むように機能セルが相対配布される。
Ｙ方向電源配１１１は機能セル内で等間隔であると共に
、その間隔未満の大規模機能セル６−２にはＹ方向電源
配線は布設されない。
、その間隔未満の大規模機能セル６−２にはＹ方向電源
配線は布設されない。
図は省略するが、ＬＳＩレイアウトで第２図のＹ方向電
源配線を機能セル内だけでなく全て等間隔に設定すると
、機能セルを配置する前から当核電源配線用スペースの
相対位置が分るので電源布設設計は非常に容易になる。
源配線を機能セル内だけでなく全て等間隔に設定すると
、機能セルを配置する前から当核電源配線用スペースの
相対位置が分るので電源布設設計は非常に容易になる。
以上に述べた如く、本発明は、機能セルＶｃＸ。
Ｙ双方向の貫通配線を持たせることによｆｉ、ＬＳＩチ
ップにおいて機能セル群への電源供給を低インピーダン
スで行えるようＫなシ、また、電源配線の低インピーダ
ンス化を容易に行うことができる。
ップにおいて機能セル群への電源供給を低インピーダン
スで行えるようＫなシ、また、電源配線の低インピーダ
ンス化を容易に行うことができる。
更に、従来技術に比較して効率の良い電源配線布線面積
で耐エレクトロマイグレーシ冒ン性を得ることができる
。従って集積回路の特性が向上する効果がある。
で耐エレクトロマイグレーシ冒ン性を得ることができる
。従って集積回路の特性が向上する効果がある。
第１図は本発明の第１の実施例の主要部を示すレイアウ
ト図、第２図は本発明の第２の実施例の主要部を示すレ
イアウト図、第３図は従来例の主要部を示すレイアウト
図である。 １−１〜１−２１・・・・・・第１の機能セル、２−１
〜２−４・・・・・・Ｘ方向電源配線、３・・・・・・
周回電源配線、４・・・・・・ポンディングパッド、訃
・・・・・半導体チップ、６．６−１．６−２・・・・
・・大規模機能セル、 ７−１〜７−６・・・・・・プ
リミティブ、８・・・・・・上位階層機能セル、９−１
〜９−５・・・・・・Ｙ方向電源配線。 と−ｌ〜？−３Ｘろ同電尤もヴ聚 ６ 人に范模木珍能ｔブレ ′！、１図 第と図
ト図、第２図は本発明の第２の実施例の主要部を示すレ
イアウト図、第３図は従来例の主要部を示すレイアウト
図である。 １−１〜１−２１・・・・・・第１の機能セル、２−１
〜２−４・・・・・・Ｘ方向電源配線、３・・・・・・
周回電源配線、４・・・・・・ポンディングパッド、訃
・・・・・半導体チップ、６．６−１．６−２・・・・
・・大規模機能セル、 ７−１〜７−６・・・・・・プ
リミティブ、８・・・・・・上位階層機能セル、９−１
〜９−５・・・・・・Ｙ方向電源配線。 と−ｌ〜？−３Ｘろ同電尤もヴ聚 ６ 人に范模木珍能ｔブレ ′！、１図 第と図
Claims (1)
- 所定高さの第１の機能セル、いくつかのプリミティブを
含む上位階層機能セル及びアレー構成の大規模機能セル
を、半導体チップの周辺部に設けられた周回電源配線で
囲まれた部分に配置し、前記各機能セルを相互に接続し
てなる集積回路において、機能セルの幅方向に平行なＸ
方向電源配線及び高さ方向に平行なＹ方向電源配線が内
部を貫通して設けられた前記上位階層機能セル及び前記
大規模機能セルを有することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13725687A JPS63300530A (ja) | 1987-05-29 | 1987-05-29 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13725687A JPS63300530A (ja) | 1987-05-29 | 1987-05-29 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300530A true JPS63300530A (ja) | 1988-12-07 |
Family
ID=15194411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13725687A Pending JPS63300530A (ja) | 1987-05-29 | 1987-05-29 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
| US5145800A (en) * | 1990-07-17 | 1992-09-08 | Hitachi, Ltd. | Method of wiring for power supply to large-scale integrated circuit |
-
1987
- 1987-05-29 JP JP13725687A patent/JPS63300530A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
| US5145800A (en) * | 1990-07-17 | 1992-09-08 | Hitachi, Ltd. | Method of wiring for power supply to large-scale integrated circuit |
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