KR100283030B1 - 반도체 장치의 레이 아웃 구조 - Google Patents

반도체 장치의 레이 아웃 구조 Download PDF

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Abstract

본 발명에 따른 반도체 장치의 레이 아웃 구조에 있어서, 각 칩 내에 대응하는 더미 및 본딩 패드들 중 상기 더미 패드들은 스크라이브 라인 영역들 상에 형성되어 있다. 칩 사이즈 감소의 제한 요인으로 작용하는 패드들 중 상기 더미 패드들이 웨이퍼 레벨에서 본래의 기능을 수행하고, 패키지 레벨에서 제거되도록 함으로써, 칩 내에 형성되는 패드의 수를 줄일 수 있다.

Description

반도체 장치의 레이 아웃 구조 (LAYOUT STRUCTURE OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 칩 내에 배열되는 패드 수를 줄이기 위한 반도체 장치의 레이 아웃 구조에 관한 것이다.
최근들어 시스템의 고속화, 저전력화 및 소형화 추세에 따라 시스템 내부에 실장되는 부품들도 소형화되고 있다. 반도체 집적 회로에 있어서 고속 동작, 전력 절감 및 생산성 증대가 가능하도록 칩 사이즈를 최대한 축소하려는 연구가 계속해서 진행되고 있고, 또한 계속적인 연구가 진행되어야 할 분야이다.
칩 사이즈를 줄이기 위한 방법은 메모리 장치의 셀 사이즈를 최소화하거나, 반도체 장치 및 메모리 장치의 제어 회로들의 수를 최적으로 줄이는 것이다.
메모리 장치를 포함한 반도체 장치는, 잘 알려진 바와 같이, 복수 개의 패드(pad)들을 갖는다. 상기 패드들은 2 가지의 종류로 분리된다. 하나는 패키지 레벨에서 패키지 (package)의 핀들과 도선 (wire)을 통해서 연결되며, 본딩 패드(bonding pad)또는 본드 패드 (bond pad)라 칭한다. 다른 하나는 패키지 레벨에서 상기 패키지의 핀들과 연결되지 않으며, 더미 패드 (dummy pad)라 칭한다. 상기 더미 패드들은, 통상적으로, 칩 내의 DC 레벨을 측정하기 위해서 그리고 테스트 동작시 테스트 신호들을 직접 제공하기 위해 사용된다.
도 1는 더미 및 본딩 패드들이 칩의 에지 부분에 배열될 때 칩 사이즈의 축소에 따른 패드들의 배열을 보여주는 도면이다. 그리고, 도 2는 더미 및 본딩 패드들이 칩의 중앙 부분에 배열될 때 칩 사이즈의 축소에 따른 패드들의 배열을 보여주는 도면이다.
하나의 칩 내에 제공되는 패드들 (본딩 패드들 및 더미 패드들) 간의 피치 (예컨대, 약 20㎛) 및 그것의 크기 (예컨대, 약 150㎛ ×150㎛)는 더 이상 감소될 수 없다. 반면에, 메모리 장치의 입출력 구조 및 그것의 용량 증가에 따라 상기 패드들의 수는 증가되는 추세이다.
앞서 설명된 방법에 의해서 칩 사이즈가 축소될 수 있는 반면에, 상기 패드들 (본딩 패드들 및 더미 패드들)의 수는 정해져 있기 때문에, 도 1 및 도 2에서 알 수 있듯이, 실질적으로 칩 사이즈를 줄일 수 없다. 그러므로, 상기 패드들은 칩 사이즈를 축소하는데 제한 요인으로 작용할 수 있다.
따라서 본 발명의 목적은 칩 내에 배열되는 패드들의 수를 줄일 수 있는 반도체 장치의 레이 아웃 구조를 제공하는 것이다.
제1도는 더미 및 본딩 패드들이 칩의 에지 부분에 배열될 때 칩 사이즈의 축소에 따른 패드들의 배열을 보여주는 도면,
제2도는 더미 및 본딩 패드들이 칩의 중앙 부분에 배열될 때 칩 사이즈의 축소에 따른 패드들의 배열을 보여주는 도면,
제3도는 칩 영역들 및 스크라이브 라인 영역들이 정의된 웨이퍼 (wafer)을 보여주는 도면, 그리고
제4도는 본 발명에 따른 반도체 장치의 레이 아웃 구조를 보여주는 도면이다.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 패키지 12 : 칩
14 : 셀 영역 16 : 회로 영역
18 : 웨이퍼 20, 28 : 더미 패드
22 : 도전선 24 : 퓨즈
26 : 본딩 패드 100 : 스크라이브 라인 영역
[구성]
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 장치의 레이 아웃 구조에 있어서: 웨이퍼 상에 형성되는 복수 개의 칩 영역들과; 상기 웨이퍼 상에 형성되는 복수 개의 스크라이브 라인 영역들과; 상기 칩 영역들 각각에 형성되는 본딩 패드들 및; 상기 칩 영역들에 각가 대응하며, 상기 스크라이브 라인 영역들에 형성되는 더미 패드들을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 반도체 장치의 레이 아웃 구조에 있어서: 웨이퍼 상에 소정의 간격을 두고 복수 개의 칩들이 형성되는 칩 영역들과; 상기 칩들 각각은 복수 개의 다른 내부 전압들을 발생하는 회로들을 구비하며, 상기 칩 영역들 각각에 형성되는 복수 개의 본딩 패드들과; 상기 칩들 각각에 대응하며, 상기 칩들 각각의 다른 내부 전압들을 측정하기 위한 복수 개의 더미 패드들 및; 상기 칩들 각각에 대응하는 상기 패드들과 상기 다른 내부 전압들을 발생하는 회로들을 전기적으로 연결하는 복수 개의 도전선들을 포함하되, 상기 패드들은 상기 칩 영역들 사이의 상기 웨이퍼 상에 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 칩 영역들이 각각 분리된 후 상기 도전선들이 상기 각 칩 영역의 에지에서 상호 전기적으로 연결될 때 상기 연결된 도전선들을 전기적으로 분리하기 위한 분리 수단을 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 분리 수단은 복수 개의 퓨즈들을 포함하되, 상기 퓨즈들은 각각 대응하는 상기 더미 패드 및 상기 회로 사이의 대응하는 칩 영역에 배열되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 더미 패드들은 상기 칩 영역들이 분리될 때 잘려지는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 반도체 장치의 레이 아웃 구조에 있어서: 웨이퍼 상에 소정의 간격을 두고 복수 개의 칩들이 형성되는 칩 영역들과; 상기 칩 영역들 각각에 형성되는 복수 개의 본딩 패드들과; 상기 웨이퍼 상에 형성되는 복수 개의 스크라이브 라인 영역들과; 상기 칩들의 테스트 동작시 테스트 신호들을 제공받는 복수 개의 더미 패드들 및; 상기 칩들과 그에 대응하는 더미 패드들을 전기적으로 연결하는 복수 개의 도전선들을 포함하되, 상기 더미 패드들은 상기 스크라이브 라인 영역들에 형성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 칩 영역들이 각각 분리된 후 상기 도전선들이 상기 각 칩 영역의 에지에서 상호 전기적으로 연결될 때 상기 연결된 도전선들을 전기적으로 분리하기 위한 분리 수단을 부가적으로 포함하되, 상기 분리 수단은 각각 대응하는 상기 더미 패드 및 상기 회로 사이의 대응하는 칩 영역에 배열되는 복수개의 퓨즈들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 테스트 동작시 상기 테스트 신호들 중 상기 칩들에 공통으로 제공되는 적어도 하나의 테스트 신호는 상기 더미 패드들 중 하나의 패드를 통해 인접하는 칩들에 공통으로 제공되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 반도체 장치의 레이 아웃 구조에 있어서: 웨이퍼 상에 복수 개의 칩들이 형성되는 칩 영역들과; 상기 칩들 각각은 복수 개의 다른 내부 전압들을 발생하는 회로들을 구비하며, 상기 웨이퍼 상에 형성되는 복수 개의 스크라이브 라인 영역들과; 상기 스크라이브 라인 영역들에 각각 형성되며, 상기 칩들 각각의 다른 내부 전압들을 측정하기 위한 제 1의 더미 패드들과; 상기 스크라이브 라인 영역들에 각각 형성되며, 상기 칩들의 테스트 동작시 테스트 신호들을 제공받는 제 2의 뎌미 패드들 및; 상기 칩들 각각에 대응하는 상기 제 1의 더미 패드들과 상기 다른 내부 전압들을 발생하는 회로들을 전기적으로 연결하는 그리고 상기 칩들과 그에 대응하는 제 2의 더미 패드들을 전기적으로 연결하는 복수 개의 도전선들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 칩 영역들이 각각 분리된 후 상기 도전선들이 상기 각 칩 영역의 에지에서 상호 전기적으로 연결될 때 상기 연결된 도전선들을 전기적으로 분리하기 위한 분리 수단을 부가적으로 포함하되, 상기 분리 수단은 각각 대응하는 상기 더미 패드 및 상기 회로 사이의 대응하는 칩 영역에 배열되는 복수 개의 퓨즈들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 테스트 동작시 상기 테스트 신호들 중 상기 칩들에 공통으로 제공되는 적어도 하나의 테스트 신호는 상기 제 2의 더미 패드들 중 하나의 패드를 통해 인접하는 칩들에 공통으로 제공되는 것을 특징으로 한다.
[작용]
이와같은 구조에 의해서, 패키지 단계에서 잘려지는 스크라이브 라인 영역들에 칩들 각각에 대응하는 더미 패드들을 형성함으로써 칩 내에 배열되는 패드들의 수를 줄일 수 있다.
[실시예]
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명의 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 4를 참조하면, 본 발명의 신규한 반도체 장치의 레이 아웃 구조에 있어서, 각 칩 내에 제공되는 더미 및 본딩 패드들 (20) 및 (26) 중 상기 더미 패드들 (20)은 스크라이브 라인 영역 (scribe line area) (100) 상에 형성되어 있다. 칩 사이즈 감소의 제한 요인으로 작용하는 패드들 중 상기 더미 패드들 (20)이 웨이퍼레벨에서 본래의 기능을 수행하고, 패키지 레벨에서 제거되도록 함으로써, 칩 내에 형성되는 패드의 수를 줄일 수 있다.
도 3은 칩 영역들 및 스크라이브 라인 영역들이 정의된 웨이퍼 (wafer)을 보여주는 도면이다.
도 3을 참조하면, 웨이퍼는, 잘 알려진 바와 같이, 복수 개의 칩들이 형성되는 칩 영역 (chip area)들과 스크라이브 라인 영역 (scribe line area)들과 정의된다. 여기서, 상기 스크라이브 라인 영역들은 패키지 레벨에서 각 칩을 분리하기 위해 잘려지는 영역이다. 도 3에서, 본 발명에 따른 레이 아웃 구조에 따른 스크라이브 라인 영역들 및 칩 영역들을 포함한 점선 부분이 도 4에 상세히 도시되어 있다. 이하 본 발명에 따른 반도체 장치의 레이 아웃 구조는 반도체 메모리 장치를 일예로하여 설명된다.
반도체 메모리 장치의 개략적인 생산 과정은 생산웨이퍼 가공 및 공정 단계, 웨이퍼 테스트 단계, 리페어 단계, 패키지 단계, 패키지 테스트 단계 및 출하 단계로 구분된다. 상기 웨이퍼 가공 및 공정 단계에서, 설계가 완료된 회로 패턴이 웨이퍼 상에 가공된다.
계속해서, 상기 웨이퍼 테스트 단계에서, 상기 가공이 완료된 웨이퍼의 각 칩을 테스트하여 정상적인 칩 (pass)과 비 정상적인 칩 (fail)을 가려남과 아울러 리페어가 요구되는 셀들을 리던던시 셀들로 대체하기 위한 정보를 발생한다. 그리고, 칩을 구동하기 위한 다른 레벨들을 갖는 DC 전압들을 측정한 정보를 발생한다.
여기서, 상기 DC 전압들은 공정시 트랜지스터 특성에 따라 소정의 기준 레벨보다 높거나 낮아질 수 있기 때문에, 상기 DC 전압들의 레벨을 측정하여 다음 단계의 리페어 단계시 적정 레벨로 재조정되어야 한다.
통상적으로, 상기 DC 전압들은 내부 전원 전압 (VINT), 비트 라인 프리 챠아지 전압 (VBL), 디램 셀의 플레이트 전압 (VP), 상기 내부 전원 전압보다 높은 레벨의 고전압 (VPP), 백 바이어스(back bias) 전압 (VBB) 등이다.
상기 리페어 (예컨대, 리던던시 셀 대체) 단계에서, 이전 단계에서 제공되는 리페어 정보에 따라 결함 셀을 리던던시 셀로 대체하고, DC 전압들을 요구되는 레벨로 재조정한다. 이때, 통상적으로, 레이저 퓨즈 커팅 (laser fuse trimming)에 의해서 재조정된다. 이후, 상기 패키지 단계 및 상기 패키지 테스트 단계를 통해서 통과된 것만이 출하된다.
웨이퍼 레벨에서 DC 전압들을 테스트하고 그리고 테스트 신호들을 제공받는 더미 패드들 (20)은, 도 4에 도시된 바와 같이, 스크라이브 라인 영역들 (100) 상에 형성되어 있다. 상기 스크라이브 라인 영역들 (100) 상에 형성되는 상기 더미 패드들 (20)은 대응하는 도전선들 (22)을 통해서 관련된 회로들 (예컨대, 상기 DC 전압들을 발생하기 위한 전압 발생 회로들)에 전기적으로 연결되어 있다.
상기 더미 패드들 (20)과 대응하는 관련된 회로들을 전기적으로 연결하는 상기 도전선들 (22)은 칩들을 분리할 때 즉, 스크라이브 라인 영역들 (100)을 따라 웨이퍼를 자를 때 전기적으로 연결될 수 있다. 이를 방지하기 위해서, 상기 각 도전선 (22)에는 상기 더미 패드들 (20)과 대응하는 관련된 회로들 사이의 칩 영역들에 분리 수단으로서 각각 대응하는 퓨즈들 (24)이 직렬로 연결되어 있다.
상기 스크라이브 라인 영역들 (100) 상에 형성되는 더미 패드들 (20) 중 DC 전압들을 측정하기 위한 더미 패드들은 각 칩 마다 제공되어야 한다. 하지만, 테스트시 공통으로 제공되는 적어도 하나의 테스트 신호를 받아들이기 위한 적어도 하나의 더미 패드(28)은 각 칩 마다 제공될 필요는 없다. 즉, 도 4에 도시된 바와 같이, 인접한 칩들 마다 공통의 테스트 신호를 제공받기 위한 더미 패드 (28)가 인접한 칩들에 공통으로 사용될 수 있다. 본 실시예에서, 편의상 하나의 더미 패드(28)가 4 개의 인접한 칩들에 공통으로 사용되었지만, 더 많은 칩들에 공통으로 사용될 수 있음은 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 패키지의 핀들에 본딩되지 않고 단지 테스트 단계에서 사용되는 더미 패드들을 스크라이브 라인 영역들에 형성함으로써, 칩 사이즈 감소의 제한 요인으로서 작용하는 더미 패드들의 수를 줄일 수 있다.

Claims (11)

  1. 반도체 장치의 레이 아웃 구조에 있어서; 웨이퍼 상에 형성되는 복수 개의 칩 영역들과; 상기 웨이퍼 상에 형성되는 복수 개의 스크라이브 라인 영역들과; 상기 칩 영역들 각각에 형성되는 본딩 패드들 및; 상기 칩 영역들에 각각 대응하며, 상기 스크라이브 라인 영역들에 형성되는 더미 패드들을 포함하는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  2. 반도체 장치의 레이 아웃 구조에 있어서; 웨이퍼 상에 소정의 간격을 두고 복수 개의 칩들이 형성되는 칩 영역들과; 상기 칩들 각각은 복수 개의 다른 내부 전압들을 발생하는 회로들을 구비하며, 상기 칩 영역들 각각에 형성되는 복수 개의 본딩 패드들과; 상기 칩들 각각에 대응하며, 상기 칩들 각각의 다른 내부 전압들을 측정하기 위한 복수 개의 더미 패드들 및; 상기 칩들 각각에 대응하는 상기 패드들과 상기 다른 내부 전압들을 발생하는 회로들을 전기적으로 연결하는 복수 개의 도전선들을 포함하되, 상기 패드들은 상기 칩 영역들 사이에 위치한 상기 웨이퍼의 스크라이브 라인 영역 상에 형성되는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  3. 제 2 항에 있어서, 상기 칩 영역들이 각각 분리된 후 상기 도전선들이 상기 각 칩 영역의 에지에서 상호 전기적으로 연결될 때 상기 연결된 도전선들을 전기적으로 분리하기 위한 분리 수단을 부가적으로 포함하는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  4. 제 3 항에 있어서, 상기 분리 수단은 복수 개의 퓨즈들을 포함하되, 상기 퓨즈들은 각각 대응하는 상기 더미 패드 및 상기 회로 사이의 대응하는 칩 영역에 배열되는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  5. 제 2 항에 있어서, 상기 더미 패드들은 상기 칩 영역들이 분리될 때 잘려지는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  6. 반도체 장치의 레이 아웃 구조에 있어서; 웨이퍼 상에 소정의 간격을 두고 복수 개의 칩들이 형성되는 칩 영역들과; 상기 칩 영역들 각각에 형성되는 복수 개의 본딩 패드들과; 상기 웨이퍼 상에 형성되는 복수 개의 스크라이브 라인 영역들과; 상기 칩들의 테스트 동작시 테스트 신호들을 제공받는 복수 개의 더미 패드들 및; 상기 칩들과 그에 대응하는 더미 패드들을 전기적으로 연결하는 복수 개의 도전선들을 포함하되, 상기 더미 패드들은 상기 스크라이브 라인 영역들에 형성되는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  7. 제 6 항에 있어서, 상기 칩 영역들이 각각 분리된 후 상기 도전선들이 상기 각 칩 영역의 에지에서 상호 전기적으로 연결될 때 상기 연결된 도전선들을 전기적으로 분리하기 위한 분리 수단을 부가적으로 포함하되, 상기 분리 수단은 각각 대응하는 상기 더미 패드 및 상기 회로 사이의 대응하는 칩 영역에 배열되는 복수 개의 퓨즈들로 구성되는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  8. 제 6항에 있어서, 상기 테스트 동작시 상기 테스트 신호들 중 상기 칩들에 공통으로 제공되는 적어도 하나의 테스트 신호는 상기 더미 패드들 중 하나의 패드를 통해 인접하는 칩들에 공통으로 제공되는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  9. 반도체 장치의 레이 아웃 구조에 있어서: 웨이퍼 상에 복수 개의 칩들이 형성되는 칩 영역들과; 상기 칩들 각각은 복수 개의 다른 내부 전압들을 발생하는 회로들을 구비하며, 상기 웨이퍼 상에 형성되는 복수 개의 스크라이브 라인 영역들과; 상기 스크라이브 라인 영역들에 각각 형성되며, 상기 칩들 각각의 다른 내부 전압들을 측정하기 위한 제 1의 더미 패드들과; 상기 스크라이브 라인 영역들에 각각 형성되며, 상기 칩들의 테스트 동작시 테스트 신호들을 제공받는 제 2의 더미 패드들 및; 상기 칩들 각각에 대응하는 상기 제 1의 더미 패드들과 상기 다른 내부 전압들을 발생하는 회로들을 전기적으로 연결하는 그리고 상기 칩들과 그에 대응하는 제 2의 더미 패드들을 전기적으로 연결하는 복수 개의 도전선들을 포함하는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  10. 제 9항에 있어서, 상기 칩 영역들이 각각 분리된 후 상기 도전선들이 상기 각 칩 영역의 에지에서 상호 전기적으로 연결될 때 상기 연결된 도전선들을 전기적으로 분리하기 위한 분리 수단을 부가적으로 포함하되, 상기 분리 수단은 각각 대응하는 상기 더미 패드 및 상기 회로 사이의 대응하는 칩 영역에 배열되는 복수 개의 퓨즈들로 구성되는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
  11. 제 9 항에 있어서, 상기 테스트 동작시 상기 테스트 신호들 중 상기 칩들에 공통으로 제공되는 적어도 하나의 테스트 신호는 상기 제 2의 더미 패드들 중 하나의 패드를 통해 인접하는 칩들에 공통으로 제공되는 것을 특징으로 하는 반도체 장치의 레이 아웃 구조.
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