JP3228759B2 - 半導体記憶装置及びデータ処理装置 - Google Patents

半導体記憶装置及びデータ処理装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びデ
ータ処理装置に関し、特に、フリップフロップのメモリ
セル群を備えたＲＡＭにおける周辺回路の改良に関す
る。
【０００２】
【従来の技術】内部同期方式を採用する高抵抗負荷型の
スタティックＲＡＭ（ＳＲＡＭ）の構成は、例えば図21
に示すように、多数のポリシリコン高抵抗負荷型メモリ
セル１をマトリクス状に配列したメモリセルアレイ（ブ
ロック）２0 〜２15と、その中のメモリセルを選択して
情報の書き込み動作，読み出し動作を実現する周辺回路
とからなる。図21及び図22に示す周辺回路の概略構成
は、外来の制御信号に基づいてチップ内の所定の回路へ
チップセレクト信号CS（バー），ライトイネーブル信号
WE（バー），アウトプットイネーブル信号OE（バー）を
供給するチップコントロール回路21と、ワード線WLの選
択を行うＸデコーダ（行デコーダ）及びワード線バッフ
ァ回路22と、トランスファーゲート回路23の選択を行う
Ｙデコーダ（列デコーダ）24と、ブロック２0 〜２15の
いずれかを選択するためのブロック信号BLOCK を送出す
べき所謂Ｚアドレスバッファ回路( ブロック信号発生回
路）25と、Ｘデコーダ22へ情報を送るＸアドレスバッフ
ァ回路26と、Ｙデコーダ24へ情報を送るＹアドレスバッ
ファ回路27と、Ｘ，Ｙ，及びＺアドレスバッファ回路の
アドレス入力信号の遷移を検出してパルスを発生するア
ドレス遷移検出回路（ＡＴＤ）28，29，30と、これらの
ＡＴＤで発生した基本パルスを利用して例えば読み出し
直前にビット線BL，BL（バー）をプリチャージ及びイコ
ライズさせるための制御信号を生成する内部同期回路31
と、書込み時と読み出し時のデータ線の電位を制御する
データ線負荷回路32と、読み出し時にメモリセル１から
トランスファーゲート回路23を介してデータ線に現れる
微小電圧SIN ，SIN （バー）を検出して増幅出力SO，SO
（バー）を出力するセンスアンプ回路33と、書込み時に
書込みデータをビット線BL，BL（バー）に送り込む書込
みドライバ回路34と、書込み時と読み出し時のビット線
BL，BL（バー）の電位或いは負荷を制御すると同時に読
み出し直前にビット線BL，BL（バー）を等しい電位にイ
コライズするビット線負荷回路35と、ビット線負荷回路
35及びデータ線負荷回路32を制御するビット線・データ
線負荷コントロール回路36と、Ｉ／Ｏバッファ回路37
と、内部同期回路31からの信号を基にセンスアンプ回路
33がダイナミックに駆動するようなセンスアンプ制御パ
ルスφSAを生成するセンスアンプ制御回路38と、を有す
るものである。従来、このＸデコーダ及びワード線バッ
ファ回路22の回路構成は、例えば図23に示すように、Ｘ
アドレスバッファ回路26からのバッファ出力Ｒ1 〜Ｒ3
又はＲ1 （バー）〜Ｒ3 （バー）を３入力とするＮＡＮ
Ｄゲートと、その出力とＸアドレスバッファ回路26から
のバッファ出力Ｒ0 又はＲ0 （バー）を２入力とするＮ
ＯＲゲートとで構成されており、選択されるワード線WL
（例えばWL1 又はWL2 ）は電源電位ＶDDの高レベル電位
（以下、単に「Ｈ」で示す）に設定される。ワード線WL
には図24に示すメモリセル１が接続されている。選択さ
れたワード線WLに接続された任意のメモリセル１に対し
ては、ビット線BL，BL（バー）を介してデータの書込み
又は読み出し動作が行われる。
【０００３】
【発明が解決しようとする課題】選択されるワード線WL
の電位は、Ｘデコーダ及びワード線バッファ回路22で構
成される論理回路によって論理振幅の高レベル「Ｈ」た
る電源電位ＶDDに設定されるが、今、ビット線BLに
「Ｈ」，ビット線BL（バー）に接地電圧の低レベル電位
（以下、単に「Ｌ」で示す）を与えてデータの書込みを
行う場合について考察すると、メモリセル１の記憶ノー
ドｎ1 ，ｎ2 の電位は次のようになる。即ち、ワード線
WLの電位ＶWLは電源電位ＶDDに設定されるので、メモリ
セル１内の記憶ノードｎ1 の最大電位Ｖ1 は次の式で表
される。
【０００４】 Ｖ1 ＝ＶWL−ＶT1−ＶB ＝ＶDD−ＶT1−ＶB (1) 但し、ＶDDは電源電位、ＶT1は伝達ゲートたるＮチャネ
ル型ＭＯＳトランジスタＮ3 ，Ｎ4 のしきい値電圧、Ｖ
B はバックゲート効果による電圧降下分である。
【０００５】またメモリセル１内の記憶ノードｎ1 ，ｎ
2 はそれぞれポリシリコン高抵抗HR1 ，HR2 を介して電
源電位ＶDDに接続されているが、このポリシリコン高抵
抗HR1，HR2 の抵抗値は、待機時（静止時）の消費電流
を抑制するために、一般的に数百ギガオームから数テラ
オームの値に設定されている。従って、この高抵抗H
R1 ，HR2 を介して流れる電流は非常に微小であり、式
(1) で表された書込み時の記憶ノードｎ1 の最大電位Ｖ
1 を更に電源電位ＶDD側へ引き上げる能力はない。プル
アップ効果を持たせるために、もしポリシリコン高抵抗
HR1 ，HR2 の抵抗値を下げると、待機時（静止時）の消
費電流が増大してしまう。従って、記憶ノードｎ1 の最
大電位Ｖ1 は式(1) で与えられるが、メモリセル１のフ
リップフロップ（トランジスタＮ1 ，Ｎ2 ）がデータ保
持するためには、 Ｖ1 ＞ＶT2 (2) の条件を満たす必要がある。但し、ＶT2はＮチャネル型
ＭＯＳトランジスタＮ1 ，Ｎ2 のしきい値電圧である。
従って、式(2) に式(1) を代入すると、 ＶWL−ＶT1−ＶB ＝ＶDD−ＶT1−ＶB ＞ＶT2 (3) の条件が書込み時においては満足されなければならな
い。もし式(3) を満足しない状態で書込み動作が行われ
ると、フリップフロップのＮチャネル型ＭＯＳトランジ
スタＮ1 ，Ｎ2 が共にオフ状態になってしまい、メモリ
セル１のデータ保持ができなくなってしまう。このよう
にメモリセル１自体がフリップフロップとして動作しな
い状態において、何らかの要因でメモリセル１にノイズ
が乗ったり、或いはデータの読み出し動作が開始される
と、メモリセル１のデータは簡単に破壊されてしまう。
【０００６】ここで、半導体技術上から一般的に、 ＶT1＝ＶT2≒0.9 ｖ ＶB ≒0.6 ｖ と仮定すると、 ＶDD＞2.4 ｖ の条件を満足する必要がある。従って、この仮定による
と、従来技術を用いたＳＲＡＭでは電源電圧ＶDDが2.4
ｖよりも高い電位でないとデータの書込み及び読み出し
ができないことになる。
【０００７】ところで、一般に、電卓（卓上計算機）等
では電池を電源として使用しており、その電源電圧は３
ｖである。しかし、電池は寿命によりその電源電圧が徐
々に低下し３ｖから低い値になっていく。この電卓等に
従来のＳＲＡＭを３ｖ電池で駆動すると、電池電位が0.
6 ｖ下がった時点でそのＳＲＡＭの動作が不能となるの
で、電池交換の頻度が高い。
【０００８】他方、低電圧電源で使用されるＳＲＡＭと
して、ポリシリコン高抵抗HR1 ，HR2 の代わりにＰチャ
ネル型ＭＯＳトランジスタとした完全ＣＭＯＳ型のメモ
リセルが存在する。しかし、このメモリセルの場合は、
半導体技術上、Ｎチャネル型ＭＯＳトランジスタとＰチ
ャネル型ＭＯＳトランジスタの間に素子分離のための分
離領域を確保する必要があることから、セルサイズの増
大を招く。これに対して高抵抗負荷型メモリセルはＮチ
ャネル型ＭＯＳトランジスタの上に絶縁膜を介してポリ
シリコン高抵抗層を形成した３次元構造を採用できるの
で、セルサイズの縮小化の利益がある。しかし、高抵抗
負荷型メモリセルを用いたＳＲＡＭは上述の理由により
低電圧電源を使用できないという問題点がある。
【０００９】そこで、高抵抗負荷型メモリセルを用いた
ＳＲＡＭを低電圧の電池でも充分に駆動できるように、
低電圧電源のＶDDのままで式(3)を成立させるために
は、２つの方法が考えられる。即ち、しきい値電圧
ＶT1，ＶT2を減少させること，バックゲート効果による
電圧ＶB を減少させること，である。先ず、しきい値電
圧ＶT1，ＶT2を減少させることはプロセス条件の複雑さ
と当該トランジスタＮ1 ，Ｎ2 のしきい値電圧を変える
ことによるメモリセル自体の安定性の劣化を招く。従っ
て、この方法は実用的な方法ではない。他方、書込み時
においてバックゲート効果による電圧ＶB を減少させる
ことは、メモリセル部の基板容量が大きい上に、新設の
制御回路による消費電力の増大を招くため、これも実用
的でない。電池寿命等による電源電圧の低下を考慮する
と、電源電位ＶDDは３ｖ以上でなければならない。従っ
て、電源電位ＶDDが３ｖ以下ではデータの書込み動作が
不可能である。
【００１０】本発明は上記問題点を解決するものであ
り、その課題は、完全ＣＭＯＳ型のメモリセルの構成を
採用せずとも、高抵抗負荷，負荷ＭＯＳや薄膜技術を採
用する負荷手段を備えたメモリセルのＳＲＡＭにおい
て、メモリサイズの縮小化の基で、消費電力の節約がで
き、しかも簡易なバッテリー等の使用による低圧電源で
書込み動作が可能の半導体記憶装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明は、第1の電源電
位と該第１の電源電位よりも低い第２の電源電位との間
に直列接続された第１の負荷手段及び第１の絶縁ゲート
型電界効果トランジスタ並びに前記第１の電源電位と前
記第２の電源電位との間に直列接続された第２の負荷手
段及び第２の絶縁ゲート型電界効果トランジスタを有す
るフリップフロップと、該フリップフロップの記憶ノー
ドとビット線との間に接続され、ワード線の電位をゲー
ト入力とするアクセス用絶縁ゲート型電界効果トランジ
スタとで構成されるメモリセルを備えた半導体記憶装置
において、上記課題を解決するために、情報書込み動作
時には、選択される前記ワード線の電位を、前記第１の
電源電位を昇圧して当該第１の電源電位よりも高電位の
書込み電位とするワード線電位変圧手段を採用する。こ
のワード線電位変圧手段は、少なくとも前記情報書込み
動作時において繰り返しパルスを発振する発振手段と、
この発振パルスを基に複数の所要のタイミング信号を生
成する変圧タイミング信号発生手段と、該タイミング信
号の所定信号を基に第１の電源電位を超える値の昇圧電
位を生成する昇圧電位発生手段と、該タイミング信号の
所定信号を基に第１の電源電位を超える値の昇圧制御信
号を作成する昇圧制御信号作成手段と、該昇圧電位発生
手段から供給される該昇圧電位と該昇圧制御信号に基づ
いて段階的に昇圧したワード線供給電位を出力するワー
ド線供給電位合成手段と、前記タイミング信号の所定信
号及び前記昇圧制御信号に基づいて前記選択さるべきワ
ード線への該ワード線供給電位の印加を制御するワード
線電位印加制御手段と、を有することを特徴とする。
【００１２】
【００１３】
【作用】かかる手段によれば、書込み動作時においては
ワード線電位変圧手段からの第１の電源電位よりも高い
昇圧電位をワード線に供給するものであるが、ワード線
電位変圧手段は、発振パルスを基にタイミング信号を生
成し、このタイミング信号を基に昇圧電位及び昇圧制御
信号を生成しながら、ワード線供給電位を出力し、タイ
ミング信号及び昇圧制御信号に基づいて選択さるべきワ
ード線へワード線供給電位の印加するものであるから、
書込み動作時には予め生成しておいた低電源電位から高
電源電位への切り換えにより高電源電位をワード線に印
加するのではではなく、書込み動作時、第１の電源電位
を基にこれを段階的に昇圧して第１の電源電位よりも高
電位の書込み電位とするものであり、予め２種の電源電
位を生成して準備しておく場合に比し、高電位生成自体
に要する電力消費をトータル的に削減できる。
【００１４】
【００１５】このように、本発明では電源電位を選択さ
れたワード線に供給するのではなく、ワード線電位変圧
手段からの昇圧電位をワード線に供給するものである
が、ワード線が所定の昇圧電位に設定されるまではある
程度のタイムラグが生じる。そこで、本発明におけるデ
ータ線周辺回路としては、情報読み出し時においてワー
ド線が書込み電位に設定される時点を検出する電位設定
検出手段と、その電位設定検出手段の出力に基づいてセ
ンスアンプを能動化すべきセンスアンプ制御信号を送出
するセンスアンプ制御手段とを有する構成とされてい
る。このような回路構成によれば、ワード線の電位が所
定の値に設定された後、センスアンプが能動化されるこ
とから、昇圧過程においてデータ線上にノイズが乗り、
データ線上に反転データが現れていても、センスアンプ
がそれを増幅しないので、反転データの増幅電位を相殺
緩和するに要する時間を無くすことができる。従って、
誤り読み出しの発生の抑制やセンスアンプの後段回路に
おける各種信号のタイミング調整が容易になる。
【００１６】
【実施例】次に、本発明に係る実施例を添付図面に基づ
いて説明する。
【００１７】図１は本発明の実施例に係るモノリシック
のポリシリコン高抵抗負荷型メモリセルを備えたＳＲＡ
Ｍの全体概略構成を示すブロック図で、図２はそのＳＲ
ＡＭの周辺回路における新規な回路構成のうち主に書込
み動作に関連する部分を示すブロック図である。なお、
図１において図22図に示す部分と同一部分には同一参照
符号を付し、その説明は省略する。
【００１８】本実施例においてはワード線パルス駆動方
式が採用されており、内部同期回路31は、ワード線WLが
選択されて読み出し動作中のメモリセル１に流れ込む電
流を減らすために、アドレス遷移検出回路（ＡＴＤ）2
8，29，30から発生した基本パルスを基にしてワード線W
Lを一定期間だけパルス駆動すべきオートパワーダウン
信号APD を生成する。チップコントロール回路21はシス
テム制御信号CS（バー），ライトイネーブル信号WE（バ
ー）及びアウトプットイネーブル信号OE（バー）を生成
する。本実施例における新規な構成の１つは、書込み動
作のワード線選択時においてワード線WLの電位を電源電
位ＶDD以上に設定するワード線電位変圧回路50を有する
ところにある。このワード線電位変圧回路50の内部構成
は、図２に示すように、リングオシレータ回路51，変圧
タイミング信号発生回路54，昇圧ゲート制御信号作成回
路55，昇圧電位発生回路56，ワード線供給電位合成回路
57及びワード線電位印加制御回路59を有する。
【００１９】リングオシレータ回路51は、内部同期回路
31からのシステム制御信号SC（バー）を基に繰り返しパ
ルスを生成する。リングオシレータ回路51は、図３に示
すように、リングオシレータ52と、オートパワーダウン
信号APD ，ライトイネーブル信号WE（バー）及びシステ
ム制御信号SC（バー）を入力としてリングオシレータ52
を選択的に能動化させる選択駆動回路53とから構成され
ている。リングオシレータ52は図４に示す複数の論理回
路のループ接続で構成され、選択駆動回路53の出力Ａ
（「Ｈ」）の印加期間中繰り返し発振パルスＢを発生す
る。
【００２０】変圧タイミング信号発生回路54は、図３に
示すように、複数の組合せ論理回路と複数の遅延回路と
から構成され、システム制御信号SC（バー）とリングオ
シレータ回路51の出力たる繰り返し発振パルスＢを基に
電源電位ＶDDをパルス波高とする所要のタイミング信号
ｔR ，ｔ1 ，ｔ2 ，ｔ3 を作成する。
【００２１】昇圧ゲート制御信号作成回路55は、タイミ
ング信号ｔR，ｔ1 ，ｔ2 ，ｔ3 及びブロック信号BLOCK
を基にワード線電位変圧回路50における所定のＭＯＳ
トランジスタのゲートを駆動制御する昇圧ゲート制御信
号Ｖto，Ｖgateを作成する。
【００２２】昇圧ゲート制御信号作成回路55の回路構成
は、図５に示すように、昇圧ゲート制御信号Ｖto，を作
成する第１の昇圧ゲート制御信号作成回路55ａと、昇圧
ゲート制御信号Ｖgateを作成する第２の昇圧ゲート制御
信号作成回路55ｂとからなる。
【００２３】第１の昇圧ゲート制御信号作成回路55ａ
は、タイミング信号ｔ1 とブロック信号BLOCK とを基に
昇圧キャパシタＣ1 を充電する電荷注入回路55ａａと、
タイミング信号ｔ1 ，ブロック信号BLOCK 及びタイミン
グ信号ｔR を基に昇圧キャパシタＣ1 の負極電位を高め
る電位印加回路55ａｂと、昇圧時における昇圧ゲート制
御信号Ｖtoが必要以上に昇圧されないよう制御するリミ
ッタ回路55ａｃとからなる。なお、昇圧キャパシタＣ1
の一方の電極はゲート電極と同一層の１層目のポリシリ
コン層を利用して形成され、その他方の電極は絶縁膜を
介してポリシリコン高抵抗負荷と同一層の２層目のポリ
シリコン層を利用して形成される。昇圧キャパシタＣ1
の正極は下層のポリシリコン層で、その負極は上層のポ
リシリコン層とされている。昇圧時に昇圧キャパシタＣ
1 による昇圧電荷が配線層に与える影響を少なくするた
め、昇圧信号を上層のポリシリコン層へ印加し、下層の
ポリシリコン層から昇圧電位を取り出す構造としてあ
る。以下に説明する各昇圧キャパシタも同様な構造とさ
れている。
【００２４】第２の昇圧ゲート制御信号作成回路55ｂ
は、タイミング信号ｔ1 とブロック信号BLOCK とを基に
１段目の昇圧キャパシタＣ2 を充電する１段目の電荷注
入回路55ｂａ（第１の制御信号作成回路55ａの電荷注入
回路55ａａの一部回路構成を兼用している）と、ブロッ
ク信号BLOCK 及びタイミング信号ｔ2 を基に１段目の昇
圧キャパシタＣ2 の負極電位を高める１段目の電位印加
回路55ｂｂと、昇圧時における電荷注入回路55ｂａのＭ
ＯＳトランジタＴ4 の破壊を防止するリミッタ回路55ｂ
ｃと、昇圧キャパシタＣ2 の負極電位を伝達する電位伝
達回路55ｂｄと、ブロック信号BLOCK 及びタイミング信
号ｔ3 を基に２段目の昇圧キャパシタＣ3 の負極電位を
高める２段目の電位印加回路55ｂｅと、ブロック信号BL
OCK 及びタイミング信号ｔ1 を基に２段目の昇圧キャパ
シタＣ3 の電荷を放電させる放電回路55ｂｆとから構成
されている。１段目の電荷注入回路55ｂａ，昇圧キャパ
シタＣ2 ，電位印加回路55ｂｂ及びリミッタ回路55ｂｃ
は２段目の昇圧キャパシタＣ3 に対する実質的な充電回
路を構成している。なお、昇圧キャパシタＣ2 ，Ｃ3 の
一方の電極はゲート電極と同一層の１層目のポリシリコ
ン層を利用して形成され、その他方の電極は絶縁膜を介
してポリシリコン高抵抗負荷と同一層の２層目のポリシ
リコン層を利用して形成される。
【００２５】昇圧電位発生回路56は、ライトイネーブル
信号WE（バー），タイミング信号ｔ1 ，ｔ2 ，ｔ3 を基
に電源電位ＶDD以上の値の昇圧電位ＶPPを発生する。昇
圧電位発生回路56の回路構成は、図６に示すように、タ
イミング信号ｔ1を基に１段目の昇圧キャパシタＣ4 を
充電する１段目の電荷注入回路56ａと、ライトイネーブ
ル信号WE（バー）及びタイミング信号ｔ2 を基に１段目
の昇圧キャパシタＣ4 の負極電位を高める１段目の電位
印加回路56ｂと、昇圧時における電位伝達回路56ｄのＭ
ＯＳトランジスタＴ11の破壊を防止するリミッタ回路56
ｃと、電位伝達回路56ｄと、ライトイネーブル信号WE
（バー）及びタイミング信号ｔ2 を基に電位伝達回路56
ｄに電源電位ＶDDを印加する電位印加回路56ｅと、昇圧
キャパシタＣ5 の負極電位を高める２段目の電位印加回
路56ｆとを有している。なお、昇圧キャパシタＣ4 ，Ｃ
5 の一方の電極はゲート電極と同一層の１層目のポリシ
リコン層を利用して形成され、その他方の電極は絶縁膜
を介してポリシリコン高抵抗負荷と同一層の２層目のポ
リシリコン層を利用して形成される。
【００２６】ワード線供給電位合成回路57はライトイネ
ーブル信号WE（バー），ブロック信号BLOCK ，タイミン
グ信号ｔR ，及び昇圧ゲート制御信号Ｖto，Ｖgateを基
に電源電位ＶDDと昇圧電位ＶPPとを選択的に切り換えて
ワード線に印加すべきワード線供給電位ＶVOL を合成す
る。このワード線供給電位合成回路57の構成は、図７に
示すように、ライトイネーブル信号WE（バー）及び昇圧
ゲート制御信号Ｖto，Ｖgateを基に電源電位ＶDDと略等
しい電位を読み出し動作時においてワード線電位印加制
御回路59へ送り出す電源電位供給系57ａと、ブロック信
号BLOCK ，タイミング信号ｔR ，及び昇圧ゲート制御信
号Ｖto，Ｖgateを基に昇圧電位ＶPPと略等しい電位を書
込み時において間欠的に繰り返し送り出す昇圧電位供給
系57ｂとからなる。
【００２７】電源電圧供給系57ａは、ライトイネーブル
信号WE（バー）のバッファ回路57ａａと、昇圧ゲート制
御信号Ｖtoで制御される電位伝達回路57ａｂと、昇圧ゲ
ート制御信号Ｖgateの到来を契機に昇圧する昇圧キャパ
シタＣ6 と、その充電電位で制御される電位伝達回路57
ａｃと、電位伝達回路57ａｃのＭＯＳトランジスタＴ14
の破壊を防止するリミッタ回路57ａｄとを有している。
【００２８】昇圧電位供給系57ｂは、ライトイネーブル
信号WE（バー），ブロック信号BLOCK ，タイミング信号
ｔR を入力とする論理回路57ｂａと、昇圧ゲート制御信
号Ｖtoで制御される電位伝達回路57ｂｂと、昇圧ゲート
制御信号Ｖgateの到来を契機に昇圧する昇圧キャパシタ
Ｃ7 と、その充電電位で制御される電位伝達回路57ｂｃ
とを有している。なお、昇圧キャパシタＣ6 ，Ｃ7 の一
方の電極はゲート電極と同一層の１層目のポリシリコン
層を利用して形成され、その他方の電極は絶縁膜を介し
てポリシリコン高抵抗負荷と同一層の２層目のポリシリ
コン層を利用して形成される。
【００２９】ワード線電位印加制御回路59は、Ｘデコー
ダ及びワード線バッファ回路22の出力, ブロック信号BL
OCK ，タイミング信号ｔR ，昇圧ゲート制御信号Ｖto，
Ｖga teを基にワード線供給電位ＶVOL のワード線WLへの
印加を制御する。図８に示すように、Ｘデコーダ及びワ
ード線バッファ回路22は従来と同様の構成であるが、Ｘ
デコーダ及びワード線バッファ回路22とメモリセル１の
間にはワード線電位印加制御回路59が介在している。ワ
ード線電位印加制御回路59の構成は、図８に示すよう
に、昇圧ゲート制御信号Ｖtoを基にＸデコーダ及びワー
ド線バッファ回路22の出力電位をその電位低下を補償し
つつ伝達する第１の電位伝達回路59ａと、昇圧ゲート制
御信号Ｖgate の印加の契機で昇圧する昇圧キャパシタ
Ｃ8 （又はＣ9 ）と、その昇圧電位の制御でワード線供
給電位ＶVOL を伝達する第２の電位伝達回路59ｂと、ブ
ロック信号BLOCK 及びタイミング信号ｔR から放電タイ
ミング信号ｔROを作成する放電タイミング回路59ｃと、
この放電タイミング信号ｔROにより昇圧キャパシタＣ8
（又はＣ9 ）の充電電荷を放電させる昇圧キャパシタ放
電回路59ｄと、ワード線WLの非選択の開始時にワード線
WLの電荷を急速に放電させるワード線放電回路59ｅとを
有している。昇圧キャパシタＣ8 ，Ｃ9 の一方の電極は
ゲート電極と同一層の１層目のポリシリコン層を利用し
て形成され、その他方の電極は絶縁膜を介してポリシリ
コン高抵抗負荷と同一層の２層目のポリシリコン層を利
用して形成される。
【００３０】この実施例においては、後述するような理
由から、読み出し動作を制御する回路が付加されてい
る。図１に示す昇圧検出回路39は、ワード線電位変圧回
路50からのタイミング信号ｔ3 及びライトイネーブル信
号WE（バー）を基にワード線WLの昇圧動作の完了時点を
検出してタイミング信号ｔ5 （バー）をセンスアンプ制
御回路38及びビット線・データ線負荷コントロール回路
36へ送出する。この昇圧検出回路39の回路構成は、図９
に示すように、最終的な昇圧動作の開始を決定するタイ
ミング信号ｔ3 を所定期間だけ遅延させる遅延回路39ａ
と、その遅延信号とライトイネーブル信号WE（バー）を
基にタイミング信号ｔ5 （バー）を作成するタイミング
回路39ｂとからなる。センスアンプ制御回路38は、シス
テムコントロール信号SC（バー），タイミング信号ｔ5
（バー），オートパワーダウン信号APD 及びライトイネ
ーブル信号WE（バー）を基にセンスアンプ33のON／OFF
を制御すべきセンスアンプ制御信号φSAを出力する。こ
のセンスアンプ制御回路38は図10に示す回路構成であ
る。ビット線・データ線負荷コントロール回路36は所定
のタイミングでビット線負荷制御信号φEQ，ビット線可
変インピーダンス制御信号LDO 及びデータ線負荷制御φ
DBを出力する。このビット線・データ線負荷コントロー
ル回路36は図11に示す回路構成であるが、ビット線負荷
制御信号φEQ，及びデータ線負荷制御φDBは昇圧検出回
路39の出力たるタイミング信号ｔ5 （バー）を加味して
作成されている。なお、ビット線負荷回路35及びデータ
線負荷回路32は従来と同様な構成で、例えば図12に示す
回路構成である。
【００３１】次に本実施例における書込み動作について
説明する。書込み動作期間においては、ライトイネーブ
ル信号WE（バー）が「Ｌ」で、オートパワーダウン信号
APDは「Ｌ」である。書込み動作時直前において内部同
期回路31からのシステムコントロール信号SC（バー）が
「Ｌ」になると、図３に示す選択駆動回路53の出力Ａが
「Ｈ」に設定される。この出力Ａが「Ｈ」の期間は図13
に示すようにリングオシレータ52の出力は発振パルスＢ
を送出する。発振パルスＢが送出されると、変圧タイミ
ング信号発生回路54が図13に示すタイミング信号ｔR ，
ｔ1 ，ｔ2 ，ｔ3 を発生する。タイミング信号ｔR は発
振パルスＢの立ち下がり直後に立ち上がって発振パルス
Ｂのパルス幅に比して短いパルス幅を有する繰り返しパ
ルスである。タイミング信号ｔ1 はタイミング信号ｔR
の立ち上がりと同時に立ち上がって、タイミング信号ｔ
R のパルス幅よりは長いものの発振パルスＢのパルス幅
に比して短いパルス幅を有する繰り返しパルスである。
タイミング信号ｔ2 はタイミング信号ｔ1 の立ち下がり
と同時に立ち上がってタイミング信号ｔ1 の立ち上がり
よりも少し早く立ち下がる繰り返しパルスである。タイ
ミング信号ｔ3 はタイミング信号ｔ2 のパルス幅に比し
て短いパルス幅を有し、タイミング信号ｔ2 の立ち下が
りと同時に立ち下がる繰り返しパルスである。ここで、
本実施例において発振手段たるリングオシレータ回路51
を用いる意義は、後述するように、電源電位ＶDD以上の
昇圧電位をワード線WLに繰り返し印加せしめ、メモリセ
ル１へのデータの書き込みを確実に行わせるところにあ
る。
【００３２】図５に示す昇圧ゲート制御信号作成回路55
における各信号波形を図14に示す。
【００３３】ある特定のブロック（メモリセルアレイ）
の選択状態のときはそのブロックに対するブロック信号
BLOCK が「Ｈ」である。タイミング信号ｔ2 ，ｔ3 が
「Ｌ」状態で、タイミング信号ｔR ，ｔ1 が「Ｌ」から
「Ｈ」へ変化すると、第１の昇圧ゲート制御信号作成回
路55ａのＭＯＳトランジスタＴ1 が導通し、これにより
ＭＯＳトランジスタＴ2 ，Ｔ4 がオン状態となり、昇圧
キャパシタＣ1 ，Ｃ2 の負極電位が「Ｌ」であるので、
これらのキャパシタが充電される。このとき昇圧ゲート
制御信号ＶTOの電位は図14に示すようにＶDD−ＶT （Ｔ
2 ）で、ノードＰ1 はＶDD−ＶT （Ｔ4 ）に設定され
る。但し、ＶT （Ｔ2 ）はＭＯＳトランジスタＴ2 のし
きい値電圧（バックゲート効果による電圧降下分を含
む）、ＶT （Ｔ4 ）はＭＯＳトランジスタＴ4 のしきい
値電圧（バックゲート効果による電圧降下分を含む）で
ある。次に、タイミング信号ｔR が「Ｈ」から「Ｌ」へ
変化し、タイミング信号ｔ1 が「Ｈ」のままであると、
昇圧キャパシタＣ1 の負極電位が電源電位ＶDDになるの
で、昇圧ゲート制御信号ＶTOの電位はＶDD＋Ｖ
T （Ｔ3 ）の上限値まで昇圧される。ＭＯＳトランジス
タＴ3 はリミッタ回路55ａｃを構成しており、昇圧キャ
パシタＣ1 の正極電位たる信号ＶTOの電位の上昇を制限
している。次に、タイミング信号ｔ1 が「Ｈ」から
「Ｌ」へ変化すると共に、タイミング信号ｔ2 が「Ｌ」
から「Ｈ」へ変化すると、電位印加回路55ｂｂによって
昇圧キャパシタＣ2 の負極電位が「Ｈ」となるので、ノ
ードＰ1 はＶDD＋ＶT （Ｔ5 ）に設定される。但し、Ｖ
T （Ｔ5 ）はトランジスタＴ5 のしきい値電圧（バック
ゲート効果による電圧降下分を含む）である。ＭＯＳト
ランジスタＴ6 はリミッタ回路55ｂｃを構成しており、
昇圧キャパシタＣ2 の正極電位たるノードＰ1 の電位の
上昇を制限し、ＭＯＳトランジスタＴ4 の破壊を防止し
ている。このとき、電位伝達回路55ｂｄのＭＯＳトラン
ジスタＴ6 のゲート電位はＶDD＋ＶT （Ｔ5 ）であり、
そのドレイン電位はＶDDであるので、ＶT （Ｔ6 ）≦Ｖ
T （Ｔ5 ）であれば、そのソース電位たる昇圧ゲート制
御信号Ｖgateの電位は少なくとも電源電位ＶDDまで上昇
し、昇圧キャパシタＣ3 が充電される。但し、ＶT （Ｔ
6 ）はＭＯＳトランジスタＴ6 のしきい値電圧（バック
ゲート効果による電圧降下分を含む）である。次に、タ
イミング信号ｔ2 が「Ｈ」のままでタイミング信号ｔ3
が「Ｌ」から「Ｈ」へ変化すると、電位印加回路55ｂｅ
が昇圧キャパシタＣ3 の負極電位を電源電位ＶDDまで高
めるので、昇圧ゲート制御信号Ｖgateの電位は電源電位
ＶDD以上の電位まで上昇する。ここで、昇圧キャパシタ
Ｃ3 の昇圧動作による充電電圧をＶC3とすれば、昇圧ゲ
ート制御信号Ｖgateの電位はＶDD＋ＶC3に設定される。
この後、タイミング信号ｔR ，ｔ1 が「Ｌ」から「Ｈ」
へ，タイミング信号ｔ2 ，ｔ3 が「Ｈ」から「Ｌ」へ変
化し、上述の動作が繰り返されるが、タイミング信号ｔ
1 の「Ｈ」の期間中は放電回路55ｂｆのＭＯＳトランジ
スタＴ7 がオフしており、昇圧ゲート制御信号Ｖgateの
電位は「Ｌ」に維持されている。
【００３４】次に、昇圧電位発生回路56の動作について
図15を参照しつつ説明する。まず、書込み動作時にはラ
イトイネーブル信号WE（バー）の電位は「Ｌ」に設定さ
れいる。タイミング信号ｔ2 ，ｔ3 が「Ｌ」状態で、タ
イミング信号ｔ1 が「Ｌ」から「Ｈ」へ変化すると、電
荷注入回路56ａのＭＯＳトランジスタＴ8 が導通し、こ
れによりＭＯＳトランジスタＴ9 がオン状態となり、昇
圧キャパシタＣ4 の負極電位は「Ｌ」であるので、この
キャパシタＣ4 が充電される。このときノードＰ2 の電
位は図15に示すように、ＶDD−ＶT （Ｔ9 ）に設定され
る。但し、ＶT （Ｔ9 ）はＭＯＳトランジスタＴ9 のし
きい値電圧（バックゲート効果による電圧降下分を含
む）である。次に、タイミング信号ｔ1 が「Ｈ」から
「Ｌ」へ変化し、タイミング信号ｔ2が「Ｌ」から
「Ｈ」へ変化すると、電位印加回路56ｂが昇圧キャパシ
タＣ4 の負極電位を電位ＶDDまで高めるので、ノードＰ
2 の電位はＶDD＋ＶT （Ｔ10）の上限値まで昇圧され
る。但し、ＶT （Ｔ10）はＭＯＳトランジスタＴ10のし
きい値電圧（バックゲート効果による電圧降下分を含
む）である。ＭＯＳトランジスタＴ10はリミッタ回路56
ｃを構成しており、ノードＰ2 の電位の上昇を制限し、
ＭＯＳトランジスタＴ11の破壊を防止している。これと
同時に、電位印加回路56ｅが電位伝達回路のＭＯＳトラ
ンジスタＴ11のドレインに電源電位ＶDDを印加するが、
このとき、ＭＯＳトランジスタＴ11のゲート電位がＶDD
＋ＶT （Ｔ10）であり、そのドレイン電位がＶDDである
ので、ＶT （Ｔ11）≦ＶT （Ｔ10）であれば、そのソー
ス電位たる昇圧電位ＶPPの電位は少なくとも電源電位Ｖ
DDまで上昇し、昇圧キャパシタＣ5 が充電される。但
し、ＶT （Ｔ11）はＭＯＳトランジスタＴ11のしきい値
電圧（バックゲート効果による電圧降下分を含む）であ
る。次に、タイミング信号ｔ3 が「Ｌ」から「Ｈ」へ変
化すると、電位印加回路56ｆが昇圧キャパシタＣ5 の負
極電位を電源電位ＶDDまで高めるので、昇圧電位ＶPPの
電位は電源電位ＶDD以上の値へ上昇する。ここで、昇圧
キャパシタＣ5 の昇圧動作による充電電圧をＶC5とすれ
ば、昇圧電位ＶPPの電位はＶDD＋ＶC5に設定される。こ
の後、タイミング信号ｔ1 が「Ｌ」から「Ｈ」へ，タイ
ミング信号ｔ2 ，ｔ3 が「Ｌ」から「Ｈ」へ変化し、上
述の動作が繰り返されるが、タイミング信号ｔ1 の
「Ｈ」の期間中は昇圧ゲート制御信号ＶPPの電位は
「Ｌ」に維持されている。
【００３５】次に、ワード線電位合成回路57の書込み動
作を図16を参照しつつ説明する。書込み時においてはラ
イトイネーブル信号WL（バー）が「Ｌ」に設定されてい
るので、電源電位供給系57ａは動作せず、電源電位ＶDD
がワード線供給電位ＶVOL としては供給されない。図16
に示すように、タイミング信号ｔR が「Ｈ」から「Ｌ」
へ変化すると、論理回路57ｂａが電位伝達回路57ｂｂの
ＭＯＳトランジスタＴ15のドレイン電位を電源電位ＶDD
まで高める。このとき、昇圧ゲート制御信号ＶTOの電位
はＶDD＋ＶT （Ｔ2 ）まで昇圧されているので、ノード
Ｐ3 の電位は、ＶDD＋ＶT （Ｔ2 ）−ＶT （Ｔ15）≒Ｖ
DDの値に設定され、昇圧キャパシタＣ7 が充電される。
但し、ＶT （Ｔ15）はＭＯＳトランジスタＴ15のしきい
値電圧（バックゲート効果による電圧降下分を含む）で
ある。その後、昇圧ゲート制御信号Ｖgateの電位及び昇
圧電位ＶPPが「Ｌ」から電源電位ＶDDへ昇圧されると、
ノードＰ3 の電位は電源電圧ＶDD以上の値に設定され
る。ここで昇圧キャパシタＣ7 の昇圧動作による充電電
圧をＶC7とすると、そのノードＰ3 の電位はＶDD＋ＶC
となる。このとき電位転送回路57ｂｃのゲート電位はＶ
DD＋ＶC で、そのドレイン電位は昇圧電位ＶPP（＝
ＶDD）であるので、ワード線供給電位ＶVOL がＶDD+VC7
−ＶT （Ｔ16）となる。但し、ＶT （Ｔ16）はＭＯＳト
ランジスタＴ16のしきい値電圧（バックゲート効果によ
る電圧降下分を含む）である。ここでＶC7≧Ｖ
T （Ｔ16）と設定しておくと（昇圧キャパシタＣ7 の静
電容量の値を設定しておくと）、ワード線供給電位Ｖ
VOL の電位はＶDDになる。昇圧ゲート制御信号Ｖgateの
電位がＶDD＋ＶC7＋ＶC77 となると、電位伝達回路57ｂ
ｃのゲート電位はＶDD＋２ＶC となるので、ワード線供
給電位ＶVOL の電位は更にＶDD＋ＶC7＋ＶC77 −Ｖ
T （Ｔ16）へ昇圧される。但し、ＶC77 は２回目の昇圧
動作による電位上昇分である。このように、ワード線供
給電位ＶVOL の電位を２段昇圧する意義は電源電位ＶDD
を充分超えた電位を確保するためである。
【００３６】次に、ワード線電位印加制御回路の書込み
時の動作を図17を参照しつつ説明する。なお、ここでは
ワード線WL1 が選択される場合について説明する。Ｘア
ドレスバッファ出力Ｒ0 〜Ｒ3 ，Ｒ0 （バー）〜Ｒ
3 （バー）を基にＸデコーダ及びワード線バッファ回路
22ａが電源電位ＶDDを出力する。このときワード線放電
回路59ｅは動作せず、第１の電位伝達回路59ａが動作す
る。即ち、昇圧ゲート制御信号ＶTOの電位がＶDD＋ＶT
（Ｔ3 ）になると、ＭＯＳトランジスタＴ17のソース電
位たるノードＰ5 の電位がＶDD＋ＶT （Ｔ3 ）−Ｖ
T （Ｔ17）≒ＶDDの値に設定される。この電位伝達によ
って昇圧キャパシタＣ8 が充電される。次に、昇圧ゲー
ト制御信号Ｖgateの電位が電源電位ＶDDの値になると、
ノードＰ5 の電位はＶDD＋ＶC8にまで昇圧される。但
し、ＶC8は昇圧キャパシタＣ8 の昇圧動作による充電電
圧である。このときワード線供給電位ＶVOL の値はＶDD
＋ＶC8−ＶT （Ｔ16）であるので、ワード線WL1 へ印加
する電位はＶDD＋ＶC7−ＶT （Ｔ18）の値である。更
に、昇圧ゲート制御信号Ｖgateの電位が電源電位ＶDD＋
ＶC3の値になると、ノードＰ5 の電位はＶDD＋ＶC8＋Ｖ
C88 まで昇圧される。但し、ＶC8 8 は２回目の昇圧動作
による電位上昇分である。このときワード線供給電位Ｖ
VO L の値もまたＶDD＋ＶC7＋ＶC77 −ＶT （Ｔ16）に昇
圧されているので、ワード線WL1 へ印加する最大電位Ｖ
max はＶDD＋ＶC8＋ＶC88 −ＶT （Ｔ18）の値である。
【００３７】式(3) においてＶWLの代わりに、この最大
電位Ｖmax を代入して整理すると、 Ｖmax ＞ＶT1＋ＶT2＋ＶB (4) である。ここで、半導体技術上、ＶT1＝ＶT2＝0.9ｖ，
ＶB ＝0.6 ｖの値と仮定すると、書込み時におけるワー
ド線の電位は、Ｖmax ＞2.4 ｖの条件を満足しなければ
ならない。ここで最大電位Ｖmax ＝1.8 ＶDDと仮定する
と、電源電位ＶDD＞1.33ｖであれば良い。この電源電位
ＶDDの低電圧化はバッテリー電源の簡素化の利益をもた
らす。乾電池１本で書込み動作が実現できる。
【００３８】本実施例では最大電位Ｖmax は２段昇圧動
作により得られるものであるが、これは目的とするワー
ド線の電位レベルにより１段階の昇圧回路或いは３段階
以上の多段昇圧回路を用いた場合でも式(4) を成立させ
ることができる。なお、昇圧手段としてチャージポンプ
を用いることも可能である。
【００３９】ワード線WL1 に昇圧電位が印加された後、
タイミング信号ｔR が「Ｌ」から「Ｈ」へ変化すると、
放電タイミング信号ｔROが生成される。このタイミング
信号ｔROの「Ｈ」の期間中は、昇圧キャパシタ放電回路
59ｄが動作して昇圧キャパシタＣ8 の充電電荷を放電さ
せるので、ノードＰ5 の電位は「Ｌ」である。
【００４０】次に、読み出し動作について説明する。デ
ータの読み出し時においてもリングオシレータ回路51が
動作し、変圧タイミング信号発生回路54から図13に示す
ようなタイミング信号ｔR ，ｔ1 ，ｔ2 ，ｔ3 が発生す
る。昇圧電位発生回路56においては、１段目の電荷注入
回路56ａは動作するものの、ライトイネーブル信号WE
（バー）が「Ｈ」に設定されているので、電位印加回路
56ｂ，56ｅ，56ｆは動作しない。従って、図15に示す如
く、昇圧電位ＶPPの値は「Ｌ」のままである。
【００４１】ワード線電位合成回路57においては、ライ
トイネーブル信号WE（バー）が「Ｈ」で、昇圧電位ＶPP
の値は「Ｌ」であるので、図16に示すように、ノードＰ
3 の電位は「Ｌ」に固定されており、ＭＯＳトランジス
タＴ16はオフ状態である。ライトイネーブル信号WE（バ
ー）が「Ｈ」であると、ＭＯＳトランジスタＴ12のドレ
イン電位は電源電位ＶDDであり、また昇圧ゲート制御信
号ＶTOがＶDD＋ＶT （Ｔ3 ）の値になると、ノードＰ4
の電位は電源電位ＶDDに設定され、昇圧キャパシタＣ6
が充電される。その後、昇圧ゲート制御信号Ｖgateの電
位が電源電位ＶDDになると、ノードＰ4 の電位はＶDD＋
ＶC6の値に上昇する。但し、ＶC6は昇圧キャパシタＣ6
の充電電圧である。更に、昇圧ゲート制御信号Ｖgateの
電位が電源電位ＶDD＋ＶC3になると、ノードＰ4 の電位
は一旦ＶDD＋ＶC6＋ＶC66の値に昇圧されるが、リミッ
タ回路57ａｄの動作によりＶDD＋−ＶT （Ｔ13）の値に
制限される。但し、ＶT （Ｔ13）はＭＯＳトランジスタ
Ｔ13のしきい値電圧（バックゲート効果による電圧降下
分も含む）であり、ＶC66 は２回目の昇圧動作による電
位上昇分である。このリミッタ回路57ａｄの動作はＭＯ
ＳトランジスタＴ14の破壊を防止する。ＭＯＳトランジ
スタＴ14のしきい値電圧（バックゲート効果による電圧
降下分も含む）ＶT （Ｔ14）がＶT （Ｔ14）≦ＶT （Ｔ
13）であれば、図16に示すように、書込み時に与えられ
るワード線供給電位ＶVOL の値は電源電位ＶDDのそれと
等しい。
【００４２】次に、ワード線電位印加制御回路の読み出
し動作を図17を参照しつつ説明する。なお、ここでもワ
ード線WL1 が選択される場合について説明する。Ｘアド
レスバッファ出力Ｒ0 〜Ｒ3 ，Ｒ0 （バー）〜Ｒ3 （バ
ー）を基にＸデコーダ及びワード線バッファ22ａが電源
電位ＶDDを出力する。このときワード線放電回路59ｅは
動作せず、第１の電位伝達回路59ａが動作する。即ち、
昇圧ゲート制御信号ＶTOの電位がＶDD＋ＶT （Ｔ3 ）に
なると、ＭＯＳトランジスタＴ17のソース電位たるノー
ドＰ5 の電位がＶDD＋ＶT （Ｔ3 ）−ＶT （Ｔ17）≒Ｖ
DDの値に設定され、この電位伝達によって昇圧キャパシ
タＣ8 が充電される。次に、昇圧ゲート制御信号Ｖgate
の電位が電源電位ＶDDの値になると、ノードＰ5 の電位
はＶDD＋ＶC8の値まで昇圧される。このときワード線供
給電位ＶVOL の値がＶDDに設定される。このように読み
出し動作時においては選択されたワード線へ電源電位Ｖ
DDがそのまま供給される。
【００４３】本実施例では、書込み動作時においてはリ
ングオシレータ回路51の動作によって最大電位まで多数
回の昇圧動作が実行されており、同一メモリセル１に対
する同一データの書込み動作が多数回試みられている。
このことにより、１回目の書込み動作においてメモリセ
ル１に充分なデータが書き込めなくても、２回目以降の
書込み動作によって再度充分なデータの書込みが実行さ
れるので、安定した書込み動作が保証されている。
【００４４】ところで、昇圧動作開始時点から最大昇圧
電位を生成するまでにはタイムラグが存在し、メモリセ
ルのアクティブ状態においてワード線の電位が一時的に
低電位状態におかれる期間がある。即ち、ワード線の非
選択（０ｖのとき）と選択（電源電位ＶDD以上のとき）
との間にはいずれの状態にも属さない昇圧過程の期間が
存在する。図17に示すように、書込み時における昇圧動
作期間は、ワード線WL1 の電位が０ｖ→ＶDD＋ＶC8−Ｖ
T （Ｔ18）に到る期間で、読み出し時における昇圧動作
期間は、ワード線WL1 の電位が０ｖ→ＶDD−Ｖ
T （Ｔ18）に到る期間である。ここで、読み出し動作に
おける昇圧動作期間に関し、図18に示すようにワード線
WLの電位が完全な昇圧を完了する前に、センスアンプ制
御信号φSAが内部同期回路31の制御で作成される場合に
ついて考える。ワード線WLの昇圧過程においてノイズが
発生した場合、データ線DB上の電位がそのノイズ影響を
受ける虞れがあるので、データ線DBに読み出されるデー
タが反転データＤINV として設定されてしまう危険性が
ある。仮に、データ線DB上に反転データＤINV が設定さ
れてしまうと、センスアンプ33は既にセンスアンプ制御
信号φSAの入来により能動状態にあるので、反転データ
ＤINV の電位を増幅する。この後、データ線DB上に正常
のデータＤが現れても、センスアンプ33の出力は既に反
転データＤINV の電位を増幅した反転信号ＯINV である
ため、この増幅した反転信号ＯINV の電位を相殺緩和し
て正常の出力データＯがセンスアンプ33の出力SO，SO
（バー）に現れるまでに、かなりの遅れ時間ｔd を要す
る。そこで本実施例ではワード線の昇圧過程におけるデ
ータ線上でのノイズ発生によるデータ転送の遅れ時間を
改善するために以下に述べるような回路構成が採用され
ている。
【００４５】即ち、本実施例においては、上述したよう
に、ワード線電位変圧回路50からのタイミング信号ｔ3
を基に昇圧完了時点を検出し、検知信号ｔ5 （バー）を
出力する電位設定検出手段たる昇圧検出回路39と、その
検知信号ｔ5 （バー）を加味してワード線昇圧完了後に
センスアンプ回路33を能動化させるセンスアンプ制御回
路38とを有している。図14から明らかなように、昇圧ゲ
ート制御信号Ｖgateはタイミング信号ｔ3 の「Ｈ」の時
点で最大昇圧電位の値に設定される。そしてワード線は
この昇圧ゲート制御信号Ｖgateが最大昇圧電位の値のと
きに昇圧印加電位ＶDD＋ＶC8＋ＶC88 −ＶT （Ｔ18）の
値となる。一方、読み出し時においてはタイミング信号
ｔ3 の「Ｈ」の時点より以前にワード線が電源電位ＶDD
に設定される。このため、本実施例においては、書込み
動作及び読み出し動作では共通してタイミング信号ｔ3
が「Ｌ」から「Ｈ」へ変化した時点以降にセンスアンプ
制御信号φSAを生成させている。昇圧検出回路39は、図
19に示すように、タイミング信号ｔ3 の立ち上がり時点
から所定時間遅延した時点で立ち下がってタイミング信
号ｔ3 の立ち下がりと同時に立ち上がる検出信号ｔ
5 （バー）を発生する。
【００４６】センスアンプ制御回路38は検出信号ｔ
5 （バー）の立ち下がり同時に立ち上がってり検出信号
ｔ5 （バー）の立ち上がり同時に立ち下がるセンスアン
プ制御信号φSAをセンスアンプ33へ供給する。センスア
ンプ制御信号φSAを受けたセンスアンプ33は能動状態と
なりデータ線の差電位を差動増幅する。昇圧過程におい
てデータ線上にノイズが乗り、図18図に示すように、デ
ータ線上に反転データＤINV が現れる虞れがあるが、ワ
ード線の昇圧完了時点以後にセンスアンプ33が能動状態
となるので、そのノイズ発生に伴う反転データＤINV の
電位の増幅は行われない。ワード線の昇圧完了時点以後
に正常のデータＤがデータ線に現れ、このデータＤがセ
ンスアンプ33によって増幅出力される。ノイズ発生によ
る反転データの増幅電圧はランダムであるので、これを
相殺緩和する時間もランダムになるが、上述のように、
昇圧完了後にセンスアンプ33を能動化させると、ランダ
ムな相殺緩和時間を無くすことができ、誤り読み出しの
発生の抑制やセンスアンプ33の後段回路における各種信
号のタイミング調整が容易になる。なお、本実施例では
ビット線・データ線負荷コントロール回路36のからの制
御信号も検出信号ｔ5 （バー）を基に作成される。
【００４７】上述した図１に示すＳＲＡＭは例えば図20
に示す電子メモ帳に用いられる。
【００４８】この電子メモ帳はキーマトリクス71からマ
イクロ・プロセッサ・ユニット（ＭＰＵ）72入力された
データ( 年月日, 時刻, メモ内容）をＳＲＡＭ73へ書込
み記憶し、またキーマトリクス71から入力した指令に基
づいてＳＲＡＭ73内のデータを液晶（ＬＣＤ）パネル74
に表示するものである。この種の装置はデータの高速処
理を厳格には要求されず、むしろ小型軽量化及び電池の
長寿命化が要請される。
【００４９】このような装置に図１に示す低圧電源で書
込み可能なＳＲＡＭを適用すると、電池１本の搭載や小
型電池の使用が可能となる。
【００５０】
【発明の効果】以上説明したように、本発明は、メモリ
セルを備えたスタティック型半導体記憶装置において情
報書込み動作時に選択さるべきワード線の電位を高電源
電位よりも高い値の昇圧電位に実質的に設定するワード
線電位変圧手段を設けた点に特徴を有するので、次の効
果を奏する。
【００５１】 書込み動作時においてはワード線電位
変圧手段からの第１の電源電位よりも高い昇圧電位をワ
ード線に供給するものであるが、ワード線電位変圧手段
は、発振パルスを基にタイミング信号を生成し、このタ
イミング信号を基に昇圧電位及び昇圧制御信号を生成し
ながら、昇圧電位と電源電位とに基づいてワード線供給
電位を出力し、タイミング信号及び昇圧制御信号に基づ
いて選択さるべきワード線へワード線供給電位の印加す
るものであるから、書込み動作時には予め生成しておい
た低電源電位から高電源電位への切り換えにより高電源
電位をワード線に印加するのではではなく、書込み動作
時、第１の電源電位を基にこれを段階的に昇圧して第１
の電源電位よりも高電位の書込み電位とするものであ
り、予め２種の電源電位を生成して準備しておく場合に
比し、高電位生成自体に要する電力消費をトータル的に
削減できる。
【００５２】
【００５３】
【００５４】 上記の構成において、ワード線が各電
位に設定される時点を検出する電位設定検出手段と、該
電位設定検出手段の出力に基づいてセンスアンプを能動
化すべきセンスアンプ制御信号を送出するセンスアンプ
制御手段とを有する構成の場合には、ワード線の電位が
所定の値に設定された後、センスアンプが能動化される
ことになる。従って、昇圧過程におけるデータ線上に乗
るノイズによりデータ線上に反転データが現れていて
も、センスアンプがそれを増幅しないので、反転データ
の増幅電位を相殺緩和するに要する時間を無くすことが
できる。これにより、誤り読み出しの発生の抑制やセン
スアンプの後段回路におけるタイミング調整が容易にな
る。
【図面の簡単な説明】
【図１】本発明を適用した実施例に係るポリシリコン高
抵抗負荷型メモリセルを備えたスタティックＲＡＭの概
略全体構成を示すブロック図である。
【図２】同半導体記憶装置の周辺回路における新規な回
路構成のうち主に書込み動作に関連する部分を示すブロ
ック図である。
【図３】同周辺回路におけるリングオシレータ回路及び
変圧タイミング信号発生回路を示す回路図である。
【図４】同リングオシレータ回路におけるリングオシレ
ータの詳細を示す回路図である。
【図５】同周辺回路における昇圧ゲート制御信号発生回
路の詳細を示す回路図である。
【図６】同周辺回路における昇圧電位発生回路の詳細を
示す回路図である。
【図７】同周辺回路におけるワード線供給電位合成回路
の詳細を示す回路図である。
【図８】同周辺回路におけるＸデコーダ及びワード線バ
ッファ回路とワード線電位印加制御回路の詳細を示す回
路図である。
【図９】同周辺回路における昇圧検出回路の詳細を示す
回路図である。
【図10】同周辺回路におけるセンスアンプ制御回路の詳
細を示す回路図である。
【図11】同周辺回路におけるビット線・データ線負荷コ
ントロール回路の詳細を示す回路図である。
【図12】同周辺回路におけるデータ線負荷回路及びビッ
ト線負荷回路の詳細を示す回路図である。
【図13】同リングオシレータ回路及び変圧タイミング信
号発生回路における各信号波形を示すタイミング図であ
る。
【図14】同昇圧ゲート制御信号発生回路における各信号
波形を示すタイミング図である。
【図15】同昇圧電位発生回路における各信号波形を示す
タイミング図である。
【図16】同ワード線供給電位合成回路における各信号波
形を示すタイミング図である。
【図17】同ワード線電位印加制御回路における各信号波
形を示すタイミング図である。
【図18】同装置における読み出し時のノイズ発生に伴う
不都合を説明するための読み出し回路系における各信号
波形を示すタイミング図である。
【図19】同装置における読み出し時のノイズ発生に伴う
不都合を改善した読み出し回路系における各信号波形を
示すタイミング図である。
【図20】同装置を応用例に係る電子メモ帳の構成を示す
ブロック図である。
【図21】スタティックＲＡＭの一般的な概略全体構成を
示すブロック図である。
【図22】従来のスタティックＲＡＭの周辺回路を示すブ
ロック図である。
【図23】同従来例におけるＸデコーダ及びワード線バッ
ファ回路の詳細を示す回路図である。
【図24】スタティックＲＡＭにおける高抵抗負荷型メモ
リセルを示す回路図である。
【符号の説明】
１・・・ポシシリコン高抵抗負荷型メモリセル ２0 〜２15・・・メモリセルアレイ（ブロック） 21・・・チップコントロール回路 22・・・Ｘデコーダ及びワード線バッファ回路 23・・・トランスファーゲート回路 24・・・Ｙデコーダ 25・・・Ｚデコーダ 26・・・Ｘアドレスバッファ回路 27・・・Ｙアドレスバッファ回路 28，29，30・・・アドレス遷移検出回路 31・・・内部同期回路 32・・・データ線負荷回路 33・・・センスアンプ回路 34・・・書込みドライバー回路 35・・・ビット線負荷回路 36・・・ビット線・データ線負荷コントロール回路 37・・・Ｉ／Ｏバッファ回路 38・・・センスアンプ制御回路 39・・・昇圧検出回路 39ａ・・・遅延回路 39ｂ・・・タイミング回路 50・・・ワード線電位変圧回路 51・・・リングオシレータ回路 52・・・リングオシレータ 53・・・選択駆動回路 54・・・変圧タイミング信号発生回路 55・・・昇圧ゲート制御信号作成回路 55ａ・・・第１の昇圧ゲート制御信号作成回路 55ａａ，55ｂａ，56ａ・・・電荷注入回路 55ａｂ，55ｂｂ，55ｂｅ，56ｂ，56ｆ・・・電位印加回
路 55ａｃ，55ｂｃ，56ｃ・・・リミッタ回路 55ｂ・・・第２の昇圧ゲート制御信号作成回路 55ｂｄ，56ｄ，57ａｂ，57ａｃ，57ａｄ，57ｂｂ，57ｂ
ｃ，59ａ，59ｂ・・・電位伝達回路 55ｂｆ・・・放電回路 56・・・昇圧電位発生回路 57・・・ワード線供給電位合成回路 57ａ・・・電源電位供給系 57ｂ・・・昇圧電位供給系 57ａａ・・・バッファ回路 57ｂａ・・・タイミング及びバッファ回路 59・・・ワード線電位印加制御回路 59ｃ・・・放電タイミング回路 59ｄ・・・昇圧キャバシタ放電回路 59ｅ・・・ワード線放電回路
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平2−17042 (32)優先日 平成２年１月26日(1990．1．26) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平2−133226 (32)優先日 平成２年５月23日(1990．5．23) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平2−159414 (32)優先日 平成２年６月18日(1990．6．18) (33)優先権主張国 日本（ＪＰ） (56)参考文献 特開 平２−3171（ＪＰ，Ａ) 特開 昭60−85493（ＪＰ，Ａ) 特開 昭57−172587（ＪＰ，Ａ)

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の電源電位（Ｖ DD ）と該第１の電源
    電位よりも低い第２の電源電位（GND）との間に直列接
    続された第１の負荷手段（HR １ ）及び第１の絶縁ゲート
    型電界効果トランジスタ（N １ ）並びに前記第１の電源
    電位と前記第２の電源電位との間に直列接続された第２
    の負荷手段（HR ２ ）及び第２の絶縁ゲート型電界効果ト
    ランジスタ（N ２ ）を有するフリップフロップと、該フ
    リップフロップの記憶ノードとビット線との間に接続さ
    れ、ワード線の電位をゲート入力とするアクセス用絶縁
    ゲート型電界効果トランジスタ（N ３ ，N ４ ）とで構成さ
    れるメモリセルを備えた半導体記憶装置であって、 情報書込み動作時には、選択される前記ワード線の電位
    を、前記第１の電源電位を昇圧して当該第１の電源電位
    よりも高電位の書込み電位とするワード線電位変圧手段
    （５０）を有し、 前記ワード線電位変圧手段は、少なくとも前記情報書込
    み動作時において繰り返しパルス（B）を発振する発振
    手段（５１）と、この発振パルスを基に複数の所要のタ
    イミング信号（ｔ Ｒ ，ｔ １ ，ｔ ２ ，ｔ ３ ）を生成する変
    圧タイミング信号発生手段（５４）と、該タイミング信
    号の所定信号を基に第１の電源電位を超える値の昇圧電
    位（Ｖ ＰＰ ）を生成する昇圧電位発生手段（５６）と、
    該タイミング信号の所定信号を基に第１の電源電位を超
    える値の昇圧制御信号（Ｖ ＴＯ ，Ｖ ｇａｔｅ ）を作成す
    る昇圧制御信号作成手段（５５）と、該昇圧電位発生手
    段から供給される該昇圧電位と該昇圧制御信号に基づい
    て段階的に昇圧したワード線供給電位（Ｖ ＶＯＬ ）を出
    力するワード線供給電位合成手段（５７）と、前記タイ
    ミング信号の所定信号及び前記昇圧制御信号に基づいて
    前記選択さるべきワード線への該ワード線供給電位の印
    加を制御するワード線電位印加制御手段（５９）と、を
    有することを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項第１項において、前記発振手段は
    リングオシレータ手段であることを特徴とする半導体記
    憶装置。
  3. 【請求項３】 請求項第２項において、前記リングオシ
    レータ手段は、複数の論理回路で構成されるリングオシ
    レータと、内部信号に基づき該リングオシレータを選択
    的に能動化する選択駆動手段とを有することを特徴とす
    る半導体記憶装置。
  4. 【請求項４】 請求項第１項乃至第３項のいずれか一項
    において、前記変圧タイミング信号発生手段は、複数の
    論理手段と複数の遅延手段とを有することを特徴とする
    半導体記憶装置。
  5. 【請求項５】 請求項第１項乃至第４項のいずれか一項
    において、前記昇圧電位発生手段は、前記タイミング信
    号の所定信号を基に第１の昇圧キャパシタ（Ｃ ５ ）を充
    電する充電手段（５６ａ，５６ｂ，５６ｄ，５６ｅ）
    と、前記タイミング信号の所定信号を基に該第１の昇圧
    キャパシタの極電位値を変化させる第１の電位印加手段
    （５６ｆ）とを有することを特徴とする半導体記憶装
    置。
  6. 【請求項６】 請求項第５項において、前記充電手段
    は、前記タイミング信号の所定信号を基に第２の昇圧キ
    ャパシタ（Ｃ ４ ）をを充電する電荷注入手段（５６ａ）
    と、前記タイミング信号の所定信号を基に第２の昇圧キ
    ャパシタの極電位値を変化させる第２の電位印加手段
    （５６ｂ）と、前記タイミング信号の所定信号を基に第
    ２の昇圧キャパシタの昇圧電位を制御入力とする電位伝
    達手段（５６ｄ）と、前記タイミング信号の所定信号を
    基に該電位伝達手段に前記電源電位のいずれかを印加す
    る第３の電位印加手段（５６ｅ）とを有することを特徴
    とする半導体記憶装置。
  7. 【請求項７】 請求項第１項乃至第６項のいずれか一項
    において、前記昇圧電位発生手段は、昇圧操作による昇
    圧電圧の増昇を制御するリミッタ手段（５６ｃ）を有す
    ることを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項第１項乃至第７項のいずれか一項
    において、前記昇圧制御信号作成手段は、第１の昇圧制
    御信号（Ｖ ＴＯ ）を作成する第１の昇圧制御信号作成手
    段（５５ａ）と、第２の昇圧制御信号（Ｖ ｇａｔｅ ）を
    作成する第２の昇圧制御信号作成手段（５５ｂ）とを有
    することを特徴とする半導体記憶装置。
  9. 【請求項９】 請求項第８項において、前記第１の昇圧
    制御信号作成手段は、前記タイミング信号の所定信号を
    基に昇圧キャパシタ（Ｃ １ ）を充電する電荷注入手段
    （５５ａａ）と、前記タイミング信号の所定信号を基に
    該昇圧キャパシタの極電位値を変化させる電位印加手段
    （５５ａｂ）とを有することを特徴とする半導体記憶装
    置。
  10. 【請求項１０】 請求項第８項又は第９項において、前
    記第１の昇圧制御信号作成手段は、昇圧操作による昇圧
    電圧の増昇を制御するリミッタ手段（５５ａｃ）を有す
    ることを特徴とする半導体記憶装置。
  11. 【請求項１１】 請求項第８項乃至第１０項のいずれか
    一項において、前記第２の昇圧制御信号作成手段は、前
    記タイミング信号の所定信号を基に第１の昇圧キャパシ
    タ（Ｃ ３ ）を充電する充電手段（５５ｂａ，５５ｂｂ，
    ５５ｂｄ）と、前記タイミング信号の所定信号を基に第
    １の昇圧キャパシタの極電位値を変化させる第１の電位
    印加手段（５５ｂｅ）とを有することを特徴とする半導
    体記憶装置。
  12. 【請求項１２】 請求項第１１項において、前記充電手
    段は、前記タイミング信号の所定信号を基に第２の昇圧
    キャパシタ（Ｃ ２ ）を充電する電荷注入手段（５５ｂ
    ａ）と、前記タイミング信号の所定信号を基に第２の昇
    圧キャパシタの極電位値を高める第２の電位印加手段
    （５５ｂｂ）と、前記タイミング信号の所定信号を基に
    第２の昇圧キャパシタの昇圧電位を制御入力とし該極電
    位を伝達する電位伝達手段（５５ｂｄ）とを有すること
    を特徴とする半導体記憶装置。
  13. 【請求項１３】 請求項第１項乃至第１２項のいずれか
    一項において、前記ワード線供給電位合成手段は、情報
    読み出し時に前記第１の電源電位を前記ワード線電位印
    加制御手段へ供給する電源電位供給系（５７ａ）と、情
    報書込み時に前記書込み電位を前記ワード線電位印加制
    御手段へ供給する昇圧電位供給系（５７ｂ）とを有する
    ことを特徴とする半導体記憶装置。
  14. 【請求項１４】 請求項第１３項において、前記電源電
    位供給系は、内部信号に基づいて前記第１の昇圧制御信
    号で制御される第１の電位伝達手段（５７ａｂ）と、前
    記第２の昇圧制御信号の到来を契機に昇圧する昇圧キャ
    パシタ（Ｃ ６ ）と、その充電電位で制御されて前記第１
    の電源電位を伝達する第２の電位伝達手段（５７ａｃ）
    を有することを特徴とする半導体記憶装置。
  15. 【請求項１５】 請求項第１３項又は第１４項におい
    て、前記電源電位供給系は、昇圧動作による昇圧電圧の
    増昇を制限するリミッタ手段（５７ａｄ）を有すること
    を特徴とする半導体記憶装置。
  16. 【請求項１６】 請求項第１３項乃至第１５項のいずれ
    か一項において、前記昇圧電位供給系は、内部信号及び
    前記タイミング信号の所定信号に基づいて前記第１の昇
    圧制御信号で制御される第１の電位伝達手段（５７ｂ
    ｂ）と、前記第２の昇圧制御信号の到来を契機に昇圧す
    る昇圧キャパシタ（Ｃ ７ ）と、その充電電位で制御され
    て前記昇圧電位を伝達する第２の電位伝達手段（５７ｂ
    ｃ）とを有することを特徴とする半導体記憶装置。
  17. 【請求項１７】 請求項第１項乃至第１６項のいずれか
    一項において、前記ワード線電位印加制御手段は、前記
    第１の昇圧制御信号で制御されて行デコーダ及びワード
    線バッファ手段の選択電位を伝達する第１の電位伝達手
    段と、前記第２の昇圧制御信号の印加の契機で昇圧する
    昇圧キャパシタと、その昇圧電位による制御で前記ワー
    ド線供給電位を前記ワード線へ伝達する第２の電位伝達
    手段とを有することを特徴とする半導体記憶装置。
  18. 【請求項１８】 請求項第１７項において、前記ワード
    線電位印加制御手段は、内部信号及び前記タイミング信
    号の所定信号に基づいて放電タイミング信号を作成する
    放電タイミング回路と、その放電タイミング信号に基づ
    いて前記昇圧キャパシタを放電させる放電手段とを有す
    ることを特徴とする半導体記憶装置。
  19. 【請求項１９】 請求項第１７項又は第１８項におい
    て、前記ワード線電位印加制御手段は、前記行デコーダ
    及びワード線バッファ手段の非選択電位に基づいて前記
    ワード線の電荷を放電させるワード線放電手段を有する
    ことを特徴とする半導体記憶装置。
  20. 【請求項２０】 請求項第５項乃至第１９項のいずれか
    一項において、前記昇圧キャパシタは、第１の電極層
    と、この第１の電極層の上に絶縁層を介して形成された
    第２の電極層との間で構成されていることを特徴とする
    半導体記憶装置。
  21. 【請求項２１】 請求項第２０項において、前記昇圧キ
    ャパシタの負極が前記第２の電極層で、その正極が前記
    第１の電極層であることを特徴とする半導体記憶装置。
  22. 【請求項２２】 請求項第１項乃至第２１項のいずれか
    一項において、情報読み出し時において前記ワード線が
    読み出し電位に設定される時点を検出する電位設定検出
    手段と、該電位設定検出手段の出力に基づいてセンスア
    ンプ手段を能動化すべきセンスアンプ制御信号を送出す
    るセンスアンプ制御手段とを有することを特徴とする半
    導体記憶装置。
  23. 【請求項２３】 請求項第１乃至第２２項のいずれか一
    項において、前記第１及び第２の負荷手段は高抵抗型負
    荷素子であることを特徴とする半導体記憶装置。
  24. 【請求項２４】 請求項第２３項において、前記高抵抗
    型負荷素子はポリシリコン高抵抗であることを特徴とす
    る半導体記憶装置。
  25. 【請求項２５】 請求項第２３項において、前記高抵抗
    型負荷素子は負荷ＭＯＳであることを特徴とする半導体
    記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3459017B2 (ja) * 1993-02-22 2003-10-20 直 柴田 半導体装置
CN1124612C (zh) * 1995-07-21 2003-10-15 精工爱普生株式会社 半导体存储器装置及其字线升压方法
KR100565941B1 (ko) * 1997-06-16 2006-03-30 가부시키가이샤 히타치세이사쿠쇼 반도체집적회로장치
KR100268908B1 (ko) * 1998-04-22 2000-10-16 김영환 에스더블유엘(swl) 강유전체 메모리 장치 및 그 구동회로
KR100486222B1 (ko) * 1997-12-12 2005-08-01 삼성전자주식회사 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로
JPH11328973A (ja) * 1998-05-20 1999-11-30 Nec Ic Microcomput Syst Ltd 半導体記憶装置
US6545923B2 (en) * 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
JP4895439B2 (ja) * 2001-06-28 2012-03-14 ルネサスエレクトロニクス株式会社 スタティック型メモリ
KR100510484B1 (ko) * 2002-01-24 2005-08-26 삼성전자주식회사 워드라인 방전방법 및 이를 이용하는 반도체 메모리장치
US7936615B2 (en) 2007-02-27 2011-05-03 Samsung Electronics Co., Ltd. Methods for supplying power supply voltages in semiconductor memory devices and semiconductor memory devices using the same
JP6543133B2 (ja) * 2015-08-19 2019-07-10 株式会社東芝 電力供給装置及びその制御方法
CN109300499B (zh) * 2018-09-26 2021-08-24 京东方科技集团股份有限公司 数据存储电路及数据读写方法、阵列基板、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4189782A (en) * 1978-08-07 1980-02-19 Rca Corporation Memory organization
JPS57172587A (en) * 1981-04-17 1982-10-23 Hitachi Ltd Voltage boosting circuit of memory circuit
US4536859A (en) * 1981-08-31 1985-08-20 Sharp Kabushiki Kaisha Cross-coupled inverters static random access memory
JPS58169958A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd Ｍｉｓスタテイツク・ランダムアクセスメモリ
JPH077599B2 (ja) * 1984-05-25 1995-01-30 株式会社日立製作所 半導体集積回路装置
JPS61104394A (ja) * 1984-10-22 1986-05-22 Mitsubishi Electric Corp 半導体記憶装置
JPS6273490A (ja) * 1985-09-25 1987-04-04 Seiko Epson Corp ワ−ド線昇圧回路
JPH01166399A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
KR930002385B1 (en) * 1988-08-30 1993-03-29 Fujitsu Ltd Semiconductor memory circuit which is able to program
US5047979A (en) * 1990-06-15 1991-09-10 Integrated Device Technology, Inc. High density SRAM circuit with ratio independent memory cells

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