JPS6273490A - ワ−ド線昇圧回路 - Google Patents
ワ−ド線昇圧回路Info
- Publication number
- JPS6273490A JPS6273490A JP60211605A JP21160585A JPS6273490A JP S6273490 A JPS6273490 A JP S6273490A JP 60211605 A JP60211605 A JP 60211605A JP 21160585 A JP21160585 A JP 21160585A JP S6273490 A JPS6273490 A JP S6273490A
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- JP
- Japan
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- voltage
- circuit
- potential
- capacitor
- field effect
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に搭載する昇圧回路、殊にメモリ集積
回路のワード線用の昇圧回路に関する。
回路のワード線用の昇圧回路に関する。
本発明はメモリ集積回路のワード線用の昇圧回路におい
て、昇圧の際にコンデンサを介して急激に覚える信号電
圧e51を課電圧以上にすることによって高電圧と、立
ち上がり時間の高速性を実現するものである。
て、昇圧の際にコンデンサを介して急激に覚える信号電
圧e51を課電圧以上にすることによって高電圧と、立
ち上がり時間の高速性を実現するものである。
従来のメモリ集積回路のワード線用の昇圧回路は第5図
に代表的な回路例を示すごとくコンデンサを介して負の
電源電位であるーV8sから正の電源載位である+VD
Dに急激に切り替えることによって1!掘試圧以上の1
圧を得ていた。
に代表的な回路例を示すごとくコンデンサを介して負の
電源電位であるーV8sから正の電源載位である+VD
Dに急激に切り替えることによって1!掘試圧以上の1
圧を得ていた。
〔発明が解決しようとする問題点と目的〕従来のワード
線用の昇圧回路では寄生靜!it’#itと昇圧回路に
用いるコンデンサの静7ag量によって主に昇圧電圧が
央オるが、従来の回路方式である限り昇圧用のコンデン
サの峰1を容量を幾ら大きくしても2 VDD以上の電
位は得られたい。また実際には!’4E容量やトランジ
スタのスレッショルド電圧を無視できないので昇圧電位
も充分得られないことや、一定電圧に達するまでの之ち
上がり時間が遅い等の問題点があった。
線用の昇圧回路では寄生靜!it’#itと昇圧回路に
用いるコンデンサの静7ag量によって主に昇圧電圧が
央オるが、従来の回路方式である限り昇圧用のコンデン
サの峰1を容量を幾ら大きくしても2 VDD以上の電
位は得られたい。また実際には!’4E容量やトランジ
スタのスレッショルド電圧を無視できないので昇圧電位
も充分得られないことや、一定電圧に達するまでの之ち
上がり時間が遅い等の問題点があった。
そこで本発明は以上に述べた間4点を解決すべく、その
目的はより扁い昇圧電圧を得ることにあり、また他の目
的はある一定1位に達するまでの立ち上がり時間の高速
(ヒを図ることにある。
目的はより扁い昇圧電圧を得ることにあり、また他の目
的はある一定1位に達するまでの立ち上がり時間の高速
(ヒを図ることにある。
本発明のワード線昇圧回路は、
a)第z4極を第1電源電位に接続した第1の絶縁ゲー
ト電界効果型トランジスタと、b)前記第1の絶縁ゲー
ト電界効果型トランジスタと同じ導電型で、第1醒極を
第2電源電位に接続した第2の絶縁ゲート1界効果型ト
ランジスタと、 C)第2を源醒位より高い電位を供給しうる高電圧供給
回路と、 d)第1端子は前記第1.第2の絶縁ゲート電界効果型
トランジスタのそれぞれのm21[tiにともに接続さ
れ、第2端子は前記、#J1圧供給回路の出力端子に接
続されたコンデンサと、 e)前記第1.第2の絶縁ゲート電界効果型トランジス
タのゲート!甑と前記高電圧供給回路に制(財)信号を
供給するクロック信号供給回路からなることを特徴とす
る。
ト電界効果型トランジスタと、b)前記第1の絶縁ゲー
ト電界効果型トランジスタと同じ導電型で、第1醒極を
第2電源電位に接続した第2の絶縁ゲート1界効果型ト
ランジスタと、 C)第2を源醒位より高い電位を供給しうる高電圧供給
回路と、 d)第1端子は前記第1.第2の絶縁ゲート電界効果型
トランジスタのそれぞれのm21[tiにともに接続さ
れ、第2端子は前記、#J1圧供給回路の出力端子に接
続されたコンデンサと、 e)前記第1.第2の絶縁ゲート電界効果型トランジス
タのゲート!甑と前記高電圧供給回路に制(財)信号を
供給するクロック信号供給回路からなることを特徴とす
る。
本発明の上記の構成によればコンデンサの一端には高電
圧供給回路から+VDD以上の電圧が加わるので昇圧回
路の出力としては2 VDD以上の電圧全得ることが出
来る。また昇圧電圧が藺いのである途中の一定の1位V
C4するまでの立ち上がり時間が高速となる。
圧供給回路から+VDD以上の電圧が加わるので昇圧回
路の出力としては2 VDD以上の電圧全得ることが出
来る。また昇圧電圧が藺いのである途中の一定の1位V
C4するまでの立ち上がり時間が高速となる。
第1図は本発明の実施例を示す回路図である。
第1図においてN型の絶縁ゲート框界効果書トラノジス
タ(以下MO8FETと略す)11の第1に極は−Vs
slC接続され、N型MO8FET + 2の第1tf
Jjは+VDIIに接続され、N型1i108F’ET
I+、+2のそれぞれの第2屯極は互いに接続され、か
つコンデンサ14の第1端子に接続されており、また該
接続点201は本発明のワード線昇圧回路の出力端子と
なっている。破@ISに囲まれた回路は高電圧供給回路
を構成しており、インバータ21の出力はコンデン−t
r22の第1端子に接続され、N型M08FIT2Sの
第1電極は+vDDに接続され、第2厄極は前記コンデ
ンサ22の第2端子に接続されている。N型MO8FK
T25の第1mmは前記コンデンサ22の鷹2端子に接
続され、第21!L帽は高電圧供給回路15の出力端子
となっている。N1MO8FET 26の第11極は−
VθBに接続され、第24瘍はMO8F’KT25の第
211極に接続されている。N型MO8FKT24の第
1!極は前記MO8PK’r25のゲート電極に接続さ
れ、ゲート′成隠は+VDDに接続されている。また制
電圧供帖回路+5の出力端子202である前記MO8F
KT25の第2電。
タ(以下MO8FETと略す)11の第1に極は−Vs
slC接続され、N型MO8FET + 2の第1tf
Jjは+VDIIに接続され、N型1i108F’ET
I+、+2のそれぞれの第2屯極は互いに接続され、か
つコンデンサ14の第1端子に接続されており、また該
接続点201は本発明のワード線昇圧回路の出力端子と
なっている。破@ISに囲まれた回路は高電圧供給回路
を構成しており、インバータ21の出力はコンデン−t
r22の第1端子に接続され、N型M08FIT2Sの
第1電極は+vDDに接続され、第2厄極は前記コンデ
ンサ22の第2端子に接続されている。N型MO8FK
T25の第1mmは前記コンデンサ22の鷹2端子に接
続され、第21!L帽は高電圧供給回路15の出力端子
となっている。N1MO8FET 26の第11極は−
VθBに接続され、第24瘍はMO8F’KT25の第
211極に接続されている。N型MO8FKT24の第
1!極は前記MO8PK’r25のゲート電極に接続さ
れ、ゲート′成隠は+VDDに接続されている。また制
電圧供帖回路+5の出力端子202である前記MO8F
KT25の第2電。
礪は前記コンデンサ14の第2端子に接続されている。
クロック信号供給回路15はMO8FKTI+のゲート
環、極101、MO8F1fflT t 2のゲートi
ll礪102、インバータ21のゲート電極105、M
O8FIT25のゲート電極+04、MOSFET 2
4の11g24tfiJ 051.=lilO8F’K
T26のゲート’l・嘱106にそれぞれ第2図に示す
ような信号を供給すべく接続されている。
環、極101、MO8F1fflT t 2のゲートi
ll礪102、インバータ21のゲート電極105、M
O8FIT25のゲート電極+04、MOSFET 2
4の11g24tfiJ 051.=lilO8F’K
T26のゲート’l・嘱106にそれぞれ第2図に示す
ような信号を供給すべく接続されている。
さて、まず高電圧供給回路15の回動動作をまず説明す
る。初めインバータ21のゲート電極105は高電位(
ハイレベル)となっておシ、コンデンv22の第1端子
は低電位(ロウレベル)となっている。またMO8FK
T25はオy(ON)しており、コンデンサ22の第2
端子は高電位となッテイる。MO8FKT25はオフ(
OFIF)しておシ、またMO8F11CT26はオン
しているのでMO8FET25の第2fi極は低電他は
抵電位となっている。次にMO8FET25.26をオ
フさせ、インバータ21の11tl+osがit位にな
るとコンデンサ22の第1屯極は急に−V8Bから+V
DDまで変化する。したがってコンデンサ22の第2鑞
極は+VDD以上(2VDD未満)の電位に上がること
になる。このときMO3FKT25をオンさせると、こ
のVDD以上の尻出はMO8FIJT25を通って高電
圧供給回路の出力端子202に視われることになる。
る。初めインバータ21のゲート電極105は高電位(
ハイレベル)となっておシ、コンデンv22の第1端子
は低電位(ロウレベル)となっている。またMO8FK
T25はオy(ON)しており、コンデンサ22の第2
端子は高電位となッテイる。MO8FKT25はオフ(
OFIF)しておシ、またMO8F11CT26はオン
しているのでMO8FET25の第2fi極は低電他は
抵電位となっている。次にMO8FET25.26をオ
フさせ、インバータ21の11tl+osがit位にな
るとコンデンサ22の第1屯極は急に−V8Bから+V
DDまで変化する。したがってコンデンサ22の第2鑞
極は+VDD以上(2VDD未満)の電位に上がること
になる。このときMO3FKT25をオンさせると、こ
のVDD以上の尻出はMO8FIJT25を通って高電
圧供給回路の出力端子202に視われることになる。
次に第1図のワード線昇圧回路の全体の回路動作を説明
する。初めMOSFET I +がオ/、MO8FKT
+2がオフでワード線昇圧回路の出力端子201は低電
位となっている。また隔置圧供給回路15の出力端子2
02はMO8FKT26がオンし、MO8FET25が
オフであるので低電位となっている。次にMO6F1n
T I +がオフし、MOSFET + 2がオンする
とワード線昇圧回路の出力端子201はN型MO8FI
T12のスレッショルド電圧をV’r■として(VDD
−VTH)になる。次に前述した高電圧供給回路ISの
回路動作により高電圧供給回路の出力端子202が+V
DD以上(2Vnpff4)の電圧となる。このときコ
ンデンサ14の第2端子は0電位(−V日s)から+V
l)D以上(2VDD未満)の電位に急激に変るので、
この変fヒ分に相当する電位がワード線昇圧回路の出力
端子に(VDD −VTH)に上のせされて出力される
ことになる。以上の動作を示したのが用2図のタイミン
グチャート図であり、また第2図の各信号波形に必要な
信号をクロック信号供給回路15は供給する役目をする
。
する。初めMOSFET I +がオ/、MO8FKT
+2がオフでワード線昇圧回路の出力端子201は低電
位となっている。また隔置圧供給回路15の出力端子2
02はMO8FKT26がオンし、MO8FET25が
オフであるので低電位となっている。次にMO6F1n
T I +がオフし、MOSFET + 2がオンする
とワード線昇圧回路の出力端子201はN型MO8FI
T12のスレッショルド電圧をV’r■として(VDD
−VTH)になる。次に前述した高電圧供給回路ISの
回路動作により高電圧供給回路の出力端子202が+V
DD以上(2Vnpff4)の電圧となる。このときコ
ンデンサ14の第2端子は0電位(−V日s)から+V
l)D以上(2VDD未満)の電位に急激に変るので、
この変fヒ分に相当する電位がワード線昇圧回路の出力
端子に(VDD −VTH)に上のせされて出力される
ことになる。以上の動作を示したのが用2図のタイミン
グチャート図であり、また第2図の各信号波形に必要な
信号をクロック信号供給回路15は供給する役目をする
。
以上第1図の回路で説明したが、本発明の本質は昇圧の
際コンデンサを介して片側の゛電位を急激に変fヒさせ
るときに電源電圧以上に昇圧された信号を用いることに
よってより高い昇圧電圧を得ることにある。したがって
第1図の高電圧供給回路ISの具体的回路は+VDD以
上の電圧を発生する回路であるならばどの様な回路でも
良い。また制電圧供給回路がどの様な回路構成になるか
によってもクロック信号供給回路15から供給する各ク
ロック信号のタイミング改形は変ることになる。
際コンデンサを介して片側の゛電位を急激に変fヒさせ
るときに電源電圧以上に昇圧された信号を用いることに
よってより高い昇圧電圧を得ることにある。したがって
第1図の高電圧供給回路ISの具体的回路は+VDD以
上の電圧を発生する回路であるならばどの様な回路でも
良い。また制電圧供給回路がどの様な回路構成になるか
によってもクロック信号供給回路15から供給する各ク
ロック信号のタイミング改形は変ることになる。
また覇1図においては昇圧電圧を+VDD以上になる場
合で説明したのでMO8F’に’r I I 、 +
2 。
合で説明したのでMO8F’に’r I I 、 +
2 。
25.24,25.26にN型MO3Fz’r’(i−
用いた回路を示したが、昇圧電圧が−Vss以下の出力
1圧を必要とする場合ではP型M OS F K−Tを
用い、属1図に示した回路とほぼ同じ構成で実現出来る
ことは明らかである。
用いた回路を示したが、昇圧電圧が−Vss以下の出力
1圧を必要とする場合ではP型M OS F K−Tを
用い、属1図に示した回路とほぼ同じ構成で実現出来る
ことは明らかである。
以上、述べたように本発明によれは昇圧の際のコンデン
サ全弁した電圧の変化を一4源荘圧以上の電圧で行うの
で容易に旙い昇圧1尤圧が出力端子に得られる。また最
終電位が、′尚いt上圧に設定されるので連中のある一
定τ九位に逼するQ間が従来に比較して高速になるとい
う効果がある。
サ全弁した電圧の変化を一4源荘圧以上の電圧で行うの
で容易に旙い昇圧1尤圧が出力端子に得られる。また最
終電位が、′尚いt上圧に設定されるので連中のある一
定τ九位に逼するQ間が従来に比較して高速になるとい
う効果がある。
厚1図は本発明の実副ψl示す回路図、第2図は第1図
の回路における各信号波形を示すタイミングチャート図
、IiI!5図は従来のワード線昇圧回路を示す回路図
。 ++、12.25,24,25.26・・・N型MO8
F’ET 14.22・・・コンデンサ 21・・・・fノノ−一タ 15・・・高電圧供給回路 15・・・クロック信号供給回路 201・・・ワード線昇圧回路の出力端子202・・・
高置圧発生回路の出力4子以 上
の回路における各信号波形を示すタイミングチャート図
、IiI!5図は従来のワード線昇圧回路を示す回路図
。 ++、12.25,24,25.26・・・N型MO8
F’ET 14.22・・・コンデンサ 21・・・・fノノ−一タ 15・・・高電圧供給回路 15・・・クロック信号供給回路 201・・・ワード線昇圧回路の出力端子202・・・
高置圧発生回路の出力4子以 上
Claims (1)
- 【特許請求の範囲】 a)第1電極を第1電源電位に接続した第1の絶縁ゲー
ト電界効果型トランジスタと、 b)前記第1の絶縁ゲート電界効果型トランジスタと同
じ導電型で、第1電極を第2電源電位に接続した第2の
絶縁ゲート電界効果型トランジスタと、 c)第2電源電位より高い電位を供給しうる高電圧供給
回路と、 d)第1端子は前記第1、第2の絶縁ゲート電界効果型
トランジスタのそれぞれの第2電極にともに接続され、
第2端子は前記高電圧供給回路の出力端子に接続された
コンデンサと、 e)前記第1、第2の絶縁ゲート電界効果型トランジス
タのゲート電極と前記高電圧供給回路に制御信号を供給
するクロック信号供給回路からなることを特徴とするワ
ード線昇圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60211605A JPS6273490A (ja) | 1985-09-25 | 1985-09-25 | ワ−ド線昇圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60211605A JPS6273490A (ja) | 1985-09-25 | 1985-09-25 | ワ−ド線昇圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6273490A true JPS6273490A (ja) | 1987-04-04 |
Family
ID=16608530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60211605A Pending JPS6273490A (ja) | 1985-09-25 | 1985-09-25 | ワ−ド線昇圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6273490A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0439154A2 (en) * | 1990-01-24 | 1991-07-31 | Seiko Epson Corporation | Semiconductor memory device and data processing device using same |
-
1985
- 1985-09-25 JP JP60211605A patent/JPS6273490A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0439154A2 (en) * | 1990-01-24 | 1991-07-31 | Seiko Epson Corporation | Semiconductor memory device and data processing device using same |
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