JPS6273490A - ワ−ド線昇圧回路 - Google Patents
ワ−ド線昇圧回路Info
- Publication number
- JPS6273490A JPS6273490A JP60211605A JP21160585A JPS6273490A JP S6273490 A JPS6273490 A JP S6273490A JP 60211605 A JP60211605 A JP 60211605A JP 21160585 A JP21160585 A JP 21160585A JP S6273490 A JPS6273490 A JP S6273490A
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- JP
- Japan
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- voltage
- circuit
- potential
- capacitor
- field effect
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に搭載する昇圧回路、殊にメモリ集積
回路のワード線用の昇圧回路に関する。
回路のワード線用の昇圧回路に関する。
本発明はメモリ集積回路のワード線用の昇圧回路におい
て、昇圧の際にコンデンサを介して急激に覚える信号電
圧ｅ５１を課電圧以上にすることによって高電圧と、立
ち上がり時間の高速性を実現するものである。
て、昇圧の際にコンデンサを介して急激に覚える信号電
圧ｅ５１を課電圧以上にすることによって高電圧と、立
ち上がり時間の高速性を実現するものである。
従来のメモリ集積回路のワード線用の昇圧回路は第５図
に代表的な回路例を示すごとくコンデンサを介して負の
電源電位であるーＶ８ｓから正の電源載位である＋ＶＤ
Ｄに急激に切り替えることによって１！掘試圧以上の１
圧を得ていた。
に代表的な回路例を示すごとくコンデンサを介して負の
電源電位であるーＶ８ｓから正の電源載位である＋ＶＤ
Ｄに急激に切り替えることによって１！掘試圧以上の１
圧を得ていた。
〔発明が解決しようとする問題点と目的〕従来のワード
線用の昇圧回路では寄生靜！ｉｔ’＃ｉｔと昇圧回路に
用いるコンデンサの静７ａｇ量によって主に昇圧電圧が
央オるが、従来の回路方式である限り昇圧用のコンデン
サの峰１を容量を幾ら大きくしても２ ＶＤＤ以上の電
位は得られたい。また実際には！’４Ｅ容量やトランジ
スタのスレッショルド電圧を無視できないので昇圧電位
も充分得られないことや、一定電圧に達するまでの之ち
上がり時間が遅い等の問題点があった。
線用の昇圧回路では寄生靜！ｉｔ’＃ｉｔと昇圧回路に
用いるコンデンサの静７ａｇ量によって主に昇圧電圧が
央オるが、従来の回路方式である限り昇圧用のコンデン
サの峰１を容量を幾ら大きくしても２ ＶＤＤ以上の電
位は得られたい。また実際には！’４Ｅ容量やトランジ
スタのスレッショルド電圧を無視できないので昇圧電位
も充分得られないことや、一定電圧に達するまでの之ち
上がり時間が遅い等の問題点があった。
そこで本発明は以上に述べた間４点を解決すべく、その
目的はより扁い昇圧電圧を得ることにあり、また他の目
的はある一定１位に達するまでの立ち上がり時間の高速
（ヒを図ることにある。
目的はより扁い昇圧電圧を得ることにあり、また他の目
的はある一定１位に達するまでの立ち上がり時間の高速
（ヒを図ることにある。
本発明のワード線昇圧回路は、
ａ）第ｚ４極を第１電源電位に接続した第１の絶縁ゲー
ト電界効果型トランジスタと、ｂ）前記第１の絶縁ゲー
ト電界効果型トランジスタと同じ導電型で、第１醒極を
第２電源電位に接続した第２の絶縁ゲート１界効果型ト
ランジスタと、 Ｃ）第２を源醒位より高い電位を供給しうる高電圧供給
回路と、 ｄ）第１端子は前記第１．第２の絶縁ゲート電界効果型
トランジスタのそれぞれのｍ２１［ｔｉにともに接続さ
れ、第２端子は前記、＃Ｊ１圧供給回路の出力端子に接
続されたコンデンサと、 ｅ）前記第１．第２の絶縁ゲート電界効果型トランジス
タのゲート！甑と前記高電圧供給回路に制（財）信号を
供給するクロック信号供給回路からなることを特徴とす
る。
ト電界効果型トランジスタと、ｂ）前記第１の絶縁ゲー
ト電界効果型トランジスタと同じ導電型で、第１醒極を
第２電源電位に接続した第２の絶縁ゲート１界効果型ト
ランジスタと、 Ｃ）第２を源醒位より高い電位を供給しうる高電圧供給
回路と、 ｄ）第１端子は前記第１．第２の絶縁ゲート電界効果型
トランジスタのそれぞれのｍ２１［ｔｉにともに接続さ
れ、第２端子は前記、＃Ｊ１圧供給回路の出力端子に接
続されたコンデンサと、 ｅ）前記第１．第２の絶縁ゲート電界効果型トランジス
タのゲート！甑と前記高電圧供給回路に制（財）信号を
供給するクロック信号供給回路からなることを特徴とす
る。
本発明の上記の構成によればコンデンサの一端には高電
圧供給回路から＋ＶＤＤ以上の電圧が加わるので昇圧回
路の出力としては２ ＶＤＤ以上の電圧全得ることが出
来る。また昇圧電圧が藺いのである途中の一定の１位Ｖ
Ｃ４するまでの立ち上がり時間が高速となる。
圧供給回路から＋ＶＤＤ以上の電圧が加わるので昇圧回
路の出力としては２ ＶＤＤ以上の電圧全得ることが出
来る。また昇圧電圧が藺いのである途中の一定の１位Ｖ
Ｃ４するまでの立ち上がり時間が高速となる。
第１図は本発明の実施例を示す回路図である。
第１図においてＮ型の絶縁ゲート框界効果書トラノジス
タ（以下ＭＯ８ＦＥＴと略す）１１の第１に極は−Ｖｓ
ｓｌＣ接続され、Ｎ型ＭＯ８ＦＥＴ ＋ ２の第１ｔｆ
Ｊｊは＋ＶＤＩＩに接続され、Ｎ型１ｉ１０８Ｆ’ＥＴ
Ｉ＋、＋２のそれぞれの第２屯極は互いに接続され、か
つコンデンサ１４の第１端子に接続されており、また該
接続点２０１は本発明のワード線昇圧回路の出力端子と
なっている。破＠ＩＳに囲まれた回路は高電圧供給回路
を構成しており、インバータ２１の出力はコンデン−ｔ
ｒ２２の第１端子に接続され、Ｎ型Ｍ０８ＦＩＴ２Ｓの
第１電極は＋ｖＤＤに接続され、第２厄極は前記コンデ
ンサ２２の第２端子に接続されている。Ｎ型ＭＯ８ＦＫ
Ｔ２５の第１ｍｍは前記コンデンサ２２の鷹２端子に接
続され、第２１！Ｌ帽は高電圧供給回路１５の出力端子
となっている。Ｎ１ＭＯ８ＦＥＴ ２６の第１１極は−
ＶθＢに接続され、第２４瘍はＭＯ８Ｆ’ＫＴ２５の第
２１１極に接続されている。Ｎ型ＭＯ８ＦＫＴ２４の第
１！極は前記ＭＯ８ＰＫ’ｒ２５のゲート電極に接続さ
れ、ゲート′成隠は＋ＶＤＤに接続されている。また制
電圧供帖回路＋５の出力端子２０２である前記ＭＯ８Ｆ
ＫＴ２５の第２電。
タ（以下ＭＯ８ＦＥＴと略す）１１の第１に極は−Ｖｓ
ｓｌＣ接続され、Ｎ型ＭＯ８ＦＥＴ ＋ ２の第１ｔｆ
Ｊｊは＋ＶＤＩＩに接続され、Ｎ型１ｉ１０８Ｆ’ＥＴ
Ｉ＋、＋２のそれぞれの第２屯極は互いに接続され、か
つコンデンサ１４の第１端子に接続されており、また該
接続点２０１は本発明のワード線昇圧回路の出力端子と
なっている。破＠ＩＳに囲まれた回路は高電圧供給回路
を構成しており、インバータ２１の出力はコンデン−ｔ
ｒ２２の第１端子に接続され、Ｎ型Ｍ０８ＦＩＴ２Ｓの
第１電極は＋ｖＤＤに接続され、第２厄極は前記コンデ
ンサ２２の第２端子に接続されている。Ｎ型ＭＯ８ＦＫ
Ｔ２５の第１ｍｍは前記コンデンサ２２の鷹２端子に接
続され、第２１！Ｌ帽は高電圧供給回路１５の出力端子
となっている。Ｎ１ＭＯ８ＦＥＴ ２６の第１１極は−
ＶθＢに接続され、第２４瘍はＭＯ８Ｆ’ＫＴ２５の第
２１１極に接続されている。Ｎ型ＭＯ８ＦＫＴ２４の第
１！極は前記ＭＯ８ＰＫ’ｒ２５のゲート電極に接続さ
れ、ゲート′成隠は＋ＶＤＤに接続されている。また制
電圧供帖回路＋５の出力端子２０２である前記ＭＯ８Ｆ
ＫＴ２５の第２電。
礪は前記コンデンサ１４の第２端子に接続されている。
クロック信号供給回路１５はＭＯ８ＦＫＴＩ＋のゲート
環、極１０１、ＭＯ８Ｆ１ｆｆｌＴ ｔ ２のゲートｉ
ｌｌ礪１０２、インバータ２１のゲート電極１０５、Ｍ
Ｏ８ＦＩＴ２５のゲート電極＋０４、ＭＯＳＦＥＴ ２
４の１１ｇ２４ｔｆｉＪ ０５１．＝ｌｉｌＯ８Ｆ’Ｋ
Ｔ２６のゲート’ｌ・嘱１０６にそれぞれ第２図に示す
ような信号を供給すべく接続されている。
環、極１０１、ＭＯ８Ｆ１ｆｆｌＴ ｔ ２のゲートｉ
ｌｌ礪１０２、インバータ２１のゲート電極１０５、Ｍ
Ｏ８ＦＩＴ２５のゲート電極＋０４、ＭＯＳＦＥＴ ２
４の１１ｇ２４ｔｆｉＪ ０５１．＝ｌｉｌＯ８Ｆ’Ｋ
Ｔ２６のゲート’ｌ・嘱１０６にそれぞれ第２図に示す
ような信号を供給すべく接続されている。
さて、まず高電圧供給回路１５の回動動作をまず説明す
る。初めインバータ２１のゲート電極１０５は高電位（
ハイレベル）となっておシ、コンデンｖ２２の第１端子
は低電位（ロウレベル）となっている。またＭＯ８ＦＫ
Ｔ２５はオｙ（ＯＮ）しており、コンデンサ２２の第２
端子は高電位となッテイる。ＭＯ８ＦＫＴ２５はオフ（
ＯＦＩＦ）しておシ、またＭＯ８Ｆ１１ＣＴ２６はオン
しているのでＭＯ８ＦＥＴ２５の第２ｆｉ極は低電他は
抵電位となっている。次にＭＯ８ＦＥＴ２５．２６をオ
フさせ、インバータ２１の１１ｔｌ＋ｏｓがｉｔ位にな
るとコンデンサ２２の第１屯極は急に−Ｖ８Ｂから＋Ｖ
ＤＤまで変化する。したがってコンデンサ２２の第２鑞
極は＋ＶＤＤ以上（２ＶＤＤ未満）の電位に上がること
になる。このときＭＯ３ＦＫＴ２５をオンさせると、こ
のＶＤＤ以上の尻出はＭＯ８ＦＩＪＴ２５を通って高電
圧供給回路の出力端子２０２に視われることになる。
る。初めインバータ２１のゲート電極１０５は高電位（
ハイレベル）となっておシ、コンデンｖ２２の第１端子
は低電位（ロウレベル）となっている。またＭＯ８ＦＫ
Ｔ２５はオｙ（ＯＮ）しており、コンデンサ２２の第２
端子は高電位となッテイる。ＭＯ８ＦＫＴ２５はオフ（
ＯＦＩＦ）しておシ、またＭＯ８Ｆ１１ＣＴ２６はオン
しているのでＭＯ８ＦＥＴ２５の第２ｆｉ極は低電他は
抵電位となっている。次にＭＯ８ＦＥＴ２５．２６をオ
フさせ、インバータ２１の１１ｔｌ＋ｏｓがｉｔ位にな
るとコンデンサ２２の第１屯極は急に−Ｖ８Ｂから＋Ｖ
ＤＤまで変化する。したがってコンデンサ２２の第２鑞
極は＋ＶＤＤ以上（２ＶＤＤ未満）の電位に上がること
になる。このときＭＯ３ＦＫＴ２５をオンさせると、こ
のＶＤＤ以上の尻出はＭＯ８ＦＩＪＴ２５を通って高電
圧供給回路の出力端子２０２に視われることになる。
次に第１図のワード線昇圧回路の全体の回路動作を説明
する。初めＭＯＳＦＥＴ Ｉ ＋がオ／、ＭＯ８ＦＫＴ
＋２がオフでワード線昇圧回路の出力端子２０１は低電
位となっている。また隔置圧供給回路１５の出力端子２
０２はＭＯ８ＦＫＴ２６がオンし、ＭＯ８ＦＥＴ２５が
オフであるので低電位となっている。次にＭＯ６Ｆ１ｎ
Ｔ Ｉ ＋がオフし、ＭＯＳＦＥＴ ＋ ２がオンする
とワード線昇圧回路の出力端子２０１はＮ型ＭＯ８ＦＩ
Ｔ１２のスレッショルド電圧をＶ’ｒ■として（ＶＤＤ
−ＶＴＨ）になる。次に前述した高電圧供給回路ＩＳの
回路動作により高電圧供給回路の出力端子２０２が＋Ｖ
ＤＤ以上（２Ｖｎｐｆｆ４）の電圧となる。このときコ
ンデンサ１４の第２端子は０電位（−Ｖ日ｓ）から＋Ｖ
ｌ）Ｄ以上（２ＶＤＤ未満）の電位に急激に変るので、
この変ｆヒ分に相当する電位がワード線昇圧回路の出力
端子に（ＶＤＤ −ＶＴＨ）に上のせされて出力される
ことになる。以上の動作を示したのが用２図のタイミン
グチャート図であり、また第２図の各信号波形に必要な
信号をクロック信号供給回路１５は供給する役目をする
。
する。初めＭＯＳＦＥＴ Ｉ ＋がオ／、ＭＯ８ＦＫＴ
＋２がオフでワード線昇圧回路の出力端子２０１は低電
位となっている。また隔置圧供給回路１５の出力端子２
０２はＭＯ８ＦＫＴ２６がオンし、ＭＯ８ＦＥＴ２５が
オフであるので低電位となっている。次にＭＯ６Ｆ１ｎ
Ｔ Ｉ ＋がオフし、ＭＯＳＦＥＴ ＋ ２がオンする
とワード線昇圧回路の出力端子２０１はＮ型ＭＯ８ＦＩ
Ｔ１２のスレッショルド電圧をＶ’ｒ■として（ＶＤＤ
−ＶＴＨ）になる。次に前述した高電圧供給回路ＩＳの
回路動作により高電圧供給回路の出力端子２０２が＋Ｖ
ＤＤ以上（２Ｖｎｐｆｆ４）の電圧となる。このときコ
ンデンサ１４の第２端子は０電位（−Ｖ日ｓ）から＋Ｖ
ｌ）Ｄ以上（２ＶＤＤ未満）の電位に急激に変るので、
この変ｆヒ分に相当する電位がワード線昇圧回路の出力
端子に（ＶＤＤ −ＶＴＨ）に上のせされて出力される
ことになる。以上の動作を示したのが用２図のタイミン
グチャート図であり、また第２図の各信号波形に必要な
信号をクロック信号供給回路１５は供給する役目をする
。
以上第１図の回路で説明したが、本発明の本質は昇圧の
際コンデンサを介して片側の゛電位を急激に変ｆヒさせ
るときに電源電圧以上に昇圧された信号を用いることに
よってより高い昇圧電圧を得ることにある。したがって
第１図の高電圧供給回路ＩＳの具体的回路は＋ＶＤＤ以
上の電圧を発生する回路であるならばどの様な回路でも
良い。また制電圧供給回路がどの様な回路構成になるか
によってもクロック信号供給回路１５から供給する各ク
ロック信号のタイミング改形は変ることになる。
際コンデンサを介して片側の゛電位を急激に変ｆヒさせ
るときに電源電圧以上に昇圧された信号を用いることに
よってより高い昇圧電圧を得ることにある。したがって
第１図の高電圧供給回路ＩＳの具体的回路は＋ＶＤＤ以
上の電圧を発生する回路であるならばどの様な回路でも
良い。また制電圧供給回路がどの様な回路構成になるか
によってもクロック信号供給回路１５から供給する各ク
ロック信号のタイミング改形は変ることになる。
また覇１図においては昇圧電圧を＋ＶＤＤ以上になる場
合で説明したのでＭＯ８Ｆ’に’ｒ Ｉ Ｉ 、 ＋
２ 。
合で説明したのでＭＯ８Ｆ’に’ｒ Ｉ Ｉ 、 ＋
２ 。
２５．２４，２５．２６にＮ型ＭＯ３Ｆｚ’ｒ’（ｉ−
用いた回路を示したが、昇圧電圧が−Ｖｓｓ以下の出力
１圧を必要とする場合ではＰ型Ｍ ＯＳ Ｆ Ｋ−Ｔを
用い、属１図に示した回路とほぼ同じ構成で実現出来る
ことは明らかである。
用いた回路を示したが、昇圧電圧が−Ｖｓｓ以下の出力
１圧を必要とする場合ではＰ型Ｍ ＯＳ Ｆ Ｋ−Ｔを
用い、属１図に示した回路とほぼ同じ構成で実現出来る
ことは明らかである。
以上、述べたように本発明によれは昇圧の際のコンデン
サ全弁した電圧の変化を一４源荘圧以上の電圧で行うの
で容易に旙い昇圧１尤圧が出力端子に得られる。また最
終電位が、′尚いｔ上圧に設定されるので連中のある一
定τ九位に逼するＱ間が従来に比較して高速になるとい
う効果がある。
サ全弁した電圧の変化を一４源荘圧以上の電圧で行うの
で容易に旙い昇圧１尤圧が出力端子に得られる。また最
終電位が、′尚いｔ上圧に設定されるので連中のある一
定τ九位に逼するＱ間が従来に比較して高速になるとい
う効果がある。
厚１図は本発明の実副ψｌ示す回路図、第２図は第１図
の回路における各信号波形を示すタイミングチャート図
、ＩｉＩ！５図は従来のワード線昇圧回路を示す回路図
。 ＋＋、１２．２５，２４，２５．２６・・・Ｎ型ＭＯ８
Ｆ’ＥＴ １４．２２・・・コンデンサ ２１・・・・ｆノノ−一タ １５・・・高電圧供給回路 １５・・・クロック信号供給回路 ２０１・・・ワード線昇圧回路の出力端子２０２・・・
高置圧発生回路の出力４子以 上
の回路における各信号波形を示すタイミングチャート図
、ＩｉＩ！５図は従来のワード線昇圧回路を示す回路図
。 ＋＋、１２．２５，２４，２５．２６・・・Ｎ型ＭＯ８
Ｆ’ＥＴ １４．２２・・・コンデンサ ２１・・・・ｆノノ−一タ １５・・・高電圧供給回路 １５・・・クロック信号供給回路 ２０１・・・ワード線昇圧回路の出力端子２０２・・・
高置圧発生回路の出力４子以 上
Claims (1)
- 【特許請求の範囲】 ａ）第１電極を第１電源電位に接続した第１の絶縁ゲー
ト電界効果型トランジスタと、 ｂ）前記第１の絶縁ゲート電界効果型トランジスタと同
じ導電型で、第１電極を第２電源電位に接続した第２の
絶縁ゲート電界効果型トランジスタと、 ｃ）第２電源電位より高い電位を供給しうる高電圧供給
回路と、 ｄ）第１端子は前記第１、第２の絶縁ゲート電界効果型
トランジスタのそれぞれの第２電極にともに接続され、
第２端子は前記高電圧供給回路の出力端子に接続された
コンデンサと、 ｅ）前記第１、第２の絶縁ゲート電界効果型トランジス
タのゲート電極と前記高電圧供給回路に制御信号を供給
するクロック信号供給回路からなることを特徴とするワ
ード線昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211605A JPS6273490A (ja) | 1985-09-25 | 1985-09-25 | ワ−ド線昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211605A JPS6273490A (ja) | 1985-09-25 | 1985-09-25 | ワ−ド線昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273490A true JPS6273490A (ja) | 1987-04-04 |
Family
ID=16608530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211605A Pending JPS6273490A (ja) | 1985-09-25 | 1985-09-25 | ワ−ド線昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0439154A2 (en) * | 1990-01-24 | 1991-07-31 | Seiko Epson Corporation | Semiconductor memory device and data processing device using same |
-
1985
- 1985-09-25 JP JP60211605A patent/JPS6273490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0439154A2 (en) * | 1990-01-24 | 1991-07-31 | Seiko Epson Corporation | Semiconductor memory device and data processing device using same |
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