JPH09259585A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09259585A JPH09259585A JP8064951A JP6495196A JPH09259585A JP H09259585 A JPH09259585 A JP H09259585A JP 8064951 A JP8064951 A JP 8064951A JP 6495196 A JP6495196 A JP 6495196A JP H09259585 A JPH09259585 A JP H09259585A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 メモリの高集積化と低電圧化を図れ、制御が
簡単で、かつアクセスの高速化と待機時の低消費電力化
を図れる半導体記憶装置を実現する。 【解決手段】 チャージポンピング回路10によって発
生された昇圧電圧VBSTを直列接続されnMOSトラン
ジスタ1,2,3によってレベルを制限し、さらに、レ
ベル制限された昇圧電圧VBST に応じて電流源によって
電流I0 を発生し、nMOSトランジスタ8,9によっ
て構成された基準電圧回路30に入力し基準電圧VREF
を発生させ、電流源を構成する可変抵抗6の抵抗値を調
整することによって、基準電圧VREF を調整し、演算増
幅器OPAによって構成されたボルテージフォロワを介
して出力端子TWLに出力するので、ウェハプロセスある
いは組み立て終了後においても、電圧調整回路20aの
出力電圧を調整できる。
簡単で、かつアクセスの高速化と待機時の低消費電力化
を図れる半導体記憶装置を実現する。 【解決手段】 チャージポンピング回路10によって発
生された昇圧電圧VBSTを直列接続されnMOSトラン
ジスタ1,2,3によってレベルを制限し、さらに、レ
ベル制限された昇圧電圧VBST に応じて電流源によって
電流I0 を発生し、nMOSトランジスタ8,9によっ
て構成された基準電圧回路30に入力し基準電圧VREF
を発生させ、電流源を構成する可変抵抗6の抵抗値を調
整することによって、基準電圧VREF を調整し、演算増
幅器OPAによって構成されたボルテージフォロワを介
して出力端子TWLに出力するので、ウェハプロセスある
いは組み立て終了後においても、電圧調整回路20aの
出力電圧を調整できる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置、
たとえば、スタティックRAM(SRAM)に関するも
のである。
たとえば、スタティックRAM(SRAM)に関するも
のである。
【0002】
【従来の技術】SRAMなどの半導体記憶装置において
は、消費電力の低減あるいはゲート酸化膜の信頼性など
のデバイスの信頼性の確保などのために、電源電圧の低
電圧化が求められている。従来これらの問題に関して
は、フルCMOS型(あるいは6トランジスタ型)のメ
モリセルを用いる方法、またはTFT負荷型メモリセル
においてワード線電圧を2段階切り換えたり、さらにH
R負荷型メモリセルあるいはTFT負荷型メモリセルに
おいてワード線電圧を単純昇圧する場合において、電源
電圧がメモリセルの動作に支障のない高い場合において
もメモリセルへの書き込みハイレベルが電源電圧に等し
くなるまでワード線電圧を昇圧するなどの方法が用いら
れている。
は、消費電力の低減あるいはゲート酸化膜の信頼性など
のデバイスの信頼性の確保などのために、電源電圧の低
電圧化が求められている。従来これらの問題に関して
は、フルCMOS型(あるいは6トランジスタ型)のメ
モリセルを用いる方法、またはTFT負荷型メモリセル
においてワード線電圧を2段階切り換えたり、さらにH
R負荷型メモリセルあるいはTFT負荷型メモリセルに
おいてワード線電圧を単純昇圧する場合において、電源
電圧がメモリセルの動作に支障のない高い場合において
もメモリセルへの書き込みハイレベルが電源電圧に等し
くなるまでワード線電圧を昇圧するなどの方法が用いら
れている。
【0003】図3は高抵抗負荷型SRAMのメモリセル
MCの構成を示す回路図である。図3において、R1 ,
R2 は抵抗素子、TR1 ,TR2 はnMOSトランジス
タによって構成されたドライバトランジスタ、TR3 ,
TR4 はnMOSトランジスタによって構成されたアク
セストランジスタ、N1 ,N2 は記憶ノード、WLはワ
ード線、BL,/BLはビット線、BUFはワード線バ
ッファをそれぞれ示している。また、VCC1 はメモリセ
ルMCに供給される電源電圧、VCC2 はバッファBUF
に供給された電源電圧をそれぞれ示している。
MCの構成を示す回路図である。図3において、R1 ,
R2 は抵抗素子、TR1 ,TR2 はnMOSトランジス
タによって構成されたドライバトランジスタ、TR3 ,
TR4 はnMOSトランジスタによって構成されたアク
セストランジスタ、N1 ,N2 は記憶ノード、WLはワ
ード線、BL,/BLはビット線、BUFはワード線バ
ッファをそれぞれ示している。また、VCC1 はメモリセ
ルMCに供給される電源電圧、VCC2 はバッファBUF
に供給された電源電圧をそれぞれ示している。
【0004】図3に示すように、抵抗素子R1 とドライ
バトランジスタTR1 とが電源電圧VCC1 の供給線と基
準電源(接地線)との間に直列接続され、これらの接続
点によって記憶ノードN1 が構成され、抵抗素子R2 と
ドライバトランジスタTR2とが電源電圧VCC1 の供給
線と接地線との間に直列接続され、これらの接続点によ
って記憶ノードN2 が構成されている。ドライバトラン
ジスタTR1 のゲート電極と記憶ノードN2 、ドライバ
トランジスタTR2 のゲート電極と記憶ノードN1 が互
いに接続され、さらに、記憶ノードN1 がアクセストラ
ンジスタTR3を介して、ビット線BLに接続され、記
憶ノードN2 がアクセストランジスタTR4 を介して、
ビット線/BLにそれぞれ接続されている。
バトランジスタTR1 とが電源電圧VCC1 の供給線と基
準電源(接地線)との間に直列接続され、これらの接続
点によって記憶ノードN1 が構成され、抵抗素子R2 と
ドライバトランジスタTR2とが電源電圧VCC1 の供給
線と接地線との間に直列接続され、これらの接続点によ
って記憶ノードN2 が構成されている。ドライバトラン
ジスタTR1 のゲート電極と記憶ノードN2 、ドライバ
トランジスタTR2 のゲート電極と記憶ノードN1 が互
いに接続され、さらに、記憶ノードN1 がアクセストラ
ンジスタTR3を介して、ビット線BLに接続され、記
憶ノードN2 がアクセストランジスタTR4 を介して、
ビット線/BLにそれぞれ接続されている。
【0005】アクセストランジスタTR3 ,TR4 のゲ
ート電極がワード線WLに接続され、ワード線WLがワ
ード線バッファBUFの出力端子に接続されている。な
お、ワード線バッファBUFに電源電圧VCC2 が供給さ
れ、活性化時にワード線WLに電源電圧VCC2 レベルの
電圧が印加される。
ート電極がワード線WLに接続され、ワード線WLがワ
ード線バッファBUFの出力端子に接続されている。な
お、ワード線バッファBUFに電源電圧VCC2 が供給さ
れ、活性化時にワード線WLに電源電圧VCC2 レベルの
電圧が印加される。
【0006】図示のように、抵抗素子R1 とドライバト
ランジスタTR1 、また、抵抗素子R2 とドライバトラ
ンジスタTR2 によって、インバータINV1 ,INV
2 が構成され、インバータINV1 ,INV2 の出力端
子、すなわち、記憶ノードN 1 ,N2 と相手のインバー
タの入力端子、すなわち、ドライバトランジスタT
R 2 ,TR1 のゲート電極とが互いに接続されている。
ランジスタTR1 、また、抵抗素子R2 とドライバトラ
ンジスタTR2 によって、インバータINV1 ,INV
2 が構成され、インバータINV1 ,INV2 の出力端
子、すなわち、記憶ノードN 1 ,N2 と相手のインバー
タの入力端子、すなわち、ドライバトランジスタT
R 2 ,TR1 のゲート電極とが互いに接続されている。
【0007】ワード線WLがワード線バッファBUFに
よって駆動される。通常のメモリ装置においては、ワー
ド線バッファBUFの動作電源電圧VCC2 とメモリセル
の動作電源電圧VCC1 が同レベルであるが、ここでは、
ワード線バッファBUFはメモリセルに供給されるメモ
リセル供給電圧レベル、たとえば、電源電圧VCC1 の電
圧レベルより高い電圧レベルの電源電圧VCC2 を動作電
源電圧としている。メモリセルに対して書き込みまはた
読み出し動作が行われるとき、ワード線バッファBUF
によって、ワード線WLにハイレベルとしてこの動作電
源電圧VCC 2 が印加される。すなわち、書き込みまたは
読み出し動作時に、ワード線WLのハイレベル電圧がワ
ード線バッファBUFによってメモリセル供給電圧V
CC1 以上の電圧レベルに設定されている。
よって駆動される。通常のメモリ装置においては、ワー
ド線バッファBUFの動作電源電圧VCC2 とメモリセル
の動作電源電圧VCC1 が同レベルであるが、ここでは、
ワード線バッファBUFはメモリセルに供給されるメモ
リセル供給電圧レベル、たとえば、電源電圧VCC1 の電
圧レベルより高い電圧レベルの電源電圧VCC2 を動作電
源電圧としている。メモリセルに対して書き込みまはた
読み出し動作が行われるとき、ワード線バッファBUF
によって、ワード線WLにハイレベルとしてこの動作電
源電圧VCC 2 が印加される。すなわち、書き込みまたは
読み出し動作時に、ワード線WLのハイレベル電圧がワ
ード線バッファBUFによってメモリセル供給電圧V
CC1 以上の電圧レベルに設定されている。
【0008】
【発明が解決しようとする課題】ところで、上述した従
来の諸方法においてはさまざまな問題がある。たとえ
ば、フルCMOS型メモリセルはTFT負荷型メモリセ
ルあるいはHR負荷型メモリセルに比較してメモリセル
の面積が大きく、また、TFT負荷型メモリセルにおい
てワード線電圧を2段階に昇圧する場合には、ワード線
電圧の昇圧レベルあるいは昇圧動作タイミングなどの制
御が複雑であり、さらにTFT負荷型メモリセルあるい
はHR負荷型メモリセルにおいてワード線電圧を昇圧す
る場合は、電源電圧が高くてもワード線電圧を昇圧する
ためにアクセストランジスタのゲート酸化膜における電
界が高く、その信頼性が低下するなどの問題がある。こ
のため、メモリセルの面積が小さいTFT負荷型メモリ
セルあるいはHR負荷型メモリセルにおいて、制御が簡
単でかつデバイスの信頼性低下の危惧のない低電圧で動
作する半導体記憶装置が求められている。
来の諸方法においてはさまざまな問題がある。たとえ
ば、フルCMOS型メモリセルはTFT負荷型メモリセ
ルあるいはHR負荷型メモリセルに比較してメモリセル
の面積が大きく、また、TFT負荷型メモリセルにおい
てワード線電圧を2段階に昇圧する場合には、ワード線
電圧の昇圧レベルあるいは昇圧動作タイミングなどの制
御が複雑であり、さらにTFT負荷型メモリセルあるい
はHR負荷型メモリセルにおいてワード線電圧を昇圧す
る場合は、電源電圧が高くてもワード線電圧を昇圧する
ためにアクセストランジスタのゲート酸化膜における電
界が高く、その信頼性が低下するなどの問題がある。こ
のため、メモリセルの面積が小さいTFT負荷型メモリ
セルあるいはHR負荷型メモリセルにおいて、制御が簡
単でかつデバイスの信頼性低下の危惧のない低電圧で動
作する半導体記憶装置が求められている。
【0009】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリの高集積化と低電圧化を
図れ、制御が簡単で、かつアクセスの高速化と待機時の
低消費電力化を図れる半導体記憶装置を提供することに
ある。
のであり、その目的は、メモリの高集積化と低電圧化を
図れ、制御が簡単で、かつアクセスの高速化と待機時の
低消費電力化を図れる半導体記憶装置を提供することに
ある。
【0010】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第1の記憶ノードと基準電源との間に接
続され、ゲート電極が第2の記憶ノードに接続された第
1のドライバトランジスタと、第2の記憶ノードと基準
電源との間に接続され、ゲート電極が上記第1の記憶ノ
ードに接続された第2のドライバトランジスタとを有
し、上記各記憶ノードに動作電源電圧が供給されるメモ
リセルと、上記第1の記憶ノードと第1のビット線との
間に接続された第1のアクセストランジスタと、上記第
2の記憶ノードと第2のビット線との間に接続された第
2のアクセストランジスタとを備え、上記第1および第
2のアクセストランジスタのゲート電極が共通のワード
線に接続され、活性化時に当該ワード線に所定の電圧を
印加して、上記各アクセストランジスタを導通状態に制
御する半導体記憶装置であって、電源電圧を昇圧する昇
圧回路と、上記昇圧回路の出力電圧を上記メモリセルの
最低動作電源電圧に安定化させ、上記ワード線に印加す
る電圧安定化回路とを有する。
め、本発明は、第1の記憶ノードと基準電源との間に接
続され、ゲート電極が第2の記憶ノードに接続された第
1のドライバトランジスタと、第2の記憶ノードと基準
電源との間に接続され、ゲート電極が上記第1の記憶ノ
ードに接続された第2のドライバトランジスタとを有
し、上記各記憶ノードに動作電源電圧が供給されるメモ
リセルと、上記第1の記憶ノードと第1のビット線との
間に接続された第1のアクセストランジスタと、上記第
2の記憶ノードと第2のビット線との間に接続された第
2のアクセストランジスタとを備え、上記第1および第
2のアクセストランジスタのゲート電極が共通のワード
線に接続され、活性化時に当該ワード線に所定の電圧を
印加して、上記各アクセストランジスタを導通状態に制
御する半導体記憶装置であって、電源電圧を昇圧する昇
圧回路と、上記昇圧回路の出力電圧を上記メモリセルの
最低動作電源電圧に安定化させ、上記ワード線に印加す
る電圧安定化回路とを有する。
【0011】さらに、本発明の半導体記憶装置では、電
源電圧を昇圧する昇圧回路と、当該昇圧回路の出力レベ
ルをメモリセルの最低動作電源電圧を含むその近傍値に
外部から設定可能で、設定した電圧を上記ワード線に印
加する電圧調整回路とを有する。
源電圧を昇圧する昇圧回路と、当該昇圧回路の出力レベ
ルをメモリセルの最低動作電源電圧を含むその近傍値に
外部から設定可能で、設定した電圧を上記ワード線に印
加する電圧調整回路とを有する。
【0012】本発明によれば、たとえば、低電圧で動作
する半導体記憶装置のワード線に、アクセス時に電圧安
定化回路によって安定化された昇圧電圧が印加される。
電圧安定化回路は、たとえば、メモリセルを構成するア
クセストランジスタとドライバトランジスタとからなる
インバータと同一の構成を有する直列接続された二つの
トランジスタによって構成され、これらのトランジスタ
のゲート電極とドレイン電極が接続され、すなわち、ダ
イオード接続となる。この結果、電圧安定化回路によっ
て、昇圧された電圧がこれら直列接続されたトランジス
タのしきい値電圧の和に制限され、昇圧電圧の安定化が
図れる。
する半導体記憶装置のワード線に、アクセス時に電圧安
定化回路によって安定化された昇圧電圧が印加される。
電圧安定化回路は、たとえば、メモリセルを構成するア
クセストランジスタとドライバトランジスタとからなる
インバータと同一の構成を有する直列接続された二つの
トランジスタによって構成され、これらのトランジスタ
のゲート電極とドレイン電極が接続され、すなわち、ダ
イオード接続となる。この結果、電圧安定化回路によっ
て、昇圧された電圧がこれら直列接続されたトランジス
タのしきい値電圧の和に制限され、昇圧電圧の安定化が
図れる。
【0013】また、本発明によれば、電圧安定化回路の
出力電圧が、ウェハプロセスまたは組み立て終了後にお
いて調整可能となり、たとえば、直列接続された二つの
トランジスタに、たとえば、電流源によって発生された
電流が入力され、基準電圧が発生される。電流源によっ
て発生された電流値を、たとえば、可変抵抗素子などを
用いて、調整することによって基準電圧値が制御され
る。これによって、電圧安定化回路の出力電圧も可変に
できるので、ウェハプロセスおよび組み立て終了後にお
いて、使用目的に応じて各半導体記憶装置毎に電圧安定
化回路の出力電圧が設定できる。
出力電圧が、ウェハプロセスまたは組み立て終了後にお
いて調整可能となり、たとえば、直列接続された二つの
トランジスタに、たとえば、電流源によって発生された
電流が入力され、基準電圧が発生される。電流源によっ
て発生された電流値を、たとえば、可変抵抗素子などを
用いて、調整することによって基準電圧値が制御され
る。これによって、電圧安定化回路の出力電圧も可変に
できるので、ウェハプロセスおよび組み立て終了後にお
いて、使用目的に応じて各半導体記憶装置毎に電圧安定
化回路の出力電圧が設定できる。
【0014】
【発明の実施の形態】第1実施形態 図1は、本発明に係る半導体記憶装置の第1の実施形態
を示す回路図である。図1において、10はチャージポ
ンピング回路、20は電圧安定化回路、VCCは電源電
圧、GNDは基準電位としての接地電位、TWLは電圧安
定化回路20の出力端子、NT1 ,NT2 は電圧安定化
回路20を構成するnMOSトランジスタ、ND0 は昇
圧電圧の出力ノード、TINは昇圧動作周波数切り換え制
御信号CTLの入力端子をそれぞれ示している。
を示す回路図である。図1において、10はチャージポ
ンピング回路、20は電圧安定化回路、VCCは電源電
圧、GNDは基準電位としての接地電位、TWLは電圧安
定化回路20の出力端子、NT1 ,NT2 は電圧安定化
回路20を構成するnMOSトランジスタ、ND0 は昇
圧電圧の出力ノード、TINは昇圧動作周波数切り換え制
御信号CTLの入力端子をそれぞれ示している。
【0015】図示のように、ワード線電圧がチャージポ
ンピング回路10によって発生された昇圧電圧が、nM
OSトランジスタNT1 ,NT2 からなる電圧安定化回
路によって安定化された後、ワード線電圧出力端子TWL
を介して出力される。
ンピング回路10によって発生された昇圧電圧が、nM
OSトランジスタNT1 ,NT2 からなる電圧安定化回
路によって安定化された後、ワード線電圧出力端子TWL
を介して出力される。
【0016】ここで、たとえば、電源電圧VCCは1Vと
する。チャージポンピング回路10によって1Vの電源
電圧VCCが、たとえば、2Vまでに昇圧されノードND
0 に出力される。
する。チャージポンピング回路10によって1Vの電源
電圧VCCが、たとえば、2Vまでに昇圧されノードND
0 に出力される。
【0017】電圧安定化回路20はnMOSトランジス
タNT1 ,NT2 によって構成されている。図1に示す
ように、nMOSトランジスタNT1 とnMOSトラン
ジスタNT 2 が直列に接続され、nMOSトランジスタ
NT1 のドレイン電極およびゲート電極がノードND0
に接続され、nMOSトランジスタNT1 のソース電極
がnMOSトランジスタNT2 のドレイン電極およびゲ
ート電極に接続され、さらに、nMOSトランジスタN
T2 のソース電極が接地されている。また、nMOSト
ランジスタNT1 とnMOSトランジスタNT2 の基板
がともに接地されている。
タNT1 ,NT2 によって構成されている。図1に示す
ように、nMOSトランジスタNT1 とnMOSトラン
ジスタNT 2 が直列に接続され、nMOSトランジスタ
NT1 のドレイン電極およびゲート電極がノードND0
に接続され、nMOSトランジスタNT1 のソース電極
がnMOSトランジスタNT2 のドレイン電極およびゲ
ート電極に接続され、さらに、nMOSトランジスタN
T2 のソース電極が接地されている。また、nMOSト
ランジスタNT1 とnMOSトランジスタNT2 の基板
がともに接地されている。
【0018】このような構成においてノードND0 の電
位VND0 が制限され、nMOSトランジスタNT1 とn
MOSトランジスタNT2 とのしきい値電圧Vt1,Vt2
の和となる。すなわち、(VND0 =Vt1+Vt2)とな
る。ただし、nMOSトランジスタNT1 のしきい値電
圧Vt1は基板バイアス効果を含んでいるものとする。こ
こで、たとえば、nMOSトランジスタNT1 ,NT2
のしきい値電圧Vt1,V t2をそれぞれ0.8V,0.6
Vとすると、ノードND0 の電圧VND0 が1.4Vに安
定化される。
位VND0 が制限され、nMOSトランジスタNT1 とn
MOSトランジスタNT2 とのしきい値電圧Vt1,Vt2
の和となる。すなわち、(VND0 =Vt1+Vt2)とな
る。ただし、nMOSトランジスタNT1 のしきい値電
圧Vt1は基板バイアス効果を含んでいるものとする。こ
こで、たとえば、nMOSトランジスタNT1 ,NT2
のしきい値電圧Vt1,V t2をそれぞれ0.8V,0.6
Vとすると、ノードND0 の電圧VND0 が1.4Vに安
定化される。
【0019】図3に示すメモリセルMCにおいて、ドラ
イバトランジスタTR1 ,TR2 およびアクセストラン
ジスタTR3 ,TR4 によって構成されたインバータI
NV 1 ,INV2 の特性が同一である理想的な場合に
は、メモリセルMCの最低動作電源電圧VCCmin 、すな
わち、メモリセルMCに供給された電源電圧VCC1 の下
限がドライバトランジスタTR1 ,TR2 のしきい値電
圧Vth1 ,Vth2 (Vth 1 =Vth2 )にまで低減でき
る。実際には各メモリセルは理想的ではなく、その特性
も互いに少しづつ異なっているので、この場合、ワード
線に印加されるワード線電圧を通常動作時におけるメモ
リセルの最低動作電源電圧VCCmin-nor とほぼ同一のレ
ベルに設定することによって、メモリセルMCの最低動
作電源電圧VCCmin が大きく改善される。
イバトランジスタTR1 ,TR2 およびアクセストラン
ジスタTR3 ,TR4 によって構成されたインバータI
NV 1 ,INV2 の特性が同一である理想的な場合に
は、メモリセルMCの最低動作電源電圧VCCmin 、すな
わち、メモリセルMCに供給された電源電圧VCC1 の下
限がドライバトランジスタTR1 ,TR2 のしきい値電
圧Vth1 ,Vth2 (Vth 1 =Vth2 )にまで低減でき
る。実際には各メモリセルは理想的ではなく、その特性
も互いに少しづつ異なっているので、この場合、ワード
線に印加されるワード線電圧を通常動作時におけるメモ
リセルの最低動作電源電圧VCCmin-nor とほぼ同一のレ
ベルに設定することによって、メモリセルMCの最低動
作電源電圧VCCmin が大きく改善される。
【0020】実際に活性化されたメモリセルのワード線
に印加されるワード線電圧は基板バイアス効果を含んだ
アクセストランジスタのしきい値電圧とドライバトラン
ジスタのしきい値電圧との和である。図1に示す電圧安
定化回路20においては、メモリセル内のアクセストラ
ンジスタとドライバトランジスタとからなるインバータ
と同一の構成である直列接続された二つのダイオード接
続トランジスタによって構成されるので、これらのダイ
オード接続トランジスタに貫通電流が流れたときに得ら
れる電圧降下分の電圧が、安定化されたワード線供給電
圧VWLとして、ワード線電圧出力端子TWLに出力され、
活性化時に選択されたワード線に供給される。
に印加されるワード線電圧は基板バイアス効果を含んだ
アクセストランジスタのしきい値電圧とドライバトラン
ジスタのしきい値電圧との和である。図1に示す電圧安
定化回路20においては、メモリセル内のアクセストラ
ンジスタとドライバトランジスタとからなるインバータ
と同一の構成である直列接続された二つのダイオード接
続トランジスタによって構成されるので、これらのダイ
オード接続トランジスタに貫通電流が流れたときに得ら
れる電圧降下分の電圧が、安定化されたワード線供給電
圧VWLとして、ワード線電圧出力端子TWLに出力され、
活性化時に選択されたワード線に供給される。
【0021】また、チャージポンピング回路10におい
て、昇圧動作周波数切り換え制御信号CTLの入力端子
TINに入力された制御信号CTLによって、昇圧動作の
周波数が制御され、活性化時と待機時の昇圧動作の周波
数が異なるように設定される。たとえば、制御信号CT
Lによって待機時の昇圧動作周波数が活性化時の動作周
波数より低く設定される。これによって、待機時の昇圧
回路および電圧安定化回路20の消費電力が低減され
る。
て、昇圧動作周波数切り換え制御信号CTLの入力端子
TINに入力された制御信号CTLによって、昇圧動作の
周波数が制御され、活性化時と待機時の昇圧動作の周波
数が異なるように設定される。たとえば、制御信号CT
Lによって待機時の昇圧動作周波数が活性化時の動作周
波数より低く設定される。これによって、待機時の昇圧
回路および電圧安定化回路20の消費電力が低減され
る。
【0022】上述したように、入力端子TINに入力され
た制御信号CTLに応じて、チャージポンピング回路1
0の昇圧動作の周波数が制御され、待機時に昇圧動作周
波数が活性化時の動作周波数より低く設定される。チャ
ージポンピング回路10によって発生された昇圧電圧が
ノードND0 に出力され、さらにノードND0 と接地線
との間に接続されている電圧安定化回路20によって、
昇圧された電圧が電圧安定化回路20を構成する二つの
nMOSトランジスタNT1 ,NT2 のしきい値電圧V
t1,Vt2の和に等しい電圧に安定化される。
た制御信号CTLに応じて、チャージポンピング回路1
0の昇圧動作の周波数が制御され、待機時に昇圧動作周
波数が活性化時の動作周波数より低く設定される。チャ
ージポンピング回路10によって発生された昇圧電圧が
ノードND0 に出力され、さらにノードND0 と接地線
との間に接続されている電圧安定化回路20によって、
昇圧された電圧が電圧安定化回路20を構成する二つの
nMOSトランジスタNT1 ,NT2 のしきい値電圧V
t1,Vt2の和に等しい電圧に安定化される。
【0023】このように、チャージポンピング回路10
によって発生された昇圧電圧が、電圧安定化回路20に
よって安定化される。すなわち、ダイオード接続され、
チャージポンピング回路10の出力ノードND0 と接地
線との間に直列接続された二つのnMOSトランジスタ
NT1 ,NT2 によって、チャージポンピング回路10
によって出力された昇圧電圧がこれら直列接続されたn
MOSトランジスタNT1 ,NT2 のしきい値電圧
Vt1,Vt2の和に等しい電圧に安定化される。この結
果、出力端子TWLに出力され、活性化時に半導体記憶装
置のワード線に供給されたワード線電圧の安定化を図れ
る。また、待機時に昇圧動作周波数制御信号入力端子T
INに入力された昇圧動作周波数切り換え制御信号CTL
に応じて、昇圧動作の周波数が活性化時より低く設定さ
れているので、待機時の低消費電力化を図れる。
によって発生された昇圧電圧が、電圧安定化回路20に
よって安定化される。すなわち、ダイオード接続され、
チャージポンピング回路10の出力ノードND0 と接地
線との間に直列接続された二つのnMOSトランジスタ
NT1 ,NT2 によって、チャージポンピング回路10
によって出力された昇圧電圧がこれら直列接続されたn
MOSトランジスタNT1 ,NT2 のしきい値電圧
Vt1,Vt2の和に等しい電圧に安定化される。この結
果、出力端子TWLに出力され、活性化時に半導体記憶装
置のワード線に供給されたワード線電圧の安定化を図れ
る。また、待機時に昇圧動作周波数制御信号入力端子T
INに入力された昇圧動作周波数切り換え制御信号CTL
に応じて、昇圧動作の周波数が活性化時より低く設定さ
れているので、待機時の低消費電力化を図れる。
【0024】第2実施形態 図2は、本発明に係る半導体記憶装置の第2の実施形態
を示す回路図である。図2において、10はチャージポ
ンピング回路、20aは電圧調整回路、30は基準電圧
回路、1、2、3、4、8、9はnMOSトランジス
タ、5は抵抗素子、6は可変抵抗素子、7はpMOSト
ランジスタ、OPAは演算増幅器、I0は電流源によっ
て発生された電流、ND1 ,ND2 ,ND3 はノード、
TINは昇圧動作周波数切り換え制御信号CTLの入力端
子をそれぞれ示している。
を示す回路図である。図2において、10はチャージポ
ンピング回路、20aは電圧調整回路、30は基準電圧
回路、1、2、3、4、8、9はnMOSトランジス
タ、5は抵抗素子、6は可変抵抗素子、7はpMOSト
ランジスタ、OPAは演算増幅器、I0は電流源によっ
て発生された電流、ND1 ,ND2 ,ND3 はノード、
TINは昇圧動作周波数切り換え制御信号CTLの入力端
子をそれぞれ示している。
【0025】図示のように、ノードND1 がチャージポ
ンピング回路10の出力端子に接続され、nMOSトラ
ンジスタ1、2、3がノードND1 と接地線との間に直
列に接続されている。nMOSトランジスタ4と抵抗素
子5および可変抵抗素子6とがノードND1 と接地線と
の間に直列に接続され、抵抗素子5と可変抵抗素子6と
の接続点によってノードND2 が構成されている。
ンピング回路10の出力端子に接続され、nMOSトラ
ンジスタ1、2、3がノードND1 と接地線との間に直
列に接続されている。nMOSトランジスタ4と抵抗素
子5および可変抵抗素子6とがノードND1 と接地線と
の間に直列に接続され、抵抗素子5と可変抵抗素子6と
の接続点によってノードND2 が構成されている。
【0026】直列に接続されたnMOSトランジスタ
8、9によって基準電圧回路30が構成され、pMOS
トランジスタ7と基準電圧回路30とがノードND1 と
接地線との間に接続され、これらの接続点によってノー
ドND3 が構成されている。さらに、pMOSトランジ
スタ7のゲート電極がノードND2 に接続されている。
8、9によって基準電圧回路30が構成され、pMOS
トランジスタ7と基準電圧回路30とがノードND1 と
接地線との間に接続され、これらの接続点によってノー
ドND3 が構成されている。さらに、pMOSトランジ
スタ7のゲート電極がノードND2 に接続されている。
【0027】演算増幅器OPAの入力端子“−”が演算
増幅器OPAの出力端子と接続され、入力端子“+”が
ノードND3 に接続されている。すなわち、演算増幅器
OPAによって、ボルテージフォロワが構成され、出力
端子に出力された電圧が入力端子“+”に入力されたノ
ードND3 の電圧に追従する。さらに、演算増幅器OP
Aの動作電源電圧として、ノードND1 の電圧が供給さ
れている。
増幅器OPAの出力端子と接続され、入力端子“+”が
ノードND3 に接続されている。すなわち、演算増幅器
OPAによって、ボルテージフォロワが構成され、出力
端子に出力された電圧が入力端子“+”に入力されたノ
ードND3 の電圧に追従する。さらに、演算増幅器OP
Aの動作電源電圧として、ノードND1 の電圧が供給さ
れている。
【0028】ここで、チャージポンピング回路10の動
作電源電圧VCCが、たとえば、1Vとする。チャージポ
ンピング回路10によって、たとえば、3Vの昇圧電圧
VBS T が発生され、ノードND1 に出力される。そし
て、ノードND1 と接地線との間に直列に接続された三
つのnMOSトランジスタ1、2、3によって、ノード
ND1 の電圧が常にこれらのnMOSトランジスタのし
きい値電圧Vthの和に略等しい電圧に制限される。ここ
で、たとえば、これらのnMOSトランジスタのしきい
値電圧Vthがすべて0.7Vとすると、ノードND1 の
電圧VND1 が2.1Vとなる。
作電源電圧VCCが、たとえば、1Vとする。チャージポ
ンピング回路10によって、たとえば、3Vの昇圧電圧
VBS T が発生され、ノードND1 に出力される。そし
て、ノードND1 と接地線との間に直列に接続された三
つのnMOSトランジスタ1、2、3によって、ノード
ND1 の電圧が常にこれらのnMOSトランジスタのし
きい値電圧Vthの和に略等しい電圧に制限される。ここ
で、たとえば、これらのnMOSトランジスタのしきい
値電圧Vthがすべて0.7Vとすると、ノードND1 の
電圧VND1 が2.1Vとなる。
【0029】ノードND1 と接地線との間に直列に接続
されたnMOSトランジスタ4、抵抗素子5、可変抵抗
素子6、さらにノードND1 とノードND3 との間に接
続されたpMOSトランジスタ7によって電流源が構成
されている。図示のように、ノードND2 の電位が可変
抵抗素子6の抵抗値を調整することによって、ある範囲
内において任意に設定できる。ゲート電極がノードND
2 に接続されたpMOSトランジスタ7に流れる電流I
0 がノードND2 の電圧に応じて変化する。すなわち、
電流源によって発生された電流が可変抵抗素子6の抵抗
値によって決まる。
されたnMOSトランジスタ4、抵抗素子5、可変抵抗
素子6、さらにノードND1 とノードND3 との間に接
続されたpMOSトランジスタ7によって電流源が構成
されている。図示のように、ノードND2 の電位が可変
抵抗素子6の抵抗値を調整することによって、ある範囲
内において任意に設定できる。ゲート電極がノードND
2 に接続されたpMOSトランジスタ7に流れる電流I
0 がノードND2 の電圧に応じて変化する。すなわち、
電流源によって発生された電流が可変抵抗素子6の抵抗
値によって決まる。
【0030】電流源によって発生された電流I0 が基準
電圧回路30に入力される。このため、基準電圧回路3
0によって発生された基準電圧VREF 、すなわち、ノー
ドND3 の電圧が電流源によって発生された電流I0 に
よって決まる。基準電圧VRE F がボルテージフォロワを
構成する演算増幅器OPAの入力端子“+”に入力され
るので、演算増幅器OPAの出力端子に出力された電圧
が基準電圧VREF と同じになる。演算増幅器OPAの出
力電圧が出力端子TWLに出力され、半導体記憶装置のワ
ード線に供給される。
電圧回路30に入力される。このため、基準電圧回路3
0によって発生された基準電圧VREF 、すなわち、ノー
ドND3 の電圧が電流源によって発生された電流I0 に
よって決まる。基準電圧VRE F がボルテージフォロワを
構成する演算増幅器OPAの入力端子“+”に入力され
るので、演算増幅器OPAの出力端子に出力された電圧
が基準電圧VREF と同じになる。演算増幅器OPAの出
力電圧が出力端子TWLに出力され、半導体記憶装置のワ
ード線に供給される。
【0031】以下、上述した電圧調整回路20aの回路
構成に関連づけて電圧調整の動作について説明する。図
2に示すように、チャージポンピング回路10によって
発生された昇圧電圧VBST が電圧調整回路20aのノー
ドND1 に入力され、直列接続されたnMOSトランジ
スタ1,2,3によって電圧レベルが制限され、たとえ
ば、2.1Vに電圧が制限される。そして、ノードND
1 の電圧が電流源を構成する直列接続されたnMOSト
ランジスタ4、抵抗素子5および可変抵抗素子6に印加
され、抵抗素子5と可変抵抗素子6との接続点によって
構成されたノードND2 において、nMOSトランジス
タ4、抵抗素子5および可変抵抗素子6のそれぞれの電
圧降下によって電位VND2 が発生される。
構成に関連づけて電圧調整の動作について説明する。図
2に示すように、チャージポンピング回路10によって
発生された昇圧電圧VBST が電圧調整回路20aのノー
ドND1 に入力され、直列接続されたnMOSトランジ
スタ1,2,3によって電圧レベルが制限され、たとえ
ば、2.1Vに電圧が制限される。そして、ノードND
1 の電圧が電流源を構成する直列接続されたnMOSト
ランジスタ4、抵抗素子5および可変抵抗素子6に印加
され、抵抗素子5と可変抵抗素子6との接続点によって
構成されたノードND2 において、nMOSトランジス
タ4、抵抗素子5および可変抵抗素子6のそれぞれの電
圧降下によって電位VND2 が発生される。
【0032】ノードND2 がpMOSトランジスタ7の
ゲート電極に接続されているので、ノードND2 の電位
VND2 によってpMOSトランジスタ7に流れる電流I
0 の値が決まる。この電流I0 が直列接続されたnMO
Sトランジスタ8,9によって構成された基準電圧回路
30に流れて、基準電圧回路30によって基準電圧V
REF が発生される。
ゲート電極に接続されているので、ノードND2 の電位
VND2 によってpMOSトランジスタ7に流れる電流I
0 の値が決まる。この電流I0 が直列接続されたnMO
Sトランジスタ8,9によって構成された基準電圧回路
30に流れて、基準電圧回路30によって基準電圧V
REF が発生される。
【0033】そして、基準電圧VREF が演算増幅器OP
Aによって構成されたボルテージフォロワを介して電圧
出力端子TWLに出力される。なお、基準電圧回路30に
よって発生された基準電圧VREF は、メモリセルの最低
動作電源電圧を含むその近傍値に設定されているので、
電圧出力端子TWLに出力された電圧のレベルもメモリセ
ルの最低動作電源電圧を含むその近傍値に保持される。
Aによって構成されたボルテージフォロワを介して電圧
出力端子TWLに出力される。なお、基準電圧回路30に
よって発生された基準電圧VREF は、メモリセルの最低
動作電源電圧を含むその近傍値に設定されているので、
電圧出力端子TWLに出力された電圧のレベルもメモリセ
ルの最低動作電源電圧を含むその近傍値に保持される。
【0034】電圧調整回路20aにおいては、電流源に
よって発生された電流I0 の値がノードND2 の電位V
ND2 に応じて設定され、すなわち、可変抵抗素子6の抵
抗値を変化させることによって電流源によって発生され
た電流I0 の値が変化し、その結果、基準電圧回路30
によって発生された基準電圧VREF のレベルも変化す
る。そして、ウェハプロセスあるいは組み立て終了後に
可変抵抗素子6の抵抗値を調整することによって、電圧
調整回路20aによって発生されたワード線電圧VWLが
使用目的に応じて設定される。
よって発生された電流I0 の値がノードND2 の電位V
ND2 に応じて設定され、すなわち、可変抵抗素子6の抵
抗値を変化させることによって電流源によって発生され
た電流I0 の値が変化し、その結果、基準電圧回路30
によって発生された基準電圧VREF のレベルも変化す
る。そして、ウェハプロセスあるいは組み立て終了後に
可変抵抗素子6の抵抗値を調整することによって、電圧
調整回路20aによって発生されたワード線電圧VWLが
使用目的に応じて設定される。
【0035】なお、前述した第1の実施形態と同様に、
本第2の実施形態におけるチャージポンピング回路10
では、昇圧動作周波数切り換え制御信号CTLの入力端
子T INに入力された制御信号CTLに応じて、待機時の
昇圧動作周波数が活性化時より低く設定される。この結
果、待機時のチャージポンピング回路10および電圧調
整回路20aの消費電力が低減される。また、活性化時
にチャージポンピング回路10の動作周波数が待機時よ
り高く設定され、チャージポンピング回路10が通常の
昇圧動作が行われ、電圧調整回路20aに活性化時の昇
圧電圧が供給される。電圧調整回路20aによって、チ
ャージポンピング回路10から得られた昇圧電圧に対し
て、可変抵抗素子6によって、設定された電流源の電流
I0 に応じて電圧のレベルが調整され、電圧レベルがメ
モリセルの最低動作電源電圧を含むその近傍値に設定さ
れ、ワード線に供給される。
本第2の実施形態におけるチャージポンピング回路10
では、昇圧動作周波数切り換え制御信号CTLの入力端
子T INに入力された制御信号CTLに応じて、待機時の
昇圧動作周波数が活性化時より低く設定される。この結
果、待機時のチャージポンピング回路10および電圧調
整回路20aの消費電力が低減される。また、活性化時
にチャージポンピング回路10の動作周波数が待機時よ
り高く設定され、チャージポンピング回路10が通常の
昇圧動作が行われ、電圧調整回路20aに活性化時の昇
圧電圧が供給される。電圧調整回路20aによって、チ
ャージポンピング回路10から得られた昇圧電圧に対し
て、可変抵抗素子6によって、設定された電流源の電流
I0 に応じて電圧のレベルが調整され、電圧レベルがメ
モリセルの最低動作電源電圧を含むその近傍値に設定さ
れ、ワード線に供給される。
【0036】以上説明したように、本実施形態によれ
ば、チャージポンピング回路10によって発生された昇
圧電圧VBST を直列接続されnMOSトランジスタ1、
2、3によってレベルを制限し、さらに、電流源によっ
て電流I0 を発生し、nMOSトランジスタ8、9によ
って構成された基準電圧発生回路30に入力し、基準電
圧VREF を発生させ、電流源を構成する可変抵抗6の抵
抗値を調整することによって、基準電圧VREF を調整
し、演算増幅器OPAによって構成されたボルテージフ
ォロワを介して電圧調整回路20aの出力端子TWLに出
力されるので、ウェハプロセスあるいは組み立て終了後
においても、電圧調整回路20aの出力電圧を調整でき
る。
ば、チャージポンピング回路10によって発生された昇
圧電圧VBST を直列接続されnMOSトランジスタ1、
2、3によってレベルを制限し、さらに、電流源によっ
て電流I0 を発生し、nMOSトランジスタ8、9によ
って構成された基準電圧発生回路30に入力し、基準電
圧VREF を発生させ、電流源を構成する可変抵抗6の抵
抗値を調整することによって、基準電圧VREF を調整
し、演算増幅器OPAによって構成されたボルテージフ
ォロワを介して電圧調整回路20aの出力端子TWLに出
力されるので、ウェハプロセスあるいは組み立て終了後
においても、電圧調整回路20aの出力電圧を調整でき
る。
【0037】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、メモリの高集積化と低電圧化を図れ、
制御が簡単で、かつアクセスの高速化と待機時の低消費
電力化を図れる利点がある。
憶装置によれば、メモリの高集積化と低電圧化を図れ、
制御が簡単で、かつアクセスの高速化と待機時の低消費
電力化を図れる利点がある。
【図1】本発明に係る半導体記憶装置の第1の実施形態
を示す回路図である。
を示す回路図である。
【図2】本発明に係る半導体記憶装置の第2の実施形態
を示す回路図である。
を示す回路図である。
【図3】SRAMのメモリセルの一例を示す回路図であ
る。
る。
1,2,3,4,8,9,NT1 ,NT2 …nMOSト
ランジスタ、5…抵抗素子、6…可変抵抗素子、7…p
MOSトランジスタ、10…チャージポンピング回路、
20…電圧安定化回路、20a…電圧調整回路、30…
基準電圧回路、OPA…演算増幅器、I0 …電流、ND
0 ,ND1 ,ND2 ,ND3 …ノード、TWL…電圧出力
端子、TIN…昇圧動作周波数切り換え制御信号CTLの
入力端子、VCC…電源電圧、GND…接地電位
ランジスタ、5…抵抗素子、6…可変抵抗素子、7…p
MOSトランジスタ、10…チャージポンピング回路、
20…電圧安定化回路、20a…電圧調整回路、30…
基準電圧回路、OPA…演算増幅器、I0 …電流、ND
0 ,ND1 ,ND2 ,ND3 …ノード、TWL…電圧出力
端子、TIN…昇圧動作周波数切り換え制御信号CTLの
入力端子、VCC…電源電圧、GND…接地電位
Claims (6)
- 【請求項1】 第1の記憶ノードと基準電源との間に接
続され、ゲート電極が第2の記憶ノードに接続された第
1のドライバトランジスタと、第2の記憶ノードと基準
電源との間に接続され、ゲート電極が上記第1の記憶ノ
ードに接続された第2のドライバトランジスタとを有
し、上記各記憶ノードに動作電源電圧が供給されるメモ
リセルと、上記第1の記憶ノードと第1のビット線との
間に接続された第1のアクセストランジスタと、上記第
2の記憶ノードと第2のビット線との間に接続された第
2のアクセストランジスタとを備え、上記第1および第
2のアクセストランジスタのゲート電極が共通のワード
線に接続され、活性化時に当該ワード線に所定の電圧を
印加して、上記各アクセストランジスタを導通状態に制
御する半導体記憶装置であって、 電源電圧を昇圧する昇圧回路と、 上記昇圧回路の出力電圧を上記メモリセルの最低動作電
源電圧に安定化させ、上記ワード線に印加する電圧安定
化回路とを有する半導体記憶装置。 - 【請求項2】 上記電圧安定化回路は、上記昇圧回路の
出力ノードと基準電源との間に直列接続され、かつ、ゲ
ート電極とドレイン電極とが接続された二つのトランジ
スタによって構成されている請求項1に記載の半導体記
憶装置。 - 【請求項3】 上記昇圧回路における発振周波数が、メ
モリセル活性化時と待機時とで切り換えられ、待機時の
上記発振周波数が活性化時より低く設定される請求項1
に記載の半導体記憶装置。 - 【請求項4】 第1の記憶ノードと基準電源との間に接
続され、ゲート電極が第2の記憶ノードに接続された第
1のドライバトランジスタと、第2の記憶ノードと基準
電源との間に接続され、ゲート電極が上記第1の記憶ノ
ードに接続された第2のドライバトランジスタとを有
し、上記各記憶ノードに動作電源電圧が供給されるメモ
リセルと、上記第1の記憶ノードと第1のビット線との
間に接続された第1のアクセストランジスタと、上記第
2の記憶ノードと第2のビット線との間に接続された第
2のアクセストランジスタとを備え、上記第1および第
2のアクセストランジスタのゲート電極が共通のワード
線に接続され、活性化時に当該ワード線に所定の電圧を
印加して、上記各アクセストランジスタを導通状態に制
御する半導体記憶装置であって、 電源電圧を昇圧する昇圧回路と、 上記昇圧回路の出力レベルを上記メモリセルの最低動作
電源電圧を含むその近傍値に外部から設定可能で、設定
した電圧を上記ワード線に印加する電圧調整回路とを有
する半導体記憶装置。 - 【請求項5】 上記電圧調整回路が電流値可変な電流源
と、 上記電流源によって発生された電流を受け、上記メモリ
セルの最低動作電源電圧を含むその近傍値の電圧を発生
する直列に接続された二つのトランジスタによって構成
されている請求項4に記載の半導体記憶装置。 - 【請求項6】 上記昇圧回路における発振周波数が、メ
モリセル活性化時と待機時とで切り換えられ、待機時の
上記発振周波数が活性化時より低く設定される請求項4
に記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06495196A JP3536515B2 (ja) | 1996-03-21 | 1996-03-21 | 半導体記憶装置 |
KR1019970003852A KR100493599B1 (ko) | 1996-03-21 | 1997-02-10 | 워드선활성화전압의안정화회로를가지는반도체기억장치 |
US08/816,939 US5808954A (en) | 1996-03-21 | 1997-03-14 | Semiconductor memory device having stabilizing circuit of word line activating voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06495196A JP3536515B2 (ja) | 1996-03-21 | 1996-03-21 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09259585A true JPH09259585A (ja) | 1997-10-03 |
JP3536515B2 JP3536515B2 (ja) | 2004-06-14 |
Family
ID=13272863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06495196A Expired - Fee Related JP3536515B2 (ja) | 1996-03-21 | 1996-03-21 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5808954A (ja) |
JP (1) | JP3536515B2 (ja) |
KR (1) | KR100493599B1 (ja) |
Cited By (1)
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US6891426B2 (en) * | 2001-10-19 | 2005-05-10 | Intel Corporation | Circuit for providing multiple voltage signals |
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US20060259840A1 (en) * | 2005-05-12 | 2006-11-16 | International Business Machines Corporation | Self-test circuitry to determine minimum operating voltage |
KR20100084285A (ko) * | 2009-01-16 | 2010-07-26 | 삼성전자주식회사 | 셀의 위치를 고려하여 니어-셀과 파-셀간 동작 전압의 차이를 보상하는 반도체 메모리 장치, 그를 포함하는 메모리 카드 및 메모리 시스템 |
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JP6370151B2 (ja) * | 2014-07-31 | 2018-08-08 | エイブリック株式会社 | 半導体集積回路装置及びその出力電圧調整方法 |
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US20230260570A1 (en) * | 2022-02-16 | 2023-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adaptive word line control circuit |
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Cited By (1)
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