JPH09259585A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09259585A JPH09259585A JP8064951A JP6495196A JPH09259585A JP H09259585 A JPH09259585 A JP H09259585A JP 8064951 A JP8064951 A JP 8064951A JP 6495196 A JP6495196 A JP 6495196A JP H09259585 A JPH09259585 A JP H09259585A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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Abstract
(57)【要約】
【課題】 メモリの高集積化と低電圧化を図れ、制御が
簡単で、かつアクセスの高速化と待機時の低消費電力化
を図れる半導体記憶装置を実現する。 【解決手段】 チャージポンピング回路１０によって発
生された昇圧電圧ＶBSTを直列接続されｎＭＯＳトラン
ジスタ１，２，３によってレベルを制限し、さらに、レ
ベル制限された昇圧電圧ＶBST に応じて電流源によって
電流Ｉ0 を発生し、ｎＭＯＳトランジスタ８，９によっ
て構成された基準電圧回路３０に入力し基準電圧ＶREF
を発生させ、電流源を構成する可変抵抗６の抵抗値を調
整することによって、基準電圧ＶREF を調整し、演算増
幅器ＯＰＡによって構成されたボルテージフォロワを介
して出力端子ＴWLに出力するので、ウェハプロセスある
いは組み立て終了後においても、電圧調整回路２０ａの
出力電圧を調整できる。
簡単で、かつアクセスの高速化と待機時の低消費電力化
を図れる半導体記憶装置を実現する。 【解決手段】 チャージポンピング回路１０によって発
生された昇圧電圧ＶBSTを直列接続されｎＭＯＳトラン
ジスタ１，２，３によってレベルを制限し、さらに、レ
ベル制限された昇圧電圧ＶBST に応じて電流源によって
電流Ｉ0 を発生し、ｎＭＯＳトランジスタ８，９によっ
て構成された基準電圧回路３０に入力し基準電圧ＶREF
を発生させ、電流源を構成する可変抵抗６の抵抗値を調
整することによって、基準電圧ＶREF を調整し、演算増
幅器ＯＰＡによって構成されたボルテージフォロワを介
して出力端子ＴWLに出力するので、ウェハプロセスある
いは組み立て終了後においても、電圧調整回路２０ａの
出力電圧を調整できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
たとえば、スタティックＲＡＭ（ＳＲＡＭ）に関するも
のである。
たとえば、スタティックＲＡＭ（ＳＲＡＭ）に関するも
のである。
【０００２】
【従来の技術】ＳＲＡＭなどの半導体記憶装置において
は、消費電力の低減あるいはゲート酸化膜の信頼性など
のデバイスの信頼性の確保などのために、電源電圧の低
電圧化が求められている。従来これらの問題に関して
は、フルＣＭＯＳ型（あるいは６トランジスタ型）のメ
モリセルを用いる方法、またはＴＦＴ負荷型メモリセル
においてワード線電圧を２段階切り換えたり、さらにＨ
Ｒ負荷型メモリセルあるいはＴＦＴ負荷型メモリセルに
おいてワード線電圧を単純昇圧する場合において、電源
電圧がメモリセルの動作に支障のない高い場合において
もメモリセルへの書き込みハイレベルが電源電圧に等し
くなるまでワード線電圧を昇圧するなどの方法が用いら
れている。
は、消費電力の低減あるいはゲート酸化膜の信頼性など
のデバイスの信頼性の確保などのために、電源電圧の低
電圧化が求められている。従来これらの問題に関して
は、フルＣＭＯＳ型（あるいは６トランジスタ型）のメ
モリセルを用いる方法、またはＴＦＴ負荷型メモリセル
においてワード線電圧を２段階切り換えたり、さらにＨ
Ｒ負荷型メモリセルあるいはＴＦＴ負荷型メモリセルに
おいてワード線電圧を単純昇圧する場合において、電源
電圧がメモリセルの動作に支障のない高い場合において
もメモリセルへの書き込みハイレベルが電源電圧に等し
くなるまでワード線電圧を昇圧するなどの方法が用いら
れている。
【０００３】図３は高抵抗負荷型ＳＲＡＭのメモリセル
ＭＣの構成を示す回路図である。図３において、Ｒ1 ，
Ｒ2 は抵抗素子、ＴＲ1 ，ＴＲ2 はｎＭＯＳトランジス
タによって構成されたドライバトランジスタ、ＴＲ3 ，
ＴＲ4 はｎＭＯＳトランジスタによって構成されたアク
セストランジスタ、Ｎ1 ，Ｎ2 は記憶ノード、ＷＬはワ
ード線、ＢＬ，／ＢＬはビット線、ＢＵＦはワード線バ
ッファをそれぞれ示している。また、ＶCC1 はメモリセ
ルＭＣに供給される電源電圧、ＶCC2 はバッファＢＵＦ
に供給された電源電圧をそれぞれ示している。
ＭＣの構成を示す回路図である。図３において、Ｒ1 ，
Ｒ2 は抵抗素子、ＴＲ1 ，ＴＲ2 はｎＭＯＳトランジス
タによって構成されたドライバトランジスタ、ＴＲ3 ，
ＴＲ4 はｎＭＯＳトランジスタによって構成されたアク
セストランジスタ、Ｎ1 ，Ｎ2 は記憶ノード、ＷＬはワ
ード線、ＢＬ，／ＢＬはビット線、ＢＵＦはワード線バ
ッファをそれぞれ示している。また、ＶCC1 はメモリセ
ルＭＣに供給される電源電圧、ＶCC2 はバッファＢＵＦ
に供給された電源電圧をそれぞれ示している。
【０００４】図３に示すように、抵抗素子Ｒ1 とドライ
バトランジスタＴＲ1 とが電源電圧ＶCC1 の供給線と基
準電源（接地線）との間に直列接続され、これらの接続
点によって記憶ノードＮ1 が構成され、抵抗素子Ｒ2 と
ドライバトランジスタＴＲ2とが電源電圧ＶCC1 の供給
線と接地線との間に直列接続され、これらの接続点によ
って記憶ノードＮ2 が構成されている。ドライバトラン
ジスタＴＲ1 のゲート電極と記憶ノードＮ2 、ドライバ
トランジスタＴＲ2 のゲート電極と記憶ノードＮ1 が互
いに接続され、さらに、記憶ノードＮ1 がアクセストラ
ンジスタＴＲ3を介して、ビット線ＢＬに接続され、記
憶ノードＮ2 がアクセストランジスタＴＲ4 を介して、
ビット線／ＢＬにそれぞれ接続されている。
バトランジスタＴＲ1 とが電源電圧ＶCC1 の供給線と基
準電源（接地線）との間に直列接続され、これらの接続
点によって記憶ノードＮ1 が構成され、抵抗素子Ｒ2 と
ドライバトランジスタＴＲ2とが電源電圧ＶCC1 の供給
線と接地線との間に直列接続され、これらの接続点によ
って記憶ノードＮ2 が構成されている。ドライバトラン
ジスタＴＲ1 のゲート電極と記憶ノードＮ2 、ドライバ
トランジスタＴＲ2 のゲート電極と記憶ノードＮ1 が互
いに接続され、さらに、記憶ノードＮ1 がアクセストラ
ンジスタＴＲ3を介して、ビット線ＢＬに接続され、記
憶ノードＮ2 がアクセストランジスタＴＲ4 を介して、
ビット線／ＢＬにそれぞれ接続されている。
【０００５】アクセストランジスタＴＲ3 ，ＴＲ4 のゲ
ート電極がワード線ＷＬに接続され、ワード線ＷＬがワ
ード線バッファＢＵＦの出力端子に接続されている。な
お、ワード線バッファＢＵＦに電源電圧ＶCC2 が供給さ
れ、活性化時にワード線ＷＬに電源電圧ＶCC2 レベルの
電圧が印加される。
ート電極がワード線ＷＬに接続され、ワード線ＷＬがワ
ード線バッファＢＵＦの出力端子に接続されている。な
お、ワード線バッファＢＵＦに電源電圧ＶCC2 が供給さ
れ、活性化時にワード線ＷＬに電源電圧ＶCC2 レベルの
電圧が印加される。
【０００６】図示のように、抵抗素子Ｒ1 とドライバト
ランジスタＴＲ1 、また、抵抗素子Ｒ2 とドライバトラ
ンジスタＴＲ2 によって、インバータＩＮＶ1 ，ＩＮＶ
2 が構成され、インバータＩＮＶ1 ，ＩＮＶ2 の出力端
子、すなわち、記憶ノードＮ 1 ，Ｎ2 と相手のインバー
タの入力端子、すなわち、ドライバトランジスタＴ
Ｒ 2 ，ＴＲ1 のゲート電極とが互いに接続されている。
ランジスタＴＲ1 、また、抵抗素子Ｒ2 とドライバトラ
ンジスタＴＲ2 によって、インバータＩＮＶ1 ，ＩＮＶ
2 が構成され、インバータＩＮＶ1 ，ＩＮＶ2 の出力端
子、すなわち、記憶ノードＮ 1 ，Ｎ2 と相手のインバー
タの入力端子、すなわち、ドライバトランジスタＴ
Ｒ 2 ，ＴＲ1 のゲート電極とが互いに接続されている。
【０００７】ワード線ＷＬがワード線バッファＢＵＦに
よって駆動される。通常のメモリ装置においては、ワー
ド線バッファＢＵＦの動作電源電圧ＶCC2 とメモリセル
の動作電源電圧ＶCC1 が同レベルであるが、ここでは、
ワード線バッファＢＵＦはメモリセルに供給されるメモ
リセル供給電圧レベル、たとえば、電源電圧ＶCC1 の電
圧レベルより高い電圧レベルの電源電圧ＶCC2 を動作電
源電圧としている。メモリセルに対して書き込みまはた
読み出し動作が行われるとき、ワード線バッファＢＵＦ
によって、ワード線ＷＬにハイレベルとしてこの動作電
源電圧ＶCC 2 が印加される。すなわち、書き込みまたは
読み出し動作時に、ワード線ＷＬのハイレベル電圧がワ
ード線バッファＢＵＦによってメモリセル供給電圧Ｖ
CC1 以上の電圧レベルに設定されている。
よって駆動される。通常のメモリ装置においては、ワー
ド線バッファＢＵＦの動作電源電圧ＶCC2 とメモリセル
の動作電源電圧ＶCC1 が同レベルであるが、ここでは、
ワード線バッファＢＵＦはメモリセルに供給されるメモ
リセル供給電圧レベル、たとえば、電源電圧ＶCC1 の電
圧レベルより高い電圧レベルの電源電圧ＶCC2 を動作電
源電圧としている。メモリセルに対して書き込みまはた
読み出し動作が行われるとき、ワード線バッファＢＵＦ
によって、ワード線ＷＬにハイレベルとしてこの動作電
源電圧ＶCC 2 が印加される。すなわち、書き込みまたは
読み出し動作時に、ワード線ＷＬのハイレベル電圧がワ
ード線バッファＢＵＦによってメモリセル供給電圧Ｖ
CC1 以上の電圧レベルに設定されている。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来の諸方法においてはさまざまな問題がある。たとえ
ば、フルＣＭＯＳ型メモリセルはＴＦＴ負荷型メモリセ
ルあるいはＨＲ負荷型メモリセルに比較してメモリセル
の面積が大きく、また、ＴＦＴ負荷型メモリセルにおい
てワード線電圧を２段階に昇圧する場合には、ワード線
電圧の昇圧レベルあるいは昇圧動作タイミングなどの制
御が複雑であり、さらにＴＦＴ負荷型メモリセルあるい
はＨＲ負荷型メモリセルにおいてワード線電圧を昇圧す
る場合は、電源電圧が高くてもワード線電圧を昇圧する
ためにアクセストランジスタのゲート酸化膜における電
界が高く、その信頼性が低下するなどの問題がある。こ
のため、メモリセルの面積が小さいＴＦＴ負荷型メモリ
セルあるいはＨＲ負荷型メモリセルにおいて、制御が簡
単でかつデバイスの信頼性低下の危惧のない低電圧で動
作する半導体記憶装置が求められている。
来の諸方法においてはさまざまな問題がある。たとえ
ば、フルＣＭＯＳ型メモリセルはＴＦＴ負荷型メモリセ
ルあるいはＨＲ負荷型メモリセルに比較してメモリセル
の面積が大きく、また、ＴＦＴ負荷型メモリセルにおい
てワード線電圧を２段階に昇圧する場合には、ワード線
電圧の昇圧レベルあるいは昇圧動作タイミングなどの制
御が複雑であり、さらにＴＦＴ負荷型メモリセルあるい
はＨＲ負荷型メモリセルにおいてワード線電圧を昇圧す
る場合は、電源電圧が高くてもワード線電圧を昇圧する
ためにアクセストランジスタのゲート酸化膜における電
界が高く、その信頼性が低下するなどの問題がある。こ
のため、メモリセルの面積が小さいＴＦＴ負荷型メモリ
セルあるいはＨＲ負荷型メモリセルにおいて、制御が簡
単でかつデバイスの信頼性低下の危惧のない低電圧で動
作する半導体記憶装置が求められている。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリの高集積化と低電圧化を
図れ、制御が簡単で、かつアクセスの高速化と待機時の
低消費電力化を図れる半導体記憶装置を提供することに
ある。
のであり、その目的は、メモリの高集積化と低電圧化を
図れ、制御が簡単で、かつアクセスの高速化と待機時の
低消費電力化を図れる半導体記憶装置を提供することに
ある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の記憶ノードと基準電源との間に接
続され、ゲート電極が第２の記憶ノードに接続された第
１のドライバトランジスタと、第２の記憶ノードと基準
電源との間に接続され、ゲート電極が上記第１の記憶ノ
ードに接続された第２のドライバトランジスタとを有
し、上記各記憶ノードに動作電源電圧が供給されるメモ
リセルと、上記第１の記憶ノードと第１のビット線との
間に接続された第１のアクセストランジスタと、上記第
２の記憶ノードと第２のビット線との間に接続された第
２のアクセストランジスタとを備え、上記第１および第
２のアクセストランジスタのゲート電極が共通のワード
線に接続され、活性化時に当該ワード線に所定の電圧を
印加して、上記各アクセストランジスタを導通状態に制
御する半導体記憶装置であって、電源電圧を昇圧する昇
圧回路と、上記昇圧回路の出力電圧を上記メモリセルの
最低動作電源電圧に安定化させ、上記ワード線に印加す
る電圧安定化回路とを有する。
め、本発明は、第１の記憶ノードと基準電源との間に接
続され、ゲート電極が第２の記憶ノードに接続された第
１のドライバトランジスタと、第２の記憶ノードと基準
電源との間に接続され、ゲート電極が上記第１の記憶ノ
ードに接続された第２のドライバトランジスタとを有
し、上記各記憶ノードに動作電源電圧が供給されるメモ
リセルと、上記第１の記憶ノードと第１のビット線との
間に接続された第１のアクセストランジスタと、上記第
２の記憶ノードと第２のビット線との間に接続された第
２のアクセストランジスタとを備え、上記第１および第
２のアクセストランジスタのゲート電極が共通のワード
線に接続され、活性化時に当該ワード線に所定の電圧を
印加して、上記各アクセストランジスタを導通状態に制
御する半導体記憶装置であって、電源電圧を昇圧する昇
圧回路と、上記昇圧回路の出力電圧を上記メモリセルの
最低動作電源電圧に安定化させ、上記ワード線に印加す
る電圧安定化回路とを有する。
【００１１】さらに、本発明の半導体記憶装置では、電
源電圧を昇圧する昇圧回路と、当該昇圧回路の出力レベ
ルをメモリセルの最低動作電源電圧を含むその近傍値に
外部から設定可能で、設定した電圧を上記ワード線に印
加する電圧調整回路とを有する。
源電圧を昇圧する昇圧回路と、当該昇圧回路の出力レベ
ルをメモリセルの最低動作電源電圧を含むその近傍値に
外部から設定可能で、設定した電圧を上記ワード線に印
加する電圧調整回路とを有する。
【００１２】本発明によれば、たとえば、低電圧で動作
する半導体記憶装置のワード線に、アクセス時に電圧安
定化回路によって安定化された昇圧電圧が印加される。
電圧安定化回路は、たとえば、メモリセルを構成するア
クセストランジスタとドライバトランジスタとからなる
インバータと同一の構成を有する直列接続された二つの
トランジスタによって構成され、これらのトランジスタ
のゲート電極とドレイン電極が接続され、すなわち、ダ
イオード接続となる。この結果、電圧安定化回路によっ
て、昇圧された電圧がこれら直列接続されたトランジス
タのしきい値電圧の和に制限され、昇圧電圧の安定化が
図れる。
する半導体記憶装置のワード線に、アクセス時に電圧安
定化回路によって安定化された昇圧電圧が印加される。
電圧安定化回路は、たとえば、メモリセルを構成するア
クセストランジスタとドライバトランジスタとからなる
インバータと同一の構成を有する直列接続された二つの
トランジスタによって構成され、これらのトランジスタ
のゲート電極とドレイン電極が接続され、すなわち、ダ
イオード接続となる。この結果、電圧安定化回路によっ
て、昇圧された電圧がこれら直列接続されたトランジス
タのしきい値電圧の和に制限され、昇圧電圧の安定化が
図れる。
【００１３】また、本発明によれば、電圧安定化回路の
出力電圧が、ウェハプロセスまたは組み立て終了後にお
いて調整可能となり、たとえば、直列接続された二つの
トランジスタに、たとえば、電流源によって発生された
電流が入力され、基準電圧が発生される。電流源によっ
て発生された電流値を、たとえば、可変抵抗素子などを
用いて、調整することによって基準電圧値が制御され
る。これによって、電圧安定化回路の出力電圧も可変に
できるので、ウェハプロセスおよび組み立て終了後にお
いて、使用目的に応じて各半導体記憶装置毎に電圧安定
化回路の出力電圧が設定できる。
出力電圧が、ウェハプロセスまたは組み立て終了後にお
いて調整可能となり、たとえば、直列接続された二つの
トランジスタに、たとえば、電流源によって発生された
電流が入力され、基準電圧が発生される。電流源によっ
て発生された電流値を、たとえば、可変抵抗素子などを
用いて、調整することによって基準電圧値が制御され
る。これによって、電圧安定化回路の出力電圧も可変に
できるので、ウェハプロセスおよび組み立て終了後にお
いて、使用目的に応じて各半導体記憶装置毎に電圧安定
化回路の出力電圧が設定できる。
【００１４】
【発明の実施の形態】第１実施形態 図１は、本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。図１において、１０はチャージポ
ンピング回路、２０は電圧安定化回路、ＶCCは電源電
圧、ＧＮＤは基準電位としての接地電位、ＴWLは電圧安
定化回路２０の出力端子、ＮＴ1 ，ＮＴ2 は電圧安定化
回路２０を構成するｎＭＯＳトランジスタ、ＮＤ0 は昇
圧電圧の出力ノード、ＴINは昇圧動作周波数切り換え制
御信号ＣＴＬの入力端子をそれぞれ示している。
を示す回路図である。図１において、１０はチャージポ
ンピング回路、２０は電圧安定化回路、ＶCCは電源電
圧、ＧＮＤは基準電位としての接地電位、ＴWLは電圧安
定化回路２０の出力端子、ＮＴ1 ，ＮＴ2 は電圧安定化
回路２０を構成するｎＭＯＳトランジスタ、ＮＤ0 は昇
圧電圧の出力ノード、ＴINは昇圧動作周波数切り換え制
御信号ＣＴＬの入力端子をそれぞれ示している。
【００１５】図示のように、ワード線電圧がチャージポ
ンピング回路１０によって発生された昇圧電圧が、ｎＭ
ＯＳトランジスタＮＴ1 ，ＮＴ2 からなる電圧安定化回
路によって安定化された後、ワード線電圧出力端子ＴWL
を介して出力される。
ンピング回路１０によって発生された昇圧電圧が、ｎＭ
ＯＳトランジスタＮＴ1 ，ＮＴ2 からなる電圧安定化回
路によって安定化された後、ワード線電圧出力端子ＴWL
を介して出力される。
【００１６】ここで、たとえば、電源電圧ＶCCは１Ｖと
する。チャージポンピング回路１０によって１Ｖの電源
電圧ＶCCが、たとえば、２Ｖまでに昇圧されノードＮＤ
0 に出力される。
する。チャージポンピング回路１０によって１Ｖの電源
電圧ＶCCが、たとえば、２Ｖまでに昇圧されノードＮＤ
0 に出力される。
【００１７】電圧安定化回路２０はｎＭＯＳトランジス
タＮＴ1 ，ＮＴ2 によって構成されている。図１に示す
ように、ｎＭＯＳトランジスタＮＴ1 とｎＭＯＳトラン
ジスタＮＴ 2 が直列に接続され、ｎＭＯＳトランジスタ
ＮＴ1 のドレイン電極およびゲート電極がノードＮＤ0
に接続され、ｎＭＯＳトランジスタＮＴ1 のソース電極
がｎＭＯＳトランジスタＮＴ2 のドレイン電極およびゲ
ート電極に接続され、さらに、ｎＭＯＳトランジスタＮ
Ｔ2 のソース電極が接地されている。また、ｎＭＯＳト
ランジスタＮＴ1 とｎＭＯＳトランジスタＮＴ2 の基板
がともに接地されている。
タＮＴ1 ，ＮＴ2 によって構成されている。図１に示す
ように、ｎＭＯＳトランジスタＮＴ1 とｎＭＯＳトラン
ジスタＮＴ 2 が直列に接続され、ｎＭＯＳトランジスタ
ＮＴ1 のドレイン電極およびゲート電極がノードＮＤ0
に接続され、ｎＭＯＳトランジスタＮＴ1 のソース電極
がｎＭＯＳトランジスタＮＴ2 のドレイン電極およびゲ
ート電極に接続され、さらに、ｎＭＯＳトランジスタＮ
Ｔ2 のソース電極が接地されている。また、ｎＭＯＳト
ランジスタＮＴ1 とｎＭＯＳトランジスタＮＴ2 の基板
がともに接地されている。
【００１８】このような構成においてノードＮＤ0 の電
位ＶND0 が制限され、ｎＭＯＳトランジスタＮＴ1 とｎ
ＭＯＳトランジスタＮＴ2 とのしきい値電圧Ｖt1，Ｖt2
の和となる。すなわち、（ＶND0 ＝Ｖt1＋Ｖt2）とな
る。ただし、ｎＭＯＳトランジスタＮＴ1 のしきい値電
圧Ｖt1は基板バイアス効果を含んでいるものとする。こ
こで、たとえば、ｎＭＯＳトランジスタＮＴ1 ，ＮＴ2
のしきい値電圧Ｖt1，Ｖ t2をそれぞれ０．８Ｖ，０．６
Ｖとすると、ノードＮＤ0 の電圧ＶND0 が１．４Ｖに安
定化される。
位ＶND0 が制限され、ｎＭＯＳトランジスタＮＴ1 とｎ
ＭＯＳトランジスタＮＴ2 とのしきい値電圧Ｖt1，Ｖt2
の和となる。すなわち、（ＶND0 ＝Ｖt1＋Ｖt2）とな
る。ただし、ｎＭＯＳトランジスタＮＴ1 のしきい値電
圧Ｖt1は基板バイアス効果を含んでいるものとする。こ
こで、たとえば、ｎＭＯＳトランジスタＮＴ1 ，ＮＴ2
のしきい値電圧Ｖt1，Ｖ t2をそれぞれ０．８Ｖ，０．６
Ｖとすると、ノードＮＤ0 の電圧ＶND0 が１．４Ｖに安
定化される。
【００１９】図３に示すメモリセルＭＣにおいて、ドラ
イバトランジスタＴＲ1 ，ＴＲ2 およびアクセストラン
ジスタＴＲ3 ，ＴＲ4 によって構成されたインバータＩ
ＮＶ 1 ，ＩＮＶ2 の特性が同一である理想的な場合に
は、メモリセルＭＣの最低動作電源電圧ＶCCmin 、すな
わち、メモリセルＭＣに供給された電源電圧ＶCC1 の下
限がドライバトランジスタＴＲ1 ，ＴＲ2 のしきい値電
圧Ｖth1 ，Ｖth2 （Ｖth 1 ＝Ｖth2 ）にまで低減でき
る。実際には各メモリセルは理想的ではなく、その特性
も互いに少しづつ異なっているので、この場合、ワード
線に印加されるワード線電圧を通常動作時におけるメモ
リセルの最低動作電源電圧ＶCCmin-nor とほぼ同一のレ
ベルに設定することによって、メモリセルＭＣの最低動
作電源電圧ＶCCmin が大きく改善される。
イバトランジスタＴＲ1 ，ＴＲ2 およびアクセストラン
ジスタＴＲ3 ，ＴＲ4 によって構成されたインバータＩ
ＮＶ 1 ，ＩＮＶ2 の特性が同一である理想的な場合に
は、メモリセルＭＣの最低動作電源電圧ＶCCmin 、すな
わち、メモリセルＭＣに供給された電源電圧ＶCC1 の下
限がドライバトランジスタＴＲ1 ，ＴＲ2 のしきい値電
圧Ｖth1 ，Ｖth2 （Ｖth 1 ＝Ｖth2 ）にまで低減でき
る。実際には各メモリセルは理想的ではなく、その特性
も互いに少しづつ異なっているので、この場合、ワード
線に印加されるワード線電圧を通常動作時におけるメモ
リセルの最低動作電源電圧ＶCCmin-nor とほぼ同一のレ
ベルに設定することによって、メモリセルＭＣの最低動
作電源電圧ＶCCmin が大きく改善される。
【００２０】実際に活性化されたメモリセルのワード線
に印加されるワード線電圧は基板バイアス効果を含んだ
アクセストランジスタのしきい値電圧とドライバトラン
ジスタのしきい値電圧との和である。図１に示す電圧安
定化回路２０においては、メモリセル内のアクセストラ
ンジスタとドライバトランジスタとからなるインバータ
と同一の構成である直列接続された二つのダイオード接
続トランジスタによって構成されるので、これらのダイ
オード接続トランジスタに貫通電流が流れたときに得ら
れる電圧降下分の電圧が、安定化されたワード線供給電
圧ＶWLとして、ワード線電圧出力端子ＴWLに出力され、
活性化時に選択されたワード線に供給される。
に印加されるワード線電圧は基板バイアス効果を含んだ
アクセストランジスタのしきい値電圧とドライバトラン
ジスタのしきい値電圧との和である。図１に示す電圧安
定化回路２０においては、メモリセル内のアクセストラ
ンジスタとドライバトランジスタとからなるインバータ
と同一の構成である直列接続された二つのダイオード接
続トランジスタによって構成されるので、これらのダイ
オード接続トランジスタに貫通電流が流れたときに得ら
れる電圧降下分の電圧が、安定化されたワード線供給電
圧ＶWLとして、ワード線電圧出力端子ＴWLに出力され、
活性化時に選択されたワード線に供給される。
【００２１】また、チャージポンピング回路１０におい
て、昇圧動作周波数切り換え制御信号ＣＴＬの入力端子
ＴINに入力された制御信号ＣＴＬによって、昇圧動作の
周波数が制御され、活性化時と待機時の昇圧動作の周波
数が異なるように設定される。たとえば、制御信号ＣＴ
Ｌによって待機時の昇圧動作周波数が活性化時の動作周
波数より低く設定される。これによって、待機時の昇圧
回路および電圧安定化回路２０の消費電力が低減され
る。
て、昇圧動作周波数切り換え制御信号ＣＴＬの入力端子
ＴINに入力された制御信号ＣＴＬによって、昇圧動作の
周波数が制御され、活性化時と待機時の昇圧動作の周波
数が異なるように設定される。たとえば、制御信号ＣＴ
Ｌによって待機時の昇圧動作周波数が活性化時の動作周
波数より低く設定される。これによって、待機時の昇圧
回路および電圧安定化回路２０の消費電力が低減され
る。
【００２２】上述したように、入力端子ＴINに入力され
た制御信号ＣＴＬに応じて、チャージポンピング回路１
０の昇圧動作の周波数が制御され、待機時に昇圧動作周
波数が活性化時の動作周波数より低く設定される。チャ
ージポンピング回路１０によって発生された昇圧電圧が
ノードＮＤ0 に出力され、さらにノードＮＤ0 と接地線
との間に接続されている電圧安定化回路２０によって、
昇圧された電圧が電圧安定化回路２０を構成する二つの
ｎＭＯＳトランジスタＮＴ1 ，ＮＴ2 のしきい値電圧Ｖ
t1，Ｖt2の和に等しい電圧に安定化される。
た制御信号ＣＴＬに応じて、チャージポンピング回路１
０の昇圧動作の周波数が制御され、待機時に昇圧動作周
波数が活性化時の動作周波数より低く設定される。チャ
ージポンピング回路１０によって発生された昇圧電圧が
ノードＮＤ0 に出力され、さらにノードＮＤ0 と接地線
との間に接続されている電圧安定化回路２０によって、
昇圧された電圧が電圧安定化回路２０を構成する二つの
ｎＭＯＳトランジスタＮＴ1 ，ＮＴ2 のしきい値電圧Ｖ
t1，Ｖt2の和に等しい電圧に安定化される。
【００２３】このように、チャージポンピング回路１０
によって発生された昇圧電圧が、電圧安定化回路２０に
よって安定化される。すなわち、ダイオード接続され、
チャージポンピング回路１０の出力ノードＮＤ0 と接地
線との間に直列接続された二つのｎＭＯＳトランジスタ
ＮＴ1 ，ＮＴ2 によって、チャージポンピング回路１０
によって出力された昇圧電圧がこれら直列接続されたｎ
ＭＯＳトランジスタＮＴ1 ，ＮＴ2 のしきい値電圧
Ｖt1，Ｖt2の和に等しい電圧に安定化される。この結
果、出力端子ＴWLに出力され、活性化時に半導体記憶装
置のワード線に供給されたワード線電圧の安定化を図れ
る。また、待機時に昇圧動作周波数制御信号入力端子Ｔ
INに入力された昇圧動作周波数切り換え制御信号ＣＴＬ
に応じて、昇圧動作の周波数が活性化時より低く設定さ
れているので、待機時の低消費電力化を図れる。
によって発生された昇圧電圧が、電圧安定化回路２０に
よって安定化される。すなわち、ダイオード接続され、
チャージポンピング回路１０の出力ノードＮＤ0 と接地
線との間に直列接続された二つのｎＭＯＳトランジスタ
ＮＴ1 ，ＮＴ2 によって、チャージポンピング回路１０
によって出力された昇圧電圧がこれら直列接続されたｎ
ＭＯＳトランジスタＮＴ1 ，ＮＴ2 のしきい値電圧
Ｖt1，Ｖt2の和に等しい電圧に安定化される。この結
果、出力端子ＴWLに出力され、活性化時に半導体記憶装
置のワード線に供給されたワード線電圧の安定化を図れ
る。また、待機時に昇圧動作周波数制御信号入力端子Ｔ
INに入力された昇圧動作周波数切り換え制御信号ＣＴＬ
に応じて、昇圧動作の周波数が活性化時より低く設定さ
れているので、待機時の低消費電力化を図れる。
【００２４】第２実施形態 図２は、本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。図２において、１０はチャージポ
ンピング回路、２０ａは電圧調整回路、３０は基準電圧
回路、１、２、３、４、８、９はｎＭＯＳトランジス
タ、５は抵抗素子、６は可変抵抗素子、７はｐＭＯＳト
ランジスタ、ＯＰＡは演算増幅器、Ｉ0は電流源によっ
て発生された電流、ＮＤ1 ，ＮＤ2 ，ＮＤ3 はノード、
ＴINは昇圧動作周波数切り換え制御信号ＣＴＬの入力端
子をそれぞれ示している。
を示す回路図である。図２において、１０はチャージポ
ンピング回路、２０ａは電圧調整回路、３０は基準電圧
回路、１、２、３、４、８、９はｎＭＯＳトランジス
タ、５は抵抗素子、６は可変抵抗素子、７はｐＭＯＳト
ランジスタ、ＯＰＡは演算増幅器、Ｉ0は電流源によっ
て発生された電流、ＮＤ1 ，ＮＤ2 ，ＮＤ3 はノード、
ＴINは昇圧動作周波数切り換え制御信号ＣＴＬの入力端
子をそれぞれ示している。
【００２５】図示のように、ノードＮＤ1 がチャージポ
ンピング回路１０の出力端子に接続され、ｎＭＯＳトラ
ンジスタ１、２、３がノードＮＤ1 と接地線との間に直
列に接続されている。ｎＭＯＳトランジスタ４と抵抗素
子５および可変抵抗素子６とがノードＮＤ1 と接地線と
の間に直列に接続され、抵抗素子５と可変抵抗素子６と
の接続点によってノードＮＤ2 が構成されている。
ンピング回路１０の出力端子に接続され、ｎＭＯＳトラ
ンジスタ１、２、３がノードＮＤ1 と接地線との間に直
列に接続されている。ｎＭＯＳトランジスタ４と抵抗素
子５および可変抵抗素子６とがノードＮＤ1 と接地線と
の間に直列に接続され、抵抗素子５と可変抵抗素子６と
の接続点によってノードＮＤ2 が構成されている。
【００２６】直列に接続されたｎＭＯＳトランジスタ
８、９によって基準電圧回路３０が構成され、ｐＭＯＳ
トランジスタ７と基準電圧回路３０とがノードＮＤ1 と
接地線との間に接続され、これらの接続点によってノー
ドＮＤ3 が構成されている。さらに、ｐＭＯＳトランジ
スタ７のゲート電極がノードＮＤ2 に接続されている。
８、９によって基準電圧回路３０が構成され、ｐＭＯＳ
トランジスタ７と基準電圧回路３０とがノードＮＤ1 と
接地線との間に接続され、これらの接続点によってノー
ドＮＤ3 が構成されている。さらに、ｐＭＯＳトランジ
スタ７のゲート電極がノードＮＤ2 に接続されている。
【００２７】演算増幅器ＯＰＡの入力端子“−”が演算
増幅器ＯＰＡの出力端子と接続され、入力端子“＋”が
ノードＮＤ3 に接続されている。すなわち、演算増幅器
ＯＰＡによって、ボルテージフォロワが構成され、出力
端子に出力された電圧が入力端子“＋”に入力されたノ
ードＮＤ3 の電圧に追従する。さらに、演算増幅器ＯＰ
Ａの動作電源電圧として、ノードＮＤ1 の電圧が供給さ
れている。
増幅器ＯＰＡの出力端子と接続され、入力端子“＋”が
ノードＮＤ3 に接続されている。すなわち、演算増幅器
ＯＰＡによって、ボルテージフォロワが構成され、出力
端子に出力された電圧が入力端子“＋”に入力されたノ
ードＮＤ3 の電圧に追従する。さらに、演算増幅器ＯＰ
Ａの動作電源電圧として、ノードＮＤ1 の電圧が供給さ
れている。
【００２８】ここで、チャージポンピング回路１０の動
作電源電圧ＶCCが、たとえば、１Ｖとする。チャージポ
ンピング回路１０によって、たとえば、３Ｖの昇圧電圧
ＶBS T が発生され、ノードＮＤ1 に出力される。そし
て、ノードＮＤ1 と接地線との間に直列に接続された三
つのｎＭＯＳトランジスタ１、２、３によって、ノード
ＮＤ1 の電圧が常にこれらのｎＭＯＳトランジスタのし
きい値電圧Ｖthの和に略等しい電圧に制限される。ここ
で、たとえば、これらのｎＭＯＳトランジスタのしきい
値電圧Ｖthがすべて０．７Ｖとすると、ノードＮＤ1 の
電圧ＶND1 が２．１Ｖとなる。
作電源電圧ＶCCが、たとえば、１Ｖとする。チャージポ
ンピング回路１０によって、たとえば、３Ｖの昇圧電圧
ＶBS T が発生され、ノードＮＤ1 に出力される。そし
て、ノードＮＤ1 と接地線との間に直列に接続された三
つのｎＭＯＳトランジスタ１、２、３によって、ノード
ＮＤ1 の電圧が常にこれらのｎＭＯＳトランジスタのし
きい値電圧Ｖthの和に略等しい電圧に制限される。ここ
で、たとえば、これらのｎＭＯＳトランジスタのしきい
値電圧Ｖthがすべて０．７Ｖとすると、ノードＮＤ1 の
電圧ＶND1 が２．１Ｖとなる。
【００２９】ノードＮＤ1 と接地線との間に直列に接続
されたｎＭＯＳトランジスタ４、抵抗素子５、可変抵抗
素子６、さらにノードＮＤ1 とノードＮＤ3 との間に接
続されたｐＭＯＳトランジスタ７によって電流源が構成
されている。図示のように、ノードＮＤ2 の電位が可変
抵抗素子６の抵抗値を調整することによって、ある範囲
内において任意に設定できる。ゲート電極がノードＮＤ
2 に接続されたｐＭＯＳトランジスタ７に流れる電流Ｉ
0 がノードＮＤ2 の電圧に応じて変化する。すなわち、
電流源によって発生された電流が可変抵抗素子６の抵抗
値によって決まる。
されたｎＭＯＳトランジスタ４、抵抗素子５、可変抵抗
素子６、さらにノードＮＤ1 とノードＮＤ3 との間に接
続されたｐＭＯＳトランジスタ７によって電流源が構成
されている。図示のように、ノードＮＤ2 の電位が可変
抵抗素子６の抵抗値を調整することによって、ある範囲
内において任意に設定できる。ゲート電極がノードＮＤ
2 に接続されたｐＭＯＳトランジスタ７に流れる電流Ｉ
0 がノードＮＤ2 の電圧に応じて変化する。すなわち、
電流源によって発生された電流が可変抵抗素子６の抵抗
値によって決まる。
【００３０】電流源によって発生された電流Ｉ0 が基準
電圧回路３０に入力される。このため、基準電圧回路３
０によって発生された基準電圧ＶREF 、すなわち、ノー
ドＮＤ3 の電圧が電流源によって発生された電流Ｉ0 に
よって決まる。基準電圧ＶRE F がボルテージフォロワを
構成する演算増幅器ＯＰＡの入力端子“＋”に入力され
るので、演算増幅器ＯＰＡの出力端子に出力された電圧
が基準電圧ＶREF と同じになる。演算増幅器ＯＰＡの出
力電圧が出力端子ＴWLに出力され、半導体記憶装置のワ
ード線に供給される。
電圧回路３０に入力される。このため、基準電圧回路３
０によって発生された基準電圧ＶREF 、すなわち、ノー
ドＮＤ3 の電圧が電流源によって発生された電流Ｉ0 に
よって決まる。基準電圧ＶRE F がボルテージフォロワを
構成する演算増幅器ＯＰＡの入力端子“＋”に入力され
るので、演算増幅器ＯＰＡの出力端子に出力された電圧
が基準電圧ＶREF と同じになる。演算増幅器ＯＰＡの出
力電圧が出力端子ＴWLに出力され、半導体記憶装置のワ
ード線に供給される。
【００３１】以下、上述した電圧調整回路２０ａの回路
構成に関連づけて電圧調整の動作について説明する。図
２に示すように、チャージポンピング回路１０によって
発生された昇圧電圧ＶBST が電圧調整回路２０ａのノー
ドＮＤ1 に入力され、直列接続されたｎＭＯＳトランジ
スタ１，２，３によって電圧レベルが制限され、たとえ
ば、２．１Ｖに電圧が制限される。そして、ノードＮＤ
1 の電圧が電流源を構成する直列接続されたｎＭＯＳト
ランジスタ４、抵抗素子５および可変抵抗素子６に印加
され、抵抗素子５と可変抵抗素子６との接続点によって
構成されたノードＮＤ2 において、ｎＭＯＳトランジス
タ４、抵抗素子５および可変抵抗素子６のそれぞれの電
圧降下によって電位ＶND2 が発生される。
構成に関連づけて電圧調整の動作について説明する。図
２に示すように、チャージポンピング回路１０によって
発生された昇圧電圧ＶBST が電圧調整回路２０ａのノー
ドＮＤ1 に入力され、直列接続されたｎＭＯＳトランジ
スタ１，２，３によって電圧レベルが制限され、たとえ
ば、２．１Ｖに電圧が制限される。そして、ノードＮＤ
1 の電圧が電流源を構成する直列接続されたｎＭＯＳト
ランジスタ４、抵抗素子５および可変抵抗素子６に印加
され、抵抗素子５と可変抵抗素子６との接続点によって
構成されたノードＮＤ2 において、ｎＭＯＳトランジス
タ４、抵抗素子５および可変抵抗素子６のそれぞれの電
圧降下によって電位ＶND2 が発生される。
【００３２】ノードＮＤ2 がｐＭＯＳトランジスタ７の
ゲート電極に接続されているので、ノードＮＤ2 の電位
ＶND2 によってｐＭＯＳトランジスタ７に流れる電流Ｉ
0 の値が決まる。この電流Ｉ0 が直列接続されたｎＭＯ
Ｓトランジスタ８，９によって構成された基準電圧回路
３０に流れて、基準電圧回路３０によって基準電圧Ｖ
REF が発生される。
ゲート電極に接続されているので、ノードＮＤ2 の電位
ＶND2 によってｐＭＯＳトランジスタ７に流れる電流Ｉ
0 の値が決まる。この電流Ｉ0 が直列接続されたｎＭＯ
Ｓトランジスタ８，９によって構成された基準電圧回路
３０に流れて、基準電圧回路３０によって基準電圧Ｖ
REF が発生される。
【００３３】そして、基準電圧ＶREF が演算増幅器ＯＰ
Ａによって構成されたボルテージフォロワを介して電圧
出力端子ＴWLに出力される。なお、基準電圧回路３０に
よって発生された基準電圧ＶREF は、メモリセルの最低
動作電源電圧を含むその近傍値に設定されているので、
電圧出力端子ＴWLに出力された電圧のレベルもメモリセ
ルの最低動作電源電圧を含むその近傍値に保持される。
Ａによって構成されたボルテージフォロワを介して電圧
出力端子ＴWLに出力される。なお、基準電圧回路３０に
よって発生された基準電圧ＶREF は、メモリセルの最低
動作電源電圧を含むその近傍値に設定されているので、
電圧出力端子ＴWLに出力された電圧のレベルもメモリセ
ルの最低動作電源電圧を含むその近傍値に保持される。
【００３４】電圧調整回路２０ａにおいては、電流源に
よって発生された電流Ｉ0 の値がノードＮＤ2 の電位Ｖ
ND2 に応じて設定され、すなわち、可変抵抗素子６の抵
抗値を変化させることによって電流源によって発生され
た電流Ｉ0 の値が変化し、その結果、基準電圧回路３０
によって発生された基準電圧ＶREF のレベルも変化す
る。そして、ウェハプロセスあるいは組み立て終了後に
可変抵抗素子６の抵抗値を調整することによって、電圧
調整回路２０ａによって発生されたワード線電圧ＶWLが
使用目的に応じて設定される。
よって発生された電流Ｉ0 の値がノードＮＤ2 の電位Ｖ
ND2 に応じて設定され、すなわち、可変抵抗素子６の抵
抗値を変化させることによって電流源によって発生され
た電流Ｉ0 の値が変化し、その結果、基準電圧回路３０
によって発生された基準電圧ＶREF のレベルも変化す
る。そして、ウェハプロセスあるいは組み立て終了後に
可変抵抗素子６の抵抗値を調整することによって、電圧
調整回路２０ａによって発生されたワード線電圧ＶWLが
使用目的に応じて設定される。
【００３５】なお、前述した第１の実施形態と同様に、
本第２の実施形態におけるチャージポンピング回路１０
では、昇圧動作周波数切り換え制御信号ＣＴＬの入力端
子Ｔ INに入力された制御信号ＣＴＬに応じて、待機時の
昇圧動作周波数が活性化時より低く設定される。この結
果、待機時のチャージポンピング回路１０および電圧調
整回路２０ａの消費電力が低減される。また、活性化時
にチャージポンピング回路１０の動作周波数が待機時よ
り高く設定され、チャージポンピング回路１０が通常の
昇圧動作が行われ、電圧調整回路２０ａに活性化時の昇
圧電圧が供給される。電圧調整回路２０ａによって、チ
ャージポンピング回路１０から得られた昇圧電圧に対し
て、可変抵抗素子６によって、設定された電流源の電流
Ｉ0 に応じて電圧のレベルが調整され、電圧レベルがメ
モリセルの最低動作電源電圧を含むその近傍値に設定さ
れ、ワード線に供給される。
本第２の実施形態におけるチャージポンピング回路１０
では、昇圧動作周波数切り換え制御信号ＣＴＬの入力端
子Ｔ INに入力された制御信号ＣＴＬに応じて、待機時の
昇圧動作周波数が活性化時より低く設定される。この結
果、待機時のチャージポンピング回路１０および電圧調
整回路２０ａの消費電力が低減される。また、活性化時
にチャージポンピング回路１０の動作周波数が待機時よ
り高く設定され、チャージポンピング回路１０が通常の
昇圧動作が行われ、電圧調整回路２０ａに活性化時の昇
圧電圧が供給される。電圧調整回路２０ａによって、チ
ャージポンピング回路１０から得られた昇圧電圧に対し
て、可変抵抗素子６によって、設定された電流源の電流
Ｉ0 に応じて電圧のレベルが調整され、電圧レベルがメ
モリセルの最低動作電源電圧を含むその近傍値に設定さ
れ、ワード線に供給される。
【００３６】以上説明したように、本実施形態によれ
ば、チャージポンピング回路１０によって発生された昇
圧電圧ＶBST を直列接続されｎＭＯＳトランジスタ１、
２、３によってレベルを制限し、さらに、電流源によっ
て電流Ｉ0 を発生し、ｎＭＯＳトランジスタ８、９によ
って構成された基準電圧発生回路３０に入力し、基準電
圧ＶREF を発生させ、電流源を構成する可変抵抗６の抵
抗値を調整することによって、基準電圧ＶREF を調整
し、演算増幅器ＯＰＡによって構成されたボルテージフ
ォロワを介して電圧調整回路２０ａの出力端子ＴWLに出
力されるので、ウェハプロセスあるいは組み立て終了後
においても、電圧調整回路２０ａの出力電圧を調整でき
る。
ば、チャージポンピング回路１０によって発生された昇
圧電圧ＶBST を直列接続されｎＭＯＳトランジスタ１、
２、３によってレベルを制限し、さらに、電流源によっ
て電流Ｉ0 を発生し、ｎＭＯＳトランジスタ８、９によ
って構成された基準電圧発生回路３０に入力し、基準電
圧ＶREF を発生させ、電流源を構成する可変抵抗６の抵
抗値を調整することによって、基準電圧ＶREF を調整
し、演算増幅器ＯＰＡによって構成されたボルテージフ
ォロワを介して電圧調整回路２０ａの出力端子ＴWLに出
力されるので、ウェハプロセスあるいは組み立て終了後
においても、電圧調整回路２０ａの出力電圧を調整でき
る。
【００３７】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、メモリの高集積化と低電圧化を図れ、
制御が簡単で、かつアクセスの高速化と待機時の低消費
電力化を図れる利点がある。
憶装置によれば、メモリの高集積化と低電圧化を図れ、
制御が簡単で、かつアクセスの高速化と待機時の低消費
電力化を図れる利点がある。
【図１】本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。
を示す回路図である。
【図３】ＳＲＡＭのメモリセルの一例を示す回路図であ
る。
る。
１，２，３，４，８，９，ＮＴ1 ，ＮＴ2 …ｎＭＯＳト
ランジスタ、５…抵抗素子、６…可変抵抗素子、７…ｐ
ＭＯＳトランジスタ、１０…チャージポンピング回路、
２０…電圧安定化回路、２０ａ…電圧調整回路、３０…
基準電圧回路、ＯＰＡ…演算増幅器、Ｉ0 …電流、ＮＤ
0 ，ＮＤ1 ，ＮＤ2 ，ＮＤ3 …ノード、ＴWL…電圧出力
端子、ＴIN…昇圧動作周波数切り換え制御信号ＣＴＬの
入力端子、ＶCC…電源電圧、ＧＮＤ…接地電位
ランジスタ、５…抵抗素子、６…可変抵抗素子、７…ｐ
ＭＯＳトランジスタ、１０…チャージポンピング回路、
２０…電圧安定化回路、２０ａ…電圧調整回路、３０…
基準電圧回路、ＯＰＡ…演算増幅器、Ｉ0 …電流、ＮＤ
0 ，ＮＤ1 ，ＮＤ2 ，ＮＤ3 …ノード、ＴWL…電圧出力
端子、ＴIN…昇圧動作周波数切り換え制御信号ＣＴＬの
入力端子、ＶCC…電源電圧、ＧＮＤ…接地電位
Claims (6)
- 【請求項１】 第１の記憶ノードと基準電源との間に接
続され、ゲート電極が第２の記憶ノードに接続された第
１のドライバトランジスタと、第２の記憶ノードと基準
電源との間に接続され、ゲート電極が上記第１の記憶ノ
ードに接続された第２のドライバトランジスタとを有
し、上記各記憶ノードに動作電源電圧が供給されるメモ
リセルと、上記第１の記憶ノードと第１のビット線との
間に接続された第１のアクセストランジスタと、上記第
２の記憶ノードと第２のビット線との間に接続された第
２のアクセストランジスタとを備え、上記第１および第
２のアクセストランジスタのゲート電極が共通のワード
線に接続され、活性化時に当該ワード線に所定の電圧を
印加して、上記各アクセストランジスタを導通状態に制
御する半導体記憶装置であって、 電源電圧を昇圧する昇圧回路と、 上記昇圧回路の出力電圧を上記メモリセルの最低動作電
源電圧に安定化させ、上記ワード線に印加する電圧安定
化回路とを有する半導体記憶装置。 - 【請求項２】 上記電圧安定化回路は、上記昇圧回路の
出力ノードと基準電源との間に直列接続され、かつ、ゲ
ート電極とドレイン電極とが接続された二つのトランジ
スタによって構成されている請求項１に記載の半導体記
憶装置。 - 【請求項３】 上記昇圧回路における発振周波数が、メ
モリセル活性化時と待機時とで切り換えられ、待機時の
上記発振周波数が活性化時より低く設定される請求項１
に記載の半導体記憶装置。 - 【請求項４】 第１の記憶ノードと基準電源との間に接
続され、ゲート電極が第２の記憶ノードに接続された第
１のドライバトランジスタと、第２の記憶ノードと基準
電源との間に接続され、ゲート電極が上記第１の記憶ノ
ードに接続された第２のドライバトランジスタとを有
し、上記各記憶ノードに動作電源電圧が供給されるメモ
リセルと、上記第１の記憶ノードと第１のビット線との
間に接続された第１のアクセストランジスタと、上記第
２の記憶ノードと第２のビット線との間に接続された第
２のアクセストランジスタとを備え、上記第１および第
２のアクセストランジスタのゲート電極が共通のワード
線に接続され、活性化時に当該ワード線に所定の電圧を
印加して、上記各アクセストランジスタを導通状態に制
御する半導体記憶装置であって、 電源電圧を昇圧する昇圧回路と、 上記昇圧回路の出力レベルを上記メモリセルの最低動作
電源電圧を含むその近傍値に外部から設定可能で、設定
した電圧を上記ワード線に印加する電圧調整回路とを有
する半導体記憶装置。 - 【請求項５】 上記電圧調整回路が電流値可変な電流源
と、 上記電流源によって発生された電流を受け、上記メモリ
セルの最低動作電源電圧を含むその近傍値の電圧を発生
する直列に接続された二つのトランジスタによって構成
されている請求項４に記載の半導体記憶装置。 - 【請求項６】 上記昇圧回路における発振周波数が、メ
モリセル活性化時と待機時とで切り換えられ、待機時の
上記発振周波数が活性化時より低く設定される請求項４
に記載の半導体記憶装置。
Priority Applications (3)
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