DE69118928T2

DE69118928T2 - Halbleiterspeicheranordnung und Datenverarbeitungsanordnung und deren Verwendung

Info

Publication number: DE69118928T2
Application number: DE69118928T
Authority: DE
Inventors: Hiroshi Kayamoto; Masahiko Nakajima
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-01-24
Filing date: 1991-01-23
Publication date: 1996-10-10
Anticipated expiration: 2011-01-24
Also published as: KR910014948A; JPH04212788A; DE69118928D1; KR100215734B1; EP0439154A3; EP0439154A2; US5377138A; EP0439154B1; JP3228759B2

Description

Die Erfindung betrifft eine statische Halbleiter-Speichervorrichtung und eine diese verwendende Datenverarbeitungsvorrichtung und insbesondere verbesserte periphere Schaltungen in einem statischen RAM (SRAM) mit Speicherzellen oder Flipflopschaltungen.
Ein typisches statisches RAM (SRAM) mit hohem widerstand, welches von einem internen Synchronmechanismus Gebrauch macht, ist gemäß Darstellung in Fig. 21 aufgebaut. Das SRAM hat ein Speicherzellenfeld (Blöcke) 2&sub0; bis 2&sub1;&sub5;, die dadurch gebildet sind, daß eine Vielzahl von Polysilicium-Speicherzellen 1 der Art mit hohem Widerstand in Matrixform angeordnet werden, so wie eine periphere Schaltung, die Schreib- und Leseoperationen ausführt, wobei eine oder mehrere Speicherzellen ausgewählt werden und Daten oder Information in die ausgewählten Zellen geschrieben oder von ihnen gelesen wird. Die in den Figuren 21 und 22 gezeigte periphere Schaltung ist allgemein aufgebaut aus einer Chipsteuerschaltung 21, die ein Chipwählsignal , Schreibfreigabesignal und Ausgabefreigabesignal an vorgeschriebene Schaltungen auf einem Chip auf der Basis von Steuersignalen liefert, die von außen eingegeben werden, einer X-Decoder-und-Wortleitungs-Pufferschaltung 22 zur Auswahl von Wortleitungen, einem Y-Decoder 24 zur Auswahl von Übertragungsgliedschaltungen 23, einer Z-Adressen-Pufferschaltung (Blocksignalgenerator) 25, die ein Blocksignal BLOCK zur Auswahl einer oder mehrerer Blöcke 2&sub8;-2&sub1;&sub5;&sub9; erzeugt, einer X-Adressen-Pufferschaltung 26 zur Aussendung von Information an den X-Decoder 22, einer Y-Adressen-Pufferschaltung 27 zum Aussenden von Information an den Y-Decoder 24, Adressenwechsel-Detektorschaltungen (ATDs) 28, 29 und 30, die einen wechsel der Adresseneingangssignale von den X, Y und Z- Adressen-Pufferschaltungen erfassen und Impulse erzeugen, einer internen Zeitsteuerschaltung 31 zur Erzeugung von Synchronsignalen zum Vorladen und Gleichmachen von Bitleitungen BL, unmittelbar vor dem Auslesen in einer weise zur Ausnutzung von Grundimpulsen, die von den ATDs erzeugt werden, einer Datenleitungs-Lastschaltung 32, die die Potentiale von Datenleitungen beim Schreiben und Lesen steuert, einer Leseverstärkerschaltung 33 zur Erzeugung eines verstärkten Ausgangssignals SO, und zur Erfassung kleiner Spannungen SIN, , die beim Lesen durch die Übertragungsgliedschaltung 23 von Speicherzellen auf die Datenleitungen gelangt sind, einer Schreibtreiberschaltung 34, die beim Schreiben Daten zum Schreiben an die Bitleitungen BL, sendet, einer Bitleitungs-Lastschaltung 35, die die Last der Bitleitungen BL, WL beim Schreiben und Lesen zum Gleichmachen der Bitleitungen BL, steuert, damit sie unmittelbar vor dem Lesen dasselbe Potential aufweisen, einer Bit/Datenleitungs-Laststeuerschaltung 36 zur Steuerung der Bitleitungs-Lastschaltung 35 und der Datenleitungs-Lastschaltung 32, einer I/O-Pufferschaltung 37 und einer Leseverstärker- Steuerschaltung 38 zur Erzeugung eines Leseverstärker-Steuerimpulses ΦSA der die Leseverstärkerschaltung 33 dynamisch nach Maßgabe eines von der internen Zeitsteuerschaltung 31 gehe ferten Signales antreibt. Die X-Decoder-und-Wortleitungs-Pufferschaltung 22 ist herkömmlich gemäß Darstellung in Fig. 23 aufgebaut, wobei sie ein NAND-Glied mit drei Eingängen zum Empfang von Pufferausgangssignalen R1-R3 oder - von der X-Adressen-Pufferschaltung 26 und ein NOR-Glied mit zwei Eingängen zum Empfang eines Ausgangssignals des NAND-Glieds und eines Pufferausgangssignals Ro oder von der X-Adressen-Pufferschaltung 26 umfaßt. Gemäß der Schaltung 22 wird eine ausgewählte Wortleitung WL (WLI, WL2 und ähnliches) auf ein geliefertes Potential VDD hohen Pegels (nachfolgend als "H" bezeichnet) gesetzt. Mit den Wortleitungen WL sind Speicherzellen 1 gemäß Darstellung in Fig. 24 verbunden. Das Schreiben oder Lesen von Daten in bzw. von den Speicherzellen 1, die mit einer ausgewählten Wortleitung WL verbunden sind, wird über die Bitleitungen BL, ausgeführt.
Das Potential der ausgewählten Wortleitung WL wird mittels Logikschaltungen umfassend die X- Decoder-und-Wortleitungs-Pufferschaltung 22 so eingestellt, daß es gleich dem gelieferten Potential VDD hohen Pegels "H", das heißt des logisch hohen Pegels ist. Betrachtet wird der Fall, daß das Datenschreiben dadurch ausgeführt wird, daß die Bitleitung BL auf "H" gesetzt wird und die Bitleitung auf niedrigpegeliges Potential oder Massepotential (nachfolgend als "L" bezeichnet) gesetzt wird. Das Potential der Speicherknoten n1, n2 in der Speicherzelle 1 ergibt sich wie folgt. Da das Potential Vw1 der Wortleitung WL auf das gelieferte Potential VDD gesetzt wird, ist das maximale Potential des Speicherknotens n1 durch folgenden Ausdruck gegeben:
V1 = Vw1-Vt1-Vb = VDD-Vt1-Vb ... (1)
worin VDD ein geliefertes Potential, Vt1 eine Schwellenspannung von n-Kanal-MOS-Transistoren N3, N4, die als Übertragungsglieder dienen, und Vb eine Spannungsabfallkomponente ist, die von einem Backgate-Effekt herrührt. Die Speicherknoten n1, n2 in der Speicherzelle 1 sind über die Polysilicium-Widerstände HR1 bzw. HR2 mit hohem Widerstandswert an das gelieferte Potential VDD angeschlossen. Die Werte dieser Polysilicium-Widerstände HR1, HR2 werden allgemein so eingestellt, daß sie im Bereich von einigen hundert Giga-Ohm bis zu wenigen Tera-Ohm liegen, um den Stromfluß durch die Knoten während der Warteperiode (stationäre Periode) zu begrenzen. Die Ströme durch die Widerstände HR1, HR2 sind sehr klein, so daß das maximale Potential des Speicherknotens n1 während des Schreibbetriebs, das sich aus dem Ausdruck (1) ergibt, kaum bis zur Höhe des gelieferten Potentials VDD ansteigt. Wenn die Polysilicium-Widerstände HR1, HR2 auf kleinere Werte gesetzt werden, um den "Hochzieh"-Effekt zu erzielen, steigt der Stromverbrauch während des betriebslosen Zustands. Die Bedingung
V1 > Vt2 ... (2)
muß erfüllt sein, um Daten in dem Flipflop der Speicherzelle 1 zu halten, wobei das maximale Potential V1 durch den Ausdruck (1) gegeben ist und Vt2 eine Schwellenspannung der n-Kanal- MOS-Transistoren N1, N2 ist. Beim Datenschreiben ist es daher notwendig die folgende Bedingung zu erfüllen, die sich durch Einsetzen des Ausdrucks (1) in den Ausdruck (2) ergibt:
Vw1-Vt1-Vb = VDD-Vti-Vb > Vt2 ... (3)
Wenn der Schreibbetrieb unter dem Zustand ausgeführt wird, daß der Ausdruck (3) nicht erfüllt ist, gelangen beide n-Kanal-MOS-Transistoren N1 und N2 in dem Flopflip in den Sperrzustand und sind daher nicht in der Lage Daten der Speicherzelle 1 zu halten. Wenn in diesem betriebslosen Zustand, in welchem die Speicherzelle 1 nicht als ein Flipflop wirkt, Störsignale in die Speicherzelle 1 gelangen oder der Lesebetrieb irrtümlich beginnt, werden die Daten in der Speicherzelle 1 leicht zerstört.
Gemäß der Halbleitertechnologie ist es nötig VDD > 2,4 V zu erfüllen unter der Annahme, daß Vt1 = Vt2 = 0,9 V, Vb = 0,6 V. Dies bedeutet, daß das SRAM des Standes der Technik nicht richtig geschrieben oder gelesen werden kann, wenn nicht die gelieferte Spannung VDD über 2,4 V liegt.
Bei Tischrechneranwendungen, die üblicherweise eine elektrische Batterie als Stromquelle erfordem, beträgt die Stromquellenspannung beispielsweise 3 V. Der Spannungswert der Batterie fällt jedoch entsprechend deren Lebensdauer ab. Das SRAM des Standes der Technik wird in dem Rechner aus der 3 V Batterie betrieben, so daß die Batterie häufig gewechselt werden muß, da das SRAM nicht mehr arbeitet, wenn die Spannung um mehr als 0,6 V abgefallen ist. Auf der anderen Seite ist eine Speicherzelle einer vollständig als CMOS ausgebildeten Art bekannt, bei der p-Kanal-MOS-Transistoren anstelle der Polysilicium-Widerstände HR1, HR2 mit hohem Widerstandswert verwendet werden, und ein mit diesen vollständig CMOS-artigen Speicherzellen aufgebautes SRAM wird durch eine niedrige Versorgungsspannung angetrieben. Diese Art Speicherzelle neigt jedoch zu einer Zunahme ihrer Größe, da sie mit einer Isolationszone zur Vorrichtungsisolation zwischen einem n-Kanal-MOS-Transistor und einem p-Kanal MOS-Transistor versehen werden muß, was in der Halbleitertechnologie bekannt ist. Dagegen haben Speicherzellen des Typs mit hohem Widerstand den Vorteil einer Verringerung der Zellengröße, da es möglich ist, einen dreidimensionalen Aufbau zu schaffen, bei dem sich Polysilicium-Widerstände hohen Widerstandswerts auf einem Isolierfilm befinden, der den n-Kanal- MOS-Transistor bedeckt. Das mit Speicherzellen des hohen Widerstandstyps ausgestattete SRAM hat jedoch das Problem, daß es nicht unter Verwendung einer Stromversorgung niedriger Spannung betrieben werden kann, wie oben erwähnt.
Folglich werden zwei Methoden vorgeschlagen, um den Ausdruck (3) bei Verwendung einer Stromversorgung niedriger Spannung in einer Weise zu erfüllen, daß Speicherzellen des Typs mit hohem Widerstand richtig betrieben werden können. Eine von ihnen besteht darin, die Schwellenspannungen Vtl, Vt2 zu senken, und die andere, den Spannungsabfall Vb, der von dem Backgate-Effekt herrührt, zu senken. Die Verringerung der Schwellenspannungen Vt1, Vt2 bewirkt eine Komplizierung der Prozeßbedingungen und die Verschlechterung der Stabilität der Speicherzellen selbst unter Änderung der Schwellenspannung n-Kanal-MOS-Transistoren N1, N2, N3 und N4. Diese Methode ist daher nicht praktizierbar. Die Verringerung der Spannung Vb während des Schreibbetriebs ist ebenfalls nicht praktizierbar. Da die Substratkapazität der Speicherzelle groß ist, induziert die Methode eine Zunahme des Elektrizitätsverbrauchs durch Hinzufügen von Steuerschaltungen.
Eine Halbleiter-Speichervorrichtung gemäß dem Oberbegriff des Anspruchs 1 ist in der EP-A- 090 632 offenbart.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiter-Speichervorrichtung und eine diese verwendende Datenverarbeitungsvorrichtung zu schaffen, die als ein SRAM aufgebaut ist, in welchem Speicherzellen mit Lastwiderständen hohen Widerstandswerts, Last-MOS-Elemente oder Dünnfilm-Lastmittel ausgebildet sind, und bei denen es sich nicht um die Speicherzelle des vollständig CMOS-Typs handelt.
Diese Aufgabe wird mit einer Halbleiter-Speichervorrichtung bzw. einer Datenverarbeitungsvorrichtung, wie beansprucht, gelöst.
Gemäß der Erfindung kann die Größe eines Speicherteiles reduziert werden, der elektrische Energieverbrauch kann verringert werden, und der Schreibbetrieb kann mittels einer einfachen Batterie einer Stromquelle niedriger Spannung ausgeführt werden.
Gemäß der vorliegenden Erfindung ist eine Halbleiter-Speichervorrichtung vorgesehen, die wenigstens eine Speicherzelle aufweist. Die Speicherzelle umfaßt ein Flipflop, welches zwei Schaltungen enthält, die je zwischen einem ersten gelieferten Potential (zum Beispiel einem Hochpegelpotential) bzw. einem zweiten gelieferten Potential (zum Beispiel Niederpegelpotential) angeschlossen sind. Eine der Schaltungen wird von einem ersten Lastmittel (zum Beispiel einem Polysilicium-Widerstand hohen Widerstandswerts, einem Last-MOS-Element, einem Dünnfilmtransistor und ähnlichem) und einem ersten Feldeffekttransistor mit isoliertem Gate gebildet, der mit dem ersten Lastmittel in Reihe geschaltet ist, während die andere Schaltung von einem zweiten Lastmittel (zum Beispiel einem Polysilicium-Widerstand hohen Widerstandswerts, einem Last-MOS-Element, einem Dünnfilmtransistor und ähnlichem) sowie einem zweiten Feldeffekttransistor mit isoliertem Gate gebildet wird, der mit dem zweiten Lastmittel in Reihe geschaltet ist. Die Speicherschaltung hat auch Feldeffekttransistoren mit isoliertem Gate für den Zugriff auf das Flipflop, welche zwischen einen Speicherknoten des Flipflops und eine Bitleitung geschaltet sind und Gateeingänge zum Empfang des Potentials auf einer Wortleitung aufweisen. Die Speichervorrichtung der vorliegenden Erfindung ist dadurch gekennzeichnet, daß sie eine Wortleitungspotential-Transformationseinrichtung besitzt, die das Wortleitungspotential während des Schreibbetriebs auf ein Schreibpotential steuert. Der Wert des Schreibpotentials ist höher als die beiden gelieferten Potentiale. Die Wortleitungspotential-Transformationseinrichtung ist mit einer Wiederholeinrichtung versehen, die die Änderung eines Potentials nach oben und unten abwechselnd in einer Weise wiederholt, daß das niedrigerseitige Potential so gesteuert wird, daß es zwischen die gelieferten Potentiale fällt, während das höherseitige Potential das gleiche sein soll wie das Schreibpotential. Die Wortleitungspotential-Transformationseinrichtung ist auch mit einer Mehrstufen-Erhöhungseinrichtung versehen, die das Schreibpotential erzeugt. Eine bevorzugte Ausführungsform der Wortleitungspotential-Transformationseinrichtung hat eine Impulsgeneratoreinrichtung, eine Abweichungs-Zeitsteuersignal-Generatoreinrichtung, eine Erhöhungspotential-Generatoreinrichtung, eine Spannungserhöhungs-Steuersignal-Generatoreinrichtung, eine Wortleitungs-Lieferpotential-Synthetisiereinrichtung und eine Wortleitungspotential-Liefersteuereinrichtung. Die Impulsgeneratoreinrichtung gibt wiederholt Impulse während des Datenschreibbetriebs aus. Auf der Basis der erzeugten Impulse erzeugt die Abweichungs-Zeitsteuersignal-Generatoreinrichtung eine Vielzahl vorgeschriebener Zeitsteuersignale. Die Erhöhungspotential-Generatoreinrichtung erzeugt ein erhöhtes Potential, das höher ist als das gelieferte Potential des hohen Pegels, nach Maßgabe des vorgeschriebenen Zeitsteuersignals. Die Spannungserhöhungs-Steuersignal-Generatoreinrichtung erzeugt ein Erhöhungs-Steuersignal auf der Basis des vorgeschriebenen Zeitsteuersignals. Der Pegel des Steuersignals ist höher eingestellt als derjenige des gelieferten Potentials auf der höheren Seite. Die Wortleitungs-Lieferpotential-Synthetisiereinrichtung synthetisiert selektiv das von der Erhöhungspotential-Generatoreinrichtung gelieferte Erhöhungspotential und das Hochpegelpotential von der Stromversorgung auf der Basis des Erhöhungs-Steuersignals, so daß sie das Wortleitungspotential in Form serieller Impulse erzeugt. Die Wortleitungspotential-Liefersteuereinrichtung steuert die Lieferung des Wortleitungs-Lieferpotentials an die Wortleitung auf der Basis des vorgeschriebenen Zeitsteuersignals und des Erhöhungs-Steuersignals. Zur Durchführung des Erhöhungsbetriebs des Wortleitungspotentials während des Lesebetriebs ist gemäß der vorliegenden Erfindung eine verbesserte periphere Schaltungsanordnung vorgesehen, die das Potential der Datenleitung erzeugt. Genauer gesagt hat die periphere Schaltungsanordnung eine Potentialeinstell-Detektoreinrichtung zur Erfassung eines Punkts, wenn eine ausgewählte Wortleitung während des Lesebetriebs auf das Schreibpotential zu setzen ist, und eine Leseverstärkersteuereinrichtung, die ein Leseverstärker-Steuersignal zur Aktivierung der Leseverstärkereinrichtung auf der Basis des Ausgangssignals der Potentialeinstell-Detektoreinrichtung aussendet.
Gemäß der obigen Anordnung der vorliegenden Erfindung wird das Wortleitungspotential mittels der Wortleitungspotential-Transformationseinrichtung auf das Erhöhungspotential eingestellt, das höher ist als das gelieferte Potential. Das Erhöhungspotential wird an das Gate der Feldeffekttransistoren mit isoliertem Gate zum Zugriff auf das Flipflop in der Speicherzelle angelegt. Wenn das Potential der Bitleitung "H" ist, wird das Schreibpotential über den Transistor zu den Speicherknoten der Speicherzelle übertragen, wobei der Wert des Schreibpotentials die Differenz zwischen dem Erhöhungspotential und einer Schwellenspannung (einschließlich des Spannungsabfalls um den Backgate-Effekt) ist. In dem Fall, daß die Potentialdifferenz größer ist als die Schwellenspannung des Feldeffekttransistors mit isoliertem Gate des Flipflops, wird der richtige Schreibbetrieb ausgeführt. Gemäß der vorliegenden Erfindung kann also, selbst wenn eine Stromversorgung niedriger Ausgangsspannung eingesetzt wird, der Schreibbetrieb ohne jedes Problem ausgeführt werden, weil an das Gate das Erhöhungspotential angelegt wird, das höher ist als das gelieferte Potential. Anderes ausgedrückt, die vorliegende Erfindung ermöglicht die Verwendung einer Stromquelle niedriger Spannung und darüberhinaus die Verringerung der Anzahl von Batterien, die zur Aktivierung des Transistors erforderlich sind.
Es ist möglich, das Potential einer ausgewählten Wortleitung während der Schreibperiode auf dem Erhöhungspotential zu halten. Es ist jedoch vorzuziehen, die Wiederholeinrichtung vorzusehen, die die Erhöhung und Erniedrigung des Potentials zwischen der Erhöhungsspannung und dem niedrigpegeligen gelieferten Potential während des Schreibbetriebs wiederholt. Mit der Wiederholeinrichtung kann realisiert werden, daß das Datenschreiben in Mehrfachkontrollweise ausgeführt wird, um dieselben Daten wiederholt zu schreiben, wodurch ein fehlerhaftes Datenschreiben vermieden werden kann. Wo die Wortleitungspotential-Transformationseinrichtung mit der Mehrstufen-Erhöhungseinrichtung versehen ist, die das Erhöhungspotential erzeugt, das von mehreren Stufen des Erhöhungsbetriebs gewonnen wird, kann das Erhöhungspotential zuverlässig hoch genug gehalten werden.
Wie oben beschrieben, wird die Wortleitung gemäß der vorliegenden Erfindung von der Wortleitungspotential-Transformationseinrichtung mit dem Erhöhungspotential beliefert anstelle des gelieferten Potentials. Zwischen dem Beginn der Potentiallieferung und dem Abschluß der Einstellung der Wortleitung auf das vorgeschriebene Erhöhungspotential wird jedoch ein Zeitverzug erzeugt. Gemäß einer bevorzugten Ausführungsform ist zur Vermeidung des Zeitverzugs die auf die Datenleitung bezogene periphere Schaltung aufgebaut aus der Potentialeinstell-Detektoreinrichtung, damit sie feststellt, wenn die Wortleitungen während des Lesebetriebs auf das Schreibpotential eingestellt sind, sowie der Leseverstärkersteuereinrichtung, die das Leseverstärker-Steuersignal an die Leseverstärkereinrichtung auf der Basis des Ausgangssignals der Potentialeinstell-Detektoreinrichtung sendet. Der Schaltungsaufbau ermöglicht es, eine Periode zur Relaxation verstärkten Potentials der Inversionsdaten zu eliminieren, das auf der Datenleitung aufgrund eines Störsignals in dem Erhöhungsbetrieb auftritt, da der Leseverstärker nach Einstellen des Potentials der Wortleitung auf den vorgeschriebenen Wert aktiviert wird. Daher kann der Leseverstärker die Daten nicht verstärken. Damit wird es leicht, einen Lesefehler zu vermeiden und die Zeitsteuerung verschiedener Signale der mit dem Leseverstärker verbundenen Schaltung zu justieren.
Eine Ausführungsform der Erfindung wird nachfolgend unter Bezug auf die Zeichnungen beschrieben, in denen:
Fig. 1 ein Blockdiagramm ist, das den gesamten Aufbau des statischen RAM zeigt, das mit Polysilicium-Speicherzellen des Typs hohen Widerstands einer bevorzugten Ausführungsform gemäß der vorliegenden Erfindung ausgestattet ist;
Fig. 2 ein Blockdiagramm ist, das einen Teil der peripheren Schaltungen in der Halbleiter- Speichervorrichtung von Fig. 1 zeigt, wobei sich der Teil hauptsächlich auf den Schreibbetrieb bezieht;
Fig. 3 einen Ringoszillator und eine Abweichungs-Zeitsteuersignal-Generatorschaltung der peripheren Schaltung von Fig. 2 zeigt;
Fig. 4 im einzelnen einen Ringoszillator in der Ringoszillatorschaltung von Fig. 3 zeigt; Fig. 5 im einzelnen eine Erhöhungs-Gatesteuersignal-Generatorschaltung in der peripheren Schaltung von Fig. 2 zeigt;
Fig. 6 im einzelnen eine Erhöhungspotential-Generatorschaltung in der peripheren Schaltung von Fig. 2 zeigt;
Fig. 7 im einzelnen eine Wortleitungs-Lieferpotential-Mischschaltung in der peripheren Schaltung von Fig. 2 zeigt;
Fig. 8 im einzelnen eine X-Decoder und eine Wortleitungs-Pufferschaltung sowie eine Wortleitungspotential-Liefersteuerschaltung in der peripheren Schaltung von Fig. 2 zeigt;
Fig. 9 im einzelnen eine Erhöhungs-Detektorschaltung in der peripheren Schaltung von Fig. 2 zeigt;
Fig. 10 im einzelnen eine Leseverstärker-Steuerschaltung in der peripheren Schaltung von Fig. 2 zeigt;
Fig. 11 im einzelnen eine Bit/Datenleitungs-Laststeuerschaltung in der peripheren Schaltung von Fig. 2 zeigt;
Fig. 12 im einzelnen eine Bitleitungs-Lastschaltung und eine Datenleitungs-Lastschaltung in der peripheren Schaltung von Fig. 2 zeigt;
Fig. 13 ein Zeitdiagramm ist, das Signale in der Ringoszillatorschaltung und der Zeitsteuersignal-Generatorschaltung von Fig. 3 zeigt;
Fig. 14 ein Zeitdiagramm ist, das Signale in der Erhöhungs-Gatesteuersignal-Generatorschaltung von Fig. 5 zeigt;
Fig. 15 ein Zeitdiagramm ist, das Signale in der Erhöhungspotential-Generatorschaltung von Fig. 6 zeigt;
Fig. 16 ein Zeitdiagramm ist, das Signale in der Wortleitungs-Lieferpotential-Mischschaltung von Fig. 7 zeigt;
Fig. 17 ein Zeitdiagramm ist, das Signale in der Wortleitungspotential-Liefersteuerschaltung von Fig. 8 zeigt;
Fig. 18 ein Zeitdiagramm ist, das Signale in einem Teil der mit dem Lesebetrieb im Zusammenhang stehenden Schaltung zur Erläuterung von Problemen infolge von Störsignalen während des Lesens bei der Vorrichtung von Fig. 1 zeigt;
Fig. 19 ein Zeitdiagramm ist, das Signale in einem verbesserten Teil von sich auf den Lesebetrieb beziehenden Schaltungen zur Erläuterung von Problemen infolge von Störsignalen während des Lesens in der Vorrichtung von Fig. 1 zeigt;
Fig. 20 ein Blockdiagramm ist, das den Aufbau der elektronischen Memopad-Anwendung, die 40 die Vorrichtung von Fig. 1 enthält, zeigt;
Fig. 21 ein Blockdiagramm ist, das einen typischen Aufbau eines statischen RAMs zeigt;
Fig. 22 ein Blockdiagramm ist, das die periphere Schaltung in einem statischen RAM des Standes der Technik zeigt;
Fig. 23 im einzelnen eine X-Decoder und eine Wortleitungs-Pufferschaltung des Standes der Technik von Fig. 22 zeigt; und
Fig. 24 eine Speicherzelle des Typs mit hohem Widerstandswert in dem statischen RAM von Fig. 22 zeigt.
Die Erfindung soll nun im einzelnen unter Bezug auf die beiliegenden Zeichnungen erläutert werden.
Fig 1 ist ein Blockdiagramm einer Ausführungsform der vorliegenden Erfindung, in dem Schaltungen eines SRAMs mit einer monolithischen Polysilicium-Speicherzelle eines Hochlasttyps allgemein dargestellt sind. Fig. 2 ist ein Blockdiagramm, das Schaltungsteile darstellt, die sich hauptsächlich auf das SRAM für Schreiboperationen beziehen. Die in Fig. 1 gezeigten Komponenten, die solchen in Fig. 22 entsprechen, sind mit denselben Bezugszahlen bezeichnet, so daß diese Komponenten im folgenden nicht erläutert werden.
Bei dieser Ausführungsform wird von dem Wortleitungs-Impulsansteuerverfahren Gebrauch gemacht. Damit eine in die Speicherzelle 1 fließende Strommenge verringert wird, erzeugt, wenn ein bestimmte Wortleitung WL ausgewählt ist, eine interne Zeitsteuer- oder Synchronisierschaltung 31 ein automatisches Abschaltsignal APD nach Maßgabe von Grundimpulsen, die von Adressenwechsel-Detektorschaltungen ATD 28, 29 und 30 erzeugt werden, wodurch die Wortleitung WL während einer vorbestimmten Zeitperiode durch ein Pulsansteuerverfahren betrieben wird. Eine Chipsteuerschaltung 21 erzeugt ein Systemsteuersignal , ein Schreibfreigabesignal und ein Ausgabefreigabesignal . Ein für diese Ausführungsform neu vorgesehener Aspekt ist, daß eine Wortleitungsspannung-Transformationsschaltung 50 vorgesehen ist, um den Potentialwert an der Wortleitung WL höher als den der Stromquellenspannung VDD zu halten, wenn die Wortleitung für Schreibbetrieb ausgewählt ist. Eine interne Anordnung der Wortleitungsspannungs-Transformationsschaltung 50 ist in Fig. 2 gezeigt. Diese Transformationsschaltung wird von einer Ringoszillatorschaltung 51, einer Spannungstransformations-Zeitsteuersignal-Generatorschaltung 54, einer Erhöhungsspannungs Gatesteuersignal-Generatorschaltung 55, einer Erhöhungsspannungs-Generatorschaltung 56, einer Wortleitungs-Lieferspannungs-Synthetisierschaltung 57 und einer Wortleitungs-Anlegespannungs-Steuerschaltung 59 gebildet.
Die Ringoszillatorschaltung 51 erzeugt wiederkehrende Impulse auf der Basis des Systemsteuersignals des der internen Zeitsteuerschaltung 31. Wie in Fig. 3 gezeigt, wird die Ringoszillatorschaltung 51 von einem Ringoszillator 52 und einer selektiven Treiberschaltung 53 gebildet. Die selektive Treiberschaltung 53 aktiviert den Oszillator 52 selektiv auf der Basis der Eingabe des automatischen Abschaltsignals ADP, des Schreibfreigabesignals und des Systemsteuersignals . Der Ringoszillator 52 ist gemäß Darstellung in Fig. 4 durch Verbinden einer Vielzahl logischer Schaltungen 128-134 in Form einer Schleife aufgebaut und erzeugt wiederkehrende Impulse B solange ein Ausgangssignal A ("H") von der selektiven Treiberschaltung 53 geliefert wird.
Die Spannungstransformations-Zeitsteuersignal-Generatorschaltung 54 ist in Fig. 3 gezeigt. Die Generatorschaltung 54 weist logische Schaltungen 101-105, 109-111, 114, 116-127 und Verzögerungsschaltungen 112, 113, 115 auf und erzeugt voreingestellte Zeitsteuersignale tR, t&sub1;, t&sub2; und t&sub3;, die jeweils im wesentlichen eine Impulsamplitude entsprechend der Stromquellenspannung VDD haben. Diese Signale werden nach Maßgabe der wiederkehrenden Impulse B erzeugt, die von der Ringoszillatorschaltung 51 gesandt werden, wenn das Systemsteuersignal angelegt wird.
Auf der Basis der Zeitsteuersignale tr, t&sub1;, t&sub2;, t&sub3; und eines Blocksignals BLOCK erzeugt die Erhöhungsspannungs-Gatesteuersignal-Generatorschaltung 55 Erhöhungsspannungs-Gatesteuer signale VT0 und Vgate, wodurch ein Gate eines vorausgewählten MOS-Transistor in der Wortleitungsspannungs-Transformationsschaltung 50 selektiv angesteuert wird. Die Schaltungsanordnung der Steuersignal-Generatorschaltung 55 ist in Fig. 5 gezeigt. Die Signalgeneratorschaltung 55 weist eine erste Erhöhungsspannungs-Gatesteuersignal-Generatorschaltung 55a, die das Erhöhungsspannungs-Gatesteuersignal VT0 erzeugt, und eine zweite Erhöhungsspannungs Gatesteuersignal-Generatorschaltung 55b, die das Erhöhungsspannungs-Gatesteuersignal Vgate erzeugt.
Die erste Erhöhungsspannungs-Gatesteuersignal-Generatorschaltung 55a ist aufgebaut aus einer Ladungs-Injektionsschaltung 55aa, die einen Spannungserhöhungs-Kondensator C1 auf der Basis des Zeitsteuersignals t1 und des Blocksignals BLOCK lädt, einer Potential-Anlegeschaltung 55ab, die eine an der negativen Elektrode des Kondensators C1 auftretende Spannung erhöht, wenn sie das Blocksignal BLOCK und Zeitsteuersignale tR und t&sub1; empfängt, und einer Begrenzerschaltung 55ac, die den Wert des Erhöhungsspannungs-Gatesteuersignals VT0 so steuert, daß er nicht höher wird als der erforderliche Spannungswert. Eine der Elektroden des Kondensators C1 ist von einer ersten Schicht aus Polysilicium gebildet, von der außerdem eine Gateelektrode (oder Gateelektroden) eines oder mehrerer MOS-Transistoren gebildet wird. Die andere Elektrode des Kondensators C1 wird von einer zweiten Polysiliciumschicht vermittels einer Isolierschicht gebildet. Die zweite Schicht besteht aus Polysilicium hohen Widerstands. Die zweite Erhöhungsspannungs-Gatesteuersignal-Generatorschaltung 55b hat eine Ladungs-Injektionsschaltung 55ba einer ersten Stufe, von der ein Teil mit dem der ersten Steuersignal-Generatorschaltung 55a und dem der Ladungs-Injektionsschaltung 55aa gemeinsam ist, und die einen ersten Spannungserhöhungs-Kondensator C2 lädt, wenn sie das Zeitsteuersignal t&sub1; und das Blocksignal BLOCK empfängt. Die Schaltung 55b hat außerdem eine Potential-Anlegeschaltung 55bb einer ersten Stufe, die das an der negativen Elektrode des Kondensators C2 auftretende Potential erhöht, wenn sie das Zeitsteuersignal t&sub2; und das Blocksignal BLOCK empfängt, eine Potential-Übertragungsschaltung 55bd, die das an der negativen Elektrode des Kondensators C2 auftretende Potential aussendet, eine Begrenzerschaltung 55bc, die einen MOS-Transistor T6 in der Potential-Übertragungsschaltung 55bd während des Potentialanstiegs vor Schaden bewahrt, eine Potential-Anlegeschaltung 55be einer zweiten Stufe, die das an der negativen Elektrode eines zweiten Spannungserhöhungs-Kondensators C3 auftretende Potential anhebt, wenn sie das Blocksignal BLOCK und das Zeitsteuersignal t&sub3; empfängt, und eine Entladeschaltung 55bf, die den Kondensator C3 nach Maßgabe des Blocksignals BLOCK und des Zeitsteuersignals t&sub1; entlädt. Die Ladungs-Injektionsschaltung 55ba der ersten Stufe, der Spannungserhöhungs-Kondensator C2, die Potential-Anlegeschaltung 55bb und die Begrenzerschaltung 55bc bilden eine Ladeschaltung für den zweiten Spannungserhöhungs-Kondensator C3. Eine der Elektroden jedes der Erhöhungs-Kondensatoren C2 und C3 ist von der ersten Schicht aus Polysilicium gebildet, von der auch eine Gateelektrode (oder Gateelektroden) gebildet werden. Die anderen Elektroden der Kondensatoren sind von der zweiten Polysiliciumschicht vermittels einer Isolierschicht gebildet. Die zweite Schicht ist eine Polysiliciumschicht hohen Widerstands.
Die Erhöhungsspannungs-Generatorschaltung 56 erzeugt eine Erhöhungsspannung Vpp auf der Basis der Stromversorgungsspannung VDD, wenn sie die Zeitsteuersignale t&sub1;, t&sub2;, t&sub3; und das Schreibfreigabesignal empfängt. Der Wert der Spannung Vpp ist höher als der der Stromquellenspannung VDD. Eine Schaltungsanordnung dieser Generatorschaltung 56 ist in Fig. 6 gezeigt. Die Generatorschaltung 56 ist aufgebaut aus einer Ladungs-Injektionsschaltung 56a einer ersten Stufe zur Aufladung eines ersten Spannungserhöhungs-Kondensators C4, wenn sie das Zeitsteuersignal t&sub1; empfängt, einer Potential-Anlegeschaltung 56b einer ersten Stufe zum Anheben des Potentials der negativen Elektrode des Kondensators C4, wenn sie das Schreibfreigabesignal und das Zeitsteuersignal t&sub2; empfängt, einer Potential-Übertragungsschaltung 56d, einer Begrenzerschaltung 56c zum Schutz eines MOS-Transistors T1 1 in der Potential-Übertragungsschaltung 56d vor Beschädigung während des Spannungserhöhungsbetriebs, einer Spannungs-Anlegeschaltung 56e, welche die Stromversorgungsspannung VDD an die Potential-Übertragungsschaltung 56d anlegt, wenn sie das Schreibfreigabesignal und das Zeitsteuersignal t&sub2; empfängt, und einer Potential-Anlegeschaltung 56f einer zweiten Stufe zum Anheben des Potentials der negativen Elektrode eines Spannungserhöhungs-Kondensators C5. Elektroden einer Seite der jeweiligen Erhöhungs-Kondensatoren C4 und C5 sind von der ersten Schicht aus Polysilicium gebildet, von der außerdem eine Gateelektrode (oder Gateelek troden) gebildet werden. Die anderen Elektroden der jeweiligen Kondensatoren sind von der zweiten Polysiliciumschicht vermittels einer Isolierschicht gebildet. Die zweite Schicht besteht aus Polysilicium hohen Widerstands.
Die Wortleitungs-Lieferspannungs-Synthetisierschaltung 57 erzeugt eine Wortleitungs-Lieferspannung VVOL auf der Basis entweder der Stromquellenspannung VDD oder der Erhöhungsspannung Vpp nach Maßgabe des Schreibfreigabesignals , des Blocksignals BLOCK, des Zeitsteuersignals tR und der Erhöhungs-Gatesteuersignale VT0, Vgate. Diese Wortleitungs- Lieferspannung VVOL wird der Wortleitung geliefert. Eine Anordnung der Wortleitungs-Lieferspannungs-Synthetisierschaltung 57 ist in Fig. 7 gezeigt. Die Synthetisierschaltung 57 weist einen Stromquellenspannungs-Lieferabschnitt 57a und einen Erhöhungsspannungs-Lieferabschnitt 57b auf. Der Stromquellenspannungs-Lieferabschnitt 57a liefert eine Spannung, deren Wert in wesentlichen derselbe wie der der Stromquellenspannung VDD ist, an die Wortleitungs- Anlegespannungs-Steuerschaltung 59 während des Lesebetriebs nach Maßgabe des Schreibfreigabesignals und der Erhöhungsspannungs-Gatesteuersignal VT0, Vgate. Der Erhöhungsspannungs-Lieferabschnitt 57b liefert intermittierend und periodisch ein Potential, das nahezu das gleiche ist wie die Erhöhungsspannung Vpp, während des Schreibbetriebs nach Maßgabe des Blocksignals BLOCK, des Zeitsteuersignals tR und der Erhöhungsspannungs-Gatesteuersignale VT0 und Vgate.
Der Stromquellenspannungs-Lieferabschnitt 57a weist eine Pufferschaltung 57aa, an die das Schreibfreigabesignal angelegt wird, eine Potential-Übertragungsschaltung 57ab, die von dem Erhöhungsspannungs-Gatesteuersignal VT0 gesteuert wird, einen Spannungserhöhungs- Kondensator C6, dessen Spannung erhöht wird, wenn er das Erhöhungsspannungs-Gatesteuersignal Vgate empfängt, eine Potential-Übertragungsschaltung 57ac, die von dem Ladungspotential des Kondensators C6 gesteuert wird, und eine Begrenzerschaltung 57ad zum Schutz eines MOS-Transistors T14 in der Potential-Übertragungsschaltung 57ac gegen einen Durchbruch auf.
Der Erhöhungsspannungs-Lieferabschnitt 57b weist eine Logikschaltung 57ba, die das Schreibfreigabesignal , das Blocksignal BLOCK und das Zeitsteuersignal tR empfängt, eine Potential-Übertragungsschaltung 57bb, die von dem Erhöhungsspannungs-Gatesteuersignal VT0 gesteuert wird, einen Spannungserhöhungs-Kondensator C7, dessen Spannungswert erhöht wird, wenn er das Erhöhungsspannungs-Gatesteuersignal Vgate empfängt, und eine Potential- Übertragungsschaltung 57bc auf, die von der Ladespannung des Kondensators C7 gesteuert wird. Elektroden einer Seite der jeweiligen Erhöhungs-Kondensatoren C6 und C7 werden von der ersten Schicht aus Polysilicium gebildet, von der auch eine Gateelektrode (oder Gateelektroden) gebildet werden. Elektroden der anderen Seite dieser Kondensatoren C6 und C7 werden von der zweiten Polysiliciumschicht vermittels einer Isolierschicht gebildet. Diese zweite Schicht ist aus Polysilicium hohen Widerstands.
Die Wortleitungs-Anlegespannungs-Steuerschaltung 59 steuert das Anlegen der Wortleitungs- Lieferspannung VVOL an die Wortleitung WL nach Maßgabe des Blocksignals BLOCK, des Zeitsteuersignals tR, der E rhöhungsspannungs-Gatesteuersignale VT0, Vgate und eines Ausgangssignals der X-Decoder-und-Wortleitungs-Pufferschaltung 22. Wie in Fig. 8 gezeigt ist, obwohl die X-Decoder-und-Wortleitungs-Pufferschaltung 22 von herkömmlicher Art ist, ist die Wortleitungs-Anlegespannungs-Steuerschaltung 59 zusätzlich zwischen der Schaltung 22 und der Speicherzelle 1 vorgesehen. Eine Anordnung dieser Steuerschaltung 59 ist in Fig. 8 gezeigt. Die Steuerschaltung 59 ist aufgebaut aus einer ersten Potentialtransformationsschaltung 59a, die einen verringerten Potentialwert des Ausgangssignals der X-Decoder-und-Wortleitungs-Pufferschaltung 22 kompensiert und dann das kompensierte Potential aussendet, einem Spannungserhöhungs-Kondensator C8 (oder C9) dessen Spannungswert erhöht wird, wenn das Erhöhungsspannungs-Gatesteuersignal Vgate daran angelegt wird, einer zweiten Potentialtransformationsschaltung 59b zur Transformation der Wortleitungs-Anlegespannung VVOL als Antwort auf die Erhöhungsspannung des vorgenannten Kondensators C8 (oder C9), einer Entlade-Zeitsteuerschaltung 59c, die ein Entlade-Zeitsteuersignal TR0 auf der Basis des Blocksignals BLOCK und des Zeitsteuersignals tR liefert, einer Spannungserhöhungs-Kondensator-Entladeschaltung 59d zur Entladung des Spannungserhöhungs-Kondensators C8 (oder C9) nach Maßgabe des obigen Entlade-Zeitsteuersignals TR0, und einer Wortleitungs-Entladeschaltung 59e zur raschen Entladung von Elektrizität, die an der Wortleitung WL auftritt, wenn diese Wortleitung WL nicht ausgewählt ist. Elektroden einer Seite von Erhöhungs-Kondensator C8 und C9 sind von der ersten Schicht aus Polysilicium gebildet, die auch eine Gateelektrode (oder Gateelektroden) bildet. Elektroden der anderen Seite dieser Kondensatoren sind von der zweiten Polysiliciumschicht vermittels einer Isolierschicht gebildet. Diese zweite Schicht besteht aus Polysilicium hohen Widerstands.
Bei der vorliegenden Erfindung ist eine zusätzliche Schaltung zur Steuerung des Lesebetriebs vorgesehen. Der Grund für das Vorsehen der Steuerschaltung wird später beschrieben. Die Spannungserhöhungs-Detektorschaltung 39 stellt den Abschluß des Spannungserhöhungsbe triebs der Wortleitung WL nach Maßgabe des Zeitsteuersignals t&sub3; von der Wortleitungsspannungs-Transformationsschaltung 50 und des Schreibfreigabesignals fest und gibt als Antwort das Zeitsteuersignal an die Leseverstärker-Steuerschaltung 38 und die Bit/Datenleitungs-Laststeuerschaltung 36 ab. Wie in Fig. 9 gezeigt umfaßt die Spannungserhöhungs-Detektorschaltung 39 eine Verzögerungsschaltung 39a zur Verzögerung des Zeitsteuersignals t&sub3; um eine vorgeschriebene Verzögerungszeit, wobei das Zeitsteuersignal t&sub3; zur Bestimmung des Punkts verwendet wird, an dem der endgültige Spannungserhöhungsbetrieb beginnt, und eine Zeitsteuerschaltung 39b zur Erzeugung des Zeitsteuersignals auf der Basis des verzögerten Signals und des Schreibfreigabesignals . Die Leseverstärker-Steuerschaltung 38 erzeugt ein Leseverstärker-Steuersignal ΦSA zur Steuerung des Zustands des Leseverstärkers 33 auf der Basis des Systemsteuersignals , des Zeitsteuersignals , des automatischen Abschaltsignals APD und des Schreibfreigabesignals . Die Leseverstärker-Steuerschaltung 38 ist gemäß Darstellung in Fig. 10 aufgebaut. Die Bitleitungs- und Datenleitungs- Laststeuerschaltung 36 gibt das Bitleitungs-Steuersignal ΦE0, das variable Bitleitungsimpedanz- Steuersignal LDO und das Datenleitungs-Laststeuersignal ΦDB aus. Die Schaltung 36 ist gemäß Darstellung in Fig. 11 aufgebaut. Die Signale ΦE0 und ΦDB werden unter Berücksichtigung des Zeitsteuersignals als ein Ausgangssignal der Spannungserhöhungs-Detektorschaltung erzeugt. Die Bitleitungs-Lastschaltung 35 und die Datenleitungs-Lastschaltung 32 können in herkömmlicher Weise aufgebaut sein, wovon ein Beispiel ein Fig. 12 gezeigt ist.
Es soll nun der Schreibbetrieb der vorliegenden Ausführungsform beschrieben werden. Während des Schreibbetriebs ist das Schreibfreigabesignal auf "L" gesetzt und das automatische Abschaltsignal ist ebenfalls auf "L" gesetzt. Die interne Zeitsteuerschaltung 31 gibt das Systemsteuersignal als "L" unmittelbar vor Beginn des Schreibbetriebs aus, was die selektive Treiberschaltung 53 von Fig. 3 veranlaßt, ein logisch hohes Signal A auszugeben. Während der Periode, während derer das Ausgangssignal A "H" ist, gibt der Ringoszillator 52 Impulse B aus, wie in Fig. 13 gezeigt. Das Auftreten des Ausgangssignals B veranlaßt die Zeitsteuersignal-Generatorschaltung 54, Zeitsteuersignale tR, t&sub1;, t&sub2; und t&sub3; zu erzeugen. Das Zeitsteuersignal tR ist eine Serie von Impulsen, die unmittelbar nach dem Abfall eines jeweiligen Impulses B ansteigen und eine Impulsbreite B aufweisen, die schmaler ist als die der Impulse B. Das Zeitsteuersignal t&sub1; ist eine Serie von Impulsen, die mit dem Anstieg des Zeitsteuersignals tR ansteigen und eine Impulsbreite aufweisen, die schmaler ist als die der Impulse B und breiter als die des Zeitsteuersignals tR. Das Zeitsteuersignal t&sub2; ist eine Serie von Impulsen, deren Logikwert sich umgekehrt zu den Impulsen des Zeitsteuersignals t&sub1; ändert. Das verbleibende Zeitsteuersignal t&sub3; ist ebenfalls eine Serie von Impulsen, die als Antwort auf einen Abfall des Zeitsteuersignals t&sub2; auf einen logisch niedrigen Wert abfallen und eine Impulsbreite aufweisen, die schmaler ist als die des Signals t&sub2;. Der Ringoszillator als Oszillationseinrichtung ist vorgesehen, damit das erhöhte (hochgestufte) Potential höher als das Quellenpotential wiederholt an die Wortleitungen angelegt wird, um dadurch die Schreib- und Lesevorgänge von Daten zur Speicherzelle 1 zuverlässig auszuführen.
Fig. 14 zeigt Signale, die in der Erhöhungsspannungs-Gatesteuersignal-Generatorschaltung 55 von Fig. 5 auftreten. Wenn ein bestimmter Block (Speicherzellenfeld) in einem ausgewählten Zustand ist, ist das dem ausgewählten Block zugewiesene Blocksignal "H". Wenn die Zeitsteuersignale t&sub2; und t&sub3; "L" sind, aktiviert die Änderung des logischen Zustands der Zeitsteuersignale tR und t&sub1; von "L" zu "H" den MOS-Transistor T1 der ersten Spannungserhöhungs-Gatesteuersignal-Generatorschaltung 55a. Da die Spannungserhöhungs-Kondensatoren C1 und C2 an ihren negativen Elektroden auflogisch niedrigem Wert liegen, werden sie aufgeladen. Während des Ladebetriebs ist das Potential des Spannungserhöhungs-Gatesteuersignals VT0 so eingestellt, daß es {VDD-Vt(T2)} ist, und der Schaltungsknoten P1 ist auf {VDD-Vt(T4)} gesetzt, wobei Vt(T2) und Vt(T4) Schwellenspannungen (einschließlicher einer Spannungsabfallkomponente infolge eines Backgate-Effekts) der MOS-Transistoren T2 bzw. T4 sind. Wenn das Zeitsteuersignal tR seinen Zustand von logisch hoch nach niedrig ändert, während das Zeitsteuersignal t&sub1; logisch hoch bleibt, erscheint die Stromquellenspannung VDD an der negativen Elektrode des Spannungserhöhungs-Kondensator C1, so daß die Spannung des Spannungserhöhungs-Gatesteuersignals VT0 auf die obere Grenze von {VDD+Vt(T3)} angehoben wird. Der MOS-Transistor T3 ist Teil der Begrenzerschaltung 55ac und dient der Steuerung des Anstiegs der Spannung in dem Signal VT0 als einem positiven Potential des Spannungserhöhungs- Kondensators C1.
Wenn das Zeitsteuersignal t&sub1; von logisch hoch zu niedrig geändert wird und zur gleichen Zeit das Signal t&sub2; von logisch niedrig zu hoch geändert wird, macht die Spannungs-Anlegeschaltung 55bb das negative Potential des Spannungserhöhungs-Kondensators C2 zu einem logisch hohen Potential. Der Schaltungsknoten P1 wird damit auf ein Potential {VDD+Vt(T5)} gesetzt, wobei Vt(T5) eine Schwellenspannung des Transistors T5 einschließlich einer Spannungsabfallkomponente infolge eines Backgate-Effekts ist. Der MOS-Transistor T5 ist Teil der Begrenzerschaltung 55bc und steuert den Potentialanstieg des Schaltungsknotens Pl, um eine Zerstörung des Transistors T6 zu vermeiden. Das Schaltungsknotenpotential ist das positive Potential des Kondensators C2. Das Gatepotential des MOS-Transistors T6 in der Potential-Übertragungsschaltung 55bd ist {VDD+Vt(T5)}, und sein Drainpotential ist VDD. Wenn die Bedingung Vt(T6) ≤ Vt(T5) erfüllt ist, steigt sein Sourcepotential, das heißt das Potential des Spannungserhöhungs-Gatesteuersignals Vgate, wenigstens auf das Quellenpotential VDD, so daß der Kondensator C3 geladen wird. Vt(T6) ist eine Schwellenspannung (einschließlich einer Spannungsabfallkomponente infolge eines Backgate-Effekts) des MOS-Transistors T6.
Wenn das Zeitsteuersignal t&sub3; von logisch niedrig zu hoch geändert wird, während das Zeitsteuersignal t&sub2; logisch hoch bleibt, steuert die Potential-Anlegeschaltung 55be den Anstieg des negativen Potentials des Kondensators C3 auf das Quellenpotential VDD, was dazu führt, daß das Potential des Spannungserhöhungs-Gatesteuersignals Vgate in einem Ausmaß ansteigt, daß es das Quellenpotential VDD übersteigt. Unter der Voraussetzung, daß die Ladespannung des Kondensators C3 durch Vc3 repräsentiert wird, ist das Potential des Signals Vgate ausgedrückt durch {VDD+Vc3}. Die Zeitsteuersignale tR, t1 werden dann von logisch niedrig zu hoch geändert und die Zeitsteuersignale t&sub2;, t&sub3; werden von logisch hoch zu nierig geändert. Während das Zeitsteuersignal t&sub1; logisch hoch ist, ist der MOS-Transistor T7, der Teil der Entladeschaltung 55bf ist, aktiviert, um dadurch das Potential des Signals Vgate auflogisch niedrig zu halten.
Unter Bezugnahme auf Fig. 15 soll nun die Arbeitsweise der Erhöhungspotential-Generatorschaldas Schreibfreigabesignal WE logisch niedrig gehalten wird. Als erstes, wenn das Zeitsteuersignal t&sub1; von hoch zu niedrig geändert wird, während die Zeitsteuersignale t&sub2; und t&sub3; niedrig sind, wird der MOS-Transistor T8 der Ladungs-Injektionsschaltung 56a aktiviert, um den MOS-Transistor T9 einzuschalten. Somit wird der Kondensator C4 geladen, da das Potential seiner negativen Elektrode niedrig liegt. Während dieses Ladebetriebs ist das Potential des Schaltungsknotens P2 gemäß Darstellung in Fig. 15 auf {VDD-Vt(T9)} gesetzt, wobei Vt(T9) eine Schwellenspannung (einschließlich einer Spannungsabfallkomponente infolge eines Backgate-Effekts) des MOS-Transistors T9 ist.
Wenn das Zeitsteuersignal t&sub1; logisch niedrig wird und das Zeitsteuersignal t&sub2; logisch hoch, hebt die Potential-Anlegeschaltung 56b das negative Potential des Kondensators C4 an, so daß es das Potential VDD erreicht. Daher steigt das Potential des Schaltungsknotens P2 und erreicht die obere Grenze von {VDD+Vt(T1O)}, wobei Vt(T1O) eine Schwellenspannung (einschließlich einer Spannungsabfallkomponente infolge eines Backgate-Effekts) des MOS-Transistors T10 ist. Der MOS-Transistor T10 ist Teil der Begrenzerschaltung 56c und dient der Steuerung des Potentialanstiegs des Schaltungsknotens P2, damit der MOS-Transistor T11 nicht zerstört wird. Zur gleichen Zeit legt die Potential-Anlegeschaltung 56e das Quellenpotential VDD an die Drain des MOS-Transistors T11 der Potential-Übertragungsschaltung 56d an. Da das Gatepotential des MOS-Transistors T11 {VDD+Vt(T1O)} ist und sein Drainpotential VDD ist, wird, wenn die nachstehende Formel erfüllt ist, sein Sourcepotential, das heißt das Potential Vpp wenigstens auf das Quellenpotential VDD angehoben, und daher die Aufladung des Kondensators C5 ausgeführt:
vt(T11) ≤ Vt(T10)
wobei Vt(T11) eine Schwellenspannung (einschließlich einer Spannungsabfallkomponente infolge eines Backgate-Effekts) des MOS-Transistors T11 ist.
Als nächstes, wenn das Zeitsteuersignal t&sub3; zu logisch hoch geändert wird, verursacht die Potential-Anlegeschaltung 56f, daß das negative Potential des Kondensators C5 auf das Quellenpotential VDD angehoben wird, und das Potential Vpp steigt, so daß es das Quellenpotential VDD überschreitet. Das Erhöhungspotential Vpp ist durch {VDD+Vc5} ausgedrückt, worin Vc5 die Ladespannung des Kondensators C5 repräsentiert. Danach wird das Zeitsteuersignal t&sub1; auf logisch hoch geändert, und die Zeitsteuersignale t&sub2; und t&sub3; auflogisch niedrig geändert. Das Potential des Signals Vpp wird während der Periode, während derer das Zeitsteuersignal t1 logisch niedrig ist, logisch niedrig gehalten.
Unter Bezugnahme auf Fig. 16 wird der Schreibbetrieb der Wortleitungspotential-Synthetisier schaltung 57 erläutert. Bei dem Schreibbetrieb wird das Schreibfreigabesignal auf logisch niedrig gesetzt, so daß die Quellenpotential-Lieferschaltung 57a nicht aktiviert wird, das Quellenpotential VDD als Wortleitungs-Lieferpotential VVOL zu liefern. Wenn das Zeitsteuersignal tR von logisch hoch zu niedrig geändert wird hebt die Logikschaltung 57ba das Drainpotential des MOS-Transistors T15 der Potential-Übertragungsschaltung 57bb auf das Quellenpotential VDD. Das Potential des Spannungserhöhungs-Gatesteuersignals VT0 wird auf {VDD+Vt(T3)} angehoben. Somit wird das Potential des Schaltungsknotens P3 auf {VDD + Vt(T3) - Vt(T15)} (=VDD) gesetzt, so daß die Aufladung des Kondensators C7 ausgeführt wird. Vt(T15) ist eine Schwellenspannung (einschließlich einer Spannungsabfallkomponente infolge eines Backgate- Effekts) des MOS-Transistors T15.
Wenn das Potential des Signals Vgate und das Erhöhungspotential Vpp auf das Quellenpotential VDD angehoben sind, ist das Potential des Schaltungsknotens P3 so eingestellt, daß es das Quellenpotential VDD übersteigt und {Vdd + Vc7} ist, worin Vc7 die Ladespannung des Kondensators C7 repräsentiert. In diesem Moment ist das Gatepotential des Transistors T16 der Potential-Übertragungsschaltung 57bc {VDD + Vc7}, und sein Drainpotential ist das erhöhte Potential Vpp (= VDD), so daß das Wortleitungs-Lieferpotential VVOL {VDD + Vc7 - Vt(T16)} wird, wobei Vt(T16) eine Schwellenspannung (einschließlich einer Spannungsabfall komponente infolge eines Backgate-Effekts) des MOS-Transistors T16 ist. Wenn Vc7 gleich oder größer als Vt(T16) eingestellt wird, wird die Wortleitungs-Lieferspannung VVOL zu VDD. Wenn das Potential des Spannungserhöhungs-Gatesteuersignals Vgate {VDD + Vc3} wird, wird das Gatepotential des Transistors T1 6 der Potential-Übertragungsschaltung 57bc {VDD + Vc7 + Vc77}, und daher wird das Wortleitungs-Lieferpotential VVOL weiter angehoben und wird {VDD + Vc7 + Vc77 - Vt(T16)}. Vc77 repräsentiert einen Potentialanstieg durch den zweiten Erhöhungsbetrieb. Demgemäß wird das Wortleitungs-Lieferpotential VVOL durch einen Zweistufen-Erhöhungsbetrieb erhöht, so daß es ausreichend das Quellenpotential VDD übersteigt.
Fig. 17 zeigt den Schreibbetrieb der Wortleitungspotential-Anlegeschaltung. Im folgenden erfolgt eine Erläuterung für den Fall, daß die Wortleitung WL1 ausgewählt ist. Als Antwort auf die X-Adressenpuffer-Ausgangssignale RO-R3, - , erzeugt die X-Adressendecoder- und-Wortleitungs-Pufferschaltung 22a das Quellenpotential VDD. Die erste Potentiallieferschaltung 59a wird aktiviert, während die Wortleitungs-Entladeschaltung 59e nicht aktiviert wird. Genauer gesagt, wenn das Potential des Spannungserhöhungs-Steuersignals VT0 {VDD + Vt(T3)} wird, wird das Potential des Schaltungsknotens PS, bei dem es sich um das Sourcepotential des MOS-Transistors T17 handelt, auf {VDD + Vt(T3) - Vt(t17)} (= VDD) gesetzt, durch das der Kondensator C8 geladen wird. Wenn dagegen das Potential des Spannungserhöhungs- Gatesteuersignals Vgate die Stromversorgungsspannung VDD wird, wird das Schaltungsknotenpotential des Schaltungsknotens P5 auf {VDD + Vc8} angehoben, wobei Vc8 die Ladespannung des Kondensators C8 repräsentiert. In diesem Moment ist das Wortleitungs-Lieferpotential VVOL {VDD + Vc7 - Vt(T16)}, und das an die Wortleitung WL1 angelegte Potential ist {VDD + Vc8 - Vt(T18)}. Wenn darüberhinaus das Potential des Gatesteuersignals Vgate das Quellenpotential {VDD + Vc3} wird, wird das Potential des Schaltungsknotens P5 auf bis zu {VDD + Vc8 + Vc88} angehoben (Vc88 repräsentiert einen Potentialanstieg durch den zweiten Erhöhungsbetrieb). Gleichzeitig wird das Wortleitungs-Lieferpotential VVOL auf {VDD + Vc7 + Vc77 - Vt(1 6)} angehoben. Daher wird das an die Wortleitung WL1 angelegte maximale Potential {VDD + VcB + Vc88 - Vt(T18)}.
Die folgende Formel (5) kann durch Ersetzen des Quellenpotentials VDD durch das maximale Potential Vmax in der obigen Formel (3) erhalten werden.
Vmax > Vt1 + Vt2 + Vb (5)
Unter der Voraussetzung, daß im Hinblick auf das Halbleiterherstellungsverfahren Vt1 und Vt2 auf 0,9 V gesetzt wurden, während Vb auf 0,9 V gesetzt wurde, sollte das Schreib-Wortleitungspotential Vmax höher als 2,4 V sein. Wenn das maximale Potential Vmax auf 1,8 VDD gesetzt wird, sollte das Quellenpotential VDD höher als 1,33 V sein. Die Verringerung des Werts des Quellenpotentials VDD ist günstig für die Batteriequelle im Hinblick auf deren Vereinfachung. Gemäß der vorliegenden Erfindung kann das Datenschreiben selbst unter Verwendung einer Stromquelle ausgeführt werden, die eine einzelne Trockenbattene umfaßt. Obwohl die obige Formel (5) sich aus dem zweistufigen Potentialerhöhen ergibt, kann sie durch ein einstufiges Potentialerhöhen unter Verwendung einer höheren Ladespannung erfüllt werden. Wo eine höhere Ladespannung unmöglich ist, oder, wo es erwünscht ist, ein hohes Erhöhungspotential zu gewährleisten, kann eine mehrstufige Spannungserhöhungsschaltung eingesetzt werden. Die Spannungserhöhungseinrichtung kann eine Ladungspumpe sein.
Nachdem an die Wortleitung WL1 das erhöhte Potential angelegt wurde, wird das Zeitsteuersignal tR auflogisch hoch geändert und als Antwort darauf das Entlade-Zeitsteuersignal tR0 erzeugt. Während der Periode, während derer das Zeitsteuersignal tRO hoch ist, ist die Spannungserhöhungs-Kondensator-Entladeschaltung 59d aktiviert, um den Kondensator C8 zu entladen, und daher wird das Potential des Schaltungsknotens P5 logisch niedrig gehalten.
Es soll nun der Lesebetrieb beschrieben werden. Beim Lesen wird die Ringoszillatorschaltung 51 angesteuert, und die Transformationszeit-Steuersignal-Generatorschaltung 54 erzeugt die Zeitsteuersignale tR, t&sub1;, t&sub2; und t&sub3;, wie in Fig. 13 gezeigt. In der Erhöhungspotential-Generatorschaltung 56 werden, obwohl die erste Stufe der Ladungs-Injektionsschaltung 56a aktiviert ist, die Potential-Anlegeschaltungen 56b, 56e und 56f nicht aktiviert, da das Schreibfreigabesignal logisch hoch gehalten wird. Daher bleibt das Erhöhungspotential Vpp logisch niedrig, wie in Fig. 15 gezeigt.
In der Wortleitungspotential-Synthetisierschaltung 57 ist, da das Schreibfreigabesignal hoch ist und das Erhöhungspotential Vpp niedrig ist, das Potential des Schaltungsknotens P3 auf logisch niedrig fixiert, wie in Fig. 16 gezeigt, und daher befindet sich der MOS-Transistor T16 in einem nicht angesteuerten Zustand. Wo das Schreibfreigabesignal hoch ist, wird das Drainpotential des MOS-Transistors T12 auf das Quellenpotential VDD gesetzt, während, wenn das Spannungserhöhungs-Gatesteuersignal VT0 {VDD + Vt(T3)} wird, das Potential des Schaltungsknotens P4 auf das Quellenpotential VDD gesetzt wird und die Aufladung des Kondensators C6 ausgeführt wird. Wenn danach das Potential des Spannungserhöhungs-Gatesteuersignals Vgate das Quellenpotential VDD wird, wird das Potential des Schaltungsknotens P4 auf (VDD + Vc6) angehoben, wobei Vc6 die Ladespannung des Kondensators C6 repräsentiert. Wenn dann das Potential des Spannungserhöhungs-Gatesteuersignals Vgate das Quellenpotential (VDD + Vc3) wird, wird das Potential des Schaltungsknotens P4 vorübergehend auf (VDD + Vc6 + Vc66) angehoben. Das Schaltungsknotenpotential wird dann auf {VDD + Vt(T13)} unter der Steuerung der Begrenzerschaltung 57ad gesenkt. Vt(T13) repräsentiert eine Schwellenspannung (einschließlich einer Spannungsabfallkomponente infolge eines Backgate- Effekts) des MOS-Transistors T13, und Vc66 repräsentiert den Potentialanstieg, der durch den zweiten Erhöhungsbetrieb gewonnen wird. Der MOS-Transistor T14 wird von der Begrenzerschaltung 57ad vor einer Zerstörung geschützt. Solange die Schwellenspannung Vt(T14) gleich oder geringer als Vt(T13) gehalten wird, wird das Wortleitungs-Lieferpotential VVOL, das während des Datenlesebetriebs erzeugt wird, so eingestellt, daß es gleich dem Quellenpotential VDD wird, wie in Fig. 16 gezeigt.
Unter Bezugnahme auf Fig. 17 wird der Lesebetrieb der Wortleitungspotential-Anlegesteuerschaltung erläutert. Im folgenden wird als Beispiel der Lesebetrieb erläutert, bei dem die Wortleitung WL1 ausgewählt ist. Als Antwort auf die X-Adressenpuffer-Ausgangssignale RO-R3, WO-W3 erzeugt der X-Decoder-und-Wortleitungspuffer 22a das Quellenpotential VDD. Die Wortleitungs-Entladeschaltung 59e wird nicht angesteuert, während die erste Potentialausgabeschaltung 59a angesteuert wird. Genauer gesagt, wenn das Potential des Steuersignals VT0 {VDD + Vt(T3)} wird, wird das Potential des Schaltungsknotens PS, bei dem es sich um das Sourcepotential des MOS-Transistors T17 handelt, auf {VDD + Vt(T3) - Vt(T17)} (= VDD) gesetzt, und daher wird die Aufladung des Kondensators C8 ausgeführt. Wenn als nächstes das Potential des Signals Vgate das Quellenpotential VDD wird, wird das Potential des Schaltungsknotens P5 auf (VDD + Vc8) angehoben, und das Wortleitungs-Lieferpotential VVOL wird auf VDD gesetzt. Während des Lesebetriebs wird eine ausgewählte Wortleitung direkt mit dem Quellenpotential VDD beliefert.
Bei der vorliegenden Erfindung wird ein mehrfacher Erhöhungsbetrieb von der Ringoszillatorschaltung 51 während des Schreibbetriebs ausgeführt, und das Schreiben derselben Daten in dieselbe Speicherzelle wird einige Male versucht. Selbst wenn daher das erste Schreiben von Daten in eine Speicherzelle nicht richtig ausgeführt wird, werden dieselben Daten von dem zweiten oder späteren Schreibvorgang zuverlässig in die Speicherzelle geschrieben. Damit kann ein richtiges Einschreiben erreicht werden.
Es besteht ein Zeitverzug zwischen dem Punkt, an dem der Spannungserhöhungsbetrieb beginnt, und dem, zu dem das maximale Erhöhungspotential erhalten wird. Der Zeitverzug führt eine Periode ein, in welcher das Wortleitungspotential vorübergehend niedrig ist, wenn die Speicherzellen aktiviert sind. In anderen Worten, eine Übergangsperiode tritt zwischen dem Zustand auf, wo eine Wortleitung nicht ausgewählt ist, und dem, wo die Wortleitung ausgewählt ist. Wie in Fig. 17 gezeigt, ist die Übergangsperiode im Schreibbetrieb so, daß das Poten tial der ausgewählten Wortleitung von 0 V auf (VDD + Vc8) - Vt(T18) geändert wird, während diejenige im Lesebetrieb so ist, daß das Potential von 0V auf VDD - Vt(T18) geändert wird.
In Verbindung mit der Übergangsperiode im Lesebetrieb wird unter Bezugnahme auf Fig. 18 eine Erzeugung eines Leseverstärker-Steuersignals ΦSA unter der Steuerung der internen Zeitsteuerschaltung 31 beschrieben, die ausgeführt wird, solange das Wortleitungspotential nicht ausreichend angehoben ist. Wenn Störsignale während des Erhöhens des Wortleitungspotentials eingeführt werden, besteht eine Möglichkeit, daß das Potential an der Datenleitung DB von Störsignalen ungünstig beeinflußt wird, was die auf der Datenleitung DB zu lesenden Daten D zu invertierten Daten Dinv machen kann. Wenn die invertierten Daten Dinv anstelle der Originaldaten D auf die Datenleitung gesetzt werden, wird das Potential der invertierten Daten verstärkt, da die Leseverstärkerschaltung 33 durch das Anlegen des Leseverstärker-Steuersignals ΦSA bereits aktiviert wurde. Der Leseverstärker 33 wird so eingestellt, daß sein Ausgangssignal ein invertiertes Signal Oinv wird, das durch Verstärken des Potentials der invertierten Daten Dinv erhalten wird. Wenn danach die Originaldaten D auf der Datenleitung auftreten, bedarf es einer relativ langen Zeitspanne td, bevor das richtige Ausgangssignal 0, das durch Verstärken des Potentials der Daten D erhalten wird, an den Ausgängen SO und des Leseverstärkers 33 auftritt. Zur Vermeidung solch einer Zeitverzögerung td wird gemäß der vorliegenden Erfindung der folgenden Schaltungsaufbau eingesetzt.
Die vorliegende Ausführungsform ist mit der Spannungserhöhungs-Detektorschaltung 39 versehen, die den Abschluß des Erhöhungsbetriebs auf der Basis des Zeitsteuersignals t&sub3; erfaßt, welches von der Wortleitungspotential-Transformationsschaltung 50 geliefert wird, und das Detektorsignal erzeugt, sowie der Leseverstärker-Steuerschaltung 38, die die Leseverstärkerschaltung 33 nach Maßgabe des Detektorsignals nach Abschluß des Erhöhens des Potentials der Wortleitungen aktiviert. Wie aus Fig. 14 ersichtlich, wird das Spannungserhöhungs-Gatesteuersignal Vgate so eingestellt, daß es ein maximales Potential ist, wenn das Zeitsteuersignal t&sub3; hoch ist. Das Erhöhungs-Anlegepotential {VDD + VcB + Vc88 - Vt(T18)} tritt an der Wortleitung auf, wenn das Erhöhungs-Gatesteuersignal Vgate auf das maximale Potential eingestellt ist. Im Lesebetrieb ist die Wortleitung auf das Quellenpotential VDD gesetzt, bevor das Zeitsteuersignal t&sub3; hoch wird. Daher wird gemäß der vorliegenden Erfindung das Leseverstärkungs-Steuersignal ΦSA erzeugt, nachdem das Zeitsteuersignal t&sub3; sich beim Lesebetrieb von niedrig auf hoch ändert. Wie in Fig. 19 gezeigt, erzeugt die Erhöhungs-Detektorschaltung 39 das Detektorsignal , dessen Pegel eine vorgeschriebene Zeitspanne nach Anstieg des Zeitsteuersignals t&sub3; abfällt und gleichzeitig mit dem Abfall des Zeitsteuersignals t&sub3; ansteigt.
Die Leseverstärker-Steuerschaltung 38 liefert das Leseverstärker-Steuersignal ΦSA an die Leseverstärkerschaltung 33, wobei der Pegel des Signals ΦSA mit dem Abfall des Detektorsignals ansteigt und mit dem Anstieg des Signals abfällt. Wenn die Leseverstärkerschaltung 33 das Signal ΦSA empfängt, wird sie aktiviert und verstärkt die Potentialdifferenz der Datenleitung. Da, wie oben beschrieben, der Leseverstärker 33 nach Abschluß des Hochstufens des Wortleitungspotentials aktiviert wird, werden falsche invertierte Daten Dinv, die durch Störsignale, die auf der Datenleitung erscheinen, eingeführt werden, nicht verstärkt. Daher werden die richtigen Daten D, die auf der Datenleitung erscheinen, über den Leseverstärker 33 verstärkt. Die verstärkte Spannung der invertierten Daten Dinv variiert abhängig von dem Betrag der eingeführten Störsignale, so daß der Zeitverbrauch zum Kompensieren solcher fehlerhafter Daten entsprechend variiert. Im Gegensatz dazu kann gemäß der vorliegenden Erfindung solch ein Zeitverbrauch vermieden werden. Bei der vorliegenden Ausführungsform wird das Steuersignal von der Bitleitungs/Datenleitungs-Laststeuerschaltung 36 ebenfalls nach Maßgabe des Zeitsteuersignals erzeugt.
Das SRAM von Fig. 1 kann zur Verwendung in elektronischen Vorrichtungen wie etwa einem Tischrechner von Fig. 20 und ähnlichem angesetzt werden. Dieser Typ tragbarer elektronischer Vorrichtung speichert Daten wie das Datum, die Zeit und ähnliches, die durch eine Tastenmatrix 71 in ein SRAM 73 unter der Steuerung einer Microprozessoreinheit (MPU) 72 eingegeben werden, und zeigt die gespeicherten Daten in dem SRAM 73 an einer LCD-Tafel 74 nach Maßgabe von durch die Tastenmatrix eingegebenen Befehlen an. Diese Art von Vorrichtung muß eher kompakte Größe und leichtes Gewicht sowie eine verlängerte Lebensdauer aufweisen als eine hohe Verarbeitungsgeschwindigkeit. Es ist daher vorzuziehen, diese Art von Vorrichtung mit dem SRAM von Fig. 1 zu versehen, das in der Lage ist, mit einer relativ niedrigen Spannung betrieben zu werden, so daß solch eine Vorrichtung mit einer verringerten Anzahl von Trockenbatterien oder einer Trockenbatterie der Art mit verringerter Kapazität betrieben werden kann.

Claims

1. Halbleiter-Speichervorrichtung, umfassend

eine Speicherzelle (1) mit einer Flipflop-Schaltung, die eine erste Lasteinrichtung (HR1) und einen ersten Feldeffekttransistor (N1) mit isoliertem Gate, die eine Reihenschaltung bilden, an die eine Stromquellenspannung angelegt wird, und eine zweite Lasteinrichtung (HR2) und einen zweiten Feldeffekttransistor (N2) mit isoliertem Gate, die eine Reihenschaltung bilden, an die die Stromquellenspannung angelegt wird, aufweist, und mit Feldeffekttransistoren (N3, N4) mit isoliertem Gate für den Zugriff, die zwischen Speicherknoten (n1, n2) der Flipflop-Schaltung und Bitleitungen (BL, ) geschaltet sind, und eine Spannung einer Wortleitung ( ) als ein Gateeingangssignal empfangen, und

eine Wortleitungsspannungs-Transformationseinrichtung (50) zum Erhöhen der Spannung der Wortleitung, wenn sie zum Datenschreiben ausgewählt ist, auf eine Schreibspannung (VVOL), die die Stromquellenspannung (VDD) übersteigt, innerhalb wenigstens eines Teiles des Datenschreibintervalls, dadurch gekennzeichnet, daß

die Wortleitungsspannungs-Transformationseinrichtung (50) eine Einrichtung enthält zum wiederholten Durchführen, während desselben Datenschreibintervalls, eines Potentialerhöhungs- und -erniedrigungsbetriebs zwischen Masse und der Schreibspannung.

2. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2, bei der die Wortleitungsspannungs-Transformationseinrichtung (50) eine Spannungs-Mehrstufen-Erhöhungseinrichtung (51, 54-57, 59) umfaßt, welche die Schreibspannung über wenigstens zwei Stufen von Erhöhungsbetriebsläufen erzeugt.

3. Halbleiter-Speichervorrichtung nach Anspruch 1, bei der die Wortleitungsspannungs- Transformationseinrichtung (50) umfaßt:

eine Oszillatoreinrichtung (51), die während der Schreiboperation wiederkehrende Impulse erzeugt,

eine Spannungstransformations-Zeitsteuersignal-Generatoreinrichtung (54), die auf der Basis der obigen Impulse Zeitsteuersignale erzeugt,

eine Erhöhungsspannungs-Generatoreinrichtung (56) zur Erzeugung einer Erhöhungsspannung nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen, wobei der Wert der Spannung die Stromquellenspannung (VDD) übersteigt,

eine Erhöhungsspannungs-Steuersignal-Generatoreinrichtung (55) zur Erzeugung eines Erhöhungsspannungs-Steuersignals nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen, wobei die Spannung des Signals die Stromquellenspannung übersteigt, eine Wortleitungs-Lieferspannungs-Synthetisiereinrichtung (57), die das Erhöhungspotential von der Erhöhungsspannungs-Generatoreinrichtung und das Quellenpotential von der Stromquellenspannung erhält und selektiv eines der empfangenen Potentiale als ein Wortleitungs-Lieferpotential nach Maßgabe des Erhöhungsspannungs-Steuersignals ausgibt, und

eine Wortleitungspotential-Anlegesteuereinrichtung (59), die das Anlegen der Wortleitungs-Lieferspannung an eine auszuwählende Wortleitung nach Maßgabe des ausgewählten Zeitsteuersignals und des Erhöhungsspannungs-Steuersignals steuert.

4. Halbleiter-Speichervorrichtung nach Anspruch 3, bei der die Oszillatoreinrichtung (51) eine Ringoszillatoreinrichtung ist.

5. Halbleiter-Speichervorrichtung nach Anspruch 4, bei der die Ringoszillatoreinrichtung (51) einen Ringoszillator aufweist, der eine Vielzahl von logischen Schaltungen und eine selektive Treibereinrichtung (53) umfaßt, welche den Ringoszillator selektiv nach Maßgabe interner Signale aktiviert.

6. Halbleiter-Speichervorrichtung nach einem der Ansprüche 3 bis 5, bei der die Spannungstransformations-Zeitsteuersignal-Generatoreinrichtung (54) eine Vielzahl logischer Schaltungen (101-105, 109-111, 114, 116-127) und eine Vielzahl von Verzögerungsschaltungen (112, 113, 115) aufweist.

7. Halbleiter-Speichervorrichtung nach einem der Ansprüche 3 bis 6, bei der die Erhöhungsspannungs-Generatoreinrichtung (56) eine Ladeeinrichtung (56a, 56b, 56c, 56d, 56e, C4), die einen ersten Spannungserhöhungs-Kondensator (C5) nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen lädt, und eine erste Potential-Anlegeeinrichtung (56f) zur Änderung eines Potentials des Kondensators nach Maßgabe eines vorausgewählten Signals unter den Zeitsteuersignalen aufweist.

8. Halbleiter-Speichervorrichtung nach Anspruch 7, bei der die Ladeeinrichtung aufweist:

eine Ladungs-Injektionseinrichtung (56a), die einen zweiten Spannungserhöhungs- Kondensator (C4) nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen auflädt,

eine zweite Potential-Anlegeeinrichtung (56b) zur Änderung eines Potentials des zweiten Spannungserhöhungs-Kondensators nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen,

eine Potential-Übertragungseinrichtung (56d) zum Empfang des erhöhten Potentials des zweiten Spannungserhöhungs-Kondensators als eines Steuereingangssignals nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen, und

eine dritte Potential-Anlegeeinrichtung (56e), die die Stromquellenspannung (VDD) an die Potential-Übertragungseinrichtung nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen anlegt.

9. Halbleiter-Speichervorrichtung nach einem der Ansprüche 3 bis 8, bei der die Erhöhungsspannungs-Generatoreinrichtung (56) eine Begrenzereinrichtung (56c) aufweist, die einen Spannungsanstieg durch den Spannungserhöhungsbetrieb begrenzt.

10. Halbleiter-Speichervorrichtung nach einem der Ansprüche 3 bis 9, bei der die Erhöhungsspannungs-Steuersignal-Generatoreinrichtung (55) eine erste Erhöhungsspannungs- Steuersignal-Generatoreinrichtung (55a), die ein erstes Erhöhungsspannungs-Steuersignal (VT0) erzeugt, und eine zweite Erhöhungsspannungs-Steuersignal-Generatoreinrichtung (55b), die ein zweites Erhöhungsspannungs-Steuersignal (Vgate) erzeugt, aufweist.

11. Halbleiter-Speichervorrichtung nach Anspruch 10, bei der die erste Erhöhungsspannungs-Steuersignal-Generatoreinrichtung (55a) eine Ladungs-Injektionseinrichtung (55aa), die einen Spannungserhöhungs-Kondensator (C&sub1;) nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen auflädt, und eine Potential-Anlegeeinrichtung (55ab) zur Änderung eines Potentials des Kondensators nach Maßgabe ausgewählter Signale unter den Zeitsteuersignalen aufweist.

12. Halbleiter-Speichervorrichtung nach Anspruch 10 oder 11, bei der die erste Erhöhungsspannungs-Steuersignal-Generatoreinrichtung (55a) eine Begrenzereinrichtung (55ac) aufweist, die einen Spannungsanstieg durch den Spannungserhöhungsbetrieb begrenzt.

13. Halbleiter-Speichervorrichtung nach einem der Ansprüche 10 bis 12, bei der die zweite Erhöhungsspannungs-Steuersignal-Generatoreinrichtung (55b) eine Ladeeinrichtung (55ba, 55bb, 55bc, 55bd, C&sub2;), die einen ersten Spannungserhöhungs-Kondensator (C&sub3;) nach Maßgabe vorausgewählter Signale unter den Zeitsteuersignalen auflädt, und eine erste Potential- Anlegeeinrichtung (55be) zur Änderung eines Potentials des Kondensators nach Maßgabe ausgewählter Signale unter den Zeitsteuersignalen aufweist.

14. Halbleiter-Speichervorrichtung nach Anspruch 13, bei der die Ladeeinrichtung aufweist:

eine Ladungs-Injektionseinrichtung (55ba), die einen zweiten Spannungserhöhungs- Kondensator (C&sub2;) nach Maßgabe eines ausgewählten Signals unter den Zeitsteuersignalen auflädt,

eine zweite Potential-Anlegeeinrichtung (55bb) zur Erhöhung des Potentials an einer Elektrode des zweiten Spannungserhöhungs-Kondensators nach Maßgabe ausgewählter Signale unter den Zeitsteuersignalen, und

eine Potential-Übertragungseinrichtung (55bd) zum Empfang eines erhöhten Potentials von dem zweiten Erhöhungsspannungs-Kondensator und zum Aussenden des empfangenen Potentials nach Maßgabe vorausgewählter Signale unter den Zeitsteuersignalen.

15. Halbleiter-Speichervorrichtung nach einem der Ansprüche 3 bis 14, bei der die Wortleitungs-Lieferspannungs-Synthetisiereinrichtung (57) einen Stromquellenspannungs- Lieferabschnitt (57a), der ein Potential der Stromquellenspannung (VDD) an die Wortleitungspotential-Anlegesteuereinrichtung (59) liefert, wenn der Datenlesebetrieb ausgewählt ist, und eine Erhöhungsspannungs-Liefereinrichtung (57b), die die Schreibspannung an die Wortleitungspotential-Anlegesteuereinrichtung liefert, wenn der Schreibbetrieb ausgewählt ist, aufweist.

16. Halbleiter-Speichervorrichtung nach Anspruch 15, bei der der Stromquellenspannungs-Lieferabschnitt (57a) eine erste Potential-Übertragungseinrichtung (57ab), die von dem ersten Erhöhungsspannungs-Steuersignal (VT0) auf der Basis interner Signale gesteuert wird, und einen Spannungserhöhungs-Kondensator (C&sub6;), der den Spannungserhöhungsbetrieb beginnt, wenn er das zweite Erhöhungsspannungs-Steuersignal (Vgate) empfängt, sowie eine zweite Potential-Übertragungseinrichtung (57ac) zur Übertragung eines Potentials der Stromquellenspannung nach Maßgabe des Ladungspotentials des Kondensators aufweist.

17. Halbleiter-Speichervorrichtung nach einem der Ansprüche 15 oder 16, bei der die Erhöhungsspannungs-Liefereinrichtung (57b) eine erste Potential-Übertragungseinrichtung (57bb), die von dem ersten Erhöhungsspannungs-Steuersignal (VT0) auf der Basis interner Signale und eines ausgewählten Signals unter den Zeitsteuersignalen gesteuert wird, und einen Spannungserhöhungs-Kondensator (C&sub7;), der den Spannungserhöhungsbetrieb beginnt, wenn er das zweite Erhöhungsspannungs-Steuersignal (Vgate) empfängt, sowie eine zweite Potential- Übertragungseinrichtung (57bc) zur Übertragung der Erhöhungsspannung nach Maßgabe des Ladungspotentials des obigen Kondensators aufweist.

18. Halbleiter-Speichervorrichtung nach einem der Ansprüche 15 bis 17, bei der der Stromquellenspannungs-Lieferabschnitt (57a) eine Begrenzereinrichtung (57ad) aufweist, die einen Spannungsanstieg durch den Spannungserhöhungsbetrieb begrenzt.

19. Halbleiter-Speichervorrichtung nach einem der Ansprüche 10 bis 18, bei der die Wortleitungspotential-Anlegesteuereinrichtung eine erste Potential-Übertragungseinrichtung, die ein ausgewähltes Potential einer Leitungsdecoder-und-Wortleitungs-Puffereinrichtung (22) unter der Steuerung des zweiten Erhöhungsspannungs-Steuersignals (Vgate) an einen Erhöhungs- Kondensator (C&sub8;, C&sub9;) überträgt, der einen Spannungserhöhungsbetrieb beginnt, und eine zweite Potential-Übertragungseinrichtung (59b), die die Wortleitungs-Lieferspannung unter der Steuerung durch die Erhöhungsspannung an die Wortleitung liefert, aufweist.

20. Halbleiter-Speichervorrichtung nach Anspruch 19, bei der die Wortleitungspotential-Anlegesteuereinrichtung (59) eine Entlade-Zeitsteuereinrichtung (59c), die ein Entlade-Zeitsteuersignal (tR0) erzeugt, wenn sie interne Signale und ausgewählte Signale unter den Zeitsteuersignalen empfängt, und eine Entladeeinrichtung (59d), die den Spannungserhöhungs- Kondensator (C&sub8;, C&sub9;) nach Maßgabe des Entlade-Zeitsteuersignals entlädt, aufweist.

21. Halbleiter-Speichervorrichtung nach Anspruch 19 oder 20, bei der die Wortleitungspotential-Anlegesteuereinrichtung (59) eine Wortleitungs-Entladeeinrichtung (59e) aufweist, die die Ladung der Wortleitung nach Maßgabe eines Potentials entlädt, welches einen nicht ausgewählten Zustand durch die Leitungsdecoder-und-Wortleitungs-Puffereinrichtung (22) repräsentiert.

22. Halbleiter-Speichervorrichtung nach einem der Ansprüche 7 bis 21, bei der eine Elektrode jedes der Erhöhungs-Kondensatoren von einer ersten Halbleiterschicht gebildet wird und die anderen Elektroden jedes der Kondensatoren von einer zweiten Halbleiterschicht gebildet werden, die vermittels einer Isolierschicht auf der ersten Halbleiterschicht vorgesehen ist.

23. Halbleiter-Speichervorrichtung nach Anspruch 22, bei der die negative Elektrode jedes der Erhöhungs-Kondensatoren von der zweiten Halbleiterschicht gebildet wird und die positive Elektrode jedes der Kondensatoren von der ersten Halbleiterschicht gebildet wird.

24. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 23, bei der die erste und die zweite Lasteinrichtung (HR2, HR1) Lastelemente des Typs mit hohem Widerstand sind.

25. Halbleiter-Speichervorrichtung nach Anspruch 24, bei der die Lastelemente des Typs mit hohem Widerstand aus Polysilicium hohen Widerstands bestehen.

26. Halbleiter-Speichervorrichtung nach Anspruch 24, bei der die Lastelemente des Typs mit hohem Widerstand MOS-Elemente des Lasttyps sind.

27. Halbleiter-Speichervorrichtung nach einem der vorhergehenden Ansprüche, bei der die Wortleitungsspannungs-Transformationseinrichtung (50) eine Potential-Anlegesteuereinrichtung (59) aufweist zum Anlegen der Schreibspannung an die Wortleitung, wenn der Schreibbetrieb ausgewählt ist, und zum Anlegen einer Spannung niedriger als die Schreibspannung an die Wortleitung, wenn der Datenlesebetrieb ausgewählt ist.

28. Halbleiter-Speichervorrichtung nach Anspruch 27, ferner umfassend eine Detektoreinrichtung (39) für das angelegte Potential, die einen Punkt erfaßt, zu dem das Potential der Wortleitung auf eines für den Datenlesebetrieb gesetzt ist, und eine Leseverstärker-Steuerschaltung (38), die ein Leseverstärker-Steuersignal zum Aktivieren einer Leseverstärkereinrichtung auf der Basis des Ausgangssignals der Detektoreinrichtung für das angelegt Potential erzeugt.

29. Datenverarbeitungsvorrichtung, die eine Speichervorrichtung nach einem der vorhergehenden Ansprüche zur Speicherung von Daten, eine logische Operationseinrichtung, die logische Operation von Daten ausführt, und eine Eingabe/Ausgabeeinrichtung, die eine Eingabe oder Ausgabe der Daten ausführt, aufweist.