JPH023161A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH023161A JPH023161A JP63148104A JP14810488A JPH023161A JP H023161 A JPH023161 A JP H023161A JP 63148104 A JP63148104 A JP 63148104A JP 14810488 A JP14810488 A JP 14810488A JP H023161 A JPH023161 A JP H023161A
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- 230000015654 memory Effects 0.000 title claims abstract description 352
- 239000003990 capacitor Substances 0.000 claims description 21
- 238000007599 discharging Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 43
- 230000007423 decrease Effects 0.000 description 19
- 239000000872 buffer Substances 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 10
- 230000005260 alpha ray Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000000123 paper Substances 0.000 description 4
- 239000002966 varnish Substances 0.000 description 4
- 230000006399 behavior Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- UNPLRYRWJLTVAE-UHFFFAOYSA-N Cloperastine hydrochloride Chemical compound Cl.C1=CC(Cl)=CC=C1C(C=1C=CC=CC=1)OCCN1CCCCC1 UNPLRYRWJLTVAE-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229940035289 tobi Drugs 0.000 description 1
- NLVFBUXFDBBNBW-PBSUHMDJSA-N tobramycin Chemical compound N[C@@H]1C[C@H](O)[C@@H](CN)O[C@@H]1O[C@H]1[C@H](O)[C@@H](O[C@@H]2[C@@H]([C@@H](N)[C@H](O)[C@@H](CO)O2)O)[C@H](N)C[C@@H]1N NLVFBUXFDBBNBW-PBSUHMDJSA-N 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS−DRAMの低消費電力化と高S/N化
を同時に満足するメモリ回路に関する。
を同時に満足するメモリ回路に関する。
従来のDRAM回路は、特公昭61−61479に記載
のように信号を蓄積する複数のメモリセルから成るメモ
リアレー(メモリセルマトリクス)、複数のメモリセル
のうち1つを選択するXデコーダ。
のように信号を蓄積する複数のメモリセルから成るメモ
リアレー(メモリセルマトリクス)、複数のメモリセル
のうち1つを選択するXデコーダ。
Yデコーダ、メモリセルから読み出された信号を増幅す
るセンスアンプ等から成っている。メモリセルマトリク
スはビット線(データ線)とそれに交差するように設け
たワード線、その交点に設けたメモリセルから成ってい
る。メモリセルは1つのMOS−FETと1つのコンデ
ンサから成り、MOS−FETのドレイン端子はデータ
線に、ソース端子をコンデンサの一端に、ゲート端子は
ワード線に各々つながっている。これらの回路でのメモ
リセルへの信号の書き込みは、次の様に行なう、ある1
本ワード線電圧を高電位にし、メモリセルに蓄積してい
た信号(以下メモリセル信号という)をデータ線に読み
出す。読み出した信号はセンスアンプで増幅し、対とな
るデータ線を高電位と低電位とする。この電圧が選択さ
れているメモリセルに再び書き込まれ、メモリセルには
再び同じ信号が書き込まれる。この後選択されていたワ
ード線の電位を高電位・から少し下げる。この電位の低
下量は高電位を書き込んだメモリセルのトランスフアゲ
−)−(MOS−FET)がOFFとなる程度である。
るセンスアンプ等から成っている。メモリセルマトリク
スはビット線(データ線)とそれに交差するように設け
たワード線、その交点に設けたメモリセルから成ってい
る。メモリセルは1つのMOS−FETと1つのコンデ
ンサから成り、MOS−FETのドレイン端子はデータ
線に、ソース端子をコンデンサの一端に、ゲート端子は
ワード線に各々つながっている。これらの回路でのメモ
リセルへの信号の書き込みは、次の様に行なう、ある1
本ワード線電圧を高電位にし、メモリセルに蓄積してい
た信号(以下メモリセル信号という)をデータ線に読み
出す。読み出した信号はセンスアンプで増幅し、対とな
るデータ線を高電位と低電位とする。この電圧が選択さ
れているメモリセルに再び書き込まれ、メモリセルには
再び同じ信号が書き込まれる。この後選択されていたワ
ード線の電位を高電位・から少し下げる。この電位の低
下量は高電位を書き込んだメモリセルのトランスフアゲ
−)−(MOS−FET)がOFFとなる程度である。
この後、メモリセルを構成するコンデンサのMOS−F
ETのソース端子につながってない端子の電位を低電位
から高電位にする。
ETのソース端子につながってない端子の電位を低電位
から高電位にする。
これによりメモリセル信号のうち高電位のものは電位を
さらに高くする。一方、低電位のものはその電位がセン
スアンプによって保持されているため電位は変わらない
。したがって、メモリセルに蓄積する信号量を大きくで
き、高S/N化が図れる。
さらに高くする。一方、低電位のものはその電位がセン
スアンプによって保持されているため電位は変わらない
。したがって、メモリセルに蓄積する信号量を大きくで
き、高S/N化が図れる。
近年、メモリの高集積化にともない一度に充放電するデ
ータ線数が増大し、それによる消費電力の増大が問題と
なってきている。しかし上記メモリ回路はこれらの点に
ついては配慮されていなかった。
ータ線数が増大し、それによる消費電力の増大が問題と
なってきている。しかし上記メモリ回路はこれらの点に
ついては配慮されていなかった。
上記従来技術はメモリの高集積化にともなって生じる、
消費電力の増大に対する配慮がされておらず、メモリの
情報保持時間の低下、雑音の増大。
消費電力の増大に対する配慮がされておらず、メモリの
情報保持時間の低下、雑音の増大。
信頼度の低下等の問題があった。
消費電力の増大に対する対策としてはメモリで使う電圧
を低くする方法がある。しかし、メモリセルに蓄積する
電圧は情報保持時間や耐α線ソフトエラーの関係からむ
やみに低くはできない。したがって上記メモリで使う電
圧もあまり下げることはできず大幅に消費電力を低減す
ることはむづかしい。
を低くする方法がある。しかし、メモリセルに蓄積する
電圧は情報保持時間や耐α線ソフトエラーの関係からむ
やみに低くはできない。したがって上記メモリで使う電
圧もあまり下げることはできず大幅に消費電力を低減す
ることはむづかしい。
本発明の目的は、メモリセルの蓄積電圧を十分確保しつ
つ消費電力を大幅に低減することにある。
つ消費電力を大幅に低減することにある。
上記目的は、センスアンプでのメモリセル信号増幅時、
対となるデータ線間の電位差(以下データ線電圧振幅と
略す)をセンスアンプを構成しているMOS−FETの
しきい電圧より少し大きい値まで低下させることととも
に、メモリセル信号のうち高電位のものの電位をメモリ
セルを構成しているコンデンサのトランスファゲート用
MO8−FETにつながってない端子を使って昇圧する
ことにより達成される。
対となるデータ線間の電位差(以下データ線電圧振幅と
略す)をセンスアンプを構成しているMOS−FETの
しきい電圧より少し大きい値まで低下させることととも
に、メモリセル信号のうち高電位のものの電位をメモリ
セルを構成しているコンデンサのトランスファゲート用
MO8−FETにつながってない端子を使って昇圧する
ことにより達成される。
メモリセル信号増幅時のデータ線電圧振幅を小さくする
ことにより、データ線充放1!電流を大幅に低減するこ
とができ、消費電力の低減が図れる。
ことにより、データ線充放1!電流を大幅に低減するこ
とができ、消費電力の低減が図れる。
データ線電圧振幅を小さくすることによりメモリセルへ
データ線から書き込む電圧は小さくなるが、メモリセル
を構成するコンデンサの一端がらその電圧を昇圧するこ
とによりメモリセル信号は大きくできる。したがって情
報保持時間、耐α線ソフトエラー特性、S/Nの向上が
図れる。
データ線から書き込む電圧は小さくなるが、メモリセル
を構成するコンデンサの一端がらその電圧を昇圧するこ
とによりメモリセル信号は大きくできる。したがって情
報保持時間、耐α線ソフトエラー特性、S/Nの向上が
図れる。
以下、本発明の一実施例を第1図により説明する。第1
図(a)でMAはメモリセルアレーで、複数のデータ線
D o HD o”’ D n HD n 、ワード線
W o = W−、およびメモリセルMCから成る。X
DはXデコーダで複数のワード線のうちの1本を選択す
る。YDはYデコーダで複数のデータ対線のうちの1対
を選択する。Yoはデータ線選択信号線でYデコーダの
出力信号を伝える。PDはメモリセルを構成するコンデ
ンサの片側の端子(ここではプレートという) P o
−P mの電圧を制御するプレート駆動回路である。プ
レート配線P o ” P −はワード線毎に配置して
いる。SAo”SAnはセンスアンプでメモリセルから
読み出された信号を増幅する。1はデータ線プリチャー
ジ電圧Vopを伝える信号線、2はデータ線プリチャー
ジ信号線でプリチャージ信号φPを伝える。3,4はセ
ンスアンプ駆動信号線で、各々センスアンプ駆動信号φ
spy φSNを伝える。Ilo、Iloはデータ入出
力線で、メモリセルへの書き込み信号、メモリセルから
の読み出し信号を伝える。なお、ここではデータ入出力
線へのプリチャージ回路は省略している。AMPは出力
アンプで、メモリセルから読み出した信号を増幅し、出
力信号Dout とする、DiBはデータ入力パツファ
で外部からの入力信号(書き込み信号)をチップ内の信
号レベルに変換する回路である。φWは書き込み制御信
号である。
図(a)でMAはメモリセルアレーで、複数のデータ線
D o HD o”’ D n HD n 、ワード線
W o = W−、およびメモリセルMCから成る。X
DはXデコーダで複数のワード線のうちの1本を選択す
る。YDはYデコーダで複数のデータ対線のうちの1対
を選択する。Yoはデータ線選択信号線でYデコーダの
出力信号を伝える。PDはメモリセルを構成するコンデ
ンサの片側の端子(ここではプレートという) P o
−P mの電圧を制御するプレート駆動回路である。プ
レート配線P o ” P −はワード線毎に配置して
いる。SAo”SAnはセンスアンプでメモリセルから
読み出された信号を増幅する。1はデータ線プリチャー
ジ電圧Vopを伝える信号線、2はデータ線プリチャー
ジ信号線でプリチャージ信号φPを伝える。3,4はセ
ンスアンプ駆動信号線で、各々センスアンプ駆動信号φ
spy φSNを伝える。Ilo、Iloはデータ入出
力線で、メモリセルへの書き込み信号、メモリセルから
の読み出し信号を伝える。なお、ここではデータ入出力
線へのプリチャージ回路は省略している。AMPは出力
アンプで、メモリセルから読み出した信号を増幅し、出
力信号Dout とする、DiBはデータ入力パツファ
で外部からの入力信号(書き込み信号)をチップ内の信
号レベルに変換する回路である。φWは書き込み制御信
号である。
第1図(a)に示す回路の読み出し動作を第1図(b)
に示す動作波形を用いて説明する。なお、第1図(b)
では説明を容易にするために、各波形の電圧値の一例を
示している。
に示す動作波形を用いて説明する。なお、第1図(b)
では説明を容易にするために、各波形の電圧値の一例を
示している。
データ線プリチャージ信号φPが高電位、ここでは4v
の間、データ線Do、Do(Dn、DIl)はプリチャ
ージ電位、ここでは1vとなっている。
の間、データ線Do、Do(Dn、DIl)はプリチャ
ージ電位、ここでは1vとなっている。
この時センスアンプ駆動信号φsp、φSNは1vとな
っており、センスアンプはOFF状態にある。
っており、センスアンプはOFF状態にある。
φPが低電位、ここではOvになった後、ワード線が選
択される。ワード線Woが選択されたとする。Woが低
電位(Ov)から高電位(4V)になると各データ線に
はメモリセル信号が現われる。
択される。ワード線Woが選択されたとする。Woが低
電位(Ov)から高電位(4V)になると各データ線に
はメモリセル信号が現われる。
ここではデータ線Do、Dnにつながるメモリセルには
いづれも高電位の信号が蓄積されていたとする。したが
ってデータ線Do(Dn)の電位がり。
いづれも高電位の信号が蓄積されていたとする。したが
ってデータ線Do(Dn)の電位がり。
(Dn)より少し高くなる0次にφspが1■から2V
に、φsNが1vからOvに変化すると、センスアンプ
SAo”SA、が動作しメモリセル信号を増幅する。こ
れによりデータ線Doは2vに、D。
に、φsNが1vからOvに変化すると、センスアンプ
SAo”SA、が動作しメモリセル信号を増幅する。こ
れによりデータ線Doは2vに、D。
はOvになる。この後YデコーダYDにより1対のデー
タ線が選択される。ここではDo、Doが選択されると
する。したがってデータ線選択信号線Yoの電位が高電
位(4v)となり、データ入出力線I10.I10にメ
モリセル信号が読み出される。この信号は出力アンプA
MPにより増幅され、出力信号り。ut となる6次に
メモリセルへの信号の再書き込み動作を説明する。セン
スアンプが動作した後、メモリセルを構成するコンデン
サの片側端子である蓄積端子10の電位はDoと同じ電
位の2vとなっている(第1図(b)で端子10が高電
位の場合)、この時、プレートPoの電位が4vからO
vにかわるが、ワード線Woの電位が4vであるのでデ
ータ線、蓄積端子の電位はセンスアンプによって保持さ
れる。その後ワード線Woの電位が4vから2vまで低
下する。ここでメモリセルを構成するトランジスタのし
きい電圧を1vとすると、この時、蓄積端子10の電位
は2v、データ線Doの電位は2vとなっているためト
ランジスタToはOFF状態となる。したがって、次に
プレートPoの電位がOvから4VにかわるとW積端子
10の電位は2vからほぼ6vまで上昇する。これによ
りメモリセルにほぼ6vが書き込まれることになる。一
方、メモリセルに低電位の信号が蓄積されていた場合は
次の様な動作となる。第1図(b)の端子10が低電位
の場合の動作波形を用いて説明する。センスアンプが動
作した後データ線Doがov、i積端子10もOvとな
っている。したがってこの後、ワード線Woの電位が4
vから2vまで低下してもメモリセルを構成するトラン
ジスタTOはON状態である。したがって、次にプレー
トPOの電位がOvから4vにかわっても、センスアン
プにより蓄積端子10の電位はOvに保持される。これ
によりメモリセルにはOvが書き込まれることになる。
タ線が選択される。ここではDo、Doが選択されると
する。したがってデータ線選択信号線Yoの電位が高電
位(4v)となり、データ入出力線I10.I10にメ
モリセル信号が読み出される。この信号は出力アンプA
MPにより増幅され、出力信号り。ut となる6次に
メモリセルへの信号の再書き込み動作を説明する。セン
スアンプが動作した後、メモリセルを構成するコンデン
サの片側端子である蓄積端子10の電位はDoと同じ電
位の2vとなっている(第1図(b)で端子10が高電
位の場合)、この時、プレートPoの電位が4vからO
vにかわるが、ワード線Woの電位が4vであるのでデ
ータ線、蓄積端子の電位はセンスアンプによって保持さ
れる。その後ワード線Woの電位が4vから2vまで低
下する。ここでメモリセルを構成するトランジスタのし
きい電圧を1vとすると、この時、蓄積端子10の電位
は2v、データ線Doの電位は2vとなっているためト
ランジスタToはOFF状態となる。したがって、次に
プレートPoの電位がOvから4VにかわるとW積端子
10の電位は2vからほぼ6vまで上昇する。これによ
りメモリセルにほぼ6vが書き込まれることになる。一
方、メモリセルに低電位の信号が蓄積されていた場合は
次の様な動作となる。第1図(b)の端子10が低電位
の場合の動作波形を用いて説明する。センスアンプが動
作した後データ線Doがov、i積端子10もOvとな
っている。したがってこの後、ワード線Woの電位が4
vから2vまで低下してもメモリセルを構成するトラン
ジスタTOはON状態である。したがって、次にプレー
トPOの電位がOvから4vにかわっても、センスアン
プにより蓄積端子10の電位はOvに保持される。これ
によりメモリセルにはOvが書き込まれることになる。
次にワード線WoがOvとなりメモリセルへの再書き込
みが終了する。その後φSPI φ8Nが1vとなる。
みが終了する。その後φSPI φ8Nが1vとなる。
また、77が4vとなりデータ線を1vにプリチャージ
する。
する。
次に書き込み動作を第1図(c)の動作波形を用いて説
明する。読み出し動作と同様にしてメモリセル信号をセ
ンスアンプで増幅した後、書き込み信号Dt、、(第1
図(Q)では図示せず)がデータ入カパツファにとりこ
まれる1次に書き込み制御信号φW (第1図(C)で
は図示せず)が4vになると、データ入出力線I10.
I10の電位がDt。に応じて高電位、低電位に分かれ
る。ここではIloがOV、Iloが2vになったとす
る。
明する。読み出し動作と同様にしてメモリセル信号をセ
ンスアンプで増幅した後、書き込み信号Dt、、(第1
図(Q)では図示せず)がデータ入カパツファにとりこ
まれる1次に書き込み制御信号φW (第1図(C)で
は図示せず)が4vになると、データ入出力線I10.
I10の電位がDt。に応じて高電位、低電位に分かれ
る。ここではIloがOV、Iloが2vになったとす
る。
その後YデコーダYDにより1対のデータ線が選択され
る。ここではDo、Doが選択されたとする。
る。ここではDo、Doが選択されたとする。
したがってデータ線選択信号線YOが4vになる。
これによりDoが2V、DoがOvになり、メモリセル
の蓄積端子10には低電位のOvが書き込まれる(端子
10が高電位の場合の動作波形)。
の蓄積端子10には低電位のOvが書き込まれる(端子
10が高電位の場合の動作波形)。
一方、低電位がN積されたメモリセルに高電位を書き込
む動作は次の様に行なう。センスアンプが動作した後D
oはOV、Doは2vとなっている。
む動作は次の様に行なう。センスアンプが動作した後D
oはOV、Doは2vとなっている。
Ilo、Iloの電位はD + nにより各々2v、O
Vにされる。その後Yoが4■に上昇し、DOが2V、
DoがOvとなり、メモリセルの蓄積端子10には2v
が書き込まれる(端子10が低電位の場合の動作波形)
。
Vにされる。その後Yoが4■に上昇し、DOが2V、
DoがOvとなり、メモリセルの蓄積端子10には2v
が書き込まれる(端子10が低電位の場合の動作波形)
。
以上のようにしてメモリセルに信号が書き込まれた後の
動作は読み出し動作と同一である。すなわち、メモリセ
ルの信号のうち高電位のものは昇圧されほぼ6v、低電
位のものはOvで蓄積される。
動作は読み出し動作と同一である。すなわち、メモリセ
ルの信号のうち高電位のものは昇圧されほぼ6v、低電
位のものはOvで蓄積される。
以上述べたように、本実施例によればデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがってメモリの消費電力に関係するデータ
線の電圧振幅は小さくし、メモリセル信号に関係するプ
レートの電圧振幅は大きくすることによりメモリの低消
費電力化と高S/N化が図れる0本実施例ではデータ線
の電圧振幅に比べ、プレートの電圧振幅を大きくしてい
る。このようにすればメモリセル信号の大部分はプレー
トから書き込むことができるのでデータ線の電圧振幅は
センスアンプの動作限界近くまで小さくできる。これに
よりメモリセルの信号電圧を十分確保しつつ消費電力を
大幅に低減できる。
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがってメモリの消費電力に関係するデータ
線の電圧振幅は小さくし、メモリセル信号に関係するプ
レートの電圧振幅は大きくすることによりメモリの低消
費電力化と高S/N化が図れる0本実施例ではデータ線
の電圧振幅に比べ、プレートの電圧振幅を大きくしてい
る。このようにすればメモリセル信号の大部分はプレー
トから書き込むことができるのでデータ線の電圧振幅は
センスアンプの動作限界近くまで小さくできる。これに
よりメモリセルの信号電圧を十分確保しつつ消費電力を
大幅に低減できる。
また1本実施例ではデータ線のプリチャージ時の電位を
データ線の電圧振幅の高電位と低電位の中間にしている
。これにより消費電力はさらに低減できる。なお、デー
タ線の電圧振幅はセンスアンプを構成しているMOS−
FETのしきい電圧近傍まで小さくできるが動作の安定
性を考慮するとセンスアンプを構成するN−MOSTr
とp −MOSTrのしきい電圧の絶対値の和より少し
大きい程度が良い。ここでN−MOSTr、P−M O
S T rのしきい電圧を各々0.7V、−0,7Vと
仮定し、データ線電圧振幅を2vとすると、5v振幅の
場合に比べ充放電電流は1/2.5 に低減できるこ
とになる。なお、プレートを駆動することによる消費電
力の増大が考えられるが256ワード線X1024デー
タ対線のアレーを考えた場合、−度に充放電するデータ
線容量は200〜300pFであるのに対しプレートの
容量は2〜3pFとなり無視できる。
データ線の電圧振幅の高電位と低電位の中間にしている
。これにより消費電力はさらに低減できる。なお、デー
タ線の電圧振幅はセンスアンプを構成しているMOS−
FETのしきい電圧近傍まで小さくできるが動作の安定
性を考慮するとセンスアンプを構成するN−MOSTr
とp −MOSTrのしきい電圧の絶対値の和より少し
大きい程度が良い。ここでN−MOSTr、P−M O
S T rのしきい電圧を各々0.7V、−0,7Vと
仮定し、データ線電圧振幅を2vとすると、5v振幅の
場合に比べ充放電電流は1/2.5 に低減できるこ
とになる。なお、プレートを駆動することによる消費電
力の増大が考えられるが256ワード線X1024デー
タ対線のアレーを考えた場合、−度に充放電するデータ
線容量は200〜300pFであるのに対しプレートの
容量は2〜3pFとなり無視できる。
以上述べたように本実施例によればメモリセルへの書き
込み電圧を確保しつつデータ線の電圧振幅を小さくでき
るのでメモリの低消費電力化と高S/N化を両立できる
。
込み電圧を確保しつつデータ線の電圧振幅を小さくでき
るのでメモリの低消費電力化と高S/N化を両立できる
。
なお、プレートの電位は第1図(b)、(c)に示すよ
うに、メモリの待機時、メモリセルの2種の蓄積電位の
間の電位にしておけば、メモリセルを構成するコンデン
サに加わる電界は小さくなる。したがってコンデンサの
信頼性が向上する。
うに、メモリの待機時、メモリセルの2種の蓄積電位の
間の電位にしておけば、メモリセルを構成するコンデン
サに加わる電界は小さくなる。したがってコンデンサの
信頼性が向上する。
本実施例ではメモリセルに蓄積される信号は高電位側の
方が低電位側に比べ大きくなっている。
方が低電位側に比べ大きくなっている。
情報保持時間やα線ソフトエラーに対するマージンを大
きくするには高電位側のメモリセル信号を大きくする必
要がある。したがって本実施例によればこれらのマージ
ンの大きなメモリを得ることができる。
きくするには高電位側のメモリセル信号を大きくする必
要がある。したがって本実施例によればこれらのマージ
ンの大きなメモリを得ることができる。
本発明の別の実施例を第2図を用いて説明する。
本実施例は、データ線の電圧振幅とプレートの電圧振幅
を同じにしたものである。その他の動作および回路構成
は第1図に示す実施例と同一である。
を同じにしたものである。その他の動作および回路構成
は第1図に示す実施例と同一である。
第2図(a)はメモリの読み出し動作を、(b)は書き
込み動作を示す0本実施例ではデータ線の電圧振幅とプ
レートの電圧振幅を同じにし、プレートの電位をメモリ
の待機時、メモリセルの2種の蓄積電位の中間電位にし
ている。これによりメモリセルのコンデンサに加わる電
圧はメモリセルに蓄積される電位が高電位の場合と低電
位の場合で同じになり、コンデンサの信頼性を向上させ
ることができる。
込み動作を示す0本実施例ではデータ線の電圧振幅とプ
レートの電圧振幅を同じにし、プレートの電位をメモリ
の待機時、メモリセルの2種の蓄積電位の中間電位にし
ている。これによりメモリセルのコンデンサに加わる電
圧はメモリセルに蓄積される電位が高電位の場合と低電
位の場合で同じになり、コンデンサの信頼性を向上させ
ることができる。
第3図はプレート配線をワード線毎に設ける場合のメモ
リセル構成の実施例である。同図で(a)が等価回路、
(b)が平面構造を示している。従来のメモリセル構成
としては、アイ、ニス、ニス。
リセル構成の実施例である。同図で(a)が等価回路、
(b)が平面構造を示している。従来のメモリセル構成
としては、アイ、ニス、ニス。
シー、シー 86.ダイジェスト、オブ、テクニカル、
ペーパー、頁263 (ISSCC86,Digest
ofTechnical Papers P263)
やアイ、ニス、ニス、シー、シー 85.ダイジェスト
、オブ、テクニカルペーパー、頁245 (ISSCC
85,Digest ofTechnical Pap
ers P245)に示すものがある。これらのメモリ
セルを用いたメモリセルアレーではプレートはワード線
毎に分離されない、第3図(b)は上記従来のメモリセ
ルをもとにプレートをワード線毎に分離したものである
。同図で1がメモリセルを構成するトランジスタのソー
ス(ドレイン)端子となるn十拡散層で4のスルーホー
ルを介してデータ線につながる。ここでは図面が複雑に
なるのをさけるためにデータ線は示してない。データ線
はたとえばAL層などでワード線に対して垂直に配置す
る。2は第1のポリシリコン層で形成したプレートで同
図に示すように各ワード線に対応して分離している。5
の部分はコンデンサ部である。3は第2のポリシリコン
層で形成したワード線で、6の部分がトランジスタ部で
ある。第3図のメモリセル構成から明らかなように、ワ
ード線毎にプレート配線を設けるとプレート配線間でス
ペースが必要となりチップサイズが大きくなる。
ペーパー、頁263 (ISSCC86,Digest
ofTechnical Papers P263)
やアイ、ニス、ニス、シー、シー 85.ダイジェスト
、オブ、テクニカルペーパー、頁245 (ISSCC
85,Digest ofTechnical Pap
ers P245)に示すものがある。これらのメモリ
セルを用いたメモリセルアレーではプレートはワード線
毎に分離されない、第3図(b)は上記従来のメモリセ
ルをもとにプレートをワード線毎に分離したものである
。同図で1がメモリセルを構成するトランジスタのソー
ス(ドレイン)端子となるn十拡散層で4のスルーホー
ルを介してデータ線につながる。ここでは図面が複雑に
なるのをさけるためにデータ線は示してない。データ線
はたとえばAL層などでワード線に対して垂直に配置す
る。2は第1のポリシリコン層で形成したプレートで同
図に示すように各ワード線に対応して分離している。5
の部分はコンデンサ部である。3は第2のポリシリコン
層で形成したワード線で、6の部分がトランジスタ部で
ある。第3図のメモリセル構成から明らかなように、ワ
ード線毎にプレート配線を設けるとプレート配線間でス
ペースが必要となりチップサイズが大きくなる。
次に複数のワード線でプレート配線を共用する方式を示
す。
す。
本発明の別の実施例を第4図を用いて説明する。
第4図(a)に示すメモリ構成は、第1図(a)に示す
ものとプレート配線の構成が異なる以外は同じである。
ものとプレート配線の構成が異なる以外は同じである。
第1図(a)と同一の符号は同一のものを示す。
第1図に示す実施例ではワード線毎にプレート配線を設
けていたが、本実施例では2本のワード線で1本のプレ
ート配線を共用する構成となっている。
けていたが、本実施例では2本のワード線で1本のプレ
ート配線を共用する構成となっている。
第4図(a)に示す回路の読み出し動作を第4図(b)
に示す動作波形を用いて説明する。
に示す動作波形を用いて説明する。
データ線プリチャージ信号n (第4図(b)では図示
してない)が高電位の間、データ線Do。
してない)が高電位の間、データ線Do。
Do(D、、Dn)は4vにプリチャージされている。
この時センスアンプ駆動信号φSP、φSNは4vとな
っておりセンスアンプはOFF状態となっている。φP
がOvになった後、ワード線が選択される。ここではワ
ードWWoが選択されたとする。
っておりセンスアンプはOFF状態となっている。φP
がOvになった後、ワード線が選択される。ここではワ
ードWWoが選択されたとする。
WoがOvから7vになると各データ線にはメモリセル
信号が現われる。ここではデータ線Do。
信号が現われる。ここではデータ線Do。
D、につながるメモリセルにはいづれも高電位の信号が
蓄積されていたとする。したがって、Do。
蓄積されていたとする。したがって、Do。
Dnの電位がDo、D、より少し高くなる0次にφsP
が4vから5vに、φsNが4vがら3vに変化すると
、センスアンプ5Ao−8AI、が動作し、メモリセル
信号を増幅する。これによりデータ線Doは5V、Do
は3vになる。この後YデコーダYDにより1対のデー
タ線が選択される。ここではDo、Doが選択されると
する。したがって、データ線選択信号線Yo (第4
図(b)では図示してない)が高電位となり、データ入
出力線I10、l10(第4図(b)では図示してない
)にメモリセル信号が読み出される。この信号は出力ア
ンプAMPにより増幅され、出力信号D o u t
となる(第4図(b)には図示せず)1次にメモリセル
への信号の再書き込み動作を説明する。センスアンプが
動作するとDoは高電位の5V、D。
が4vから5vに、φsNが4vがら3vに変化すると
、センスアンプ5Ao−8AI、が動作し、メモリセル
信号を増幅する。これによりデータ線Doは5V、Do
は3vになる。この後YデコーダYDにより1対のデー
タ線が選択される。ここではDo、Doが選択されると
する。したがって、データ線選択信号線Yo (第4
図(b)では図示してない)が高電位となり、データ入
出力線I10、l10(第4図(b)では図示してない
)にメモリセル信号が読み出される。この信号は出力ア
ンプAMPにより増幅され、出力信号D o u t
となる(第4図(b)には図示せず)1次にメモリセル
への信号の再書き込み動作を説明する。センスアンプが
動作するとDoは高電位の5V、D。
は低電位の3vになっている。この時メモリセルの蓄積
端子10はDoと同じ高電位の5vとなる(第4図(b
)で端子10が高電位の場合)1次にプレートPa’
が6vから3vにかわるが、データ線、W接端子の電
位はセンスアンプによって保持されているので変化しな
い、その後ワード線Woの電位が7vから5vまで低下
する。ここでメモリセルを構成するトランジスタのしき
い電圧を1vとすると、蓄積端子10は5V、データ線
Doは5vとなっているためトランジスタToはOFF
状態となる。したがって、次にプレートPo’ が3
Vから6vにかわると蓄積端子10の電位は5vからほ
ぼ8vまで上昇する。これによリメモリセルにほぼ8v
の高電位が書き込まれることになる。一方、メモリセル
に低電位の信号が蓄積されていた場合は次の様な動作と
なる。第4図(b)の端子10が低電位の場合の動作波
形を用いて説明する。センスアンプが動作した後データ
線Doが低電位の3V、蓄積端子10も3■となってい
る。したがって、この後ワード線Woの電位が7vから
5vまで低下してもメモリセルを構成するトランジスタ
ToはON状態である。したがって、次にプレートPo
’ が3vから6vにかわっても、センスアンプによ
り蓄積端子10の電位は3Vに保持される。これにより
メモリセルには再び低電位の3vが書き込まれることに
なる。
端子10はDoと同じ高電位の5vとなる(第4図(b
)で端子10が高電位の場合)1次にプレートPa’
が6vから3vにかわるが、データ線、W接端子の電
位はセンスアンプによって保持されているので変化しな
い、その後ワード線Woの電位が7vから5vまで低下
する。ここでメモリセルを構成するトランジスタのしき
い電圧を1vとすると、蓄積端子10は5V、データ線
Doは5vとなっているためトランジスタToはOFF
状態となる。したがって、次にプレートPo’ が3
Vから6vにかわると蓄積端子10の電位は5vからほ
ぼ8vまで上昇する。これによリメモリセルにほぼ8v
の高電位が書き込まれることになる。一方、メモリセル
に低電位の信号が蓄積されていた場合は次の様な動作と
なる。第4図(b)の端子10が低電位の場合の動作波
形を用いて説明する。センスアンプが動作した後データ
線Doが低電位の3V、蓄積端子10も3■となってい
る。したがって、この後ワード線Woの電位が7vから
5vまで低下してもメモリセルを構成するトランジスタ
ToはON状態である。したがって、次にプレートPo
’ が3vから6vにかわっても、センスアンプによ
り蓄積端子10の電位は3Vに保持される。これにより
メモリセルには再び低電位の3vが書き込まれることに
なる。
さて1本実施例では非選択のワード線につながるメモリ
セルのプレートも電位が変わる0次に非選択ワード線W
1につながるメモリセルの蓄積端子11のふるまいを説
明する。まず、蓄積端子11に高電位が書き込まれてい
る場合の動作は次の様になる。待機時、プレートPo
が6V、M接端子11が8vになっている。センスア
ンプがメモリセル信号を増幅した後、Po’ が3v
となると蓄積端子11は5vとなる。この時ワード線W
1はOv、データ線Doは3vもしくは5vとなるので
トランジスタT1がON状態となることはなくメモリセ
ル内の信号が破壊されることはない。
セルのプレートも電位が変わる0次に非選択ワード線W
1につながるメモリセルの蓄積端子11のふるまいを説
明する。まず、蓄積端子11に高電位が書き込まれてい
る場合の動作は次の様になる。待機時、プレートPo
が6V、M接端子11が8vになっている。センスア
ンプがメモリセル信号を増幅した後、Po’ が3v
となると蓄積端子11は5vとなる。この時ワード線W
1はOv、データ線Doは3vもしくは5vとなるので
トランジスタT1がON状態となることはなくメモリセ
ル内の信号が破壊されることはない。
その後、Po’ が6vになり、蓄積端子11の電位
は8vにもどる。蓄積端子11に低電位が書き込まれて
いる場合の動作は次の様になる。待機時、プレトPo′
が6V、W接端子11が3 V 4Cなっている。
は8vにもどる。蓄積端子11に低電位が書き込まれて
いる場合の動作は次の様になる。待機時、プレトPo′
が6V、W接端子11が3 V 4Cなっている。
センスアンプがメモリセル信号を増幅した後、Po’
が3vとなると蓄積端子11はOvとなる。この時ワ
ードtiA W 1はOv、データ線Doは3vもしく
は5vとなるのでトランジスタTIがON状態となるこ
とはなくメモリセル内の信号が破壊されることはない。
が3vとなると蓄積端子11はOvとなる。この時ワ
ードtiA W 1はOv、データ線Doは3vもしく
は5vとなるのでトランジスタTIがON状態となるこ
とはなくメモリセル内の信号が破壊されることはない。
その後、 Pa’ が6vになり、蓄積端子11の電
位は3vにもどる。
位は3vにもどる。
次にワード線Woがovとなりメモリセルへの再書き込
みが終了する。その後φSP、φSNが4vとなる。ま
た、φPが高電位となりデータ線を4Vにプリチャージ
する。
みが終了する。その後φSP、φSNが4vとなる。ま
た、φPが高電位となりデータ線を4Vにプリチャージ
する。
次に書き込み動作を第4図(c)の動作波形を用いて説
明する。読み出し動作と同様にしてメモリセル信号をセ
ンスアンプで増幅した後、書き込み信号D1nがデータ
入力バッファにとりこまれる。
明する。読み出し動作と同様にしてメモリセル信号をセ
ンスアンプで増幅した後、書き込み信号D1nがデータ
入力バッファにとりこまれる。
次に書き込み制御信号φW (第4図(c)では図示せ
ず)が高電位になると、データ入出力線がD Inに応
じて高電位、低電位に分かれる。ここではIloが3v
、Iloが5Vになったとする。
ず)が高電位になると、データ入出力線がD Inに応
じて高電位、低電位に分かれる。ここではIloが3v
、Iloが5Vになったとする。
その後YデコーダYDにより1対のデータ線が選択され
る。ここではDo、Doが選択されたとする。
る。ここではDo、Doが選択されたとする。
したがってデータ線選択信号線YOが6■になる。
これによりDoが5V、Doが3vになり、メモリセル
の蓄積端子10には低電位の3vが書き込まれる(端子
10が高電位の場合の動作波形)。
の蓄積端子10には低電位の3vが書き込まれる(端子
10が高電位の場合の動作波形)。
一方、低電位が蓄積されたメモリセルに高電位を書き込
む動作は次の様に行なう。センスアンプが動作した後D
oは3V、Doは5vとなっている。
む動作は次の様に行なう。センスアンプが動作した後D
oは3V、Doは5vとなっている。
Ilo、Iloの電位は[)tnにより各々5v、3V
にされる。その後YOが6vになり、Doが5V、Do
が3vとなる。したがって、メモリセルの蓄積端子10
には5vが書き込まれる(@子10が低電位の場合の動
作波形)。
にされる。その後YOが6vになり、Doが5V、Do
が3vとなる。したがって、メモリセルの蓄積端子10
には5vが書き込まれる(@子10が低電位の場合の動
作波形)。
以上のようにしてメモリセルに信号が書き込まれた後の
動作は読み出し動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧されほぼ8v、低電位
のものは3vで蓄積される。
動作は読み出し動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧されほぼ8v、低電位
のものは3vで蓄積される。
以上述べたように本実施例でキャンスアンプ動作時のデ
ータ線電圧振幅が小さくなるのでデータ線充放電電流を
小さくでき消費電力を低減できる。
ータ線電圧振幅が小さくなるのでデータ線充放電電流を
小さくでき消費電力を低減できる。
また、プレートからの書き込みによりメモリセルへ十分
な電圧を書き込むので情報保持時間、耐α線ソフトエラ
ー特性の向上が図れる。また、2本のワード線で1本の
プレート配線を共用するのでプレート配線間のスペース
が少なくなり、チップサイズを小さくできる。なお、本
実施例で示すように、複数のワード線でプレート配線を
共用する場合は、データ線の低電位を、ワード線の低電
位より、プレート電圧振幅以上に高くしておけば非選択
のワード線につながるメモリセルの信号を破壊すること
はない。
な電圧を書き込むので情報保持時間、耐α線ソフトエラ
ー特性の向上が図れる。また、2本のワード線で1本の
プレート配線を共用するのでプレート配線間のスペース
が少なくなり、チップサイズを小さくできる。なお、本
実施例で示すように、複数のワード線でプレート配線を
共用する場合は、データ線の低電位を、ワード線の低電
位より、プレート電圧振幅以上に高くしておけば非選択
のワード線につながるメモリセルの信号を破壊すること
はない。
本発明の別の実施例を第5図を用いて説明する。
本実施例は、データ線の電圧振幅とプレートの電圧振幅
を同じにしたものである。その他の動作および回路構成
は第4図に示す実施例と同一である。
を同じにしたものである。その他の動作および回路構成
は第4図に示す実施例と同一である。
第5図(a)はメモリの読み出し動作を、(b)は書き
込み動作を示す。本実施例ではデータ線の電圧振幅とプ
レートの電気振幅を同じにし、プレートの電位をメモリ
の待機時メモリセルの2種の蓄積電位の中間電位にして
いる。これによりメモリセルのコンデンサに加わる電圧
は、メモリセルに蓄積される電位が高電位の場合と、低
電位の場合で同じになり、コンデンサの信頼性を向上さ
せることができる。
込み動作を示す。本実施例ではデータ線の電圧振幅とプ
レートの電気振幅を同じにし、プレートの電位をメモリ
の待機時メモリセルの2種の蓄積電位の中間電位にして
いる。これによりメモリセルのコンデンサに加わる電圧
は、メモリセルに蓄積される電位が高電位の場合と、低
電位の場合で同じになり、コンデンサの信頼性を向上さ
せることができる。
第6図は2本のワード線で1本のプレート配線を共用す
る場合のメモリセル構成の実施例である。
る場合のメモリセル構成の実施例である。
同図で1はメモリセルを構成するトランジスタのソース
(ドレイン)端子となるn←拡散層で、4のスルーホー
ルを介してデータ線につながる。ここでは図面が複雑に
なるのをさけるためデータ線は示してない。データ線は
たとえばALM4などでワード線に対して垂直に配置す
る。2は第1のポリシリコン層で形成したプレート配線
で同図に示すように2本のワード線で共用している。3
は第2のポリシリコン層で形成したワード線である。
(ドレイン)端子となるn←拡散層で、4のスルーホー
ルを介してデータ線につながる。ここでは図面が複雑に
なるのをさけるためデータ線は示してない。データ線は
たとえばALM4などでワード線に対して垂直に配置す
る。2は第1のポリシリコン層で形成したプレート配線
で同図に示すように2本のワード線で共用している。3
は第2のポリシリコン層で形成したワード線である。
本実施例に示すように2本のワード線で1本のプレート
配線を共用することにより、プレート配線間のスペース
の数を少なくでき、チップサイズを小さくできる。
配線を共用することにより、プレート配線間のスペース
の数を少なくでき、チップサイズを小さくできる。
第7図は4本のワード線で1本のプレート配線を共用す
る場合のメモリセル構成の実施例である。
る場合のメモリセル構成の実施例である。
本実施例によれば、さらにプレート配線間のスペース数
を少なくでき、チップサイズを小さくできる。
を少なくでき、チップサイズを小さくできる。
第8図は1つのサブアレー(例えばワード線128本、
データ線512対)でプレート配線を共用する場合の実
施例である6同図ではサブアレーの端部に特別な配線領
域を設けている。この領域にワード線と並行して低抵抗
の金属配線を通し。
データ線512対)でプレート配線を共用する場合の実
施例である6同図ではサブアレーの端部に特別な配線領
域を設けている。この領域にワード線と並行して低抵抗
の金属配線を通し。
プレート配線の第1ポリシリコン層と接続すれば。
プレート配線の抵抗を下げることができる。これにより
プレート配線での応答速度を速くすることができる。
プレート配線での応答速度を速くすることができる。
第9図はワード線毎にプレート配線を設ける場合のメモ
リセル構成の実施例である。同図で1はメモリセルを構
成するトランジスタのソース(ドレイン)端子となるn
+拡散層で、4のスルーホールを介してデータ線につな
がる。この実施例でも図面を複雑にしないためにデータ
線は省略している。なお、データ線は先に示した実施例
と同様にワード線と垂直に配置している。2は第1ポリ
シリコン層で形成されるプレート配線でワード線毎に分
離している。3は第2ポリシリコン層で形成されるワー
ド線であるにのメモリセル構成の場合、2つのデータ線
構成が考えられる。1つはオープン型データ線(ビット
線)構成、もう1つはおり返し型データ線(ビット線)
ut成である。
リセル構成の実施例である。同図で1はメモリセルを構
成するトランジスタのソース(ドレイン)端子となるn
+拡散層で、4のスルーホールを介してデータ線につな
がる。この実施例でも図面を複雑にしないためにデータ
線は省略している。なお、データ線は先に示した実施例
と同様にワード線と垂直に配置している。2は第1ポリ
シリコン層で形成されるプレート配線でワード線毎に分
離している。3は第2ポリシリコン層で形成されるワー
ド線であるにのメモリセル構成の場合、2つのデータ線
構成が考えられる。1つはオープン型データ線(ビット
線)構成、もう1つはおり返し型データ線(ビット線)
ut成である。
第9図(b)はオープン型データ線構成で、となりあう
データ線は異なるセンスアンプにつながっている。第9
図(c)はおり返し型データ線構成で、となりあうデー
タ線は同じセンスアンプにつながっている。この場合、
1本のワード線を選択すると対となるデータ線番々につ
ながるメモリセルが選択される。すなわち1ビツト1/
2セルのメモリセルアレー構成となる。したがってデー
タ線に現われるメモリセル信号は1ビツト/1セルのメ
モリセルアレーに比べ2倍の信号を得ることができる。
データ線は異なるセンスアンプにつながっている。第9
図(c)はおり返し型データ線構成で、となりあうデー
タ線は同じセンスアンプにつながっている。この場合、
1本のワード線を選択すると対となるデータ線番々につ
ながるメモリセルが選択される。すなわち1ビツト1/
2セルのメモリセルアレー構成となる。したがってデー
タ線に現われるメモリセル信号は1ビツト/1セルのメ
モリセルアレーに比べ2倍の信号を得ることができる。
本発明の別の一実施例を第10図を用いて説明する。第
10図は第4図(a)に示すメモリ回路のプレート配線
の別の駆動方式を示す動作波形である。第10図で示す
動作は出力信号D o u tが出るまでの読み出し動
作が第5図に示す実施例と同一で、再書き込み動作が異
なる。再書き込み動作は次の様に行なう。センスアンプ
が動作するとDoは高電位の4V、Doは低電位の2v
になっている。この時メモリセルの蓄積端子10はり。
10図は第4図(a)に示すメモリ回路のプレート配線
の別の駆動方式を示す動作波形である。第10図で示す
動作は出力信号D o u tが出るまでの読み出し動
作が第5図に示す実施例と同一で、再書き込み動作が異
なる。再書き込み動作は次の様に行なう。センスアンプ
が動作するとDoは高電位の4V、Doは低電位の2v
になっている。この時メモリセルの蓄積端子10はり。
と同じ高電位の4vとなる(第10図で端子10が高電
位の場合)。その後ワード線Woの電位が5vから4v
まで低下する。ここでメモリセルを構成するトランジス
タのしきい電圧を1vとすると、蓄積端子10は4v、
データ線Doは4vとなっているためトランジスタTo
はOFF状態となる。したがって、次にプレートPo’
が2vから4vにかわると蓄積端子10の電位は4
■からほぼ6vまで上昇する。一方、メモリセルに低電
位の信号が蓄積されていた場合は、センスアンプが動作
した後、Doが2V、W積端子10が2vとなっている
ので、ワード線が4vに低下しても。
位の場合)。その後ワード線Woの電位が5vから4v
まで低下する。ここでメモリセルを構成するトランジス
タのしきい電圧を1vとすると、蓄積端子10は4v、
データ線Doは4vとなっているためトランジスタTo
はOFF状態となる。したがって、次にプレートPo’
が2vから4vにかわると蓄積端子10の電位は4
■からほぼ6vまで上昇する。一方、メモリセルに低電
位の信号が蓄積されていた場合は、センスアンプが動作
した後、Doが2V、W積端子10が2vとなっている
ので、ワード線が4vに低下しても。
メモリセルで構成しているトランジスタToはON状態
である6したがって、Po’ が2vから4vにかわ
っても蓄積端子の電位はセンスアンプによって2vの電
位を保持する。その後ワード線WoがOVになった後、
プレートPo’ が4vから2vにかわる。これによ
りメモリセルの蓄積端子の電位は、高電位が蓄積されて
いた場合はぼ6Vから4■に、低電位が蓄積されていた
場合2vからOvになる。したがって、メモリセルには
高電位側に4v、低電位側にOVの電位が蓄積されるこ
とになる0次に非選択ワード線Wlにつながるメモリセ
ルの蓄積端子11のふるまいを説明する。蓄積端子11
に高電位が書き込まれている場合、待機時、プレートP
o’ が2V、#積端子11が4vになっている。セ
ンスアンプがメモリセル信号を増幅した後、PO2が4
vになると、蓄積端子11はほぼ6vとなる。その後、
P。
である6したがって、Po’ が2vから4vにかわ
っても蓄積端子の電位はセンスアンプによって2vの電
位を保持する。その後ワード線WoがOVになった後、
プレートPo’ が4vから2vにかわる。これによ
りメモリセルの蓄積端子の電位は、高電位が蓄積されて
いた場合はぼ6Vから4■に、低電位が蓄積されていた
場合2vからOvになる。したがって、メモリセルには
高電位側に4v、低電位側にOVの電位が蓄積されるこ
とになる0次に非選択ワード線Wlにつながるメモリセ
ルの蓄積端子11のふるまいを説明する。蓄積端子11
に高電位が書き込まれている場合、待機時、プレートP
o’ が2V、#積端子11が4vになっている。セ
ンスアンプがメモリセル信号を増幅した後、PO2が4
vになると、蓄積端子11はほぼ6vとなる。その後、
P。
が2vになり蓄積端子11の電位は4vにもどる。
この間ワード線W1はOV、データ線Doは2v以上と
なっているのでトランジスタTzがON状態となること
はなく、メモリセル内の信号が破壊されることはない。
なっているのでトランジスタTzがON状態となること
はなく、メモリセル内の信号が破壊されることはない。
蓄積端子11に低電位が書き込まれている場合、待機時
、プレートPo′ が2V、?J積端子11がOvに
なっている。センスアンプがメモリセル信号を増幅した
後、Pa’ が4Vになると蓄積端子11はほぼ2v
になる。その後Po’ が2vになり蓄積端子11の
電位はOVにもどる。この間、ワード線WsはOv、デ
ータ線Doは2v以上となっているのでトランジスタT
1がON状態となることはなく、メモリセル内の信号が
破壊されることはない。
、プレートPo′ が2V、?J積端子11がOvに
なっている。センスアンプがメモリセル信号を増幅した
後、Pa’ が4Vになると蓄積端子11はほぼ2v
になる。その後Po’ が2vになり蓄積端子11の
電位はOVにもどる。この間、ワード線WsはOv、デ
ータ線Doは2v以上となっているのでトランジスタT
1がON状態となることはなく、メモリセル内の信号が
破壊されることはない。
以上述べたように本実施例においてもデータ線電圧振幅
を小さくできるので低消費電力化が図れる。また、本実
施例の場合は高電位側のメモリセル信号に比べ、低電位
側のメモリセル信号を大きくできる。
を小さくできるので低消費電力化が図れる。また、本実
施例の場合は高電位側のメモリセル信号に比べ、低電位
側のメモリセル信号を大きくできる。
本発明の別の一実施例を第11図を用いて説明する。第
11図はメモリ回路のうちデータ線とデータ入出力線の
接続関係を示すもので、その他の回路構成は第4図(a
)に示す回路と同一である。
11図はメモリ回路のうちデータ線とデータ入出力線の
接続関係を示すもので、その他の回路構成は第4図(a
)に示す回路と同一である。
第11図の回路はデータ線Do、Do上の信号をMOS
−F E T 、 Tz、 Taのゲートでうけ、そ
れをドレイン電流としてデータ入出力線I10゜Ilo
に伝えるものである。データ入出力線に伝える信号を大
きくするにはTx、Taをg、の大きい領域で使うこと
が重要である。第4図に示す実施例ではデータ線の電位
を高くしているのでT z 。
−F E T 、 Tz、 Taのゲートでうけ、そ
れをドレイン電流としてデータ入出力線I10゜Ilo
に伝えるものである。データ入出力線に伝える信号を大
きくするにはTx、Taをg、の大きい領域で使うこと
が重要である。第4図に示す実施例ではデータ線の電位
を高くしているのでT z 。
T8はg、の大きい領域で動作することになり信号を大
きくできる。したがって、データ線電位を高くして動作
させるメモリでは本実施例の回路方式を用いると高S/
N化が図れる。
きくできる。したがって、データ線電位を高くして動作
させるメモリでは本実施例の回路方式を用いると高S/
N化が図れる。
本発明の別の実施例を第12図を用いて説明する6本実
施例ではワード線の電圧を2値にしている。これ以外の
動作および回路構成は第1図に示す実施例と同一である
。データ線プリチャージ信号φPが4vの間、データ線
は1vにプリチャージされる。φPがOvになった後、
ワード線W。
施例ではワード線の電圧を2値にしている。これ以外の
動作および回路構成は第1図に示す実施例と同一である
。データ線プリチャージ信号φPが4vの間、データ線
は1vにプリチャージされる。φPがOvになった後、
ワード線W。
が2 V + V t (V tはMO8−FET(
7)L、@い電圧)に上昇する。これによりメモリセル
信号がデータ線に読み出される。次にセンスアンプ駆動
信号φsPが1vから2v、psnが1vからOvにな
り、メモリセル信号を増幅する。この場合、ワード線W
oにつながるメモリセルに高電位の信号が蓄積されてい
たとすると、データ線Do(Dn)は2V、Do(Dn
)はOvとなる。この時、ワード線Woの電位は2V+
Vt 、データ1iADoは2v、メモリセルの蓄積端
子10は2vとなるのでメモリセルを構成するトランシ
タToはOFFとなる。
7)L、@い電圧)に上昇する。これによりメモリセル
信号がデータ線に読み出される。次にセンスアンプ駆動
信号φsPが1vから2v、psnが1vからOvにな
り、メモリセル信号を増幅する。この場合、ワード線W
oにつながるメモリセルに高電位の信号が蓄積されてい
たとすると、データ線Do(Dn)は2V、Do(Dn
)はOvとなる。この時、ワード線Woの電位は2V+
Vt 、データ1iADoは2v、メモリセルの蓄積端
子10は2vとなるのでメモリセルを構成するトランシ
タToはOFFとなる。
次にプレートPoの電位が4vからOvに低下すると、
端子10の電位が少し低下し、上記トランジスタToは
ONとなり、端子10の2vの電位はセンスアンプによ
り保持される。その後、プレートPoの電位がOvから
4vに上昇すると、トランジスタToはOFFとなり、
端子10の電位はほぼ6vまで上昇する。一方、メモリ
セルに低電位の信号が蓄積されていた場合の動作は次の
ようになる(第12図で端子10が低電位の場合の波形
)、メモリセル信号をセンスアンプで増幅した後、デー
タ線DoはOv、メモリセルの蓄積端子10はOv、ワ
ード線Woは2 V + V tとなっているのでメモ
リセルを構成するトランジスタToはONとなる。した
がって、次にプレートPoの電位が4■からOv、ある
いはOvから4Vに変化しても、端子10の電位はOv
を保持する。以上のようにしてメモリセルに信号が蓄積
された後、ワード線WoがOvとなる。また、その後φ
Pが4v、φSP、φSNが1vとなり、データ線は1
vにプリチャージされる。
端子10の電位が少し低下し、上記トランジスタToは
ONとなり、端子10の2vの電位はセンスアンプによ
り保持される。その後、プレートPoの電位がOvから
4vに上昇すると、トランジスタToはOFFとなり、
端子10の電位はほぼ6vまで上昇する。一方、メモリ
セルに低電位の信号が蓄積されていた場合の動作は次の
ようになる(第12図で端子10が低電位の場合の波形
)、メモリセル信号をセンスアンプで増幅した後、デー
タ線DoはOv、メモリセルの蓄積端子10はOv、ワ
ード線Woは2 V + V tとなっているのでメモ
リセルを構成するトランジスタToはONとなる。した
がって、次にプレートPoの電位が4■からOv、ある
いはOvから4Vに変化しても、端子10の電位はOv
を保持する。以上のようにしてメモリセルに信号が蓄積
された後、ワード線WoがOvとなる。また、その後φ
Pが4v、φSP、φSNが1vとなり、データ線は1
vにプリチャージされる。
以上述べたように本実施例によればワード線電圧が2値
でも第1図に示す実施例と同様の動作を行うことができ
る。したがって、ワード線電圧の制御回路が簡単となり
、設計が容易となる。
でも第1図に示す実施例と同様の動作を行うことができ
る。したがって、ワード線電圧の制御回路が簡単となり
、設計が容易となる。
本発明の別の実施例を第13図を用いて説明する。本実
施例は第1図に示した実施例とダミーワード線WDo、
WD1を設けた点が異なる。その他の回路構成、動作は
第1図に示す実施例と同一である。第1図に示す実施例
では、ワード線を高電位にしてメモリセル信号をデータ
線に読み出した時の信号(メモリセル信号)は、メモリ
セルに高電位を蓄積していた場合の方が低電位をWMし
ていた場合に比べ大きくなる。したがって1本実施例で
はその差を小さくなるようにした。例えば。
施例は第1図に示した実施例とダミーワード線WDo、
WD1を設けた点が異なる。その他の回路構成、動作は
第1図に示す実施例と同一である。第1図に示す実施例
では、ワード線を高電位にしてメモリセル信号をデータ
線に読み出した時の信号(メモリセル信号)は、メモリ
セルに高電位を蓄積していた場合の方が低電位をWMし
ていた場合に比べ大きくなる。したがって1本実施例で
はその差を小さくなるようにした。例えば。
ワード線Woが選択され高電位になったとする。
この場合データ1Do(Dll)にメモリセル信号が現
われる。この時、ダミーワード線WDo を低電位から
高電位にする。これにより参照用信号となるデータ線D
o(Dn)の電位は少し上昇する。これにより、メモリ
セルに高電位が′fI積されていた場合は1等価的にメ
モリセル信号は小さくなり、低電位が蓄積されていた場
合は大きくなる。したがって、高電位を蓄積した場合と
低電位をfI積した場合のメモリセル信号の差を小さく
できる。これによりノイズマージの平均化ができ、S/
Nの向上が図れる。なお、ワード線W、が選択された時
は、ダミーワード線はW D 1が低電位から高電位に
なる。
われる。この時、ダミーワード線WDo を低電位から
高電位にする。これにより参照用信号となるデータ線D
o(Dn)の電位は少し上昇する。これにより、メモリ
セルに高電位が′fI積されていた場合は1等価的にメ
モリセル信号は小さくなり、低電位が蓄積されていた場
合は大きくなる。したがって、高電位を蓄積した場合と
低電位をfI積した場合のメモリセル信号の差を小さく
できる。これによりノイズマージの平均化ができ、S/
Nの向上が図れる。なお、ワード線W、が選択された時
は、ダミーワード線はW D 1が低電位から高電位に
なる。
第14図はセンスアンプ駆動信号φSP、φ8Nの発生
回路の一例である。同図でAxは差動増幅回路で、トラ
ンジスタTrill抵抗Rztt + Vrtとともに
φspの高電位を決める。A2も差動増幅回路で、トラ
ンジスタTxxz+抵抗Rztz 、 Vrzとともに
φSNの低電位を決める。この回路の動作を第14図(
b)の動作波形を用いて説明する。信号φ1が5vの間
、トランジスタT281. TxazrT268がON
となり、φsp、 φSFIを3Vにする。
回路の一例である。同図でAxは差動増幅回路で、トラ
ンジスタTrill抵抗Rztt + Vrtとともに
φspの高電位を決める。A2も差動増幅回路で、トラ
ンジスタTxxz+抵抗Rztz 、 Vrzとともに
φSNの低電位を決める。この回路の動作を第14図(
b)の動作波形を用いて説明する。信号φ1が5vの間
、トランジスタT281. TxazrT268がON
となり、φsp、 φSFIを3Vにする。
この時、信号φ2が5v、φ3がOvでトランジスタT
zz、 T24はOFFである。φ1がOvになった後
、φ2がOv、φ3が5vとなる。これにより、φSP
はV r 1と同じ電位の4v、φSNはV r 2と
同じ電位の2vとなる。その後φ2が5v、φ8がOv
となりトランジスタTax、 Tz4がOFFとなる。
zz、 T24はOFFである。φ1がOvになった後
、φ2がOv、φ3が5vとなる。これにより、φSP
はV r 1と同じ電位の4v、φSNはV r 2と
同じ電位の2vとなる。その後φ2が5v、φ8がOv
となりトランジスタTax、 Tz4がOFFとなる。
次にφ1が5vとなり、トランジスタTxespTxt
sz+ TzgsがONとなりφSP+ LPssを3
vにする。
sz+ TzgsがONとなりφSP+ LPssを3
vにする。
以上述べたように本回路では、Vrz、Vrzの大きさ
を変えることにより、φspの高電位、φSNの低電位
を任意に決めることができる。
を変えることにより、φspの高電位、φSNの低電位
を任意に決めることができる。
第15図はワード線電圧発生回路の一例である。
同図で33がワード線、36がXデコーダ、34がアド
レス信号線である6Aδは差動増幅回路で、トランジス
タTso、抵抗Rao、 Vrsとともにワード線電圧
の中間電位を決めている。この回路の動作を第15図(
b)の動作波形を用いて説明する。
レス信号線である6Aδは差動増幅回路で、トランジス
タTso、抵抗Rao、 Vrsとともにワード線電圧
の中間電位を決めている。この回路の動作を第15図(
b)の動作波形を用いて説明する。
メモリが待機時、Xデコーダの出力端子35は高電位の
5vになっている。この時、信号φ番は低電位のOvに
なっている。したがって、トランジスタTl!111
T8δ2はON 、 T 5xzt T 331はOF
Fとなり、ワード線はOvとなる。この後ワード線Wo
が選択されると端子35はOvになる。これによりトラ
ンジスタT831は○N、TaazはOFFとなり、ワ
ード線の電圧は5vに上昇する。次にφ番が5vになる
と、トランジスタTaztがOFF、T slzがON
となり、ワード線の電圧はVrsと同じ4vとなる。そ
の後、端子35の電位が5■になるとワード線の電圧は
Ovになる。
5vになっている。この時、信号φ番は低電位のOvに
なっている。したがって、トランジスタTl!111
T8δ2はON 、 T 5xzt T 331はOF
Fとなり、ワード線はOvとなる。この後ワード線Wo
が選択されると端子35はOvになる。これによりトラ
ンジスタT831は○N、TaazはOFFとなり、ワ
ード線の電圧は5vに上昇する。次にφ番が5vになる
と、トランジスタTaztがOFF、T slzがON
となり、ワード線の電圧はVrsと同じ4vとなる。そ
の後、端子35の電位が5■になるとワード線の電圧は
Ovになる。
以上述べたように第15図に示すような回路でもワード
線電圧の3値レベルは作ることができる。
線電圧の3値レベルは作ることができる。
本発明の一実施例を第16図により説明する。
第16図(a)でMAはメモリセルアレーで、複数のデ
ータ線Do、Do+ 〜Dn、Dn* ’7−ド線Wo
”W−、ダミーワード線W D o 、 W D t
、プレート配線P o ” P−およびメモリセルMC
から成る。
ータ線Do、Do+ 〜Dn、Dn* ’7−ド線Wo
”W−、ダミーワード線W D o 、 W D t
、プレート配線P o ” P−およびメモリセルMC
から成る。
XDはXデコーダで複数のワード線のうちの一本を選択
する。YDはYデコーダで複数のデータ対線のうちの一
対を選択する*Yo−Ynはデータ線選択信号線でYデ
コーダの出力信号を伝える。
する。YDはYデコーダで複数のデータ対線のうちの一
対を選択する*Yo−Ynはデータ線選択信号線でYデ
コーダの出力信号を伝える。
PDはメモリセルを構成するコンデンサの片側の端子(
ここではプレートという)Po−PIlの電圧を制御す
るプレート駆動回路である。この回路もXデコーダと同
様にアドレス信号に応じて複数のプレート線のうちの1
本を選択する。 5Ao−5Anはセンスアンプで、第
16図(b)に示すような回路と成っておりメモリセル
から読みだされた信号を増幅する。なお、本実施例で矢
印の付いたトランジスタはPチャネルMO3FET (
P−MOSFET)で、矢印の付いてないものはNチャ
ネルMO3FET (N −MOSFET)である。1
はデータ線プリチャージ電圧Vapを伝える信号線。2
はデータ線プリチャージ信号線でプリチャージ信号φ、
を伝える。3,4はセンスアンプ駆動信号線で、それぞ
れセンスアンプ駆動信号φsp、πを伝える。Ilo、
Iloはデータ入出力線で、メモリセルへの書き込み信
号、メモリセルからの読みだし信号を伝える。
ここではプレートという)Po−PIlの電圧を制御す
るプレート駆動回路である。この回路もXデコーダと同
様にアドレス信号に応じて複数のプレート線のうちの1
本を選択する。 5Ao−5Anはセンスアンプで、第
16図(b)に示すような回路と成っておりメモリセル
から読みだされた信号を増幅する。なお、本実施例で矢
印の付いたトランジスタはPチャネルMO3FET (
P−MOSFET)で、矢印の付いてないものはNチャ
ネルMO3FET (N −MOSFET)である。1
はデータ線プリチャージ電圧Vapを伝える信号線。2
はデータ線プリチャージ信号線でプリチャージ信号φ、
を伝える。3,4はセンスアンプ駆動信号線で、それぞ
れセンスアンプ駆動信号φsp、πを伝える。Ilo、
Iloはデータ入出力線で、メモリセルへの書き込み信
号、メモリセルからの読みだし信号を伝える。
なお、ここでは示してないがデータ入出力線には第16
図(Q)に示すプリチャージ回路IOP、バイアス回路
IOBを設けている。AMPは出方アンプで、メモリセ
ルから読みだした信号を増幅し、出力信号Dout と
する。D、、、はデータ人力バッファで外部からの入力
信号(書き込み信号)をチップ内の信号レベルに変換す
る回路である。
図(Q)に示すプリチャージ回路IOP、バイアス回路
IOBを設けている。AMPは出方アンプで、メモリセ
ルから読みだした信号を増幅し、出力信号Dout と
する。D、、、はデータ人力バッファで外部からの入力
信号(書き込み信号)をチップ内の信号レベルに変換す
る回路である。
φ、は書き込み制御信号である。
第16図(a)に示す回路の読みだし動作を第16図(
d)に示す動作波形を用いて説明する。
d)に示す動作波形を用いて説明する。
第16図(d)では説明を容易にするために、各波形の
電圧値の一例を示している。
電圧値の一例を示している。
データ線プリチャージ信号φ−が4vの間、データ線D
o、 Do(Dnt Dn)はプリチャージ電位、1v
となっている。この時センスアンプ駆動信号φ5F、φ
snは1vとなっており、センスアンプはOFF状態に
ある。φPがOvになった後、複数のプレート信号線の
内、Poが選択されたとする。
o、 Do(Dnt Dn)はプリチャージ電位、1v
となっている。この時センスアンプ駆動信号φ5F、φ
snは1vとなっており、センスアンプはOFF状態に
ある。φPがOvになった後、複数のプレート信号線の
内、Poが選択されたとする。
Poが4vからOvに変化すると、各データ線にはメモ
リセル信号が現われる。ここでデータ線Doにつながる
メモリセルには低電位の信号O■が蓄積されていたとす
るaPoが4vからOvに変わると、メモリセルのOv
は一4vに向かって低下する。この時ワードmWoはO
vであるためその低下量がMOS−FETのしきい電圧
を超えると、メモリセルの蓄積端子10とデータ線がつ
ながる。これによりデータ線からメモリセルに電流がな
がれ、データ線Doにメモリセル信号が現われる。この
時、ダミーワード線WDoが4vからOvになる。これ
によりデータ線Doには参照用信号が現われる。なお、
蓄積端子10に高電位の信号6vが蓄積されていた場合
には、1oの電位はPoの電圧変化により2vになる。
リセル信号が現われる。ここでデータ線Doにつながる
メモリセルには低電位の信号O■が蓄積されていたとす
るaPoが4vからOvに変わると、メモリセルのOv
は一4vに向かって低下する。この時ワードmWoはO
vであるためその低下量がMOS−FETのしきい電圧
を超えると、メモリセルの蓄積端子10とデータ線がつ
ながる。これによりデータ線からメモリセルに電流がな
がれ、データ線Doにメモリセル信号が現われる。この
時、ダミーワード線WDoが4vからOvになる。これ
によりデータ線Doには参照用信号が現われる。なお、
蓄積端子10に高電位の信号6vが蓄積されていた場合
には、1oの電位はPoの電圧変化により2vになる。
この場合はメモリセルを構成するトランジスタToがO
FF状態であるためデータ線の電位は変わらない。
FF状態であるためデータ線の電位は変わらない。
さて、データ線にメモリセル信号、参照用信号が現われ
た後、φspが1vから2vに、φsnがIVからOv
に変化する。これによりセンスアンプS Ao ” S
Anが動作しメモリセル信号を増幅する。したがって
データ線DoはOvに、Doは2Vになる。この後、ワ
ード線Woがovから4■になりメモリセルへOv(高
電位読みだしの場合には2V)の書き込みが行われる。
た後、φspが1vから2vに、φsnがIVからOv
に変化する。これによりセンスアンプS Ao ” S
Anが動作しメモリセル信号を増幅する。したがって
データ線DoはOvに、Doは2Vになる。この後、ワ
ード線Woがovから4■になりメモリセルへOv(高
電位読みだしの場合には2V)の書き込みが行われる。
次にYデコーダYDにより1対のデータ線が選択される
。ここではDo、Doが選択されたとする。したがって
データ線選択信号線Yoの電位が4vとなり、データ入
出力、WI/○、Z/○にメモリセル信号が読みだされ
る。この信号は出力アンプAMPにより増幅され、出力
信号Dout となる6次にワード線Wo を4vから
2vに低下させる。この後プレートPo をOvから4
vにする。この時メモリセルには低電位のOvが書き込
まれているのでメモリセルを構成するトランジスタTo
はON状態である。従ってメモリセルの電圧Ovは変わ
らない。
。ここではDo、Doが選択されたとする。したがって
データ線選択信号線Yoの電位が4vとなり、データ入
出力、WI/○、Z/○にメモリセル信号が読みだされ
る。この信号は出力アンプAMPにより増幅され、出力
信号Dout となる6次にワード線Wo を4vから
2vに低下させる。この後プレートPo をOvから4
vにする。この時メモリセルには低電位のOvが書き込
まれているのでメモリセルを構成するトランジスタTo
はON状態である。従ってメモリセルの電圧Ovは変わ
らない。
なお、メモリセルに高電位の2vが書き込まれていた場
合トランジスタToはOFF状態である。
合トランジスタToはOFF状態である。
従ってメモリセルの電位は2vから6vに上昇する。そ
の後ワード1iAWoがOvになりメモリセルへの書き
込みが終了する。また、ダミーワード線WDoはOVか
ら4vに変わる0次にφsp、φsnが1v、φ、が4
vとなり、データ線を1vにプリチャージする。
の後ワード1iAWoがOvになりメモリセルへの書き
込みが終了する。また、ダミーワード線WDoはOVか
ら4vに変わる0次にφsp、φsnが1v、φ、が4
vとなり、データ線を1vにプリチャージする。
次にメモリセルへの書き込み動作を第16図(e)に示
す動作波形を用いて説明する。読みだし動作と同様にし
てメモリセル信号をセンスアンプで増幅した後、書き込
み信号DI、lがデータ人力バッファに取り込まれる0
次に書き込み制御信号φ、が4vになると、データ入出
力線I10゜Iloの電位がDi、lに応じて高電位、
低電位に分かれる。ここではIloが2V、 丁10
がOvになったとする。その後YデコーダYDにより1
対のデータ線が選択される。ここではDo、Doが選択
されたとする。したがってデータ線選択信号線Yoが4
vになる。Doが2V、DoがOvになり、メモリセル
の蓄積端子10には高電位の2vが書き込まれる(端子
10が低電位の場合の動作波形)、一方、高電位が蓄積
されたメモリセルに低電位を書き込む動作は次のように
行う、センスアンプが動作した後Doは2V、DoはO
Vとなっている。Ilo、Iloの電位はDlllによ
りそれぞれOV、2Vにされる。その後Yoが4■に上
昇し、DoがOV、Doが2vとなり、メモリセルの蓄
積端子10にはOvが書き込まれる(端子10が高電位
の場合の動作波形)。
す動作波形を用いて説明する。読みだし動作と同様にし
てメモリセル信号をセンスアンプで増幅した後、書き込
み信号DI、lがデータ人力バッファに取り込まれる0
次に書き込み制御信号φ、が4vになると、データ入出
力線I10゜Iloの電位がDi、lに応じて高電位、
低電位に分かれる。ここではIloが2V、 丁10
がOvになったとする。その後YデコーダYDにより1
対のデータ線が選択される。ここではDo、Doが選択
されたとする。したがってデータ線選択信号線Yoが4
vになる。Doが2V、DoがOvになり、メモリセル
の蓄積端子10には高電位の2vが書き込まれる(端子
10が低電位の場合の動作波形)、一方、高電位が蓄積
されたメモリセルに低電位を書き込む動作は次のように
行う、センスアンプが動作した後Doは2V、DoはO
Vとなっている。Ilo、Iloの電位はDlllによ
りそれぞれOV、2Vにされる。その後Yoが4■に上
昇し、DoがOV、Doが2vとなり、メモリセルの蓄
積端子10にはOvが書き込まれる(端子10が高電位
の場合の動作波形)。
以上のようにしてメモリセルに信号が書き込まれた後の
動作は読みだし動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧され6v、低電位のも
のはOvで蓄積される。
動作は読みだし動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧され6v、低電位のも
のはOvで蓄積される。
以上述べたように、本実施例によればデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがって、メモリセルの情報保持時間に関係
するメモリセルの高電位信号の電圧を決定するプレート
の電圧振幅は大きくし、メモリの消費電力に関係するデ
ータ線の電圧振幅(センスアンプ動作時の電圧振幅)を
小さくできる8本実施例ではプレートの電圧振幅に比べ
。
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがって、メモリセルの情報保持時間に関係
するメモリセルの高電位信号の電圧を決定するプレート
の電圧振幅は大きくし、メモリの消費電力に関係するデ
ータ線の電圧振幅(センスアンプ動作時の電圧振幅)を
小さくできる8本実施例ではプレートの電圧振幅に比べ
。
データ線の電圧振幅を小さくしている。これによりメモ
リセルの信号電圧を十分に確保しつつ消費電力を大幅に
低減できる。したがって、メモリの低消費電力化と高S
/N化を両立できる。また、本実施例ではデータ線のプ
リチャージ時の電位を、データ線の電圧振幅の高電位側
と低電位側の中間にしている。これにより消費電力はさ
らに低減できる。このデータ線の電圧振幅はセンスアン
プを構成するN−NO3トランジスタとP−MOSトラ
ンジスタのしきい電圧の絶対値の和、程度まで小さくで
きる。しきい電圧は通常0.5vから1■であるからデ
ータ線の電圧振幅を2vとすると5v振幅の場合に比べ
充放電電流は1/2.5 に低減できることになる。ま
た、本実施例ではプレートPo を4vからOvにする
ことによりメモリセルから信号を読みだしている8通常
MO5FETにより信号線を駆動する場合、放電動作の
方が充電動作に比べて高速である。したがって、ワード
線を低電位から高電位にする読みだし動作に比ベメモリ
セルからの読みだし動作の高速化が図れる。
リセルの信号電圧を十分に確保しつつ消費電力を大幅に
低減できる。したがって、メモリの低消費電力化と高S
/N化を両立できる。また、本実施例ではデータ線のプ
リチャージ時の電位を、データ線の電圧振幅の高電位側
と低電位側の中間にしている。これにより消費電力はさ
らに低減できる。このデータ線の電圧振幅はセンスアン
プを構成するN−NO3トランジスタとP−MOSトラ
ンジスタのしきい電圧の絶対値の和、程度まで小さくで
きる。しきい電圧は通常0.5vから1■であるからデ
ータ線の電圧振幅を2vとすると5v振幅の場合に比べ
充放電電流は1/2.5 に低減できることになる。ま
た、本実施例ではプレートPo を4vからOvにする
ことによりメモリセルから信号を読みだしている8通常
MO5FETにより信号線を駆動する場合、放電動作の
方が充電動作に比べて高速である。したがって、ワード
線を低電位から高電位にする読みだし動作に比ベメモリ
セルからの読みだし動作の高速化が図れる。
第17図はワード線駆動P路の一実施例である。
同図でMAはメモリセルアレーで、Do、 D’oはデ
ータ線、Wo、W−はワード線、Po、P−はプレート
である。WDはワード線の中間電位設定回路で、差動ア
ンプAzo、トランジスタTso、抵抗R60゜基準電
圧Vrtoとともにワード線電圧の中間値を設定する。
ータ線、Wo、W−はワード線、Po、P−はプレート
である。WDはワード線の中間電位設定回路で、差動ア
ンプAzo、トランジスタTso、抵抗R60゜基準電
圧Vrtoとともにワード線電圧の中間値を設定する。
この回路の動作を第17図(b)の動作波形を用いて説
明する。メモリの待機時、信号φ20がOV、φz1が
4v、プレート駆動信号φP露0゜φ2..が4vとな
っている。したがって、トランジスタT e l 1.
T e a 、 T sδはON、 Text、 T
psa。
明する。メモリの待機時、信号φ20がOV、φz1が
4v、プレート駆動信号φP露0゜φ2..が4vとな
っている。したがって、トランジスタT e l 1.
T e a 、 T sδはON、 Text、 T
psa。
TP83 はOFFとなiJ、’7−ド線Wo、W−が
OV−端子64が4vとなっている。その後、信号φ2
1がOVとなりトランジスタTea、TeδがOFFと
なる0次に、φpmOがOvになると、トランジスタT
psgがONとなり、ワード線WOの電圧は4Vになる
0次に、信号φ20が4vになると、トランジスタT8
11がOF F 、 T812がONとなる。
OV−端子64が4vとなっている。その後、信号φ2
1がOVとなりトランジスタTea、TeδがOFFと
なる0次に、φpmOがOvになると、トランジスタT
psgがONとなり、ワード線WOの電圧は4Vになる
0次に、信号φ20が4vになると、トランジスタT8
11がOF F 、 T812がONとなる。
これにより、端子64およびワード線WOの電圧は2v
になる。その後、φpmoが4vになり、次にφ21が
4vになるとワード線Woの電圧はOvになる。
になる。その後、φpmoが4vになり、次にφ21が
4vになるとワード線Woの電圧はOvになる。
以上述べたように1本実施例によればプレートを選択す
ることによりワード線を選択することができるので、ワ
ード線の選択回路が不必要になる。
ることによりワード線を選択することができるので、ワ
ード線の選択回路が不必要になる。
また、プレートとワード線をほぼ同時に選択することが
できるのでメモリの高速化が図れる。
できるのでメモリの高速化が図れる。
本発明の別の実施例を第18図を用いて説明する。この
メモリ回路は第16図(a)に示す回路とは2セル/ビ
ツトとなっていること、ダミーワード線がないこと以外
は同一である。2セル/ビツトであるので対となるデー
タ線それぞれに同時にメモリセル信号が読みだされる。
メモリ回路は第16図(a)に示す回路とは2セル/ビ
ツトとなっていること、ダミーワード線がないこと以外
は同一である。2セル/ビツトであるので対となるデー
タ線それぞれに同時にメモリセル信号が読みだされる。
この2つ信号は常に相補の関係になっているのでダミー
セルは必要なくなる。この回路の動作を第18図(b)
の動作波形を用いて説明する。
セルは必要なくなる。この回路の動作を第18図(b)
の動作波形を用いて説明する。
データ線プリチャージ信号φPが4vの間、データ線D
o、 Do(Dny o、、)は1vにプリチャージさ
れている。この時センスアンプ駆動信号φSF。
o、 Do(Dny o、、)は1vにプリチャージさ
れている。この時センスアンプ駆動信号φSF。
πは1vとなっており、センスアンプSAo〜5Afi
はOFF状態となっている。次に、プレートPoが選択
され4vからOvになる。これによりPoにつながるメ
モリセルの信号が各データ線に読みだされる。例えば、
メモリセルの蓄積端子10に高電位の6v、11に低電
位のOvが蓄積されていたとする。プレートPoが4v
からOvになると、端子10の電位は6vから2vにな
る。
はOFF状態となっている。次に、プレートPoが選択
され4vからOvになる。これによりPoにつながるメ
モリセルの信号が各データ線に読みだされる。例えば、
メモリセルの蓄積端子10に高電位の6v、11に低電
位のOvが蓄積されていたとする。プレートPoが4v
からOvになると、端子10の電位は6vから2vにな
る。
この時、データ線DOは1v、ワード線WOはOVとな
っているのでトランジスタTo1はOFFでありデータ
線Doの電圧は変化しない。一方、端子11の電位はO
vから一4vに向かって低下する、この時、データ線D
OはIV、ワード線W。
っているのでトランジスタTo1はOFFでありデータ
線Doの電圧は変化しない。一方、端子11の電位はO
vから一4vに向かって低下する、この時、データ線D
OはIV、ワード線W。
はOvであるので端子11の電位がMOSFETのしき
い電圧V、よりも低くなるとトランジスタTaxはON
となり、データ線Doから端子11に向かって電流がな
がれる。これによりデータ線DOの電位は少し低下する
。これによりデータ線Do、D。
い電圧V、よりも低くなるとトランジスタTaxはON
となり、データ線Doから端子11に向かって電流がな
がれる。これによりデータ線DOの電位は少し低下する
。これによりデータ線Do、D。
両方にメモリセル信号がよみだされたことになる。
次に、センスアンプ駆動信号φspが1vから2vに、
φsnが1vからOvになり、センスアンプが動作し、
Doは2vに、DOはOvになる0次に、ワードR&W
oの電圧が4vになり、メモリセルの蓄積端子10には
2Vが、11にはovが再書き込みされるにの後、Yデ
コーダYDによりデータ線Do、Doが選択され、デー
タ線選択信号線Yoが4vになる。これによりメモリセ
ル信号はデータ入出力線I10.I10に読みだされる
。
φsnが1vからOvになり、センスアンプが動作し、
Doは2vに、DOはOvになる0次に、ワードR&W
oの電圧が4vになり、メモリセルの蓄積端子10には
2Vが、11にはovが再書き込みされるにの後、Yデ
コーダYDによりデータ線Do、Doが選択され、デー
タ線選択信号線Yoが4vになる。これによりメモリセ
ル信号はデータ入出力線I10.I10に読みだされる
。
この信号は出力アンプAMPにより増幅されて出力信号
Dout となる。この後、ワード線WOの電位が2v
に低下する。この時、データ線DOの電位は2v、5τ
の電位はOv、メモリセルの蓄積端子10の電位は2v
、11の電位はOvであるのでトランジスタTaxがO
F F 、 TowがONとなる0次に、プレートPO
がOvから4vに上昇すると、メモリセルの蓄積端子1
0の電位はほぼ6Vになり、11の電位はovを保持す
る。この後、ワード線の電位はOvになりメモリセルへ
の書き込みが終了する。従って、メモリセルの蓄積端子
10には約6vが、11にはOvが再び書き込まれるこ
とになると1次に、データ線プリチャージ信号iが4v
、センスアンプ駆動信号φspがIV、瓦が1vになり
データ線は1vにプリチャージされる。
Dout となる。この後、ワード線WOの電位が2v
に低下する。この時、データ線DOの電位は2v、5τ
の電位はOv、メモリセルの蓄積端子10の電位は2v
、11の電位はOvであるのでトランジスタTaxがO
F F 、 TowがONとなる0次に、プレートPO
がOvから4vに上昇すると、メモリセルの蓄積端子1
0の電位はほぼ6Vになり、11の電位はovを保持す
る。この後、ワード線の電位はOvになりメモリセルへ
の書き込みが終了する。従って、メモリセルの蓄積端子
10には約6vが、11にはOvが再び書き込まれるこ
とになると1次に、データ線プリチャージ信号iが4v
、センスアンプ駆動信号φspがIV、瓦が1vになり
データ線は1vにプリチャージされる。
次にメモリセルへの書き込み動作を第18図(c)に示
す動作波形を用いて説明する。読みだし動作と同様にし
て、メモリセル信号をセンスアンプで増幅した後、書き
込み信号D r aがデータ人力バッファに取り込まれ
る0次に、書き込み制御信号φ、が4vになると、デー
タ入出力線工/○。
す動作波形を用いて説明する。読みだし動作と同様にし
て、メモリセル信号をセンスアンプで増幅した後、書き
込み信号D r aがデータ人力バッファに取り込まれ
る0次に、書き込み制御信号φ、が4vになると、デー
タ入出力線工/○。
Iloの電位がDI、lに応じて、高電位、低電位に分
かれる。ここではIloがOV、Iloが2■になった
とする。その後、YデコーダYDにより1対のデータ線
が選択される。ここではDo、 D。
かれる。ここではIloがOV、Iloが2■になった
とする。その後、YデコーダYDにより1対のデータ線
が選択される。ここではDo、 D。
が選択されたとする。従って、データ線選択信号線Yo
が4vになる。これによりDOがOv。
が4vになる。これによりDOがOv。
がが2vになり、メモリセルの蓄積端子10にはOvが
蓄積端子11には2vが書き込まれる。
蓄積端子11には2vが書き込まれる。
この後の動作は読みだし動作と同一である。すなわち、
メモリセルの蓄積端子11の電位は昇圧され6vとなり
、10の電位はOvのままで蓄積される。
メモリセルの蓄積端子11の電位は昇圧され6vとなり
、10の電位はOvのままで蓄積される。
以上述べたように本実施例においてもデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。従って、データ線充放電電流を小さくでき、メ
モリの背費電力を低減できる。また、データ線電圧振幅
を小さくしたことによるメモリセルへの書き込み電圧の
減少は、プレートからの書き込みによって補償している
。従つて、情報保持時間、耐α線ソフトエラー特性の向
上が図れる0本実施例は2ビツト/セルの構成を用いて
いるのでメモリセルの読みだし信号が1ビツト/セルに
くらべ2倍となり、高S/N化が図れる。また、ダミー
セルが不要となる。
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。従って、データ線充放電電流を小さくでき、メ
モリの背費電力を低減できる。また、データ線電圧振幅
を小さくしたことによるメモリセルへの書き込み電圧の
減少は、プレートからの書き込みによって補償している
。従つて、情報保持時間、耐α線ソフトエラー特性の向
上が図れる0本実施例は2ビツト/セルの構成を用いて
いるのでメモリセルの読みだし信号が1ビツト/セルに
くらべ2倍となり、高S/N化が図れる。また、ダミー
セルが不要となる。
本発明の別の実施例を第19図を用いて説明する。この
回路はデータ線からのメモリセル信号の読みだしにバイ
ポーラトランジスタを使っている点が第16図(a)に
示す回路と異なる。従って、データ入出力線は信号読み
だし用配線0,0と信号書き込み用配線I、Iの2種設
けている。ここではデータ線とデータ入出力線の関係の
み示しているが、この他の回路構成は第16図(a)に
示すものと同じである。この回路の動作はメモリセル信
号の読みだしにバイポーラトランジスタを使っているの
でデータ線の電位、及びそれに関係する電位が異なる以
外は、第16図に示すものと同じである。この回路の読
みだし動作を第19図(b)の動作波形を用いて説明す
る。
回路はデータ線からのメモリセル信号の読みだしにバイ
ポーラトランジスタを使っている点が第16図(a)に
示す回路と異なる。従って、データ入出力線は信号読み
だし用配線0,0と信号書き込み用配線I、Iの2種設
けている。ここではデータ線とデータ入出力線の関係の
み示しているが、この他の回路構成は第16図(a)に
示すものと同じである。この回路の動作はメモリセル信
号の読みだしにバイポーラトランジスタを使っているの
でデータ線の電位、及びそれに関係する電位が異なる以
外は、第16図に示すものと同じである。この回路の読
みだし動作を第19図(b)の動作波形を用いて説明す
る。
パイポートランジスタのベース、エミッタ間の順方向電
圧をVBEとすると、データ線プリチャージ信号φPが
4vの間、データ線り、Dは2・VBEにプリチャージ
されている。この時、センスアンプ駆動信号φsp、φ
sI、は2・VBEとなっており、センスアンプはOF
F状態となっている。
圧をVBEとすると、データ線プリチャージ信号φPが
4vの間、データ線り、Dは2・VBEにプリチャージ
されている。この時、センスアンプ駆動信号φsp、φ
sI、は2・VBEとなっており、センスアンプはOF
F状態となっている。
次に、プレートPが4vからOvになり、メモリセルの
信号がデータ線に読みだされる。メモリセルの蓄積端子
10に低電位のVBEが蓄積されていたとする。プレー
トPが4vからovになると。
信号がデータ線に読みだされる。メモリセルの蓄積端子
10に低電位のVBEが蓄積されていたとする。プレー
トPが4vからovになると。
端子10の電位はvBEから−(4−VBE)に向かっ
て低下する。この時、データ線りは2・VBE、ワード
線WはOvとなっているので端子10の電位が−Vt
よりも低くなるとメモリセルを構成するトランジスタT
はONとなり、データ線りから端子10に向かって電流
が流れる。これによりデータ線りにメモリセル信号が読
みだされる。一方、この時ダミーワード線WDが4vか
らOvになり、データ線りに参照用信号が現れる。
て低下する。この時、データ線りは2・VBE、ワード
線WはOvとなっているので端子10の電位が−Vt
よりも低くなるとメモリセルを構成するトランジスタT
はONとなり、データ線りから端子10に向かって電流
が流れる。これによりデータ線りにメモリセル信号が読
みだされる。一方、この時ダミーワード線WDが4vか
らOvになり、データ線りに参照用信号が現れる。
なお、ここでは説明を簡単にするためダミーワード線は
D用のみ示したが実際のメモリではD用も設けている。
D用のみ示したが実際のメモリではD用も設けている。
また、メモリセルの蓄積端子1oに高電位の3・VBE
+4Vが蓄積されていた場合、Pが4vからOvになる
と、端子10の電位は3・VBEとなる。この時、デー
タ線りは2・VBE、ワード線WはOvとなっているの
でトランジスタTはOFFであり、データ線りの電位は
変わらない、さて、データ線にメモリセル信号と参照用
信号が現れた後、センスアンプ駆動信号φspが2−V
BEから3−VBEに、φsnが2−VBEからVBE
にかわる。これによりセンスアンプが動作しDはVBE
に、Dは3・VBEになる。次にワード線Wの電位が4
vになり、端子10にはVBEが再び書き込まれる。こ
の後、データ線選択信号線のY、が4vになり、データ
線上のメモリセル信号がパイポーラトンジスタを介して
信号読みだし用配線○、○に読みだされる。この信号は
出力アンプにより増幅され出力信号D o u t と
なる、この後、ワード線Wの電位が3・VBEに低下す
る。この時、データ線りの電位はVBE、端子10の電
位もVBEであるのでトランジスタTはON状態であり
、プレートPがOvから4vになっても端子10の電位
はVBEで変わらない。
+4Vが蓄積されていた場合、Pが4vからOvになる
と、端子10の電位は3・VBEとなる。この時、デー
タ線りは2・VBE、ワード線WはOvとなっているの
でトランジスタTはOFFであり、データ線りの電位は
変わらない、さて、データ線にメモリセル信号と参照用
信号が現れた後、センスアンプ駆動信号φspが2−V
BEから3−VBEに、φsnが2−VBEからVBE
にかわる。これによりセンスアンプが動作しDはVBE
に、Dは3・VBEになる。次にワード線Wの電位が4
vになり、端子10にはVBEが再び書き込まれる。こ
の後、データ線選択信号線のY、が4vになり、データ
線上のメモリセル信号がパイポーラトンジスタを介して
信号読みだし用配線○、○に読みだされる。この信号は
出力アンプにより増幅され出力信号D o u t と
なる、この後、ワード線Wの電位が3・VBEに低下す
る。この時、データ線りの電位はVBE、端子10の電
位もVBEであるのでトランジスタTはON状態であり
、プレートPがOvから4vになっても端子10の電位
はVBEで変わらない。
なお、メモリセルに高電位の信号が蓄積されていた場合
、ワード線の電位が3・VBEになったとき、データ線
りの電位は3・VBE、端子10の電位も3・VBEで
ある。したがって、トランジスタTはOFF状態となり
、プレートPがOvから4vになると、端子10の電位
は3・VBE+4Vに上昇する。この後、ワード線の電
位がOvになりメモリセルへの書き込みが終了する。ま
た、ダミーワード線WDがOvから4vになる。その後
、データ線プリチャージ信号φPが4v、センスアンプ
駆動信号φsrが2・VBE、$−−が2・VBEにな
りデータ線は2・VBEにプリチャージされる。
、ワード線の電位が3・VBEになったとき、データ線
りの電位は3・VBE、端子10の電位も3・VBEで
ある。したがって、トランジスタTはOFF状態となり
、プレートPがOvから4vになると、端子10の電位
は3・VBE+4Vに上昇する。この後、ワード線の電
位がOvになりメモリセルへの書き込みが終了する。ま
た、ダミーワード線WDがOvから4vになる。その後
、データ線プリチャージ信号φPが4v、センスアンプ
駆動信号φsrが2・VBE、$−−が2・VBEにな
りデータ線は2・VBEにプリチャージされる。
次にメモリセルへの書き込み動作を第19図(c)に示
す動作波形を用いて説明する。読みだし動作と同様にし
て、メモリセル信号をセンスアンプで増幅した後、書き
込み信号Dl、lがデータ人力バッファに取り込まれる
。この信号に応じて信号書き込み用配線I、Iの電位が
高電位、低電位に分かれる。ここでは工が3・VBE、
■がVBEになったとする。その後、YデコーダYDに
よりデータ線選択信号線Y、が4vになる。これによ)
J Dが3−VBE、DがV B E ニなり、端子1
゜には3・VBEが書き込まれる。この後の動作は読み
だし動作と同一である。すなわち、メモリセルの蓄積端
子10の電位は昇圧され3・VBE+4■となり、蓄積
される。
す動作波形を用いて説明する。読みだし動作と同様にし
て、メモリセル信号をセンスアンプで増幅した後、書き
込み信号Dl、lがデータ人力バッファに取り込まれる
。この信号に応じて信号書き込み用配線I、Iの電位が
高電位、低電位に分かれる。ここでは工が3・VBE、
■がVBEになったとする。その後、YデコーダYDに
よりデータ線選択信号線Y、が4vになる。これによ)
J Dが3−VBE、DがV B E ニなり、端子1
゜には3・VBEが書き込まれる。この後の動作は読み
だし動作と同一である。すなわち、メモリセルの蓄積端
子10の電位は昇圧され3・VBE+4■となり、蓄積
される。
以上述べたように本実施例においても十分なメモリセル
信号を確保しつつデータ線電圧振幅を小さくできるので
メモリの消*電力を低減できる。
信号を確保しつつデータ線電圧振幅を小さくできるので
メモリの消*電力を低減できる。
また1本実施例ではデータ線の電位をバイポーラトラン
ジスタのベース、エミッタ間の順方向電圧を基準に決め
ているのでMOSFETとバイポーラ1〜ランジスタを
混在させたメモリLSIの設計が容易になる。
ジスタのベース、エミッタ間の順方向電圧を基準に決め
ているのでMOSFETとバイポーラ1〜ランジスタを
混在させたメモリLSIの設計が容易になる。
本発明の別の実施例を第20図を用いて説明する0本実
施例は第4図(a)に示す回路の別の動作例である。本
実施例はチップ外部からの書き込み命令の信号がアドレ
スストローブ信号に対して大幅に遅延してチップに入力
される場合の動作波形を示している。本実施例は第4図
(c)に示す動作波形とはメモリセルの蓄積端子をプレ
ートにより2度昇圧している点が異なる。その他は第4
図(Q)の動作波形と同じである。なお、第20図でR
ASはロウ(X)アドレスストローブ信号、CASはカ
ラム(Y)アドレスストローブ信号、WEは書き込み命
令の信号である。
施例は第4図(a)に示す回路の別の動作例である。本
実施例はチップ外部からの書き込み命令の信号がアドレ
スストローブ信号に対して大幅に遅延してチップに入力
される場合の動作波形を示している。本実施例は第4図
(c)に示す動作波形とはメモリセルの蓄積端子をプレ
ートにより2度昇圧している点が異なる。その他は第4
図(Q)の動作波形と同じである。なお、第20図でR
ASはロウ(X)アドレスストローブ信号、CASはカ
ラム(Y)アドレスストローブ信号、WEは書き込み命
令の信号である。
メモリセル信号の読み出しから蓄積端子のプレートによ
る昇圧までの動作は第4図(b)に示す動作と同じであ
る0本実施例ではプレートによる昇圧の後WE倍信号高
電位から低電位にかわり、書き込み動作となる。これに
より、ワード@ W 。
る昇圧までの動作は第4図(b)に示す動作と同じであ
る0本実施例ではプレートによる昇圧の後WE倍信号高
電位から低電位にかわり、書き込み動作となる。これに
より、ワード@ W 。
の電位が再び7vに上昇する。一方、データ線選択信号
線Yoがovから6vにかわり、データ入出力線を介し
て、データ線Do、Doに信号が書き込まれる。ここで
はDoに3V、Doに5vが書き込まれるとする。これ
によりメモリセルの蓄積端子10には3vが書き込まれ
る1次にプレートPo’ が再び6vから3vに変化
する。この時ワード線Woの電位が7vであるため蓄積
端子10の電位はセンスアンプで保持される。その後ワ
ード線Woの電位が5vに低下する0次にプレートPo
’ が3vから6vに変化する。この場合、ワード線
Woの電位は5v、データ線Doの電位は3vであるの
でメモリセルを構成するトランジスタToはON状態で
あり、蓄積端子10の電位3Vはセンスアンプで保持さ
れる。なお、蓄積端子10に高電位の5vが書き込まれ
ている場合は、ワードmWoの電位が5vになることに
よりトランジスタToがOFF状態となる。したがって
プレートPo′ が3vから6vに変化するとW積端
子10の電位は5vからほぼ8vまで上昇する(第20
図で端子10が低電位の場合)1以上の動作の後ワード
線Woの電位がOvとなり、メモリセルへの信号の書き
込みが終了する。その後データ線Do、Doはプリチャ
ージされ4vとなる。
線Yoがovから6vにかわり、データ入出力線を介し
て、データ線Do、Doに信号が書き込まれる。ここで
はDoに3V、Doに5vが書き込まれるとする。これ
によりメモリセルの蓄積端子10には3vが書き込まれ
る1次にプレートPo’ が再び6vから3vに変化
する。この時ワード線Woの電位が7vであるため蓄積
端子10の電位はセンスアンプで保持される。その後ワ
ード線Woの電位が5vに低下する0次にプレートPo
’ が3vから6vに変化する。この場合、ワード線
Woの電位は5v、データ線Doの電位は3vであるの
でメモリセルを構成するトランジスタToはON状態で
あり、蓄積端子10の電位3Vはセンスアンプで保持さ
れる。なお、蓄積端子10に高電位の5vが書き込まれ
ている場合は、ワードmWoの電位が5vになることに
よりトランジスタToがOFF状態となる。したがって
プレートPo′ が3vから6vに変化するとW積端
子10の電位は5vからほぼ8vまで上昇する(第20
図で端子10が低電位の場合)1以上の動作の後ワード
線Woの電位がOvとなり、メモリセルへの信号の書き
込みが終了する。その後データ線Do、Doはプリチャ
ージされ4vとなる。
またφsp、φS11も4vになる。
以上述べたように本実施例によれば書き込み命令がおそ
く入力される動作モードにおいてもデータ線の電圧振幅
を小さくできるので低消費電力化が図れる。
く入力される動作モードにおいてもデータ線の電圧振幅
を小さくできるので低消費電力化が図れる。
本発明の別の実施例を第21図を用いて説明する。第2
1図の動作波形は、ワード線の電圧波形を2値にしてい
る点が第20図の動作波形と異なり、その他は同一であ
る。ワード線の電位を2値にする場合は第12図の実施
例で示したように、高電位側の電位をデータ線の高電位
よりMOSFETのしきい電圧分だけ高い値としておけ
ば、プレートによる蓄積端子の昇圧が可能となる。した
がって、本実施例では書き込み命令がおそく入力されて
も。
1図の動作波形は、ワード線の電圧波形を2値にしてい
る点が第20図の動作波形と異なり、その他は同一であ
る。ワード線の電位を2値にする場合は第12図の実施
例で示したように、高電位側の電位をデータ線の高電位
よりMOSFETのしきい電圧分だけ高い値としておけ
ば、プレートによる蓄積端子の昇圧が可能となる。した
がって、本実施例では書き込み命令がおそく入力されて
も。
ワード線の電圧はそのままで、プレートによる蓄積端子
の昇圧のみ再度行なう。したがって、本実施例によれば
書き込み時にワード線電圧を昇圧する必要がなくなり回
路設計が容易となる。
の昇圧のみ再度行なう。したがって、本実施例によれば
書き込み時にワード線電圧を昇圧する必要がなくなり回
路設計が容易となる。
本発明の他実施例を第22図により説明する。
第22図(a)でMAはメモリセルアレーで、複数のデ
ータINr ml o 、 ml o 、 〜LJ n
+ υ。、ワード嵌WO,Wl−W−、ダミーワード
線W D o 、 W D t。
ータINr ml o 、 ml o 、 〜LJ n
+ υ。、ワード嵌WO,Wl−W−、ダミーワード
線W D o 、 W D t。
プレート配線Pa、Pz〜P、 、ダミーセルDMCお
よびメモリセルMCから成る。MCは、MOSトランジ
スタToと記憶容量Csで構成される。
よびメモリセルMCから成る。MCは、MOSトランジ
スタToと記憶容量Csで構成される。
DMCは、参照電圧を発生するためのダミーセルでMO
SトランジスタTB、T4と記憶容量Csoで構成され
る。8は、ダミーセルに蓄積電圧DVを書き込むための
信号線で、ダミーセル書き込み信号DCをつたえる。X
DはXデコーダで複数のワード線のうちの一本とダミー
ワード線を外部アドレス信号に対応して選択する。この
ワード線とダミーワード線の関係は、メモリセルがデー
タ線Doに接続されるワード線Woが選択された場合は
、ダミーセルがDoに接続されるDWsが選択されるよ
うになっている。YDはYデコーダで複数のデータ対線
のうちの一対を選択する。YO〜Y、はデータ線選択信
号線でYデコーダの出力信号を伝える。PDはメモリセ
ルを構成するコンデンサの片側の端子(ここではプレー
トという) P。
SトランジスタTB、T4と記憶容量Csoで構成され
る。8は、ダミーセルに蓄積電圧DVを書き込むための
信号線で、ダミーセル書き込み信号DCをつたえる。X
DはXデコーダで複数のワード線のうちの一本とダミー
ワード線を外部アドレス信号に対応して選択する。この
ワード線とダミーワード線の関係は、メモリセルがデー
タ線Doに接続されるワード線Woが選択された場合は
、ダミーセルがDoに接続されるDWsが選択されるよ
うになっている。YDはYデコーダで複数のデータ対線
のうちの一対を選択する。YO〜Y、はデータ線選択信
号線でYデコーダの出力信号を伝える。PDはメモリセ
ルを構成するコンデンサの片側の端子(ここではプレー
トという) P。
〜P、の電圧を制御するプレート駆動回路である。
この回路もXデコーダと同様にアドレス信号に応じて複
数のプレート線のうちの1本を選択する。
数のプレート線のうちの1本を選択する。
5Ao=SA□はPチャンネルMOSトランジスタとN
チャンネルMOSトランジスタのフリップフロップで構
成される通常のセンスアンプであり、メモリセルから読
みだされた信号を増幅する。1はデータ線プリチャージ
電圧vdPを伝える信号線。
チャンネルMOSトランジスタのフリップフロップで構
成される通常のセンスアンプであり、メモリセルから読
みだされた信号を増幅する。1はデータ線プリチャージ
電圧vdPを伝える信号線。
2はデータ線プリチャージ信号線でプリチャージ信号j
7を伝える。3,4はセンスアンプ駆動信号線で、それ
ぞれセンスアンプ駆動信号φs1φ3nを伝える。Il
o、Iloはデータ入出力線で、メモリセルへの書き込
み信号、メモリセルからの読みだし信号を伝える。なお
、ここでは示してないがデータ入出力線にはプリチャー
ジ回路を設けている。AMPは出力アンプで、メモリセ
ルから読みだした信号を増幅し、出力信号Doutとす
るIIDIIBはデータ人力バッファで外部からの入力
信号(書き込み信号)をチップ内の信号レベルに変換す
る回路である。φ、は害き込み制御信号である。
7を伝える。3,4はセンスアンプ駆動信号線で、それ
ぞれセンスアンプ駆動信号φs1φ3nを伝える。Il
o、Iloはデータ入出力線で、メモリセルへの書き込
み信号、メモリセルからの読みだし信号を伝える。なお
、ここでは示してないがデータ入出力線にはプリチャー
ジ回路を設けている。AMPは出力アンプで、メモリセ
ルから読みだした信号を増幅し、出力信号Doutとす
るIIDIIBはデータ人力バッファで外部からの入力
信号(書き込み信号)をチップ内の信号レベルに変換す
る回路である。φ、は害き込み制御信号である。
第22図(a)に示す回路の読みだし動作を第22図(
b)に示す動作波形を用いて説明する。
b)に示す動作波形を用いて説明する。
第22図(b)では説明を容易にするために、各波形の
電圧値の一例を示している。各波形の電圧値はこの値に
限定されるものではない。
電圧値の一例を示している。各波形の電圧値はこの値に
限定されるものではない。
データ線プリチャージ信号φPが4vの間、データ線D
ot Do(Dnl Dn)はプリチャージ電位、2
VBE(1,6V)となっている。この時センスアンプ
駆動信号φip、φsllは2VBEとなっており、セ
ンスンプはOFF状態にある。φPがOvになった後、
複数のワード線の内、Woが選択されたとする。Woが
Ovから5 VBE (4V) ニ変化すると、各デー
タ線にはメモリセル信号が現われる。
ot Do(Dnl Dn)はプリチャージ電位、2
VBE(1,6V)となっている。この時センスアンプ
駆動信号φip、φsllは2VBEとなっており、セ
ンスンプはOFF状態にある。φPがOvになった後、
複数のワード線の内、Woが選択されたとする。Woが
Ovから5 VBE (4V) ニ変化すると、各デー
タ線にはメモリセル信号が現われる。
ここでデータNl& D oにつながるメモリセルのM
M端子10 ニは高電位a VBE+5 VBB= 8
VBf!(6,4V)が蓄積されていたとする。Wo
がOvから5VBE!(4V)に変わると、データ線容
量Goと記憶容量Csに対応した読みだし信号電圧がデ
ータ線Doに現われる。この読み出し信号量ΔVsは、 ΔVs(’ 1’)=Cs/(Co+ C5)X Vs
(’ 1’)ここで、 C5:記憶容量 CD =データ線容量 Vag:バイポーラトランジスタのベ ース、エミッタ間順方向電圧 (0,8V) Vs(’ 1 ’) : W積電圧(8VBE! −2
VBB=6 VBE(4、8V) ) また、蓄積端子10に低電位の信号VREが蓄積されて
いた場合の読みだし信号電圧ΔVs(’O’)は、ΔV
s(’O’)=Cs/(Co+C5)XVs(’O″)
Vs(’ O’) : 蓄積電圧(2VBE −VaE
= VBF(0,8V)) と現わされる。
M端子10 ニは高電位a VBE+5 VBB= 8
VBf!(6,4V)が蓄積されていたとする。Wo
がOvから5VBE!(4V)に変わると、データ線容
量Goと記憶容量Csに対応した読みだし信号電圧がデ
ータ線Doに現われる。この読み出し信号量ΔVsは、 ΔVs(’ 1’)=Cs/(Co+ C5)X Vs
(’ 1’)ここで、 C5:記憶容量 CD =データ線容量 Vag:バイポーラトランジスタのベ ース、エミッタ間順方向電圧 (0,8V) Vs(’ 1 ’) : W積電圧(8VBE! −2
VBB=6 VBE(4、8V) ) また、蓄積端子10に低電位の信号VREが蓄積されて
いた場合の読みだし信号電圧ΔVs(’O’)は、ΔV
s(’O’)=Cs/(Co+C5)XVs(’O″)
Vs(’ O’) : 蓄積電圧(2VBE −VaE
= VBF(0,8V)) と現わされる。
このような電圧関係にすると、上述したように、読み出
し信号電圧は+1′とj O7で大きく異なる。このア
ンバランスを解消するためにダミーセルが設けられてい
る。ダミーセルは、メモリセルとは逆のデータ線に接続
されるセルが選択される。
し信号電圧は+1′とj O7で大きく異なる。このア
ンバランスを解消するためにダミーセルが設けられてい
る。ダミーセルは、メモリセルとは逆のデータ線に接続
されるセルが選択される。
すなわち、ワード線Wo選択された場合は、ダミーワー
ド@WDtが選択され、データ線Doに参照用読みだし
信号電圧ΔVsoが現われる。このΔVsoの値はダミ
ーセルの蓄積電圧、すなわちDVの電圧値で決められる
。通常DVの電圧値は。
ド@WDtが選択され、データ線Doに参照用読みだし
信号電圧ΔVsoが現われる。このΔVsoの値はダミ
ーセルの蓄積電圧、すなわちDVの電圧値で決められる
。通常DVの電圧値は。
’1’ と’O’ (7)中間値、すなわち4.5Va
F!(3,6V)に設定している。α線ソフトエラーや
リフレッシュの問題で11′側のマージンを多くしたい
場合は、VDの電圧値を低くすればよい。
F!(3,6V)に設定している。α線ソフトエラーや
リフレッシュの問題で11′側のマージンを多くしたい
場合は、VDの電圧値を低くすればよい。
さて、データ線にメモリセル信号、参照用信号が現われ
た後、φspが2 VBE(1、6V) カら3VB!
!(2,4’V)Ic、$snが2VBpからVaEL
:変化する。これによりセンスアンプ5Ao=SA、が
動作しメモリセル信号を増幅する。したがってデータ線
Doは3VBEに、DoはVBHになる。次にプレート
Po を5 VBE! (4V)からOVに低下させる
。この時ワード線電圧は5VBB(4V)であるためプ
レート電圧が変化してもメモリセルの端子10は、3V
BB(2,4V)(7)データ線電圧トする0次にYデ
コーダYDにより1対のデータ線が選択される。ここで
はDo、Doが選択されたとする。したがってデータ線
選択信号線Yoの電位が4vとなり、データ入出力線I
10.I10にメモリセル信号が読みだされる。この信
号は出力アンプAMPにより増幅され、出力信号D o
u tとなる6次に’7−ド線Wo を5Vap(4
V)から3VBE(2,4V)に低下させる。この後プ
レートPo をOvから5 Vag (4V) ニすル
、コノ時メモリセルには高電位の3Vapが書き込まれ
ているのでメモリセルを構成するトランジスタToはO
FF状態である。従ってメモリセルの端子1゜ノミ圧は
3Vapから3 VBE+ 5 VBE(6、4V)に
上昇する。なお、メモリセルに低電位のVaeが書き込
まれていた場合トランジスタToはON状態である。従
ってメモリセルの端子10の電位はVBHのままである
。その後ワード線WoがOvになりメモリセルへの書き
込みが終了する。次にφsp、φSnが2VBE、 φ
?が4vとなり、データ線を2VBHにプリチャージす
る。
た後、φspが2 VBE(1、6V) カら3VB!
!(2,4’V)Ic、$snが2VBpからVaEL
:変化する。これによりセンスアンプ5Ao=SA、が
動作しメモリセル信号を増幅する。したがってデータ線
Doは3VBEに、DoはVBHになる。次にプレート
Po を5 VBE! (4V)からOVに低下させる
。この時ワード線電圧は5VBB(4V)であるためプ
レート電圧が変化してもメモリセルの端子10は、3V
BB(2,4V)(7)データ線電圧トする0次にYデ
コーダYDにより1対のデータ線が選択される。ここで
はDo、Doが選択されたとする。したがってデータ線
選択信号線Yoの電位が4vとなり、データ入出力線I
10.I10にメモリセル信号が読みだされる。この信
号は出力アンプAMPにより増幅され、出力信号D o
u tとなる6次に’7−ド線Wo を5Vap(4
V)から3VBE(2,4V)に低下させる。この後プ
レートPo をOvから5 Vag (4V) ニすル
、コノ時メモリセルには高電位の3Vapが書き込まれ
ているのでメモリセルを構成するトランジスタToはO
FF状態である。従ってメモリセルの端子1゜ノミ圧は
3Vapから3 VBE+ 5 VBE(6、4V)に
上昇する。なお、メモリセルに低電位のVaeが書き込
まれていた場合トランジスタToはON状態である。従
ってメモリセルの端子10の電位はVBHのままである
。その後ワード線WoがOvになりメモリセルへの書き
込みが終了する。次にφsp、φSnが2VBE、 φ
?が4vとなり、データ線を2VBHにプリチャージす
る。
次にメモリセルへの書き込み動作を第22図(c)に示
す動作波形を用いて説明する。読みだし動作と同様にし
てメモリセル信号をセンスアンプで増幅した後、書き込
み信号Dlnがデータ入力バッファに取り込まれる0次
に書き込み制御信号φWが4vになると、データ入出力
線I10゜工/○の電位がDlnに応じて高電位、低電
位に分かれ6.:、mでは工/○がvBE、Iloが3
VBHになったとする。その後YデコーダYDにより1
対のデータ線が選択される。ここではDo、Doが選択
されたとする。データ線選択信号線Yoが4Vになると
DoがVag、Doが3VBHになり、メモリセルの蓄
積端子10には低高電位のVBEが書き込まれる(最初
端子1oに高電位が記憶されていた場合の動作波形)、
一方、低電位が蓄積されたメモリセルに高電位に書き込
む動作は次のように行う、センスアンプが動作した後D
oはVaE、Doは3VBEとなっている。Ilo、I
loの電位はり、llによりそれぞれ3VBB、VBH
にされる。
す動作波形を用いて説明する。読みだし動作と同様にし
てメモリセル信号をセンスアンプで増幅した後、書き込
み信号Dlnがデータ入力バッファに取り込まれる0次
に書き込み制御信号φWが4vになると、データ入出力
線I10゜工/○の電位がDlnに応じて高電位、低電
位に分かれ6.:、mでは工/○がvBE、Iloが3
VBHになったとする。その後YデコーダYDにより1
対のデータ線が選択される。ここではDo、Doが選択
されたとする。データ線選択信号線Yoが4Vになると
DoがVag、Doが3VBHになり、メモリセルの蓄
積端子10には低高電位のVBEが書き込まれる(最初
端子1oに高電位が記憶されていた場合の動作波形)、
一方、低電位が蓄積されたメモリセルに高電位に書き込
む動作は次のように行う、センスアンプが動作した後D
oはVaE、Doは3VBEとなっている。Ilo、I
loの電位はり、llによりそれぞれ3VBB、VBH
にされる。
その後Yoが4vに上昇し、Doが3VBE、D。
がVsaとなり、メモリセルの蓄積端子10には3VB
pが書き込まれる(最初端子10に低電位が記憶されて
いた場合の動作波形)。
pが書き込まれる(最初端子10に低電位が記憶されて
いた場合の動作波形)。
以上のようにしてメモリセルに信号が書き込まれた後の
動作は読みだし動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧され3 VBE+ 5
VB!= 8 VBB(6、4V) 、低電位のもの
はVBBに蓄積される。また、ダミーセルにはlMOS
トランジスタTδを介してダミーセル書き込み信号DC
により一定電圧DVが書き込まれる。
動作は読みだし動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧され3 VBE+ 5
VB!= 8 VBB(6、4V) 、低電位のもの
はVBBに蓄積される。また、ダミーセルにはlMOS
トランジスタTδを介してダミーセル書き込み信号DC
により一定電圧DVが書き込まれる。
以上述べたように、本実施例によればデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがって、メモリセルの情報保持時間に関係
するメモリセルの高電位信号の電圧を決定するプレート
の電圧振幅は大きくし、メモリの消費電力に関係するデ
ータ線の電圧振幅(センスアンプ動作時の電圧振幅)を
小さくできる。本実施例ではプレートの電圧振幅に比べ
、データ線の電圧振幅を小さくしている。これによリメ
モリセルの信号電圧を十分に確保しつつ消費電力を大幅
に低減できる。したがって、メモリの低消費電力化と高
S/N化を両立できる。また、本実施例ではデータ線の
プリチャージ時の電位を、データ線の電圧振幅の高電位
側と低電位側の中間にしている。これにより消費電力は
さらに低減できる。このデータ線の電圧振幅はセンスア
ンプを構成するN−MOSトランジスタとP−MOSト
ランジスタのしきい電圧の絶対値の和、程度まで小さく
できる。しきい電圧は通常0.5vからIVであるから
データ線の電圧振幅を2 Vag(1、6v)■とする
と5V振幅の場合に比べ充放電電流は約1/3に低減で
きることになる。また、本実施例ではダミーセルを設け
その記憶電圧を自由に制御出来るようにしであるためt
I T I Olの読みだし信号量を自由に制御す
ることが出来、α線ソフトエラーに強くリフレッシュ特
性に悪影響がなく低消費電力のメモリを設計することが
可能である。また、本実施例ではデータ線の電位など各
動作電圧をバイポーラトランジスタのベース、工ミッタ
間の順方向電圧を基準に決めているのでMOSFETと
バイポーラトランジスタを混在させたメモリLSIの設
計が容易になる。
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがって、メモリセルの情報保持時間に関係
するメモリセルの高電位信号の電圧を決定するプレート
の電圧振幅は大きくし、メモリの消費電力に関係するデ
ータ線の電圧振幅(センスアンプ動作時の電圧振幅)を
小さくできる。本実施例ではプレートの電圧振幅に比べ
、データ線の電圧振幅を小さくしている。これによリメ
モリセルの信号電圧を十分に確保しつつ消費電力を大幅
に低減できる。したがって、メモリの低消費電力化と高
S/N化を両立できる。また、本実施例ではデータ線の
プリチャージ時の電位を、データ線の電圧振幅の高電位
側と低電位側の中間にしている。これにより消費電力は
さらに低減できる。このデータ線の電圧振幅はセンスア
ンプを構成するN−MOSトランジスタとP−MOSト
ランジスタのしきい電圧の絶対値の和、程度まで小さく
できる。しきい電圧は通常0.5vからIVであるから
データ線の電圧振幅を2 Vag(1、6v)■とする
と5V振幅の場合に比べ充放電電流は約1/3に低減で
きることになる。また、本実施例ではダミーセルを設け
その記憶電圧を自由に制御出来るようにしであるためt
I T I Olの読みだし信号量を自由に制御す
ることが出来、α線ソフトエラーに強くリフレッシュ特
性に悪影響がなく低消費電力のメモリを設計することが
可能である。また、本実施例ではデータ線の電位など各
動作電圧をバイポーラトランジスタのベース、工ミッタ
間の順方向電圧を基準に決めているのでMOSFETと
バイポーラトランジスタを混在させたメモリLSIの設
計が容易になる。
第23図は、ダミーセル書き込み電圧DVの具体的実施
例である。バイポーラトランジスタQ。
例である。バイポーラトランジスタQ。
と抵抗R1,Rz、Rsで構成されている。端子21の
電圧値DVは Rs VBE:Qoのベース、エミッタ間電圧と現ねされ、R
zとR8の抵抗値により電圧値を自由に設定することが
出来る。
電圧値DVは Rs VBE:Qoのベース、エミッタ間電圧と現ねされ、R
zとR8の抵抗値により電圧値を自由に設定することが
出来る。
本発明の別の実施例を第24図(a)に示すメモリ回路
を用いて説明する。このメモリ回路は第22図(a)に
示す回路とはメモリセルの記憶容量のプレート電極が2
ワード線毎に共通になっていること以外は同一である。
を用いて説明する。このメモリ回路は第22図(a)に
示す回路とはメモリセルの記憶容量のプレート電極が2
ワード線毎に共通になっていること以外は同一である。
プレート電極を2ワード線で共通にしているため第1図
の場合より高集積化を図ることが出来る。この回路の動
作を第24図(b)の動作波形を用いて説明する。
の場合より高集積化を図ることが出来る。この回路の動
作を第24図(b)の動作波形を用いて説明する。
データ線プリチャージ信号φ、が4vの間、データ線D
o 、D o (D n −D −)は4 VBE(
3、2V)にプリチャージされている。この時センスア
ンプ駆動信号φSFt φ5nは4Vngとなっており
、センスアンプ5Ao=SAnはOFF状態となってい
る。
o 、D o (D n −D −)は4 VBE(
3、2V)にプリチャージされている。この時センスア
ンプ駆動信号φSFt φ5nは4Vngとなっており
、センスアンプ5Ao=SAnはOFF状態となってい
る。
φPがOvになった後、ワード線が選択される。
ここではワード線Woが選択されたとする。ワード線W
oが選択されOvから5.5■になるとW。
oが選択されOvから5.5■になるとW。
につながるメモリセルの信号が各データ線に読みだされ
る。ここではワード線Woにつながるメモリセルには、
いずれも高電位(88Fりの信号が蓄積されていたとす
る。従って、Do、Onには、′1′情報が、Do、D
nには参照電圧がダミーセルから読みだされる6次に、
センスアンプ駆動信号pspが4vRF!、カら5Va
Eに、φs、lが4VBEから3VBpになり、センス
アンプが動作し、Doは5VaEに、Doは3Vapに
増幅するコノ後、YデコーダYDにより1対のデータ線
DO#DOが選択され、データ線選択信号Yoが低電位
になり、データ入出力線I10.I10にメモリセル信
号が読みだされる。この信号は、出力AMPにより増幅
され、出力信号Do□となり外部に出力される。
る。ここではワード線Woにつながるメモリセルには、
いずれも高電位(88Fりの信号が蓄積されていたとす
る。従って、Do、Onには、′1′情報が、Do、D
nには参照電圧がダミーセルから読みだされる6次に、
センスアンプ駆動信号pspが4vRF!、カら5Va
Eに、φs、lが4VBEから3VBpになり、センス
アンプが動作し、Doは5VaEに、Doは3Vapに
増幅するコノ後、YデコーダYDにより1対のデータ線
DO#DOが選択され、データ線選択信号Yoが低電位
になり、データ入出力線I10.I10にメモリセル信
号が読みだされる。この信号は、出力AMPにより増幅
され、出力信号Do□となり外部に出力される。
次に、メモリセルへの信号の再書き込み動作を説明する
。センスアンプによりDoは高電位の5VagにDoは
低電位の3VBHになっている。この時メモリセルの蓄
積端子10はワード線Woが高電位であるためDoと同
じ5VBEどなる0次に、プレートPa’ が5.5V
B!(4,4V) から2.5VBE(2V)に変わる
が、データ線、及び蓄積端子10の電位は、センスアン
プにより5Vapに保持されているため変化しない。そ
の後、ワード線Woの電位が5.5vから5VBE!ま
で低下する。
。センスアンプによりDoは高電位の5VagにDoは
低電位の3VBHになっている。この時メモリセルの蓄
積端子10はワード線Woが高電位であるためDoと同
じ5VBEどなる0次に、プレートPa’ が5.5V
B!(4,4V) から2.5VBE(2V)に変わる
が、データ線、及び蓄積端子10の電位は、センスアン
プにより5Vapに保持されているため変化しない。そ
の後、ワード線Woの電位が5.5vから5VBE!ま
で低下する。
ここでメモリセルを構成するトランジスタのしきい電圧
を1vとすると、蓄積端子10は5VBE。
を1vとすると、蓄積端子10は5VBE。
データ線Doは5VBE、ワード線Woは5VBEとな
っているためトランジスタToはOFF状態である。従
って、次にPo が2.5VBEから5.5VBHの
変わると蓄積端子10の電位は5V8Eからほぼ8 V
BE(6,4V)まで上昇する。これによりメモリセル
には、はぼ8VBHの高電位が書き込まれることになる
。一方、メモリセルの低電位の信号が蓄積されていた場
合は5次のような動作となる。第24図(b)の端子1
0が低電位の場合の動作波形を用いて説明する。センス
アンプが動作した後データ線Doが低電位の3VB!、
端子10の電位も3VsF!どなっている。したがって
、この後、ワード線Woの電位が5.5vから5VBE
(4v)まで低下してもメモリセルを構成するトランジ
スタToはON状態である。従って、プレートPo′
がどのように変化してもセンスアンプによりデータi
電位が固定されているため蓄積端子10の電位は、3V
af!に保持される。これによりメモリセルには再び低
電位の3VBI!が書き込まれることになるさて、本実
施例では、非選択ワード線につながるメモリセルの電位
も変わる。この非選択ワード線W1につながるメモリセ
ルの蓄積端子11のふるまいについて説明する。まず、
蓄積端子11に高電位が書き込まれている場合の動作は
次のようになる。待機時、プレートPo’ が5,5
Vup、W積端子11が8VugiCなっている。
っているためトランジスタToはOFF状態である。従
って、次にPo が2.5VBEから5.5VBHの
変わると蓄積端子10の電位は5V8Eからほぼ8 V
BE(6,4V)まで上昇する。これによりメモリセル
には、はぼ8VBHの高電位が書き込まれることになる
。一方、メモリセルの低電位の信号が蓄積されていた場
合は5次のような動作となる。第24図(b)の端子1
0が低電位の場合の動作波形を用いて説明する。センス
アンプが動作した後データ線Doが低電位の3VB!、
端子10の電位も3VsF!どなっている。したがって
、この後、ワード線Woの電位が5.5vから5VBE
(4v)まで低下してもメモリセルを構成するトランジ
スタToはON状態である。従って、プレートPo′
がどのように変化してもセンスアンプによりデータi
電位が固定されているため蓄積端子10の電位は、3V
af!に保持される。これによりメモリセルには再び低
電位の3VBI!が書き込まれることになるさて、本実
施例では、非選択ワード線につながるメモリセルの電位
も変わる。この非選択ワード線W1につながるメモリセ
ルの蓄積端子11のふるまいについて説明する。まず、
蓄積端子11に高電位が書き込まれている場合の動作は
次のようになる。待機時、プレートPo’ が5,5
Vup、W積端子11が8VugiCなっている。
センスアンプがメモリセル信号を増幅した後、Po’
が2 、5 Vaaニなると蓄積端子11は5Vapと
なる。この時ワード線W1はOv、データ線毛τは3V
BEであるのでトランジスタT1がON状態になること
はなくメモリセル内の情報が破壊されることねない、そ
の後、 Po’ が5.5VBHになり、蓄積端子11
の電位は8VBHにもどる。蓄積端子11に低電位が書
き込まれている場合の動作は次のようになる。待機時、
プレートPOが5.5VBE、W積端子11が3VBp
になッテイル。
が2 、5 Vaaニなると蓄積端子11は5Vapと
なる。この時ワード線W1はOv、データ線毛τは3V
BEであるのでトランジスタT1がON状態になること
はなくメモリセル内の情報が破壊されることねない、そ
の後、 Po’ が5.5VBHになり、蓄積端子11
の電位は8VBHにもどる。蓄積端子11に低電位が書
き込まれている場合の動作は次のようになる。待機時、
プレートPOが5.5VBE、W積端子11が3VBp
になッテイル。
センスアンプがメモリセル信号を増幅した後、Po’
が2.5VBEどなると地区急きたし11はOVとなる
。この時ワード線W1はOv、データ線毛τは5VBB
となるのでトランジスタTlがON状態になることはな
くメモリセル内の情報が破壊されることはない、その後
、Pa’ が5.5VBHになり蓄積端子11の電位は
8VBHにもどる。次に、ワード線WoがOvとなりメ
モリセルへの再書き込みが終了する。その後、φsp、
φS、が4VaEとなり、77が高電位となりデータ線
4VBI!にプリチャージする。
が2.5VBEどなると地区急きたし11はOVとなる
。この時ワード線W1はOv、データ線毛τは5VBB
となるのでトランジスタTlがON状態になることはな
くメモリセル内の情報が破壊されることはない、その後
、Pa’ が5.5VBHになり蓄積端子11の電位は
8VBHにもどる。次に、ワード線WoがOvとなりメ
モリセルへの再書き込みが終了する。その後、φsp、
φS、が4VaEとなり、77が高電位となりデータ線
4VBI!にプリチャージする。
次にメモリセルへの書き込み動作を第24図(Q)に示
す動作波形を用いて説明する。まず、高電位が蓄積され
ているメモリセルに低電位を書か込む動作について説明
する。読みだし動作と同様にして、メモリセル信号をセ
ンスアンプで増幅した後、書き込み信号DIflがデー
タ人力バッファに取り込まれる0次に、書き込み制御信
号φ、が高電位になると、データ入出力線I10.I1
0の電位がDInに応じて、高電位、低電位に分かれる
。、:m:ではIloが3VBF、、Iloが5VBH
になったとする。その後、YデコーダYDにより1対の
データ線が選択される。ここではDo、Doが選択され
たとする。従って、データ線選択信号線Yoが高電位に
なる。これによりDoが3Vas、Doが5Vagにな
り、メモリセルの蓄積端子10には低電圧3VBBが書
き込まれる。この後の動作は読みだし動作と同一である
。
す動作波形を用いて説明する。まず、高電位が蓄積され
ているメモリセルに低電位を書か込む動作について説明
する。読みだし動作と同様にして、メモリセル信号をセ
ンスアンプで増幅した後、書き込み信号DIflがデー
タ人力バッファに取り込まれる0次に、書き込み制御信
号φ、が高電位になると、データ入出力線I10.I1
0の電位がDInに応じて、高電位、低電位に分かれる
。、:m:ではIloが3VBF、、Iloが5VBH
になったとする。その後、YデコーダYDにより1対の
データ線が選択される。ここではDo、Doが選択され
たとする。従って、データ線選択信号線Yoが高電位に
なる。これによりDoが3Vas、Doが5Vagにな
り、メモリセルの蓄積端子10には低電圧3VBBが書
き込まれる。この後の動作は読みだし動作と同一である
。
以上述べたように本実施例においてもデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。従って、データ線充放電電流を小さくでき、メ
モリの消費電力を低減できる。また、データ線電圧振幅
を小さくしたことによるメモリセルへの書き込み電圧の
減少は、プレートからの書き込みによって補償している
。従って、情報保持時間、耐α線ソフトエラー特性の向
上が図れる。また、本実施例ではダミーセルを設けその
記憶電圧を自由に制御出来るようにしであるため1”O
’の読みだし信号量を自由に制御することが出来、α線
ソフトエラーに強くリフレッシュ特性に悪影響がなく低
消費電力のメモリを設計することが可能である。また、
本実施例ではデータ線の電位など各動作電圧をバイポー
ラトランジスタのベース、エミッタ間の順方向電圧VB
!!を基準に決めているのでMOSFETとバイポーラ
トランジスタを混在させたメモリLSIの設計が容易に
なる。
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。従って、データ線充放電電流を小さくでき、メ
モリの消費電力を低減できる。また、データ線電圧振幅
を小さくしたことによるメモリセルへの書き込み電圧の
減少は、プレートからの書き込みによって補償している
。従って、情報保持時間、耐α線ソフトエラー特性の向
上が図れる。また、本実施例ではダミーセルを設けその
記憶電圧を自由に制御出来るようにしであるため1”O
’の読みだし信号量を自由に制御することが出来、α線
ソフトエラーに強くリフレッシュ特性に悪影響がなく低
消費電力のメモリを設計することが可能である。また、
本実施例ではデータ線の電位など各動作電圧をバイポー
ラトランジスタのベース、エミッタ間の順方向電圧VB
!!を基準に決めているのでMOSFETとバイポーラ
トランジスタを混在させたメモリLSIの設計が容易に
なる。
さらに、プレートを二本のワード線Wo、W lで共通
に配線しているため、チップ面積を小さくすることが出
来る。
に配線しているため、チップ面積を小さくすることが出
来る。
本発明によればセンスアンプ動作時のデータ線電圧振幅
を従来より大幅に低減できるので、データ線充放電電流
を低減でき、メモリセルアレーでの消費電力を従来の1
/2〜1/3に低減できる。
を従来より大幅に低減できるので、データ線充放電電流
を低減でき、メモリセルアレーでの消費電力を従来の1
/2〜1/3に低減できる。
また、メモリセル信号のうち高電位のものをプレートか
ら昇圧することによりメモリセル信号を大きくできる。
ら昇圧することによりメモリセル信号を大きくできる。
したがって、本発明はメモリの低消費電力化、高S/N
化に効果がある。すなわち。
化に効果がある。すなわち。
情報保持時間、耐α線ソフトエラー特性の向上。
雑音の低減、信頼度の向上が図れる。
第1図は本発明の一実施例の回路図と動作波形図、第2
図は本発明の一実施例の動作波形図、第3図は本発明の
一実施例のメモリセル構成を示す図、第4図は本発明の
一実施例の回路図と動作波形図、第5図は本発明の一実
施例の動作波形図、第6図は本発明の一実施例のメモリ
セル構成を示す図、第7図は本発明の一実施例のメモリ
セル構成を示す図、第8図は本発明の一実施例のメモリ
セル構成を示す図、第9図は本発明の一実施例のメモリ
セル構成を示す図、第10図は本発明の一実施例の動作
波形図、第11図は本発明の一実施例の回路図、第12
図は本発明の一実施例の動作波形図、第13図は本発明
の一実施例の回路図、第14図は本発明の一実施例の回
路図と動作波形図、第15図は本発明の一実施例の回路
図と動作波形図、第16図は本発明の一実施例の回路図
と動作波形図、第17図は本発明の一実施例の回路図と
動作波形図、第18図は本発明の一実施例の回路図と動
作波形図、第19図は本発明の一実施例の回路図と動作
波形図、第20図は本発明の一実施例の動作波形図、第
21図は本発明の一実施例の動作波形図、第22図は本
発明の一実施例の回路図と動作波形図、第23図は本発
明の一実施例の回路図、第24図は本発明の一実施例の
回路図と動作波形図である。 MA・・・メモリセルアレー、XD・・・Xデコーダ、
YD・・・Yデコーダ、PD・・・プレート駆動回路、
AMP・・・出力アンプ、DiB・・・データ入力バッ
ファ、P o g P m ”’プレート配線、Do、
Do、Dn+第1図(b) YD Yデコーフ゛ DiB¥D、力に−y77
”:’、1 7Jl!、呻吟間t η 目 (す v 葛 図 (b) →時間台 ■ 図 (良) 罵 図 (b) v I〆 →時間も 遁 凹 (す v 砂 −昨関t 第 図C(L) 一時間も て 図 (b) 一時間も ■ 区 罵 図 (b) 窩 し く0 不 図 りV 不 図 ■ γ 図 一時間t 図 (良) 不 図 Cb) 一一◆晴関し 賃 ノ5 (失) 鳶 ノ5 図 (bン クV □時開t ■ /6 図 (b) 不 /b 図 (C) OB 洒 図 (、d) ll 纂 図 (こり 第 図 0す 図 (久) 罵 (b) V □吋間仁 罵 7g 図 (b) 不 図 (り 罵 /’1 図 (b) ■ 図 回 (C) 不 2ρ 図 一時間亡 γD rテ゛コー7′pフ伏 を六ニ アー¥縁 だC メ乞ソセJし 不 図 一時間も ■ 図 (b) 罵 2z 図 (C) イT 冨 図 (b) A′r tt 基z4 図 (C) VI3E
図は本発明の一実施例の動作波形図、第3図は本発明の
一実施例のメモリセル構成を示す図、第4図は本発明の
一実施例の回路図と動作波形図、第5図は本発明の一実
施例の動作波形図、第6図は本発明の一実施例のメモリ
セル構成を示す図、第7図は本発明の一実施例のメモリ
セル構成を示す図、第8図は本発明の一実施例のメモリ
セル構成を示す図、第9図は本発明の一実施例のメモリ
セル構成を示す図、第10図は本発明の一実施例の動作
波形図、第11図は本発明の一実施例の回路図、第12
図は本発明の一実施例の動作波形図、第13図は本発明
の一実施例の回路図、第14図は本発明の一実施例の回
路図と動作波形図、第15図は本発明の一実施例の回路
図と動作波形図、第16図は本発明の一実施例の回路図
と動作波形図、第17図は本発明の一実施例の回路図と
動作波形図、第18図は本発明の一実施例の回路図と動
作波形図、第19図は本発明の一実施例の回路図と動作
波形図、第20図は本発明の一実施例の動作波形図、第
21図は本発明の一実施例の動作波形図、第22図は本
発明の一実施例の回路図と動作波形図、第23図は本発
明の一実施例の回路図、第24図は本発明の一実施例の
回路図と動作波形図である。 MA・・・メモリセルアレー、XD・・・Xデコーダ、
YD・・・Yデコーダ、PD・・・プレート駆動回路、
AMP・・・出力アンプ、DiB・・・データ入力バッ
ファ、P o g P m ”’プレート配線、Do、
Do、Dn+第1図(b) YD Yデコーフ゛ DiB¥D、力に−y77
”:’、1 7Jl!、呻吟間t η 目 (す v 葛 図 (b) →時間台 ■ 図 (良) 罵 図 (b) v I〆 →時間も 遁 凹 (す v 砂 −昨関t 第 図C(L) 一時間も て 図 (b) 一時間も ■ 区 罵 図 (b) 窩 し く0 不 図 りV 不 図 ■ γ 図 一時間t 図 (良) 不 図 Cb) 一一◆晴関し 賃 ノ5 (失) 鳶 ノ5 図 (bン クV □時開t ■ /6 図 (b) 不 /b 図 (C) OB 洒 図 (、d) ll 纂 図 (こり 第 図 0す 図 (久) 罵 (b) V □吋間仁 罵 7g 図 (b) 不 図 (り 罵 /’1 図 (b) ■ 図 回 (C) 不 2ρ 図 一時間亡 γD rテ゛コー7′pフ伏 を六ニ アー¥縁 だC メ乞ソセJし 不 図 一時間も ■ 図 (b) 罵 2z 図 (C) イT 冨 図 (b) A′r tt 基z4 図 (C) VI3E
Claims (1)
- 【特許請求の範囲】 1、複数のデータ線、それと交わるように配置した複数
のワード線、それらの交点に配置したメモリセル、デー
タ線上に読みだされたメモリセル信号を増幅するアンプ
、該ワード線の電圧によつてオン、オフが制御されるス
イッチング手段と信号蓄積用コンデンサから成り、該コ
ンデンサの一端はスイッチング手段を介して該データ線
につながり、他の一端は第1の制御信号線につながつて
いるメモリセルから成るメモリ回路において、該第1の
制御信号線の電圧振幅が該データ線の電圧振幅より大き
いことを特徴とするメモリ回路。 2、該データ線のメモリ待機時の電位がセンスアンプ動
作時の電圧振幅の高電位と低電位の中間であることを特
徴とする特許請求の範囲第1項のメモリ回路。 3、該データ線の電圧振幅をセンスアンプを構成するM
OS−FETのしきい電圧近傍まで小さくしたことを特
徴とする特許請求の範囲第1項又は第2項のメモリ回路
。 4、該データ線の電圧振幅の低電位側の電位がワード線
の低電位側の電位より、該第1の制御信号線の電圧振幅
以上高いことを特徴とする請求項第1項のメモリ回路。 5、該メモリセルの蓄積信号で高電位側の信号が低電位
側の信号より大きいことを特徴とする請求項第1項のメ
モリ回路。 6、該第1の制御信号線の電位が、メモリの待機時、メ
モリセル信号の高電位側信号電位と低電位側信号電位の
間であることを特徴とする特許請求の範囲第1項又は第
2項のメモリ回路。 7、該第1の制御信号線の電位を高電位から低電位にす
ることによりメモリセルの信号をデータ線上に読みだす
ことを特徴とする特許請求の範囲第1項又は第2項のメ
モリ回路。 8、該第1の制御信号線の電位を高電位から低電位にす
ることによりワード線を選択し、メモリセルの信号をデ
ータ線上に読みだすことを特徴とする特許請求の範囲第
1項又は第2項のメモリ回路。 9、複数のデータ線、それと交わるように配置した複数
のワード線、それらの交点に配置したメモリセル、デー
タ線上に読みだされたメモリセル信号を増幅するアンプ
、該ワード線の電圧によつてオン、オフが制御されるス
イッチング手段と信号蓄積用コンデンサから成り、該コ
ンデンサの一端はスイッチング手段を介して該データ線
につながり、他の一端は第1の制御信号線につながつて
いるメモリセルから成るメモリ回路において、該第1の
制御信号線の電圧振幅が該データ線の電圧振幅より大き
いことを特徴とするメモリ回路。 10、該データ線のメモリ待機時の電位がセンスアンプ
動作時の電圧振幅の高電位と低電位の中間であることを
特徴とする特許請求の範囲第9項のメモリ回路。 11、該データ線の電圧振幅をセンスアンプを構成する
MOS−FETのしきい電圧近傍まで小さくしたことを
特徴とする特許請求の範囲第9項又は第10項のメモリ
回路。 12、該データ線にダミーセルを設けたことを特徴とす
る特許請求の範囲第9項のメモリ回路。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63148104A JP2765856B2 (ja) | 1988-06-17 | 1988-06-17 | メモリ回路 |
US07/366,869 US5297097A (en) | 1988-06-17 | 1989-06-14 | Large scale integrated circuit for low voltage operation |
KR1019890008373A KR0156542B1 (ko) | 1988-06-17 | 1989-06-17 | 반도체장치 |
US07/838,505 US5262999A (en) | 1988-06-17 | 1992-03-24 | Large scale integrated circuit for low voltage operation |
US08/104,508 US5526313A (en) | 1988-06-17 | 1993-08-10 | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
KR1019980014893A KR0174818B1 (ko) | 1988-06-17 | 1998-04-27 | 반도체장치 |
US09/095,101 USRE37593E1 (en) | 1988-06-17 | 1998-06-10 | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
US09/864,338 USRE40132E1 (en) | 1988-06-17 | 2001-05-25 | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63148104A JP2765856B2 (ja) | 1988-06-17 | 1988-06-17 | メモリ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH023161A true JPH023161A (ja) | 1990-01-08 |
JP2765856B2 JP2765856B2 (ja) | 1998-06-18 |
Family
ID=15445334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63148104A Expired - Lifetime JP2765856B2 (ja) | 1988-06-17 | 1988-06-17 | メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2765856B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006172683A (ja) * | 2004-11-19 | 2006-06-29 | Hitachi Ltd | 半導体記憶装置 |
JP2007324023A (ja) * | 2006-06-02 | 2007-12-13 | Asmo Co Ltd | アクチュエータ装置 |
JP2009004026A (ja) * | 2007-06-21 | 2009-01-08 | Elpida Memory Inc | メモリセルアレイ、およびモリセルアレイの制御方法 |
US7599230B2 (en) | 2006-05-19 | 2009-10-06 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and method of driving the same |
JP2013004136A (ja) * | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56140591A (en) * | 1980-03-31 | 1981-11-02 | Fujitsu Ltd | Semiconductor memeory device |
JPS6325882A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | ダイナミツク型ram |
-
1988
- 1988-06-17 JP JP63148104A patent/JP2765856B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56140591A (en) * | 1980-03-31 | 1981-11-02 | Fujitsu Ltd | Semiconductor memeory device |
JPS6325882A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | ダイナミツク型ram |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006172683A (ja) * | 2004-11-19 | 2006-06-29 | Hitachi Ltd | 半導体記憶装置 |
US7599230B2 (en) | 2006-05-19 | 2009-10-06 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and method of driving the same |
JP2007324023A (ja) * | 2006-06-02 | 2007-12-13 | Asmo Co Ltd | アクチュエータ装置 |
JP2009004026A (ja) * | 2007-06-21 | 2009-01-08 | Elpida Memory Inc | メモリセルアレイ、およびモリセルアレイの制御方法 |
JP2013004136A (ja) * | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2765856B2 (ja) | 1998-06-18 |
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Legal Events
Date | Code | Title | Description |
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