JPH023161A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ−ＤＲＡＭの低消費電力化と高Ｓ／Ｎ化
を同時に満足するメモリ回路に関する。

〔従来の技術〕

従来のＤＲＡＭ回路は、特公昭６１−６１４７９に記載
のように信号を蓄積する複数のメモリセルから成るメモ
リアレー（メモリセルマトリクス）、複数のメモリセル
のうち１つを選択するＸデコーダ。

Ｙデコーダ、メモリセルから読み出された信号を増幅す
るセンスアンプ等から成っている。メモリセルマトリク
スはビット線（データ線）とそれに交差するように設け
たワード線、その交点に設けたメモリセルから成ってい
る。メモリセルは１つのＭＯＳ−ＦＥＴと１つのコンデ
ンサから成り、ＭＯＳ−ＦＥＴのドレイン端子はデータ
線に、ソース端子をコンデンサの一端に、ゲート端子は
ワード線に各々つながっている。これらの回路でのメモ
リセルへの信号の書き込みは、次の様に行なう、ある１
本ワード線電圧を高電位にし、メモリセルに蓄積してい
た信号（以下メモリセル信号という）をデータ線に読み
出す。読み出した信号はセンスアンプで増幅し、対とな
るデータ線を高電位と低電位とする。この電圧が選択さ
れているメモリセルに再び書き込まれ、メモリセルには
再び同じ信号が書き込まれる。この後選択されていたワ
ード線の電位を高電位・から少し下げる。この電位の低
下量は高電位を書き込んだメモリセルのトランスフアゲ
−）−（ＭＯＳ−ＦＥＴ）がＯＦＦとなる程度である。

この後、メモリセルを構成するコンデンサのＭＯＳ−Ｆ
ＥＴのソース端子につながってない端子の電位を低電位
から高電位にする。

これによりメモリセル信号のうち高電位のものは電位を
さらに高くする。一方、低電位のものはその電位がセン
スアンプによって保持されているため電位は変わらない
。したがって、メモリセルに蓄積する信号量を大きくで
き、高Ｓ／Ｎ化が図れる。

近年、メモリの高集積化にともない一度に充放電するデ
ータ線数が増大し、それによる消費電力の増大が問題と
なってきている。しかし上記メモリ回路はこれらの点に
ついては配慮されていなかった。

〔発明が解決しようとする課題〕

上記従来技術はメモリの高集積化にともなって生じる、
消費電力の増大に対する配慮がされておらず、メモリの
情報保持時間の低下、雑音の増大。

信頼度の低下等の問題があった。

消費電力の増大に対する対策としてはメモリで使う電圧
を低くする方法がある。しかし、メモリセルに蓄積する
電圧は情報保持時間や耐α線ソフトエラーの関係からむ
やみに低くはできない。したがって上記メモリで使う電
圧もあまり下げることはできず大幅に消費電力を低減す
ることはむづかしい。

本発明の目的は、メモリセルの蓄積電圧を十分確保しつ
つ消費電力を大幅に低減することにある。

〔課題を解決するための手段〕

上記目的は、センスアンプでのメモリセル信号増幅時、
対となるデータ線間の電位差（以下データ線電圧振幅と
略す）をセンスアンプを構成しているＭＯＳ−ＦＥＴの
しきい電圧より少し大きい値まで低下させることととも
に、メモリセル信号のうち高電位のものの電位をメモリ
セルを構成しているコンデンサのトランスファゲート用
ＭＯ８−ＦＥＴにつながってない端子を使って昇圧する
ことにより達成される。

〔作用〕

メモリセル信号増幅時のデータ線電圧振幅を小さくする
ことにより、データ線充放１！電流を大幅に低減するこ
とができ、消費電力の低減が図れる。

データ線電圧振幅を小さくすることによりメモリセルへ
データ線から書き込む電圧は小さくなるが、メモリセル
を構成するコンデンサの一端がらその電圧を昇圧するこ
とによりメモリセル信号は大きくできる。したがって情
報保持時間、耐α線ソフトエラー特性、Ｓ／Ｎの向上が
図れる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図（ａ）でＭＡはメモリセルアレーで、複数のデータ線
Ｄ　ｏ　ＨＤ　ｏ”’　Ｄ　ｎ　ＨＤ　ｎ　、ワード線
Ｗ　ｏ　＝　Ｗ−、およびメモリセルＭＣから成る。Ｘ
ＤはＸデコーダで複数のワード線のうちの１本を選択す
る。ＹＤはＹデコーダで複数のデータ対線のうちの１対
を選択する。Ｙｏはデータ線選択信号線でＹデコーダの
出力信号を伝える。ＰＤはメモリセルを構成するコンデ
ンサの片側の端子（ここではプレートという）　Ｐ　ｏ
−Ｐ　ｍの電圧を制御するプレート駆動回路である。プ
レート配線Ｐ　ｏ　”　Ｐ　−はワード線毎に配置して
いる。ＳＡｏ”ＳＡｎはセンスアンプでメモリセルから
読み出された信号を増幅する。１はデータ線プリチャー
ジ電圧Ｖｏｐを伝える信号線、２はデータ線プリチャー
ジ信号線でプリチャージ信号φＰを伝える。３，４はセ
ンスアンプ駆動信号線で、各々センスアンプ駆動信号φ
ｓｐｙ　φＳＮを伝える。Ｉｌｏ、Ｉｌｏはデータ入出
力線で、メモリセルへの書き込み信号、メモリセルから
の読み出し信号を伝える。なお、ここではデータ入出力
線へのプリチャージ回路は省略している。ＡＭＰは出力
アンプで、メモリセルから読み出した信号を増幅し、出
力信号Ｄｏｕｔ　とする、ＤｉＢはデータ入力パツファ
で外部からの入力信号（書き込み信号）をチップ内の信
号レベルに変換する回路である。φＷは書き込み制御信
号である。

第１図（ａ）に示す回路の読み出し動作を第１図（ｂ）
に示す動作波形を用いて説明する。なお、第１図（ｂ）
では説明を容易にするために、各波形の電圧値の一例を
示している。

データ線プリチャージ信号φＰが高電位、ここでは４ｖ
の間、データ線Ｄｏ、Ｄｏ（Ｄｎ、ＤＩｌ）はプリチャ
ージ電位、ここでは１ｖとなっている。

この時センスアンプ駆動信号φｓｐ、φＳＮは１ｖとな
っており、センスアンプはＯＦＦ状態にある。

φＰが低電位、ここではＯｖになった後、ワード線が選
択される。ワード線Ｗｏが選択されたとする。Ｗｏが低
電位（Ｏｖ）から高電位（４Ｖ）になると各データ線に
はメモリセル信号が現われる。

ここではデータ線Ｄｏ、Ｄｎにつながるメモリセルには
いづれも高電位の信号が蓄積されていたとする。したが
ってデータ線Ｄｏ（Ｄｎ）の電位がり。

（Ｄｎ）より少し高くなる０次にφｓｐが１■から２Ｖ
に、φｓＮが１ｖからＯｖに変化すると、センスアンプ
ＳＡｏ”ＳＡ、が動作しメモリセル信号を増幅する。こ
れによりデータ線Ｄｏは２ｖに、Ｄ。

はＯｖになる。この後ＹデコーダＹＤにより１対のデー
タ線が選択される。ここではＤｏ、Ｄｏが選択されると
する。したがってデータ線選択信号線Ｙｏの電位が高電
位（４ｖ）となり、データ入出力線Ｉ１０．Ｉ１０にメ
モリセル信号が読み出される。この信号は出力アンプＡ
ＭＰにより増幅され、出力信号り。ｕｔ　となる６次に
メモリセルへの信号の再書き込み動作を説明する。セン
スアンプが動作した後、メモリセルを構成するコンデン
サの片側端子である蓄積端子１０の電位はＤｏと同じ電
位の２ｖとなっている（第１図（ｂ）で端子１０が高電
位の場合）、この時、プレートＰｏの電位が４ｖからＯ
ｖにかわるが、ワード線Ｗｏの電位が４ｖであるのでデ
ータ線、蓄積端子の電位はセンスアンプによって保持さ
れる。その後ワード線Ｗｏの電位が４ｖから２ｖまで低
下する。ここでメモリセルを構成するトランジスタのし
きい電圧を１ｖとすると、この時、蓄積端子１０の電位
は２ｖ、データ線Ｄｏの電位は２ｖとなっているためト
ランジスタＴｏはＯＦＦ状態となる。したがって、次に
プレートＰｏの電位がＯｖから４ＶにかわるとＷ積端子
１０の電位は２ｖからほぼ６ｖまで上昇する。これによ
りメモリセルにほぼ６ｖが書き込まれることになる。一
方、メモリセルに低電位の信号が蓄積されていた場合は
次の様な動作となる。第１図（ｂ）の端子１０が低電位
の場合の動作波形を用いて説明する。センスアンプが動
作した後データ線Ｄｏがｏｖ、ｉ積端子１０もＯｖとな
っている。したがってこの後、ワード線Ｗｏの電位が４
ｖから２ｖまで低下してもメモリセルを構成するトラン
ジスタＴＯはＯＮ状態である。したがって、次にプレー
トＰＯの電位がＯｖから４ｖにかわっても、センスアン
プにより蓄積端子１０の電位はＯｖに保持される。これ
によりメモリセルにはＯｖが書き込まれることになる。

次にワード線ＷｏがＯｖとなりメモリセルへの再書き込
みが終了する。その後φＳＰＩ　φ８Ｎが１ｖとなる。

また、７７が４ｖとなりデータ線を１ｖにプリチャージ
する。

次に書き込み動作を第１図（ｃ）の動作波形を用いて説
明する。読み出し動作と同様にしてメモリセル信号をセ
ンスアンプで増幅した後、書き込み信号Ｄｔ、、（第１
図（Ｑ）では図示せず）がデータ入カパツファにとりこ
まれる１次に書き込み制御信号φＷ　（第１図（Ｃ）で
は図示せず）が４ｖになると、データ入出力線Ｉ１０．
Ｉ１０の電位がＤｔ。に応じて高電位、低電位に分かれ
る。ここではＩｌｏがＯＶ、Ｉｌｏが２ｖになったとす
る。

その後ＹデコーダＹＤにより１対のデータ線が選択され
る。ここではＤｏ、Ｄｏが選択されたとする。

したがってデータ線選択信号線ＹＯが４ｖになる。

これによりＤｏが２Ｖ、ＤｏがＯｖになり、メモリセル
の蓄積端子１０には低電位のＯｖが書き込まれる（端子
１０が高電位の場合の動作波形）。

一方、低電位がＮ積されたメモリセルに高電位を書き込
む動作は次の様に行なう。センスアンプが動作した後Ｄ
ｏはＯＶ、Ｄｏは２ｖとなっている。

Ｉｌｏ、Ｉｌｏの電位はＤ　＋　ｎにより各々２ｖ、Ｏ
Ｖにされる。その後Ｙｏが４■に上昇し、ＤＯが２Ｖ、
ＤｏがＯｖとなり、メモリセルの蓄積端子１０には２ｖ
が書き込まれる（端子１０が低電位の場合の動作波形）
。

以上のようにしてメモリセルに信号が書き込まれた後の
動作は読み出し動作と同一である。すなわち、メモリセ
ルの信号のうち高電位のものは昇圧されほぼ６ｖ、低電
位のものはＯｖで蓄積される。

以上述べたように、本実施例によればデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがってメモリの消費電力に関係するデータ
線の電圧振幅は小さくし、メモリセル信号に関係するプ
レートの電圧振幅は大きくすることによりメモリの低消
費電力化と高Ｓ／Ｎ化が図れる０本実施例ではデータ線
の電圧振幅に比べ、プレートの電圧振幅を大きくしてい
る。このようにすればメモリセル信号の大部分はプレー
トから書き込むことができるのでデータ線の電圧振幅は
センスアンプの動作限界近くまで小さくできる。これに
よりメモリセルの信号電圧を十分確保しつつ消費電力を
大幅に低減できる。

また１本実施例ではデータ線のプリチャージ時の電位を
データ線の電圧振幅の高電位と低電位の中間にしている
。これにより消費電力はさらに低減できる。なお、デー
タ線の電圧振幅はセンスアンプを構成しているＭＯＳ−
ＦＥＴのしきい電圧近傍まで小さくできるが動作の安定
性を考慮するとセンスアンプを構成するＮ−ＭＯＳＴｒ
とｐ　−ＭＯＳＴｒのしきい電圧の絶対値の和より少し
大きい程度が良い。ここでＮ−ＭＯＳＴｒ、Ｐ−Ｍ　Ｏ
Ｓ　Ｔ　ｒのしきい電圧を各々０．７Ｖ、−０，７Ｖと
仮定し、データ線電圧振幅を２ｖとすると、５ｖ振幅の
場合に比べ充放電電流は１／２．５　　に低減できるこ
とになる。なお、プレートを駆動することによる消費電
力の増大が考えられるが２５６ワード線Ｘ１０２４デー
タ対線のアレーを考えた場合、−度に充放電するデータ
線容量は２００〜３００ｐＦであるのに対しプレートの
容量は２〜３ｐＦとなり無視できる。

以上述べたように本実施例によればメモリセルへの書き
込み電圧を確保しつつデータ線の電圧振幅を小さくでき
るのでメモリの低消費電力化と高Ｓ／Ｎ化を両立できる
。

なお、プレートの電位は第１図（ｂ）、（ｃ）に示すよ
うに、メモリの待機時、メモリセルの２種の蓄積電位の
間の電位にしておけば、メモリセルを構成するコンデン
サに加わる電界は小さくなる。したがってコンデンサの
信頼性が向上する。

本実施例ではメモリセルに蓄積される信号は高電位側の
方が低電位側に比べ大きくなっている。

情報保持時間やα線ソフトエラーに対するマージンを大
きくするには高電位側のメモリセル信号を大きくする必
要がある。したがって本実施例によればこれらのマージ
ンの大きなメモリを得ることができる。

本発明の別の実施例を第２図を用いて説明する。

本実施例は、データ線の電圧振幅とプレートの電圧振幅
を同じにしたものである。その他の動作および回路構成
は第１図に示す実施例と同一である。

第２図（ａ）はメモリの読み出し動作を、（ｂ）は書き
込み動作を示す０本実施例ではデータ線の電圧振幅とプ
レートの電圧振幅を同じにし、プレートの電位をメモリ
の待機時、メモリセルの２種の蓄積電位の中間電位にし
ている。これによりメモリセルのコンデンサに加わる電
圧はメモリセルに蓄積される電位が高電位の場合と低電
位の場合で同じになり、コンデンサの信頼性を向上させ
ることができる。

第３図はプレート配線をワード線毎に設ける場合のメモ
リセル構成の実施例である。同図で（ａ）が等価回路、
（ｂ）が平面構造を示している。従来のメモリセル構成
としては、アイ、ニス、ニス。

シー、シー　８６．ダイジェスト、オブ、テクニカル、
ペーパー、頁２６３　（ＩＳＳＣＣ８６，Ｄｉｇｅｓｔ
　ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　Ｐ２６３）
やアイ、ニス、ニス、シー、シー　８５．ダイジェスト
、オブ、テクニカルペーパー、頁２４５　（ＩＳＳＣＣ
８５，Ｄｉｇｅｓｔ　ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐ
ｅｒｓ　Ｐ２４５）に示すものがある。これらのメモリ
セルを用いたメモリセルアレーではプレートはワード線
毎に分離されない、第３図（ｂ）は上記従来のメモリセ
ルをもとにプレートをワード線毎に分離したものである
。同図で１がメモリセルを構成するトランジスタのソー
ス（ドレイン）端子となるｎ十拡散層で４のスルーホー
ルを介してデータ線につながる。ここでは図面が複雑に
なるのをさけるためにデータ線は示してない。データ線
はたとえばＡＬ層などでワード線に対して垂直に配置す
る。２は第１のポリシリコン層で形成したプレートで同
図に示すように各ワード線に対応して分離している。５
の部分はコンデンサ部である。３は第２のポリシリコン
層で形成したワード線で、６の部分がトランジスタ部で
ある。第３図のメモリセル構成から明らかなように、ワ
ード線毎にプレート配線を設けるとプレート配線間でス
ペースが必要となりチップサイズが大きくなる。

次に複数のワード線でプレート配線を共用する方式を示
す。

本発明の別の実施例を第４図を用いて説明する。

第４図（ａ）に示すメモリ構成は、第１図（ａ）に示す
ものとプレート配線の構成が異なる以外は同じである。

第１図（ａ）と同一の符号は同一のものを示す。

第１図に示す実施例ではワード線毎にプレート配線を設
けていたが、本実施例では２本のワード線で１本のプレ
ート配線を共用する構成となっている。

第４図（ａ）に示す回路の読み出し動作を第４図（ｂ）
に示す動作波形を用いて説明する。

データ線プリチャージ信号ｎ　（第４図（ｂ）では図示
してない）が高電位の間、データ線Ｄｏ。

Ｄｏ（Ｄ、、Ｄｎ）は４ｖにプリチャージされている。

この時センスアンプ駆動信号φＳＰ、φＳＮは４ｖとな
っておりセンスアンプはＯＦＦ状態となっている。φＰ
がＯｖになった後、ワード線が選択される。ここではワ
ードＷＷｏが選択されたとする。

ＷｏがＯｖから７ｖになると各データ線にはメモリセル
信号が現われる。ここではデータ線Ｄｏ。

Ｄ、につながるメモリセルにはいづれも高電位の信号が
蓄積されていたとする。したがって、Ｄｏ。

Ｄｎの電位がＤｏ、Ｄ、より少し高くなる０次にφｓＰ
が４ｖから５ｖに、φｓＮが４ｖがら３ｖに変化すると
、センスアンプ５Ａｏ−８ＡＩ、が動作し、メモリセル
信号を増幅する。これによりデータ線Ｄｏは５Ｖ、Ｄｏ
は３ｖになる。この後ＹデコーダＹＤにより１対のデー
タ線が選択される。ここではＤｏ、Ｄｏが選択されると
する。したがって、データ線選択信号線Ｙｏ　　（第４
図（ｂ）では図示してない）が高電位となり、データ入
出力線Ｉ１０、ｌ１０（第４図（ｂ）では図示してない
）にメモリセル信号が読み出される。この信号は出力ア
ンプＡＭＰにより増幅され、出力信号Ｄ　ｏ　ｕ　ｔ　
となる（第４図（ｂ）には図示せず）１次にメモリセル
への信号の再書き込み動作を説明する。センスアンプが
動作するとＤｏは高電位の５Ｖ、Ｄ。

は低電位の３ｖになっている。この時メモリセルの蓄積
端子１０はＤｏと同じ高電位の５ｖとなる（第４図（ｂ
）で端子１０が高電位の場合）１次にプレートＰａ’　
　が６ｖから３ｖにかわるが、データ線、Ｗ接端子の電
位はセンスアンプによって保持されているので変化しな
い、その後ワード線Ｗｏの電位が７ｖから５ｖまで低下
する。ここでメモリセルを構成するトランジスタのしき
い電圧を１ｖとすると、蓄積端子１０は５Ｖ、データ線
Ｄｏは５ｖとなっているためトランジスタＴｏはＯＦＦ
状態となる。したがって、次にプレートＰｏ’　　が３
Ｖから６ｖにかわると蓄積端子１０の電位は５ｖからほ
ぼ８ｖまで上昇する。これによリメモリセルにほぼ８ｖ
の高電位が書き込まれることになる。一方、メモリセル
に低電位の信号が蓄積されていた場合は次の様な動作と
なる。第４図（ｂ）の端子１０が低電位の場合の動作波
形を用いて説明する。センスアンプが動作した後データ
線Ｄｏが低電位の３Ｖ、蓄積端子１０も３■となってい
る。したがって、この後ワード線Ｗｏの電位が７ｖから
５ｖまで低下してもメモリセルを構成するトランジスタ
ＴｏはＯＮ状態である。したがって、次にプレートＰｏ
’　　が３ｖから６ｖにかわっても、センスアンプによ
り蓄積端子１０の電位は３Ｖに保持される。これにより
メモリセルには再び低電位の３ｖが書き込まれることに
なる。

さて１本実施例では非選択のワード線につながるメモリ
セルのプレートも電位が変わる０次に非選択ワード線Ｗ
１につながるメモリセルの蓄積端子１１のふるまいを説
明する。まず、蓄積端子１１に高電位が書き込まれてい
る場合の動作は次の様になる。待機時、プレートＰｏ　
　が６Ｖ、Ｍ接端子１１が８ｖになっている。センスア
ンプがメモリセル信号を増幅した後、Ｐｏ’　　が３ｖ
となると蓄積端子１１は５ｖとなる。この時ワード線Ｗ
１はＯｖ、データ線Ｄｏは３ｖもしくは５ｖとなるので
トランジスタＴ１がＯＮ状態となることはなくメモリセ
ル内の信号が破壊されることはない。

その後、Ｐｏ’　　が６ｖになり、蓄積端子１１の電位
は８ｖにもどる。蓄積端子１１に低電位が書き込まれて
いる場合の動作は次の様になる。待機時、プレトＰｏ′
　　が６Ｖ、Ｗ接端子１１が３　Ｖ　４Ｃなっている。

センスアンプがメモリセル信号を増幅した後、Ｐｏ’　
　が３ｖとなると蓄積端子１１はＯｖとなる。この時ワ
ードｔｉＡ　Ｗ　１はＯｖ、データ線Ｄｏは３ｖもしく
は５ｖとなるのでトランジスタＴＩがＯＮ状態となるこ
とはなくメモリセル内の信号が破壊されることはない。

その後、　Ｐａ’　　が６ｖになり、蓄積端子１１の電
位は３ｖにもどる。

次にワード線Ｗｏがｏｖとなりメモリセルへの再書き込
みが終了する。その後φＳＰ、φＳＮが４ｖとなる。ま
た、φＰが高電位となりデータ線を４Ｖにプリチャージ
する。

次に書き込み動作を第４図（ｃ）の動作波形を用いて説
明する。読み出し動作と同様にしてメモリセル信号をセ
ンスアンプで増幅した後、書き込み信号Ｄ１ｎがデータ
入力バッファにとりこまれる。

次に書き込み制御信号φＷ　（第４図（ｃ）では図示せ
ず）が高電位になると、データ入出力線がＤ　Ｉｎに応
じて高電位、低電位に分かれる。ここではＩｌｏが３ｖ
、Ｉｌｏが５Ｖになったとする。

その後ＹデコーダＹＤにより１対のデータ線が選択され
る。ここではＤｏ、Ｄｏが選択されたとする。

したがってデータ線選択信号線ＹＯが６■になる。

これによりＤｏが５Ｖ、Ｄｏが３ｖになり、メモリセル
の蓄積端子１０には低電位の３ｖが書き込まれる（端子
１０が高電位の場合の動作波形）。

一方、低電位が蓄積されたメモリセルに高電位を書き込
む動作は次の様に行なう。センスアンプが動作した後Ｄ
ｏは３Ｖ、Ｄｏは５ｖとなっている。

Ｉｌｏ、Ｉｌｏの電位は［）ｔｎにより各々５ｖ、３Ｖ
にされる。その後ＹＯが６ｖになり、Ｄｏが５Ｖ、Ｄｏ
が３ｖとなる。したがって、メモリセルの蓄積端子１０
には５ｖが書き込まれる（＠子１０が低電位の場合の動
作波形）。

以上のようにしてメモリセルに信号が書き込まれた後の
動作は読み出し動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧されほぼ８ｖ、低電位
のものは３ｖで蓄積される。

以上述べたように本実施例でキャンスアンプ動作時のデ
ータ線電圧振幅が小さくなるのでデータ線充放電電流を
小さくでき消費電力を低減できる。

また、プレートからの書き込みによりメモリセルへ十分
な電圧を書き込むので情報保持時間、耐α線ソフトエラ
ー特性の向上が図れる。また、２本のワード線で１本の
プレート配線を共用するのでプレート配線間のスペース
が少なくなり、チップサイズを小さくできる。なお、本
実施例で示すように、複数のワード線でプレート配線を
共用する場合は、データ線の低電位を、ワード線の低電
位より、プレート電圧振幅以上に高くしておけば非選択
のワード線につながるメモリセルの信号を破壊すること
はない。

本発明の別の実施例を第５図を用いて説明する。

本実施例は、データ線の電圧振幅とプレートの電圧振幅
を同じにしたものである。その他の動作および回路構成
は第４図に示す実施例と同一である。

第５図（ａ）はメモリの読み出し動作を、（ｂ）は書き
込み動作を示す。本実施例ではデータ線の電圧振幅とプ
レートの電気振幅を同じにし、プレートの電位をメモリ
の待機時メモリセルの２種の蓄積電位の中間電位にして
いる。これによりメモリセルのコンデンサに加わる電圧
は、メモリセルに蓄積される電位が高電位の場合と、低
電位の場合で同じになり、コンデンサの信頼性を向上さ
せることができる。

第６図は２本のワード線で１本のプレート配線を共用す
る場合のメモリセル構成の実施例である。

同図で１はメモリセルを構成するトランジスタのソース
（ドレイン）端子となるｎ←拡散層で、４のスルーホー
ルを介してデータ線につながる。ここでは図面が複雑に
なるのをさけるためデータ線は示してない。データ線は
たとえばＡＬＭ４などでワード線に対して垂直に配置す
る。２は第１のポリシリコン層で形成したプレート配線
で同図に示すように２本のワード線で共用している。３
は第２のポリシリコン層で形成したワード線である。

本実施例に示すように２本のワード線で１本のプレート
配線を共用することにより、プレート配線間のスペース
の数を少なくでき、チップサイズを小さくできる。

第７図は４本のワード線で１本のプレート配線を共用す
る場合のメモリセル構成の実施例である。

本実施例によれば、さらにプレート配線間のスペース数
を少なくでき、チップサイズを小さくできる。

第８図は１つのサブアレー（例えばワード線１２８本、
データ線５１２対）でプレート配線を共用する場合の実
施例である６同図ではサブアレーの端部に特別な配線領
域を設けている。この領域にワード線と並行して低抵抗
の金属配線を通し。

プレート配線の第１ポリシリコン層と接続すれば。

プレート配線の抵抗を下げることができる。これにより
プレート配線での応答速度を速くすることができる。

第９図はワード線毎にプレート配線を設ける場合のメモ
リセル構成の実施例である。同図で１はメモリセルを構
成するトランジスタのソース（ドレイン）端子となるｎ
＋拡散層で、４のスルーホールを介してデータ線につな
がる。この実施例でも図面を複雑にしないためにデータ
線は省略している。なお、データ線は先に示した実施例
と同様にワード線と垂直に配置している。２は第１ポリ
シリコン層で形成されるプレート配線でワード線毎に分
離している。３は第２ポリシリコン層で形成されるワー
ド線であるにのメモリセル構成の場合、２つのデータ線
構成が考えられる。１つはオープン型データ線（ビット
線）構成、もう１つはおり返し型データ線（ビット線）
ｕｔ成である。

第９図（ｂ）はオープン型データ線構成で、となりあう
データ線は異なるセンスアンプにつながっている。第９
図（ｃ）はおり返し型データ線構成で、となりあうデー
タ線は同じセンスアンプにつながっている。この場合、
１本のワード線を選択すると対となるデータ線番々につ
ながるメモリセルが選択される。すなわち１ビツト１／
２セルのメモリセルアレー構成となる。したがってデー
タ線に現われるメモリセル信号は１ビツト／１セルのメ
モリセルアレーに比べ２倍の信号を得ることができる。

本発明の別の一実施例を第１０図を用いて説明する。第
１０図は第４図（ａ）に示すメモリ回路のプレート配線
の別の駆動方式を示す動作波形である。第１０図で示す
動作は出力信号Ｄ　ｏ　ｕ　ｔが出るまでの読み出し動
作が第５図に示す実施例と同一で、再書き込み動作が異
なる。再書き込み動作は次の様に行なう。センスアンプ
が動作するとＤｏは高電位の４Ｖ、Ｄｏは低電位の２ｖ
になっている。この時メモリセルの蓄積端子１０はり。

と同じ高電位の４ｖとなる（第１０図で端子１０が高電
位の場合）。その後ワード線Ｗｏの電位が５ｖから４ｖ
まで低下する。ここでメモリセルを構成するトランジス
タのしきい電圧を１ｖとすると、蓄積端子１０は４ｖ、
データ線Ｄｏは４ｖとなっているためトランジスタＴｏ
はＯＦＦ状態となる。したがって、次にプレートＰｏ’
　　が２ｖから４ｖにかわると蓄積端子１０の電位は４
■からほぼ６ｖまで上昇する。一方、メモリセルに低電
位の信号が蓄積されていた場合は、センスアンプが動作
した後、Ｄｏが２Ｖ、Ｗ積端子１０が２ｖとなっている
ので、ワード線が４ｖに低下しても。

メモリセルで構成しているトランジスタＴｏはＯＮ状態
である６したがって、Ｐｏ’　　が２ｖから４ｖにかわ
っても蓄積端子の電位はセンスアンプによって２ｖの電
位を保持する。その後ワード線ＷｏがＯＶになった後、
プレートＰｏ’　　が４ｖから２ｖにかわる。これによ
りメモリセルの蓄積端子の電位は、高電位が蓄積されて
いた場合はぼ６Ｖから４■に、低電位が蓄積されていた
場合２ｖからＯｖになる。したがって、メモリセルには
高電位側に４ｖ、低電位側にＯＶの電位が蓄積されるこ
とになる０次に非選択ワード線Ｗｌにつながるメモリセ
ルの蓄積端子１１のふるまいを説明する。蓄積端子１１
に高電位が書き込まれている場合、待機時、プレートＰ
ｏ’　　が２Ｖ、＃積端子１１が４ｖになっている。セ
ンスアンプがメモリセル信号を増幅した後、ＰＯ２が４
ｖになると、蓄積端子１１はほぼ６ｖとなる。その後、
Ｐ。

が２ｖになり蓄積端子１１の電位は４ｖにもどる。

この間ワード線Ｗ１はＯＶ、データ線Ｄｏは２ｖ以上と
なっているのでトランジスタＴｚがＯＮ状態となること
はなく、メモリセル内の信号が破壊されることはない。

蓄積端子１１に低電位が書き込まれている場合、待機時
、プレートＰｏ′　　が２Ｖ、？Ｊ積端子１１がＯｖに
なっている。センスアンプがメモリセル信号を増幅した
後、Ｐａ’　　が４Ｖになると蓄積端子１１はほぼ２ｖ
になる。その後Ｐｏ’　　が２ｖになり蓄積端子１１の
電位はＯＶにもどる。この間、ワード線ＷｓはＯｖ、デ
ータ線Ｄｏは２ｖ以上となっているのでトランジスタＴ
１がＯＮ状態となることはなく、メモリセル内の信号が
破壊されることはない。

以上述べたように本実施例においてもデータ線電圧振幅
を小さくできるので低消費電力化が図れる。また、本実
施例の場合は高電位側のメモリセル信号に比べ、低電位
側のメモリセル信号を大きくできる。

本発明の別の一実施例を第１１図を用いて説明する。第
１１図はメモリ回路のうちデータ線とデータ入出力線の
接続関係を示すもので、その他の回路構成は第４図（ａ
）に示す回路と同一である。

第１１図の回路はデータ線Ｄｏ、Ｄｏ上の信号をＭＯＳ
　−Ｆ　Ｅ　Ｔ　、　Ｔｚ、　Ｔａのゲートでうけ、そ
れをドレイン電流としてデータ入出力線Ｉ１０゜Ｉｌｏ
に伝えるものである。データ入出力線に伝える信号を大
きくするにはＴｘ、Ｔａをｇ、の大きい領域で使うこと
が重要である。第４図に示す実施例ではデータ線の電位
を高くしているのでＴ　ｚ　。

Ｔ８はｇ、の大きい領域で動作することになり信号を大
きくできる。したがって、データ線電位を高くして動作
させるメモリでは本実施例の回路方式を用いると高Ｓ／
Ｎ化が図れる。

本発明の別の実施例を第１２図を用いて説明する６本実
施例ではワード線の電圧を２値にしている。これ以外の
動作および回路構成は第１図に示す実施例と同一である
。データ線プリチャージ信号φＰが４ｖの間、データ線
は１ｖにプリチャージされる。φＰがＯｖになった後、
ワード線Ｗ。

が２　Ｖ　＋　Ｖ　ｔ　　（Ｖ　ｔはＭＯ８−ＦＥＴ（
７）Ｌ、＠い電圧）に上昇する。これによりメモリセル
信号がデータ線に読み出される。次にセンスアンプ駆動
信号φｓＰが１ｖから２ｖ、ｐｓｎが１ｖからＯｖにな
り、メモリセル信号を増幅する。この場合、ワード線Ｗ
ｏにつながるメモリセルに高電位の信号が蓄積されてい
たとすると、データ線Ｄｏ（Ｄｎ）は２Ｖ、Ｄｏ（Ｄｎ
）はＯｖとなる。この時、ワード線Ｗｏの電位は２Ｖ＋
Ｖｔ　、データ１ｉＡＤｏは２ｖ、メモリセルの蓄積端
子１０は２ｖとなるのでメモリセルを構成するトランシ
タＴｏはＯＦＦとなる。

次にプレートＰｏの電位が４ｖからＯｖに低下すると、
端子１０の電位が少し低下し、上記トランジスタＴｏは
ＯＮとなり、端子１０の２ｖの電位はセンスアンプによ
り保持される。その後、プレートＰｏの電位がＯｖから
４ｖに上昇すると、トランジスタＴｏはＯＦＦとなり、
端子１０の電位はほぼ６ｖまで上昇する。一方、メモリ
セルに低電位の信号が蓄積されていた場合の動作は次の
ようになる（第１２図で端子１０が低電位の場合の波形
）、メモリセル信号をセンスアンプで増幅した後、デー
タ線ＤｏはＯｖ、メモリセルの蓄積端子１０はＯｖ、ワ
ード線Ｗｏは２　Ｖ　＋　Ｖ　ｔとなっているのでメモ
リセルを構成するトランジスタＴｏはＯＮとなる。した
がって、次にプレートＰｏの電位が４■からＯｖ、ある
いはＯｖから４Ｖに変化しても、端子１０の電位はＯｖ
を保持する。以上のようにしてメモリセルに信号が蓄積
された後、ワード線ＷｏがＯｖとなる。また、その後φ
Ｐが４ｖ、φＳＰ、φＳＮが１ｖとなり、データ線は１
ｖにプリチャージされる。

以上述べたように本実施例によればワード線電圧が２値
でも第１図に示す実施例と同様の動作を行うことができ
る。したがって、ワード線電圧の制御回路が簡単となり
、設計が容易となる。

本発明の別の実施例を第１３図を用いて説明する。本実
施例は第１図に示した実施例とダミーワード線ＷＤｏ、
ＷＤ１を設けた点が異なる。その他の回路構成、動作は
第１図に示す実施例と同一である。第１図に示す実施例
では、ワード線を高電位にしてメモリセル信号をデータ
線に読み出した時の信号（メモリセル信号）は、メモリ
セルに高電位を蓄積していた場合の方が低電位をＷＭし
ていた場合に比べ大きくなる。したがって１本実施例で
はその差を小さくなるようにした。例えば。

ワード線Ｗｏが選択され高電位になったとする。

この場合データ１Ｄｏ（Ｄｌｌ）にメモリセル信号が現
われる。この時、ダミーワード線ＷＤｏ　を低電位から
高電位にする。これにより参照用信号となるデータ線Ｄ
ｏ（Ｄｎ）の電位は少し上昇する。これにより、メモリ
セルに高電位が′ｆＩ積されていた場合は１等価的にメ
モリセル信号は小さくなり、低電位が蓄積されていた場
合は大きくなる。したがって、高電位を蓄積した場合と
低電位をｆＩ積した場合のメモリセル信号の差を小さく
できる。これによりノイズマージの平均化ができ、Ｓ／
Ｎの向上が図れる。なお、ワード線Ｗ、が選択された時
は、ダミーワード線はＷ　Ｄ　１が低電位から高電位に
なる。

第１４図はセンスアンプ駆動信号φＳＰ、φ８Ｎの発生
回路の一例である。同図でＡｘは差動増幅回路で、トラ
ンジスタＴｒｉｌｌ抵抗Ｒｚｔｔ　＋　Ｖｒｔとともに
φｓｐの高電位を決める。Ａ２も差動増幅回路で、トラ
ンジスタＴｘｘｚ＋抵抗Ｒｚｔｚ　、　Ｖｒｚとともに
φＳＮの低電位を決める。この回路の動作を第１４図（
ｂ）の動作波形を用いて説明する。信号φ１が５ｖの間
、トランジスタＴ２８１．　ＴｘａｚｒＴ２６８がＯＮ
となり、φｓｐ、　φＳＦＩを３Ｖにする。

この時、信号φ２が５ｖ、φ３がＯｖでトランジスタＴ
ｚｚ、　Ｔ２４はＯＦＦである。φ１がＯｖになった後
、φ２がＯｖ、φ３が５ｖとなる。これにより、φＳＰ
はＶ　ｒ　１と同じ電位の４ｖ、φＳＮはＶ　ｒ　２と
同じ電位の２ｖとなる。その後φ２が５ｖ、φ８がＯｖ
となりトランジスタＴａｘ、　Ｔｚ４がＯＦＦとなる。

次にφ１が５ｖとなり、トランジスタＴｘｅｓｐＴｘｔ
ｓｚ＋　ＴｚｇｓがＯＮとなりφＳＰ＋　ＬＰｓｓを３
ｖにする。

以上述べたように本回路では、Ｖｒｚ、Ｖｒｚの大きさ
を変えることにより、φｓｐの高電位、φＳＮの低電位
を任意に決めることができる。

第１５図はワード線電圧発生回路の一例である。

同図で３３がワード線、３６がＸデコーダ、３４がアド
レス信号線である６Ａδは差動増幅回路で、トランジス
タＴｓｏ、抵抗Ｒａｏ、　Ｖｒｓとともにワード線電圧
の中間電位を決めている。この回路の動作を第１５図（
ｂ）の動作波形を用いて説明する。

メモリが待機時、Ｘデコーダの出力端子３５は高電位の
５ｖになっている。この時、信号φ番は低電位のＯｖに
なっている。したがって、トランジスタＴｌ！１１１　
Ｔ８δ２はＯＮ　、　Ｔ　５ｘｚｔ　Ｔ　３３１はＯＦ
Ｆとなり、ワード線はＯｖとなる。この後ワード線Ｗｏ
が選択されると端子３５はＯｖになる。これによりトラ
ンジスタＴ８３１は○Ｎ、ＴａａｚはＯＦＦとなり、ワ
ード線の電圧は５ｖに上昇する。次にφ番が５ｖになる
と、トランジスタＴａｚｔがＯＦＦ、Ｔ　ｓｌｚがＯＮ
となり、ワード線の電圧はＶｒｓと同じ４ｖとなる。そ
の後、端子３５の電位が５■になるとワード線の電圧は
Ｏｖになる。

以上述べたように第１５図に示すような回路でもワード
線電圧の３値レベルは作ることができる。

本発明の一実施例を第１６図により説明する。

第１６図（ａ）でＭＡはメモリセルアレーで、複数のデ
ータ線Ｄｏ、Ｄｏ＋　〜Ｄｎ、Ｄｎ＊　’７−ド線Ｗｏ
”Ｗ−、ダミーワード線Ｗ　Ｄ　ｏ　、　Ｗ　Ｄ　ｔ　
、プレート配線Ｐ　ｏ　”　Ｐ−およびメモリセルＭＣ
から成る。

ＸＤはＸデコーダで複数のワード線のうちの一本を選択
する。ＹＤはＹデコーダで複数のデータ対線のうちの一
対を選択する＊Ｙｏ−Ｙｎはデータ線選択信号線でＹデ
コーダの出力信号を伝える。

ＰＤはメモリセルを構成するコンデンサの片側の端子（
ここではプレートという）Ｐｏ−ＰＩｌの電圧を制御す
るプレート駆動回路である。この回路もＸデコーダと同
様にアドレス信号に応じて複数のプレート線のうちの１
本を選択する。　５Ａｏ−５Ａｎはセンスアンプで、第
１６図（ｂ）に示すような回路と成っておりメモリセル
から読みだされた信号を増幅する。なお、本実施例で矢
印の付いたトランジスタはＰチャネルＭＯ３ＦＥＴ　（
Ｐ−ＭＯＳＦＥＴ）で、矢印の付いてないものはＮチャ
ネルＭＯ３ＦＥＴ　（Ｎ　−ＭＯＳＦＥＴ）である。１
はデータ線プリチャージ電圧Ｖａｐを伝える信号線。２
はデータ線プリチャージ信号線でプリチャージ信号φ、
を伝える。３，４はセンスアンプ駆動信号線で、それぞ
れセンスアンプ駆動信号φｓｐ、πを伝える。Ｉｌｏ、
Ｉｌｏはデータ入出力線で、メモリセルへの書き込み信
号、メモリセルからの読みだし信号を伝える。

なお、ここでは示してないがデータ入出力線には第１６
図（Ｑ）に示すプリチャージ回路ＩＯＰ、バイアス回路
ＩＯＢを設けている。ＡＭＰは出方アンプで、メモリセ
ルから読みだした信号を増幅し、出力信号Ｄｏｕｔ　と
する。Ｄ、、、はデータ人力バッファで外部からの入力
信号（書き込み信号）をチップ内の信号レベルに変換す
る回路である。

φ、は書き込み制御信号である。

第１６図（ａ）に示す回路の読みだし動作を第１６図（
ｄ）に示す動作波形を用いて説明する。

第１６図（ｄ）では説明を容易にするために、各波形の
電圧値の一例を示している。

データ線プリチャージ信号φ−が４ｖの間、データ線Ｄ
ｏ、　Ｄｏ（Ｄｎｔ　Ｄｎ）はプリチャージ電位、１ｖ
となっている。この時センスアンプ駆動信号φ５Ｆ、φ
ｓｎは１ｖとなっており、センスアンプはＯＦＦ状態に
ある。φＰがＯｖになった後、複数のプレート信号線の
内、Ｐｏが選択されたとする。

Ｐｏが４ｖからＯｖに変化すると、各データ線にはメモ
リセル信号が現われる。ここでデータ線Ｄｏにつながる
メモリセルには低電位の信号Ｏ■が蓄積されていたとす
るａＰｏが４ｖからＯｖに変わると、メモリセルのＯｖ
は一４ｖに向かって低下する。この時ワードｍＷｏはＯ
ｖであるためその低下量がＭＯＳ−ＦＥＴのしきい電圧
を超えると、メモリセルの蓄積端子１０とデータ線がつ
ながる。これによりデータ線からメモリセルに電流がな
がれ、データ線Ｄｏにメモリセル信号が現われる。この
時、ダミーワード線ＷＤｏが４ｖからＯｖになる。これ
によりデータ線Ｄｏには参照用信号が現われる。なお、
蓄積端子１０に高電位の信号６ｖが蓄積されていた場合
には、１ｏの電位はＰｏの電圧変化により２ｖになる。

この場合はメモリセルを構成するトランジスタＴｏがＯ
ＦＦ状態であるためデータ線の電位は変わらない。

さて、データ線にメモリセル信号、参照用信号が現われ
た後、φｓｐが１ｖから２ｖに、φｓｎがＩＶからＯｖ
に変化する。これによりセンスアンプＳ　Ａｏ　”　Ｓ
　Ａｎが動作しメモリセル信号を増幅する。したがって
データ線ＤｏはＯｖに、Ｄｏは２Ｖになる。この後、ワ
ード線Ｗｏがｏｖから４■になりメモリセルへＯｖ（高
電位読みだしの場合には２Ｖ）の書き込みが行われる。

次にＹデコーダＹＤにより１対のデータ線が選択される
。ここではＤｏ、Ｄｏが選択されたとする。したがって
データ線選択信号線Ｙｏの電位が４ｖとなり、データ入
出力、ＷＩ／○、Ｚ／○にメモリセル信号が読みだされ
る。この信号は出力アンプＡＭＰにより増幅され、出力
信号Ｄｏｕｔ　となる６次にワード線Ｗｏ　を４ｖから
２ｖに低下させる。この後プレートＰｏ　をＯｖから４
ｖにする。この時メモリセルには低電位のＯｖが書き込
まれているのでメモリセルを構成するトランジスタＴｏ
はＯＮ状態である。従ってメモリセルの電圧Ｏｖは変わ
らない。

なお、メモリセルに高電位の２ｖが書き込まれていた場
合トランジスタＴｏはＯＦＦ状態である。

従ってメモリセルの電位は２ｖから６ｖに上昇する。そ
の後ワード１ｉＡＷｏがＯｖになりメモリセルへの書き
込みが終了する。また、ダミーワード線ＷＤｏはＯＶか
ら４ｖに変わる０次にφｓｐ、φｓｎが１ｖ、φ、が４
ｖとなり、データ線を１ｖにプリチャージする。

次にメモリセルへの書き込み動作を第１６図（ｅ）に示
す動作波形を用いて説明する。読みだし動作と同様にし
てメモリセル信号をセンスアンプで増幅した後、書き込
み信号ＤＩ、ｌがデータ人力バッファに取り込まれる０
次に書き込み制御信号φ、が４ｖになると、データ入出
力線Ｉ１０゜Ｉｌｏの電位がＤｉ、ｌに応じて高電位、
低電位に分かれる。ここではＩｌｏが２Ｖ、　　丁１０
がＯｖになったとする。その後ＹデコーダＹＤにより１
対のデータ線が選択される。ここではＤｏ、Ｄｏが選択
されたとする。したがってデータ線選択信号線Ｙｏが４
ｖになる。Ｄｏが２Ｖ、ＤｏがＯｖになり、メモリセル
の蓄積端子１０には高電位の２ｖが書き込まれる（端子
１０が低電位の場合の動作波形）、一方、高電位が蓄積
されたメモリセルに低電位を書き込む動作は次のように
行う、センスアンプが動作した後Ｄｏは２Ｖ、ＤｏはＯ
Ｖとなっている。Ｉｌｏ、Ｉｌｏの電位はＤｌｌｌによ
りそれぞれＯＶ、２Ｖにされる。その後Ｙｏが４■に上
昇し、ＤｏがＯＶ、Ｄｏが２ｖとなり、メモリセルの蓄
積端子１０にはＯｖが書き込まれる（端子１０が高電位
の場合の動作波形）。

以上のようにしてメモリセルに信号が書き込まれた後の
動作は読みだし動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧され６ｖ、低電位のも
のはＯｖで蓄積される。

以上述べたように、本実施例によればデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがって、メモリセルの情報保持時間に関係
するメモリセルの高電位信号の電圧を決定するプレート
の電圧振幅は大きくし、メモリの消費電力に関係するデ
ータ線の電圧振幅（センスアンプ動作時の電圧振幅）を
小さくできる８本実施例ではプレートの電圧振幅に比べ
。

データ線の電圧振幅を小さくしている。これによりメモ
リセルの信号電圧を十分に確保しつつ消費電力を大幅に
低減できる。したがって、メモリの低消費電力化と高Ｓ
／Ｎ化を両立できる。また、本実施例ではデータ線のプ
リチャージ時の電位を、データ線の電圧振幅の高電位側
と低電位側の中間にしている。これにより消費電力はさ
らに低減できる。このデータ線の電圧振幅はセンスアン
プを構成するＮ−ＮＯ３トランジスタとＰ−ＭＯＳトラ
ンジスタのしきい電圧の絶対値の和、程度まで小さくで
きる。しきい電圧は通常０．５ｖから１■であるからデ
ータ線の電圧振幅を２ｖとすると５ｖ振幅の場合に比べ
充放電電流は１／２．５　に低減できることになる。ま
た、本実施例ではプレートＰｏ　を４ｖからＯｖにする
ことによりメモリセルから信号を読みだしている８通常
ＭＯ５ＦＥＴにより信号線を駆動する場合、放電動作の
方が充電動作に比べて高速である。したがって、ワード
線を低電位から高電位にする読みだし動作に比ベメモリ
セルからの読みだし動作の高速化が図れる。

第１７図はワード線駆動Ｐ路の一実施例である。

同図でＭＡはメモリセルアレーで、Ｄｏ、　Ｄ’ｏはデ
ータ線、Ｗｏ、Ｗ−はワード線、Ｐｏ、Ｐ−はプレート
である。ＷＤはワード線の中間電位設定回路で、差動ア
ンプＡｚｏ、トランジスタＴｓｏ、抵抗Ｒ６０゜基準電
圧Ｖｒｔｏとともにワード線電圧の中間値を設定する。

この回路の動作を第１７図（ｂ）の動作波形を用いて説
明する。メモリの待機時、信号φ２０がＯＶ、φｚ１が
４ｖ、プレート駆動信号φＰ露０゜φ２．．が４ｖとな
っている。したがって、トランジスタＴ　ｅ　ｌ　１．
　Ｔ　ｅ　ａ　、　Ｔ　ｓδはＯＮ、　Ｔｅｘｔ、　Ｔ
ｐｓａ。

ＴＰ８３　はＯＦＦとなｉＪ、’７−ド線Ｗｏ、Ｗ−が
ＯＶ−端子６４が４ｖとなっている。その後、信号φ２
１がＯＶとなりトランジスタＴｅａ、ＴｅδがＯＦＦと
なる０次に、φｐｍＯがＯｖになると、トランジスタＴ
ｐｓｇがＯＮとなり、ワード線ＷＯの電圧は４Ｖになる
０次に、信号φ２０が４ｖになると、トランジスタＴ８
１１がＯＦ　Ｆ　、　Ｔ８１２がＯＮとなる。

これにより、端子６４およびワード線ＷＯの電圧は２ｖ
になる。その後、φｐｍｏが４ｖになり、次にφ２１が
４ｖになるとワード線Ｗｏの電圧はＯｖになる。

以上述べたように１本実施例によればプレートを選択す
ることによりワード線を選択することができるので、ワ
ード線の選択回路が不必要になる。

また、プレートとワード線をほぼ同時に選択することが
できるのでメモリの高速化が図れる。

本発明の別の実施例を第１８図を用いて説明する。この
メモリ回路は第１６図（ａ）に示す回路とは２セル／ビ
ツトとなっていること、ダミーワード線がないこと以外
は同一である。２セル／ビツトであるので対となるデー
タ線それぞれに同時にメモリセル信号が読みだされる。

この２つ信号は常に相補の関係になっているのでダミー
セルは必要なくなる。この回路の動作を第１８図（ｂ）
の動作波形を用いて説明する。

データ線プリチャージ信号φＰが４ｖの間、データ線Ｄ
ｏ、　Ｄｏ（Ｄｎｙ　ｏ、、）は１ｖにプリチャージさ
れている。この時センスアンプ駆動信号φＳＦ。

πは１ｖとなっており、センスアンプＳＡｏ〜５Ａｆｉ
はＯＦＦ状態となっている。次に、プレートＰｏが選択
され４ｖからＯｖになる。これによりＰｏにつながるメ
モリセルの信号が各データ線に読みだされる。例えば、
メモリセルの蓄積端子１０に高電位の６ｖ、１１に低電
位のＯｖが蓄積されていたとする。プレートＰｏが４ｖ
からＯｖになると、端子１０の電位は６ｖから２ｖにな
る。

この時、データ線ＤＯは１ｖ、ワード線ＷＯはＯＶとな
っているのでトランジスタＴｏ１はＯＦＦでありデータ
線Ｄｏの電圧は変化しない。一方、端子１１の電位はＯ
ｖから一４ｖに向かって低下する、この時、データ線Ｄ
ＯはＩＶ、ワード線Ｗ。

はＯｖであるので端子１１の電位がＭＯＳＦＥＴのしき
い電圧Ｖ、よりも低くなるとトランジスタＴａｘはＯＮ
となり、データ線Ｄｏから端子１１に向かって電流がな
がれる。これによりデータ線ＤＯの電位は少し低下する
。これによりデータ線Ｄｏ、Ｄ。

両方にメモリセル信号がよみだされたことになる。

次に、センスアンプ駆動信号φｓｐが１ｖから２ｖに、
φｓｎが１ｖからＯｖになり、センスアンプが動作し、
Ｄｏは２ｖに、ＤＯはＯｖになる０次に、ワードＲ＆Ｗ
ｏの電圧が４ｖになり、メモリセルの蓄積端子１０には
２Ｖが、１１にはｏｖが再書き込みされるにの後、Ｙデ
コーダＹＤによりデータ線Ｄｏ、Ｄｏが選択され、デー
タ線選択信号線Ｙｏが４ｖになる。これによりメモリセ
ル信号はデータ入出力線Ｉ１０．Ｉ１０に読みだされる
。

この信号は出力アンプＡＭＰにより増幅されて出力信号
Ｄｏｕｔ　となる。この後、ワード線ＷＯの電位が２ｖ
に低下する。この時、データ線ＤＯの電位は２ｖ、５τ
の電位はＯｖ、メモリセルの蓄積端子１０の電位は２ｖ
、１１の電位はＯｖであるのでトランジスタＴａｘがＯ
Ｆ　Ｆ　、　ＴｏｗがＯＮとなる０次に、プレートＰＯ
がＯｖから４ｖに上昇すると、メモリセルの蓄積端子１
０の電位はほぼ６Ｖになり、１１の電位はｏｖを保持す
る。この後、ワード線の電位はＯｖになりメモリセルへ
の書き込みが終了する。従って、メモリセルの蓄積端子
１０には約６ｖが、１１にはＯｖが再び書き込まれるこ
とになると１次に、データ線プリチャージ信号ｉが４ｖ
、センスアンプ駆動信号φｓｐがＩＶ、瓦が１ｖになり
データ線は１ｖにプリチャージされる。

次にメモリセルへの書き込み動作を第１８図（ｃ）に示
す動作波形を用いて説明する。読みだし動作と同様にし
て、メモリセル信号をセンスアンプで増幅した後、書き
込み信号Ｄ　ｒ　ａがデータ人力バッファに取り込まれ
る０次に、書き込み制御信号φ、が４ｖになると、デー
タ入出力線工／○。

Ｉｌｏの電位がＤＩ、ｌに応じて、高電位、低電位に分
かれる。ここではＩｌｏがＯＶ、Ｉｌｏが２■になった
とする。その後、ＹデコーダＹＤにより１対のデータ線
が選択される。ここではＤｏ、　Ｄ。

が選択されたとする。従って、データ線選択信号線Ｙｏ
が４ｖになる。これによりＤＯがＯｖ。

がが２ｖになり、メモリセルの蓄積端子１０にはＯｖが
蓄積端子１１には２ｖが書き込まれる。

この後の動作は読みだし動作と同一である。すなわち、
メモリセルの蓄積端子１１の電位は昇圧され６ｖとなり
、１０の電位はＯｖのままで蓄積される。

以上述べたように本実施例においてもデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。従って、データ線充放電電流を小さくでき、メ
モリの背費電力を低減できる。また、データ線電圧振幅
を小さくしたことによるメモリセルへの書き込み電圧の
減少は、プレートからの書き込みによって補償している
。従つて、情報保持時間、耐α線ソフトエラー特性の向
上が図れる０本実施例は２ビツト／セルの構成を用いて
いるのでメモリセルの読みだし信号が１ビツト／セルに
くらべ２倍となり、高Ｓ／Ｎ化が図れる。また、ダミー
セルが不要となる。

本発明の別の実施例を第１９図を用いて説明する。この
回路はデータ線からのメモリセル信号の読みだしにバイ
ポーラトランジスタを使っている点が第１６図（ａ）に
示す回路と異なる。従って、データ入出力線は信号読み
だし用配線０，０と信号書き込み用配線Ｉ、Ｉの２種設
けている。ここではデータ線とデータ入出力線の関係の
み示しているが、この他の回路構成は第１６図（ａ）に
示すものと同じである。この回路の動作はメモリセル信
号の読みだしにバイポーラトランジスタを使っているの
でデータ線の電位、及びそれに関係する電位が異なる以
外は、第１６図に示すものと同じである。この回路の読
みだし動作を第１９図（ｂ）の動作波形を用いて説明す
る。

パイポートランジスタのベース、エミッタ間の順方向電
圧をＶＢＥとすると、データ線プリチャージ信号φＰが
４ｖの間、データ線り、Ｄは２・ＶＢＥにプリチャージ
されている。この時、センスアンプ駆動信号φｓｐ、φ
ｓＩ、は２・ＶＢＥとなっており、センスアンプはＯＦ
Ｆ状態となっている。

次に、プレートＰが４ｖからＯｖになり、メモリセルの
信号がデータ線に読みだされる。メモリセルの蓄積端子
１０に低電位のＶＢＥが蓄積されていたとする。プレー
トＰが４ｖからｏｖになると。

端子１０の電位はｖＢＥから−（４−ＶＢＥ）に向かっ
て低下する。この時、データ線りは２・ＶＢＥ、ワード
線ＷはＯｖとなっているので端子１０の電位が−Ｖｔ　
よりも低くなるとメモリセルを構成するトランジスタＴ
はＯＮとなり、データ線りから端子１０に向かって電流
が流れる。これによりデータ線りにメモリセル信号が読
みだされる。一方、この時ダミーワード線ＷＤが４ｖか
らＯｖになり、データ線りに参照用信号が現れる。

なお、ここでは説明を簡単にするためダミーワード線は
Ｄ用のみ示したが実際のメモリではＤ用も設けている。

また、メモリセルの蓄積端子１ｏに高電位の３・ＶＢＥ
＋４Ｖが蓄積されていた場合、Ｐが４ｖからＯｖになる
と、端子１０の電位は３・ＶＢＥとなる。この時、デー
タ線りは２・ＶＢＥ、ワード線ＷはＯｖとなっているの
でトランジスタＴはＯＦＦであり、データ線りの電位は
変わらない、さて、データ線にメモリセル信号と参照用
信号が現れた後、センスアンプ駆動信号φｓｐが２−Ｖ
ＢＥから３−ＶＢＥに、φｓｎが２−ＶＢＥからＶＢＥ
にかわる。これによりセンスアンプが動作しＤはＶＢＥ
に、Ｄは３・ＶＢＥになる。次にワード線Ｗの電位が４
ｖになり、端子１０にはＶＢＥが再び書き込まれる。こ
の後、データ線選択信号線のＹ、が４ｖになり、データ
線上のメモリセル信号がパイポーラトンジスタを介して
信号読みだし用配線○、○に読みだされる。この信号は
出力アンプにより増幅され出力信号Ｄ　ｏ　ｕ　ｔ　と
なる、この後、ワード線Ｗの電位が３・ＶＢＥに低下す
る。この時、データ線りの電位はＶＢＥ、端子１０の電
位もＶＢＥであるのでトランジスタＴはＯＮ状態であり
、プレートＰがＯｖから４ｖになっても端子１０の電位
はＶＢＥで変わらない。

なお、メモリセルに高電位の信号が蓄積されていた場合
、ワード線の電位が３・ＶＢＥになったとき、データ線
りの電位は３・ＶＢＥ、端子１０の電位も３・ＶＢＥで
ある。したがって、トランジスタＴはＯＦＦ状態となり
、プレートＰがＯｖから４ｖになると、端子１０の電位
は３・ＶＢＥ＋４Ｖに上昇する。この後、ワード線の電
位がＯｖになりメモリセルへの書き込みが終了する。ま
た、ダミーワード線ＷＤがＯｖから４ｖになる。その後
、データ線プリチャージ信号φＰが４ｖ、センスアンプ
駆動信号φｓｒが２・ＶＢＥ、＄−−が２・ＶＢＥにな
りデータ線は２・ＶＢＥにプリチャージされる。

次にメモリセルへの書き込み動作を第１９図（ｃ）に示
す動作波形を用いて説明する。読みだし動作と同様にし
て、メモリセル信号をセンスアンプで増幅した後、書き
込み信号Ｄｌ、ｌがデータ人力バッファに取り込まれる
。この信号に応じて信号書き込み用配線Ｉ、Ｉの電位が
高電位、低電位に分かれる。ここでは工が３・ＶＢＥ、
■がＶＢＥになったとする。その後、ＹデコーダＹＤに
よりデータ線選択信号線Ｙ、が４ｖになる。これによ）
Ｊ　Ｄが３−ＶＢＥ、ＤがＶ　Ｂ　Ｅ　ニなり、端子１
゜には３・ＶＢＥが書き込まれる。この後の動作は読み
だし動作と同一である。すなわち、メモリセルの蓄積端
子１０の電位は昇圧され３・ＶＢＥ＋４■となり、蓄積
される。

以上述べたように本実施例においても十分なメモリセル
信号を確保しつつデータ線電圧振幅を小さくできるので
メモリの消＊電力を低減できる。

また１本実施例ではデータ線の電位をバイポーラトラン
ジスタのベース、エミッタ間の順方向電圧を基準に決め
ているのでＭＯＳＦＥＴとバイポーラ１〜ランジスタを
混在させたメモリＬＳＩの設計が容易になる。

本発明の別の実施例を第２０図を用いて説明する０本実
施例は第４図（ａ）に示す回路の別の動作例である。本
実施例はチップ外部からの書き込み命令の信号がアドレ
スストローブ信号に対して大幅に遅延してチップに入力
される場合の動作波形を示している。本実施例は第４図
（ｃ）に示す動作波形とはメモリセルの蓄積端子をプレ
ートにより２度昇圧している点が異なる。その他は第４
図（Ｑ）の動作波形と同じである。なお、第２０図でＲ
ＡＳはロウ（Ｘ）アドレスストローブ信号、ＣＡＳはカ
ラム（Ｙ）アドレスストローブ信号、ＷＥは書き込み命
令の信号である。

メモリセル信号の読み出しから蓄積端子のプレートによ
る昇圧までの動作は第４図（ｂ）に示す動作と同じであ
る０本実施例ではプレートによる昇圧の後ＷＥ倍信号高
電位から低電位にかわり、書き込み動作となる。これに
より、ワード＠　Ｗ　。

の電位が再び７ｖに上昇する。一方、データ線選択信号
線Ｙｏがｏｖから６ｖにかわり、データ入出力線を介し
て、データ線Ｄｏ、Ｄｏに信号が書き込まれる。ここで
はＤｏに３Ｖ、Ｄｏに５ｖが書き込まれるとする。これ
によりメモリセルの蓄積端子１０には３ｖが書き込まれ
る１次にプレートＰｏ’　　が再び６ｖから３ｖに変化
する。この時ワード線Ｗｏの電位が７ｖであるため蓄積
端子１０の電位はセンスアンプで保持される。その後ワ
ード線Ｗｏの電位が５ｖに低下する０次にプレートＰｏ
’　　が３ｖから６ｖに変化する。この場合、ワード線
Ｗｏの電位は５ｖ、データ線Ｄｏの電位は３ｖであるの
でメモリセルを構成するトランジスタＴｏはＯＮ状態で
あり、蓄積端子１０の電位３Ｖはセンスアンプで保持さ
れる。なお、蓄積端子１０に高電位の５ｖが書き込まれ
ている場合は、ワードｍＷｏの電位が５ｖになることに
よりトランジスタＴｏがＯＦＦ状態となる。したがって
プレートＰｏ′　　が３ｖから６ｖに変化するとＷ積端
子１０の電位は５ｖからほぼ８ｖまで上昇する（第２０
図で端子１０が低電位の場合）１以上の動作の後ワード
線Ｗｏの電位がＯｖとなり、メモリセルへの信号の書き
込みが終了する。その後データ線Ｄｏ、Ｄｏはプリチャ
ージされ４ｖとなる。

またφｓｐ、φＳ１１も４ｖになる。

以上述べたように本実施例によれば書き込み命令がおそ
く入力される動作モードにおいてもデータ線の電圧振幅
を小さくできるので低消費電力化が図れる。

本発明の別の実施例を第２１図を用いて説明する。第２
１図の動作波形は、ワード線の電圧波形を２値にしてい
る点が第２０図の動作波形と異なり、その他は同一であ
る。ワード線の電位を２値にする場合は第１２図の実施
例で示したように、高電位側の電位をデータ線の高電位
よりＭＯＳＦＥＴのしきい電圧分だけ高い値としておけ
ば、プレートによる蓄積端子の昇圧が可能となる。した
がって、本実施例では書き込み命令がおそく入力されて
も。

ワード線の電圧はそのままで、プレートによる蓄積端子
の昇圧のみ再度行なう。したがって、本実施例によれば
書き込み時にワード線電圧を昇圧する必要がなくなり回
路設計が容易となる。

本発明の他実施例を第２２図により説明する。

第２２図（ａ）でＭＡはメモリセルアレーで、複数のデ
ータＩＮｒ　ｍｌ　ｏ　、　ｍｌ　ｏ　、　〜ＬＪ　ｎ
　＋　υ。、ワード嵌ＷＯ，Ｗｌ−Ｗ−、ダミーワード
線Ｗ　Ｄ　ｏ　、　Ｗ　Ｄ　ｔ。

プレート配線Ｐａ、Ｐｚ〜Ｐ、　、ダミーセルＤＭＣお
よびメモリセルＭＣから成る。ＭＣは、ＭＯＳトランジ
スタＴｏと記憶容量Ｃｓで構成される。

ＤＭＣは、参照電圧を発生するためのダミーセルでＭＯ
ＳトランジスタＴＢ、Ｔ４と記憶容量Ｃｓｏで構成され
る。８は、ダミーセルに蓄積電圧ＤＶを書き込むための
信号線で、ダミーセル書き込み信号ＤＣをつたえる。Ｘ
ＤはＸデコーダで複数のワード線のうちの一本とダミー
ワード線を外部アドレス信号に対応して選択する。この
ワード線とダミーワード線の関係は、メモリセルがデー
タ線Ｄｏに接続されるワード線Ｗｏが選択された場合は
、ダミーセルがＤｏに接続されるＤＷｓが選択されるよ
うになっている。ＹＤはＹデコーダで複数のデータ対線
のうちの一対を選択する。ＹＯ〜Ｙ、はデータ線選択信
号線でＹデコーダの出力信号を伝える。ＰＤはメモリセ
ルを構成するコンデンサの片側の端子（ここではプレー
トという）　Ｐ。

〜Ｐ、の電圧を制御するプレート駆動回路である。

この回路もＸデコーダと同様にアドレス信号に応じて複
数のプレート線のうちの１本を選択する。

５Ａｏ＝ＳＡ□はＰチャンネルＭＯＳトランジスタとＮ
チャンネルＭＯＳトランジスタのフリップフロップで構
成される通常のセンスアンプであり、メモリセルから読
みだされた信号を増幅する。１はデータ線プリチャージ
電圧ｖｄＰを伝える信号線。

２はデータ線プリチャージ信号線でプリチャージ信号ｊ
７を伝える。３，４はセンスアンプ駆動信号線で、それ
ぞれセンスアンプ駆動信号φｓ１φ３ｎを伝える。Ｉｌ
ｏ、Ｉｌｏはデータ入出力線で、メモリセルへの書き込
み信号、メモリセルからの読みだし信号を伝える。なお
、ここでは示してないがデータ入出力線にはプリチャー
ジ回路を設けている。ＡＭＰは出力アンプで、メモリセ
ルから読みだした信号を増幅し、出力信号Ｄｏｕｔとす
るＩＩＤＩＩＢはデータ人力バッファで外部からの入力
信号（書き込み信号）をチップ内の信号レベルに変換す
る回路である。φ、は害き込み制御信号である。

第２２図（ａ）に示す回路の読みだし動作を第２２図（
ｂ）に示す動作波形を用いて説明する。

第２２図（ｂ）では説明を容易にするために、各波形の
電圧値の一例を示している。各波形の電圧値はこの値に
限定されるものではない。

データ線プリチャージ信号φＰが４ｖの間、データ線Ｄ
ｏｔ　Ｄｏ（Ｄｎｌ　Ｄｎ）はプリチャージ電位、２　
ＶＢＥ（１，６Ｖ）となっている。この時センスアンプ
駆動信号φｉｐ、φｓｌｌは２ＶＢＥとなっており、セ
ンスンプはＯＦＦ状態にある。φＰがＯｖになった後、
複数のワード線の内、Ｗｏが選択されたとする。Ｗｏが
Ｏｖから５　ＶＢＥ　（４Ｖ）　ニ変化すると、各デー
タ線にはメモリセル信号が現われる。

ここでデータＮｌ＆　Ｄ　ｏにつながるメモリセルのＭ
Ｍ端子１０　ニは高電位ａ　ＶＢＥ＋５　ＶＢＢ＝　８
　ＶＢｆ！（６，４Ｖ）が蓄積されていたとする。Ｗｏ
がＯｖから５ＶＢＥ！（４Ｖ）に変わると、データ線容
量Ｇｏと記憶容量Ｃｓに対応した読みだし信号電圧がデ
ータ線Ｄｏに現われる。この読み出し信号量ΔＶｓは、 ΔＶｓ（’　１’）＝Ｃｓ／（Ｃｏ＋　Ｃ５）Ｘ　Ｖｓ
（’　１’）ここで、　Ｃ５：記憶容量 ＣＤ　＝データ線容量 Ｖａｇ：バイポーラトランジスタのベ ース、エミッタ間順方向電圧 （０，８Ｖ） Ｖｓ（’　１　’）　：　Ｗ積電圧（８ＶＢＥ！　−２
ＶＢＢ＝６　ＶＢＥ（４、８Ｖ）　） また、蓄積端子１０に低電位の信号ＶＲＥが蓄積されて
いた場合の読みだし信号電圧ΔＶｓ（’Ｏ’）は、ΔＶ
ｓ（’Ｏ’）＝Ｃｓ／（Ｃｏ＋Ｃ５）ＸＶｓ（’Ｏ″）
Ｖｓ（’　Ｏ’）　：　蓄積電圧（２ＶＢＥ　−ＶａＥ
＝　ＶＢＦ（０，８Ｖ）） と現わされる。

このような電圧関係にすると、上述したように、読み出
し信号電圧は＋１′とｊ　Ｏ７で大きく異なる。このア
ンバランスを解消するためにダミーセルが設けられてい
る。ダミーセルは、メモリセルとは逆のデータ線に接続
されるセルが選択される。

すなわち、ワード線Ｗｏ選択された場合は、ダミーワー
ド＠ＷＤｔが選択され、データ線Ｄｏに参照用読みだし
信号電圧ΔＶｓｏが現われる。このΔＶｓｏの値はダミ
ーセルの蓄積電圧、すなわちＤＶの電圧値で決められる
。通常ＤＶの電圧値は。

’１’　と’Ｏ’　（７）中間値、すなわち４．５Ｖａ
Ｆ！（３，６Ｖ）に設定している。α線ソフトエラーや
リフレッシュの問題で１１′側のマージンを多くしたい
場合は、ＶＤの電圧値を低くすればよい。

さて、データ線にメモリセル信号、参照用信号が現われ
た後、φｓｐが２　ＶＢＥ（１、６Ｖ）　カら３ＶＢ！
！（２，４’Ｖ）Ｉｃ、＄ｓｎが２ＶＢｐからＶａＥＬ
：変化する。これによりセンスアンプ５Ａｏ＝ＳＡ、が
動作しメモリセル信号を増幅する。したがってデータ線
Ｄｏは３ＶＢＥに、ＤｏはＶＢＨになる。次にプレート
Ｐｏ　を５　ＶＢＥ！　（４Ｖ）からＯＶに低下させる
。この時ワード線電圧は５ＶＢＢ（４Ｖ）であるためプ
レート電圧が変化してもメモリセルの端子１０は、３Ｖ
ＢＢ（２，４Ｖ）（７）データ線電圧トする０次にＹデ
コーダＹＤにより１対のデータ線が選択される。ここで
はＤｏ、Ｄｏが選択されたとする。したがってデータ線
選択信号線Ｙｏの電位が４ｖとなり、データ入出力線Ｉ
１０．Ｉ１０にメモリセル信号が読みだされる。この信
号は出力アンプＡＭＰにより増幅され、出力信号Ｄ　ｏ
　ｕ　ｔとなる６次に’７−ド線Ｗｏ　を５Ｖａｐ（４
Ｖ）から３ＶＢＥ（２，４Ｖ）に低下させる。この後プ
レートＰｏ　をＯｖから５　Ｖａｇ　（４Ｖ）　ニすル
、コノ時メモリセルには高電位の３Ｖａｐが書き込まれ
ているのでメモリセルを構成するトランジスタＴｏはＯ
ＦＦ状態である。従ってメモリセルの端子１゜ノミ圧は
３Ｖａｐから３　ＶＢＥ＋　５　ＶＢＥ（６、４Ｖ）に
上昇する。なお、メモリセルに低電位のＶａｅが書き込
まれていた場合トランジスタＴｏはＯＮ状態である。従
ってメモリセルの端子１０の電位はＶＢＨのままである
。その後ワード線ＷｏがＯｖになりメモリセルへの書き
込みが終了する。次にφｓｐ、φＳｎが２ＶＢＥ、　φ
？が４ｖとなり、データ線を２ＶＢＨにプリチャージす
る。

次にメモリセルへの書き込み動作を第２２図（ｃ）に示
す動作波形を用いて説明する。読みだし動作と同様にし
てメモリセル信号をセンスアンプで増幅した後、書き込
み信号Ｄｌｎがデータ入力バッファに取り込まれる０次
に書き込み制御信号φＷが４ｖになると、データ入出力
線Ｉ１０゜工／○の電位がＤｌｎに応じて高電位、低電
位に分かれ６．：、ｍでは工／○がｖＢＥ、Ｉｌｏが３
ＶＢＨになったとする。その後ＹデコーダＹＤにより１
対のデータ線が選択される。ここではＤｏ、Ｄｏが選択
されたとする。データ線選択信号線Ｙｏが４Ｖになると
ＤｏがＶａｇ、Ｄｏが３ＶＢＨになり、メモリセルの蓄
積端子１０には低高電位のＶＢＥが書き込まれる（最初
端子１ｏに高電位が記憶されていた場合の動作波形）、
一方、低電位が蓄積されたメモリセルに高電位に書き込
む動作は次のように行う、センスアンプが動作した後Ｄ
ｏはＶａＥ、Ｄｏは３ＶＢＥとなっている。Ｉｌｏ、Ｉ
ｌｏの電位はり、ｌｌによりそれぞれ３ＶＢＢ、ＶＢＨ
にされる。

その後Ｙｏが４ｖに上昇し、Ｄｏが３ＶＢＥ、Ｄ。

がＶｓａとなり、メモリセルの蓄積端子１０には３ＶＢ
ｐが書き込まれる（最初端子１０に低電位が記憶されて
いた場合の動作波形）。

以上のようにしてメモリセルに信号が書き込まれた後の
動作は読みだし動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧され３　ＶＢＥ＋　５
　ＶＢ！＝　８　ＶＢＢ（６、４Ｖ）　、低電位のもの
はＶＢＢに蓄積される。また、ダミーセルにはｌＭＯＳ
トランジスタＴδを介してダミーセル書き込み信号ＤＣ
により一定電圧ＤＶが書き込まれる。

以上述べたように、本実施例によればデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがって、メモリセルの情報保持時間に関係
するメモリセルの高電位信号の電圧を決定するプレート
の電圧振幅は大きくし、メモリの消費電力に関係するデ
ータ線の電圧振幅（センスアンプ動作時の電圧振幅）を
小さくできる。本実施例ではプレートの電圧振幅に比べ
、データ線の電圧振幅を小さくしている。これによリメ
モリセルの信号電圧を十分に確保しつつ消費電力を大幅
に低減できる。したがって、メモリの低消費電力化と高
Ｓ／Ｎ化を両立できる。また、本実施例ではデータ線の
プリチャージ時の電位を、データ線の電圧振幅の高電位
側と低電位側の中間にしている。これにより消費電力は
さらに低減できる。このデータ線の電圧振幅はセンスア
ンプを構成するＮ−ＭＯＳトランジスタとＰ−ＭＯＳト
ランジスタのしきい電圧の絶対値の和、程度まで小さく
できる。しきい電圧は通常０．５ｖからＩＶであるから
データ線の電圧振幅を２　Ｖａｇ（１、６ｖ）■とする
と５Ｖ振幅の場合に比べ充放電電流は約１／３に低減で
きることになる。また、本実施例ではダミーセルを設け
その記憶電圧を自由に制御出来るようにしであるためｔ
　Ｉ　Ｔ　　Ｉ　Ｏｌの読みだし信号量を自由に制御す
ることが出来、α線ソフトエラーに強くリフレッシュ特
性に悪影響がなく低消費電力のメモリを設計することが
可能である。また、本実施例ではデータ線の電位など各
動作電圧をバイポーラトランジスタのベース、工ミッタ
間の順方向電圧を基準に決めているのでＭＯＳＦＥＴと
バイポーラトランジスタを混在させたメモリＬＳＩの設
計が容易になる。

第２３図は、ダミーセル書き込み電圧ＤＶの具体的実施
例である。バイポーラトランジスタＱ。

と抵抗Ｒ１，Ｒｚ、Ｒｓで構成されている。端子２１の
電圧値ＤＶは Ｒｓ ＶＢＥ：Ｑｏのベース、エミッタ間電圧と現ねされ、Ｒ
ｚとＲ８の抵抗値により電圧値を自由に設定することが
出来る。

本発明の別の実施例を第２４図（ａ）に示すメモリ回路
を用いて説明する。このメモリ回路は第２２図（ａ）に
示す回路とはメモリセルの記憶容量のプレート電極が２
ワード線毎に共通になっていること以外は同一である。

プレート電極を２ワード線で共通にしているため第１図
の場合より高集積化を図ることが出来る。この回路の動
作を第２４図（ｂ）の動作波形を用いて説明する。

データ線プリチャージ信号φ、が４ｖの間、データ線Ｄ
　ｏ　、Ｄ　ｏ　（Ｄ　ｎ　−Ｄ　−）は４　ＶＢＥ（
３、２Ｖ）にプリチャージされている。この時センスア
ンプ駆動信号φＳＦｔ　φ５ｎは４Ｖｎｇとなっており
、センスアンプ５Ａｏ＝ＳＡｎはＯＦＦ状態となってい
る。

φＰがＯｖになった後、ワード線が選択される。

ここではワード線Ｗｏが選択されたとする。ワード線Ｗ
ｏが選択されＯｖから５．５■になるとＷ。

につながるメモリセルの信号が各データ線に読みだされ
る。ここではワード線Ｗｏにつながるメモリセルには、
いずれも高電位（８８Ｆりの信号が蓄積されていたとす
る。従って、Ｄｏ、Ｏｎには、′１′情報が、Ｄｏ、Ｄ
ｎには参照電圧がダミーセルから読みだされる６次に、
センスアンプ駆動信号ｐｓｐが４ｖＲＦ！、カら５Ｖａ
Ｅに、φｓ、ｌが４ＶＢＥから３ＶＢｐになり、センス
アンプが動作し、Ｄｏは５ＶａＥに、Ｄｏは３Ｖａｐに
増幅するコノ後、ＹデコーダＹＤにより１対のデータ線
ＤＯ＃ＤＯが選択され、データ線選択信号Ｙｏが低電位
になり、データ入出力線Ｉ１０．Ｉ１０にメモリセル信
号が読みだされる。この信号は、出力ＡＭＰにより増幅
され、出力信号Ｄｏ□となり外部に出力される。

次に、メモリセルへの信号の再書き込み動作を説明する
。センスアンプによりＤｏは高電位の５ＶａｇにＤｏは
低電位の３ＶＢＨになっている。この時メモリセルの蓄
積端子１０はワード線Ｗｏが高電位であるためＤｏと同
じ５ＶＢＥどなる０次に、プレートＰａ’　が５．５Ｖ
Ｂ！（４，４Ｖ）　から２．５ＶＢＥ（２Ｖ）に変わる
が、データ線、及び蓄積端子１０の電位は、センスアン
プにより５Ｖａｐに保持されているため変化しない。そ
の後、ワード線Ｗｏの電位が５．５ｖから５ＶＢＥ！ま
で低下する。

ここでメモリセルを構成するトランジスタのしきい電圧
を１ｖとすると、蓄積端子１０は５ＶＢＥ。

データ線Ｄｏは５ＶＢＥ、ワード線Ｗｏは５ＶＢＥとな
っているためトランジスタＴｏはＯＦＦ状態である。従
って、次にＰｏ　　が２．５ＶＢＥから５．５ＶＢＨの
変わると蓄積端子１０の電位は５Ｖ８Ｅからほぼ８　Ｖ
ＢＥ（６，４Ｖ）まで上昇する。これによりメモリセル
には、はぼ８ＶＢＨの高電位が書き込まれることになる
。一方、メモリセルの低電位の信号が蓄積されていた場
合は５次のような動作となる。第２４図（ｂ）の端子１
０が低電位の場合の動作波形を用いて説明する。センス
アンプが動作した後データ線Ｄｏが低電位の３ＶＢ！、
端子１０の電位も３ＶｓＦ！どなっている。したがって
、この後、ワード線Ｗｏの電位が５．５ｖから５ＶＢＥ
（４ｖ）まで低下してもメモリセルを構成するトランジ
スタＴｏはＯＮ状態である。従って、プレートＰｏ′　
　がどのように変化してもセンスアンプによりデータｉ
電位が固定されているため蓄積端子１０の電位は、３Ｖ
ａｆ！に保持される。これによりメモリセルには再び低
電位の３ＶＢＩ！が書き込まれることになるさて、本実
施例では、非選択ワード線につながるメモリセルの電位
も変わる。この非選択ワード線Ｗ１につながるメモリセ
ルの蓄積端子１１のふるまいについて説明する。まず、
蓄積端子１１に高電位が書き込まれている場合の動作は
次のようになる。待機時、プレートＰｏ’　　が５，５
Ｖｕｐ、Ｗ積端子１１が８ＶｕｇｉＣなっている。

センスアンプがメモリセル信号を増幅した後、Ｐｏ’　
が２　、５　Ｖａａニなると蓄積端子１１は５Ｖａｐと
なる。この時ワード線Ｗ１はＯｖ、データ線毛τは３Ｖ
ＢＥであるのでトランジスタＴ１がＯＮ状態になること
はなくメモリセル内の情報が破壊されることねない、そ
の後、　Ｐｏ’　が５．５ＶＢＨになり、蓄積端子１１
の電位は８ＶＢＨにもどる。蓄積端子１１に低電位が書
き込まれている場合の動作は次のようになる。待機時、
プレートＰＯが５．５ＶＢＥ、Ｗ積端子１１が３ＶＢｐ
になッテイル。

センスアンプがメモリセル信号を増幅した後、Ｐｏ’　
が２．５ＶＢＥどなると地区急きたし１１はＯＶとなる
。この時ワード線Ｗ１はＯｖ、データ線毛τは５ＶＢＢ
となるのでトランジスタＴｌがＯＮ状態になることはな
くメモリセル内の情報が破壊されることはない、その後
、Ｐａ’　が５．５ＶＢＨになり蓄積端子１１の電位は
８ＶＢＨにもどる。次に、ワード線ＷｏがＯｖとなりメ
モリセルへの再書き込みが終了する。その後、φｓｐ、
φＳ、が４ＶａＥとなり、７７が高電位となりデータ線
４ＶＢＩ！にプリチャージする。

次にメモリセルへの書き込み動作を第２４図（Ｑ）に示
す動作波形を用いて説明する。まず、高電位が蓄積され
ているメモリセルに低電位を書か込む動作について説明
する。読みだし動作と同様にして、メモリセル信号をセ
ンスアンプで増幅した後、書き込み信号ＤＩｆｌがデー
タ人力バッファに取り込まれる０次に、書き込み制御信
号φ、が高電位になると、データ入出力線Ｉ１０．Ｉ１
０の電位がＤＩｎに応じて、高電位、低電位に分かれる
。、：ｍ：ではＩｌｏが３ＶＢＦ、、Ｉｌｏが５ＶＢＨ
になったとする。その後、ＹデコーダＹＤにより１対の
データ線が選択される。ここではＤｏ、Ｄｏが選択され
たとする。従って、データ線選択信号線Ｙｏが高電位に
なる。これによりＤｏが３Ｖａｓ、Ｄｏが５Ｖａｇにな
り、メモリセルの蓄積端子１０には低電圧３ＶＢＢが書
き込まれる。この後の動作は読みだし動作と同一である
。

以上述べたように本実施例においてもデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。従って、データ線充放電電流を小さくでき、メ
モリの消費電力を低減できる。また、データ線電圧振幅
を小さくしたことによるメモリセルへの書き込み電圧の
減少は、プレートからの書き込みによって補償している
。従って、情報保持時間、耐α線ソフトエラー特性の向
上が図れる。また、本実施例ではダミーセルを設けその
記憶電圧を自由に制御出来るようにしであるため１”Ｏ
’の読みだし信号量を自由に制御することが出来、α線
ソフトエラーに強くリフレッシュ特性に悪影響がなく低
消費電力のメモリを設計することが可能である。また、
本実施例ではデータ線の電位など各動作電圧をバイポー
ラトランジスタのベース、エミッタ間の順方向電圧ＶＢ
！！を基準に決めているのでＭＯＳＦＥＴとバイポーラ
トランジスタを混在させたメモリＬＳＩの設計が容易に
なる。

さらに、プレートを二本のワード線Ｗｏ、Ｗ　ｌで共通
に配線しているため、チップ面積を小さくすることが出
来る。

〔発明の効果〕

本発明によればセンスアンプ動作時のデータ線電圧振幅
を従来より大幅に低減できるので、データ線充放電電流
を低減でき、メモリセルアレーでの消費電力を従来の１
／２〜１／３に低減できる。

また、メモリセル信号のうち高電位のものをプレートか
ら昇圧することによりメモリセル信号を大きくできる。

したがって、本発明はメモリの低消費電力化、高Ｓ／Ｎ
化に効果がある。すなわち。

情報保持時間、耐α線ソフトエラー特性の向上。

雑音の低減、信頼度の向上が図れる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図と動作波形図、第２
図は本発明の一実施例の動作波形図、第３図は本発明の
一実施例のメモリセル構成を示す図、第４図は本発明の
一実施例の回路図と動作波形図、第５図は本発明の一実
施例の動作波形図、第６図は本発明の一実施例のメモリ
セル構成を示す図、第７図は本発明の一実施例のメモリ
セル構成を示す図、第８図は本発明の一実施例のメモリ
セル構成を示す図、第９図は本発明の一実施例のメモリ
セル構成を示す図、第１０図は本発明の一実施例の動作
波形図、第１１図は本発明の一実施例の回路図、第１２
図は本発明の一実施例の動作波形図、第１３図は本発明
の一実施例の回路図、第１４図は本発明の一実施例の回
路図と動作波形図、第１５図は本発明の一実施例の回路
図と動作波形図、第１６図は本発明の一実施例の回路図
と動作波形図、第１７図は本発明の一実施例の回路図と
動作波形図、第１８図は本発明の一実施例の回路図と動
作波形図、第１９図は本発明の一実施例の回路図と動作
波形図、第２０図は本発明の一実施例の動作波形図、第
２１図は本発明の一実施例の動作波形図、第２２図は本
発明の一実施例の回路図と動作波形図、第２３図は本発
明の一実施例の回路図、第２４図は本発明の一実施例の
回路図と動作波形図である。 ＭＡ・・・メモリセルアレー、ＸＤ・・・Ｘデコーダ、
ＹＤ・・・Ｙデコーダ、ＰＤ・・・プレート駆動回路、
ＡＭＰ・・・出力アンプ、ＤｉＢ・・・データ入力バッ
ファ、Ｐ　ｏ　ｇ　Ｐ　ｍ　”’プレート配線、Ｄｏ、
Ｄｏ、Ｄｎ＋第１図（ｂ） ＹＤ　　Ｙデコーフ゛　　　ＤｉＢ￥Ｄ、力に−ｙ７７
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Claims (1)

1. 【特許請求の範囲】 １、複数のデータ線、それと交わるように配置した複数
   のワード線、それらの交点に配置したメモリセル、デー
   タ線上に読みだされたメモリセル信号を増幅するアンプ
   、該ワード線の電圧によつてオン、オフが制御されるス
   イッチング手段と信号蓄積用コンデンサから成り、該コ
   ンデンサの一端はスイッチング手段を介して該データ線
   につながり、他の一端は第１の制御信号線につながつて
   いるメモリセルから成るメモリ回路において、該第１の
   制御信号線の電圧振幅が該データ線の電圧振幅より大き
   いことを特徴とするメモリ回路。 ２、該データ線のメモリ待機時の電位がセンスアンプ動
   作時の電圧振幅の高電位と低電位の中間であることを特
   徴とする特許請求の範囲第１項のメモリ回路。 ３、該データ線の電圧振幅をセンスアンプを構成するＭ
   ＯＳ−ＦＥＴのしきい電圧近傍まで小さくしたことを特
   徴とする特許請求の範囲第１項又は第２項のメモリ回路
   。 ４、該データ線の電圧振幅の低電位側の電位がワード線
   の低電位側の電位より、該第１の制御信号線の電圧振幅
   以上高いことを特徴とする請求項第１項のメモリ回路。 ５、該メモリセルの蓄積信号で高電位側の信号が低電位
   側の信号より大きいことを特徴とする請求項第１項のメ
   モリ回路。 ６、該第１の制御信号線の電位が、メモリの待機時、メ
   モリセル信号の高電位側信号電位と低電位側信号電位の
   間であることを特徴とする特許請求の範囲第１項又は第
   ２項のメモリ回路。 ７、該第１の制御信号線の電位を高電位から低電位にす
   ることによりメモリセルの信号をデータ線上に読みだす
   ことを特徴とする特許請求の範囲第１項又は第２項のメ
   モリ回路。 ８、該第１の制御信号線の電位を高電位から低電位にす
   ることによりワード線を選択し、メモリセルの信号をデ
   ータ線上に読みだすことを特徴とする特許請求の範囲第
   １項又は第２項のメモリ回路。 ９、複数のデータ線、それと交わるように配置した複数
   のワード線、それらの交点に配置したメモリセル、デー
   タ線上に読みだされたメモリセル信号を増幅するアンプ
   、該ワード線の電圧によつてオン、オフが制御されるス
   イッチング手段と信号蓄積用コンデンサから成り、該コ
   ンデンサの一端はスイッチング手段を介して該データ線
   につながり、他の一端は第１の制御信号線につながつて
   いるメモリセルから成るメモリ回路において、該第１の
   制御信号線の電圧振幅が該データ線の電圧振幅より大き
   いことを特徴とするメモリ回路。 １０、該データ線のメモリ待機時の電位がセンスアンプ
   動作時の電圧振幅の高電位と低電位の中間であることを
   特徴とする特許請求の範囲第９項のメモリ回路。 １１、該データ線の電圧振幅をセンスアンプを構成する
   ＭＯＳ−ＦＥＴのしきい電圧近傍まで小さくしたことを
   特徴とする特許請求の範囲第９項又は第１０項のメモリ
   回路。 １２、該データ線にダミーセルを設けたことを特徴とす
   る特許請求の範囲第９項のメモリ回路。