JP3358248B2 - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
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- JP3358248B2 JP3358248B2 JP23386093A JP23386093A JP3358248B2 JP 3358248 B2 JP3358248 B2 JP 3358248B2 JP 23386093 A JP23386093 A JP 23386093A JP 23386093 A JP23386093 A JP 23386093A JP 3358248 B2 JP3358248 B2 JP 3358248B2
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- power supply
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Description
【０００１】
【産業上の利用分野】本発明は、キャパシタに電荷を蓄
積するか否かによってデータの記録を行うメモリセル、
いわゆる、ダイナミック形のメモリセルを設けて構成さ
れる半導体記憶装置、いわゆる、ダイナミックＲＡＭ
（Ｄynamic Ｒandom Ａccess Ｍemory．以下、ＤＲＡＭ
という）のうち、特に、バッテリ・バックアップされて
いる場合に使用すると有効なセルフ・リフレッシュ動作
を行うことができるようにされているＤＲＡＭに関す
る。
積するか否かによってデータの記録を行うメモリセル、
いわゆる、ダイナミック形のメモリセルを設けて構成さ
れる半導体記憶装置、いわゆる、ダイナミックＲＡＭ
（Ｄynamic Ｒandom Ａccess Ｍemory．以下、ＤＲＡＭ
という）のうち、特に、バッテリ・バックアップされて
いる場合に使用すると有効なセルフ・リフレッシュ動作
を行うことができるようにされているＤＲＡＭに関す
る。
【０００２】
【従来の技術】従来、ＤＲＡＭとして、図１９に、その
ブロック図を示すようなものが知られている。
ブロック図を示すようなものが知られている。
【０００３】図中、１はメモリセルが配列されてなるメ
モリセルアレイ部、２はメモリセルアレイ部１に配列さ
れているメモリセルの１個を示しており、３は電荷蓄積
用のキャパシタ、４は転送ゲートをなすエンハンスメン
ト形のｎＭＯＳトランジスタ、ＷＬはワード線、ＢＬは
ビット線である。
モリセルアレイ部、２はメモリセルアレイ部１に配列さ
れているメモリセルの１個を示しており、３は電荷蓄積
用のキャパシタ、４は転送ゲートをなすエンハンスメン
ト形のｎＭＯＳトランジスタ、ＷＬはワード線、ＢＬは
ビット線である。
【０００４】また、５は外部から供給されるアドレス信
号を取り込むアドレスバッファ及びこのアドレスバッフ
ァが取り込んだアドレス信号のうち、ロウアドレス信号
についてプリデコードを行うプリデコーダを含むアドレ
スバッファ／プリデコーダ部である。
号を取り込むアドレスバッファ及びこのアドレスバッフ
ァが取り込んだアドレス信号のうち、ロウアドレス信号
についてプリデコードを行うプリデコーダを含むアドレ
スバッファ／プリデコーダ部である。
【０００５】また、６はアドレスバッファ／プリデコー
ダ部５のプリデコーダから出力されるプリデコード信号
をデコードしてワード線の選択、駆動を行うロウデコー
ダである。
ダ部５のプリデコーダから出力されるプリデコード信号
をデコードしてワード線の選択、駆動を行うロウデコー
ダである。
【０００６】また、７はアドレスバッファ／プリデコー
ダ部５のアドレスバッファから出力されるコラムアドレ
ス信号をデコードしてコラムの選択を行うためのコラム
選択信号を出力するコラムデコーダである。
ダ部５のアドレスバッファから出力されるコラムアドレ
ス信号をデコードしてコラムの選択を行うためのコラム
選択信号を出力するコラムデコーダである。
【０００７】また、８はメモリセルアレイ部１から読み
出されたデータを増幅するセンスアンプ回路列、９はコ
ラムデコーダ７から出力されるコラム選択信号に基づい
てコラムの選択を行うＩ／Ｏゲートである。
出されたデータを増幅するセンスアンプ回路列、９はコ
ラムデコーダ７から出力されるコラム選択信号に基づい
てコラムの選択を行うＩ／Ｏゲートである。
【０００８】また、１０はメモリセルアレイ部１から読
み出されたデータをラッチして出力データＤＯ１〜ＤＯ
４を外部に出力するデータ出力バッファ、／ＯＥは外部
から供給される出力制御を行うアウトプット・イネーブ
ル信号である。
み出されたデータをラッチして出力データＤＯ１〜ＤＯ
４を外部に出力するデータ出力バッファ、／ＯＥは外部
から供給される出力制御を行うアウトプット・イネーブ
ル信号である。
【０００９】また、１１は外部から入力される書込みデ
ータを取り込むデータ入力バッファ、１２はデータ入力
バッファ１１の動作を制御するライト・クロック信号を
出力するライト・クロック・ジェネレータ、／ＷＥは外
部から供給される書込みの制御を行うライト・イネーブ
ル信号である。
ータを取り込むデータ入力バッファ、１２はデータ入力
バッファ１１の動作を制御するライト・クロック信号を
出力するライト・クロック・ジェネレータ、／ＷＥは外
部から供給される書込みの制御を行うライト・イネーブ
ル信号である。
【００１０】また、１３は基板バイアス電圧を発生する
基板バイアス・ジェネレータ、１４はリフレッシュ時、
アドレス信号を出力するリフレッシュ・アドレス・カウ
ンタである。
基板バイアス・ジェネレータ、１４はリフレッシュ時、
アドレス信号を出力するリフレッシュ・アドレス・カウ
ンタである。
【００１１】また、１５はセルフ・リフレッシュを行う
に必要なセルフ・リフレッシュ回路であり、１６はオシ
レータ、１７は基板バイアス・ジェネレータ、１８はタ
イミング回路、１９は分周回路、２０はＡＮＤ回路であ
る。
に必要なセルフ・リフレッシュ回路であり、１６はオシ
レータ、１７は基板バイアス・ジェネレータ、１８はタ
イミング回路、１９は分周回路、２０はＡＮＤ回路であ
る。
【００１２】また、／ＲＡＳは外部から供給されるロウ
アドレス・ストローブ信号、／ＣＡＳは外部から供給さ
れるコラムアドレス・ストローブ信号、２１はロウデコ
ーダ６、センスアンプ回路列８、基板バイアス・ジェネ
レータ１３などに必要なクロック信号を出力するクロッ
ク・ジェネレータである。
アドレス・ストローブ信号、／ＣＡＳは外部から供給さ
れるコラムアドレス・ストローブ信号、２１はロウデコ
ーダ６、センスアンプ回路列８、基板バイアス・ジェネ
レータ１３などに必要なクロック信号を出力するクロッ
ク・ジェネレータである。
【００１３】また、２２はアドレスバッファ／プリデコ
ーダ部５のアドレスバッファ、コラムデコーダ７、ライ
トクロック・ジェネレータ１２などに必要なクロック信
号を出力するクロック・ジェネレータである。
ーダ部５のアドレスバッファ、コラムデコーダ７、ライ
トクロック・ジェネレータ１２などに必要なクロック信
号を出力するクロック・ジェネレータである。
【００１４】また、２３は動作モードを制御するモード
・コントローラであり、このモード・コントローラ２３
は、クロック・ジェネレータ２１から出力されるクロッ
ク信号と、コラムアドレス・ストローブ信号／ＣＡＳと
からＣＢＲ（ＣＡＳビフォアＲＡＳ）リフレッシュ・モ
ードを判定すると、ＣＢＲリフレッシュ・モード信号φ
CBRをセルフ・リフレッシュ回路１５に伝送するように
されている。
・コントローラであり、このモード・コントローラ２３
は、クロック・ジェネレータ２１から出力されるクロッ
ク信号と、コラムアドレス・ストローブ信号／ＣＡＳと
からＣＢＲ（ＣＡＳビフォアＲＡＳ）リフレッシュ・モ
ードを判定すると、ＣＢＲリフレッシュ・モード信号φ
CBRをセルフ・リフレッシュ回路１５に伝送するように
されている。
【００１５】なお、ＶＣＣは外部から供給される外部電
源電圧、たとえば、３.３［Ｖ］、ＶＳＳは外部から供
給される接地電圧、０［Ｖ］である。
源電圧、たとえば、３.３［Ｖ］、ＶＳＳは外部から供
給される接地電圧、０［Ｖ］である。
【００１６】ここに、図２０は、このＤＲＡＭの通常動
作モードを示す波形図であり、ロウアドレス・ストロー
ブ信号／ＲＡＳがＨレベル（高レベル）からＬレベル
（低レベル）に遷移した後、コラムアドレス・ストロー
ブ信号／ＣＡＳがＨレベルからＬレベルに遷移すること
によって、リード・サイクル等、通常動作モードが実行
される。
作モードを示す波形図であり、ロウアドレス・ストロー
ブ信号／ＲＡＳがＨレベル（高レベル）からＬレベル
（低レベル）に遷移した後、コラムアドレス・ストロー
ブ信号／ＣＡＳがＨレベルからＬレベルに遷移すること
によって、リード・サイクル等、通常動作モードが実行
される。
【００１７】また、図２１は、このＤＲＡＭのセルフ・
リフレッシュ・モードを示す波形図であり、ロウアドレ
ス・ストローブ信号／ＲＡＳがＨレベルからＬレベルに
遷移する前に、コラムアドレス・ストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに遷移すると、ＣＢＲリフレ
ッシュ・モードとなる。
リフレッシュ・モードを示す波形図であり、ロウアドレ
ス・ストローブ信号／ＲＡＳがＨレベルからＬレベルに
遷移する前に、コラムアドレス・ストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに遷移すると、ＣＢＲリフレ
ッシュ・モードとなる。
【００１８】そして、この状態が、たとえば、１００μ
ｓの期間、維持されると、セルフ・リフレッシュ・モー
ドに移行し、たとえば、１６μｓの間隔でセルフ・リフ
レッシュ動作が行われる。
ｓの期間、維持されると、セルフ・リフレッシュ・モー
ドに移行し、たとえば、１６μｓの間隔でセルフ・リフ
レッシュ動作が行われる。
【００１９】なお、φOSCはオシレータ１６から出力さ
れる信号、φSRはＡＮＤ回路２０から出力されるセルフ
・リフレッシュ・サイクルを規制する信号である。
れる信号、φSRはＡＮＤ回路２０から出力されるセルフ
・リフレッシュ・サイクルを規制する信号である。
【００２０】このＤＲＡＭにおいては、通常動作モード
時の場合のみならず、セルフ・リフレッシュ・モード時
においても、外部から供給される外部電源電圧ＶＣＣを
内部回路に供給するように構成されている。
時の場合のみならず、セルフ・リフレッシュ・モード時
においても、外部から供給される外部電源電圧ＶＣＣを
内部回路に供給するように構成されている。
【００２１】このため、消費電流が大きくなってしま
い、ラップトップ型のパーソナル・コンピュータ等の携
帯機器に使用する場合には、バックアップ用のバッテリ
の使用可能時間が短くなってしまうという問題点があっ
た。
い、ラップトップ型のパーソナル・コンピュータ等の携
帯機器に使用する場合には、バックアップ用のバッテリ
の使用可能時間が短くなってしまうという問題点があっ
た。
【００２２】そこで、また、従来、図２２に示すよう
に、降圧回路２５を設け、セルフ・リフレッシュ回路１
５に対して電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩ
Ｉを供給し、消費電力の低減化を図る方法が提案されて
いる。
に、降圧回路２５を設け、セルフ・リフレッシュ回路１
５に対して電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩ
Ｉを供給し、消費電力の低減化を図る方法が提案されて
いる。
【００２３】なお、セルフ・リフレッシュ回路１５に設
けられているレベル変換回路２６は、ＡＮＤ回路２０か
ら出力されるセルフ・リフレッシュ・サイクル信号φSR
のＶＩＩレベル（降圧電圧レベル）のＨレベルをＶＣＣ
レベル（外部電源電圧レベル）のＨレベルに変換するも
のである。
けられているレベル変換回路２６は、ＡＮＤ回路２０か
ら出力されるセルフ・リフレッシュ・サイクル信号φSR
のＶＩＩレベル（降圧電圧レベル）のＨレベルをＶＣＣ
レベル（外部電源電圧レベル）のＨレベルに変換するも
のである。
【００２４】
【発明が解決しようとする課題】この図２２に示すＤＲ
ＡＭによれば、セルフ・リフレッシュ回路１５の消費電
流を低減化して、消費電力の低減化を図ることが可能で
あるが、この程度の消費電力の低減化では、ラップトッ
プ型のパーソナル・コンピュータ等の携帯機器に使用す
るには充分ではなく、更なる消費電力の低減化が必要と
される。
ＡＭによれば、セルフ・リフレッシュ回路１５の消費電
流を低減化して、消費電力の低減化を図ることが可能で
あるが、この程度の消費電力の低減化では、ラップトッ
プ型のパーソナル・コンピュータ等の携帯機器に使用す
るには充分ではなく、更なる消費電力の低減化が必要と
される。
【００２５】本発明は、かかる点に鑑み、消費電力の更
なる低減化を図り、ラップトップ型のパーソナル・コン
ピュータ等の携帯機器に使用する場合には、バックアッ
プ用のバッテリの使用可能時間を長くすることができ、
かかる携帯機器の利便性の向上を図ることができるよう
にしたＤＲＡＭを提供することを目的とする。
なる低減化を図り、ラップトップ型のパーソナル・コン
ピュータ等の携帯機器に使用する場合には、バックアッ
プ用のバッテリの使用可能時間を長くすることができ、
かかる携帯機器の利便性の向上を図ることができるよう
にしたＤＲＡＭを提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明によるＤＲＡＭ
は、ダイナミック形の複数のメモリセルと、データの読
み書きを行うデータ読み書き回路と、複数のメモリセル
に保持されたデータをセルフ・リフレッシュするセルフ
・リフレッシュ回路と、データ読み書き回路及びセルフ
・リフレッシュ回路に電源電圧を供給する電源電圧供給
回路とを有するダイナミックＲＡＭを改良するものであ
り、電源電圧供給回路については、セルフ・リフレッシ
ュ・モード時、通常動作モード時よりも低い電源電圧を
データ読み書き回路及びセルフ・リフレッシュ回路に供
給するように構成する、というものである。
は、ダイナミック形の複数のメモリセルと、データの読
み書きを行うデータ読み書き回路と、複数のメモリセル
に保持されたデータをセルフ・リフレッシュするセルフ
・リフレッシュ回路と、データ読み書き回路及びセルフ
・リフレッシュ回路に電源電圧を供給する電源電圧供給
回路とを有するダイナミックＲＡＭを改良するものであ
り、電源電圧供給回路については、セルフ・リフレッシ
ュ・モード時、通常動作モード時よりも低い電源電圧を
データ読み書き回路及びセルフ・リフレッシュ回路に供
給するように構成する、というものである。
【００２７】
【作用】本発明においては、電源電圧供給回路は、セル
フ・リフレッシュ・モード時、通常動作モード時の場合
よりも低い電源電圧をデータ読み書き回路及びセルフ・
リフレッシュ回路の両回路部に供給するように構成する
としている。
フ・リフレッシュ・モード時、通常動作モード時の場合
よりも低い電源電圧をデータ読み書き回路及びセルフ・
リフレッシュ回路の両回路部に供給するように構成する
としている。
【００２８】この結果、セルフ・リフレッシュ・モード
時、セルフ・リフレッシュ回路にのみ、通常動作モード
時の場合よりも低い電源電圧を供給するという従来のＤ
ＲＡＭに比較して、より多くの消費電流の低減化を図る
ことができる。
時、セルフ・リフレッシュ回路にのみ、通常動作モード
時の場合よりも低い電源電圧を供給するという従来のＤ
ＲＡＭに比較して、より多くの消費電流の低減化を図る
ことができる。
【００２９】したがって、本発明によれば、消費電力の
更なる低減化を図り、ラップトップ型のパーソナル・コ
ンピュータ等の携帯機器に使用する場合には、バックア
ップ用のバッテリの使用可能時間を長くすることができ
る。
更なる低減化を図り、ラップトップ型のパーソナル・コ
ンピュータ等の携帯機器に使用する場合には、バックア
ップ用のバッテリの使用可能時間を長くすることができ
る。
【００３０】また、本発明によれば、このように、従来
例以上の消費電力の低減化を図ることができることか
ら、チップ内のノイズ等の動作環境を従来例以上に良く
することができるので、リフレッシュ周期を従来例の場
合よりも長くすることができ、この点からしても、消費
電力の低減化を図ることができる。
例以上の消費電力の低減化を図ることができることか
ら、チップ内のノイズ等の動作環境を従来例以上に良く
することができるので、リフレッシュ周期を従来例の場
合よりも長くすることができ、この点からしても、消費
電力の低減化を図ることができる。
【００３１】なお、書込み時及び読出し時、選択された
ワード線に対しては、周辺回路に供給される電源電圧よ
りも高い電圧が供給されるように構成する場合には、デ
ータ「１」の充分な書込み又はデータ「１」の充分な読
出しを行うことができるので、このように構成すること
が好適である。
ワード線に対しては、周辺回路に供給される電源電圧よ
りも高い電圧が供給されるように構成する場合には、デ
ータ「１」の充分な書込み又はデータ「１」の充分な読
出しを行うことができるので、このように構成すること
が好適である。
【００３２】
【実施例】以下、図１〜図１８を参照して、本発明の第
１実施例、第２実施例及び第１参考例、第２参考例につ
いて説明する。なお、図１、図１３において、図１９に
対応する部分には同一符号を付し、その重複説明は省略
する。
１実施例、第２実施例及び第１参考例、第２参考例につ
いて説明する。なお、図１、図１３において、図１９に
対応する部分には同一符号を付し、その重複説明は省略
する。
【００３３】（第１実施例・・図１〜図５） 図１は本発明の第１実施例の要部を示すブロック図であ
る。本実施例は、電源電圧供給回路２８を設け、その他
については、図１９に示す従来のＤＲＡＭと同様に構成
したものである。
る。本実施例は、電源電圧供給回路２８を設け、その他
については、図１９に示す従来のＤＲＡＭと同様に構成
したものである。
【００３４】この電源電圧供給回路２８は、通常動作モ
ード時には、外部から供給される外部電源電圧ＶＣＣを
内部回路に供給し、セルフ・リフレッシュ・モード時に
は、外部電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩＩ
を内部回路に供給するというものである。
ード時には、外部から供給される外部電源電圧ＶＣＣを
内部回路に供給し、セルフ・リフレッシュ・モード時に
は、外部電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩＩ
を内部回路に供給するというものである。
【００３５】もっとも、通常動作モード時、選択された
ワード線に対しては、昇圧回路（図示せず）を介して外
部電源電圧ＶＣＣよりも高い電圧が供給され、セルフ・
リフレッシュ・モード時においても、選択されたワード
線に対しては、昇圧回路を介して降圧電圧ＶＩＩよりも
高い電圧が供給される。
ワード線に対しては、昇圧回路（図示せず）を介して外
部電源電圧ＶＣＣよりも高い電圧が供給され、セルフ・
リフレッシュ・モード時においても、選択されたワード
線に対しては、昇圧回路を介して降圧電圧ＶＩＩよりも
高い電圧が供給される。
【００３６】ここに、図２は、メモリセルアレイ部１の
一部分を示す回路図である。図中、３０は通常動作モー
ド時に使用されるビット線プリチャージ電圧発生回路で
あり、３１は外部電源電圧ＶＣＣを供給するＶＣＣ電源
線、３２、３３は同一抵抗値の抵抗である。
一部分を示す回路図である。図中、３０は通常動作モー
ド時に使用されるビット線プリチャージ電圧発生回路で
あり、３１は外部電源電圧ＶＣＣを供給するＶＣＣ電源
線、３２、３３は同一抵抗値の抵抗である。
【００３７】即ち、このビット線プリチャージ電圧発生
回路３０は、抵抗３２と抵抗３３との接続点であるノー
ド３４に、ビット線プリチャージ電圧ＶＰ１として、１
／２・ＶＣＣを得るというものである。
回路３０は、抵抗３２と抵抗３３との接続点であるノー
ド３４に、ビット線プリチャージ電圧ＶＰ１として、１
／２・ＶＣＣを得るというものである。
【００３８】なお、３５は通常動作モード時にはオン
（導通）状態とされ、セルフ・リフレッシュ・モード時
にはオフ（非導通）状態とされるスイッチ素子である。
（導通）状態とされ、セルフ・リフレッシュ・モード時
にはオフ（非導通）状態とされるスイッチ素子である。
【００３９】また、３６はセルフ・リフレッシュ・モー
ド時に使用されるビット線プリチャージ電圧発生回路で
あり、３７は降圧電圧ＶＩＩを供給するＶＩＩ電源線、
３８、３９は抵抗である。
ド時に使用されるビット線プリチャージ電圧発生回路で
あり、３７は降圧電圧ＶＩＩを供給するＶＩＩ電源線、
３８、３９は抵抗である。
【００４０】このビット線プリチャージ電圧発生回路３
６は、抵抗３８と抵抗３９との接続点であるノード４０
にプリチャージ電圧ＶＰ２を得るとするものであるが、
抵抗３８、３９は、ＶＰ２＝ＶＩＩ−１／２・ＶＣＣと
なるように、抵抗比が決定されている。
６は、抵抗３８と抵抗３９との接続点であるノード４０
にプリチャージ電圧ＶＰ２を得るとするものであるが、
抵抗３８、３９は、ＶＰ２＝ＶＩＩ−１／２・ＶＣＣと
なるように、抵抗比が決定されている。
【００４１】なお、４１は通常動作モード時にはオフ状
態とされ、セルフ・リフレッシュ・モード時にはオン状
態とされるスイッチ素子である。
態とされ、セルフ・リフレッシュ・モード時にはオン状
態とされるスイッチ素子である。
【００４２】また、４２はビット線プリチャージ回路で
あり、４３、４４、４５はビット線プリチャージ制御信
号ＰＣによってオン、オフが制御されるエンハンスメン
ト形のｎＭＯＳトランジスタ、４６はセンスアンプ回路
列８内の１個のセンスアンプである。
あり、４３、４４、４５はビット線プリチャージ制御信
号ＰＣによってオン、オフが制御されるエンハンスメン
ト形のｎＭＯＳトランジスタ、４６はセンスアンプ回路
列８内の１個のセンスアンプである。
【００４３】ここに、通常動作モード時におけるビット
線プリチャージ時には、スイッチ素子３５＝オン、スイ
ッチ素子４１＝オフ、ビット線プリチャージ制御信号Ｐ
Ｃ＝Ｈレベル、ｎＭＯＳトランジスタ４３、４４、４５
＝オンとされ、ビット線ＢＬ、／ＢＬは、ビット線プリ
チャージ電圧ＶＰ１＝１／２・ＶＣＣにプリチャージさ
れる。
線プリチャージ時には、スイッチ素子３５＝オン、スイ
ッチ素子４１＝オフ、ビット線プリチャージ制御信号Ｐ
Ｃ＝Ｈレベル、ｎＭＯＳトランジスタ４３、４４、４５
＝オンとされ、ビット線ＢＬ、／ＢＬは、ビット線プリ
チャージ電圧ＶＰ１＝１／２・ＶＣＣにプリチャージさ
れる。
【００４４】また、セルフ・リフレッシュ・モード時に
おけるビット線プリチャージ時には、スイッチ素子３５
＝オフ、スイッチ素子４１＝オン、ビット線プリチャー
ジ制御信号ＰＣ＝Ｈレベル、ｎＭＯＳトランジスタ４
３、４４、４５＝オンとされ、ビット線ＢＬ、／ＢＬ
は、ビット線プリチャージ電圧ＶＰ２＝ＶＩＩ−１／２
・ＶＣＣにプリチャージされる。
おけるビット線プリチャージ時には、スイッチ素子３５
＝オフ、スイッチ素子４１＝オン、ビット線プリチャー
ジ制御信号ＰＣ＝Ｈレベル、ｎＭＯＳトランジスタ４
３、４４、４５＝オンとされ、ビット線ＢＬ、／ＢＬ
は、ビット線プリチャージ電圧ＶＰ２＝ＶＩＩ−１／２
・ＶＣＣにプリチャージされる。
【００４５】図３は、通常動作モード時のビット線プリ
チャージ電圧ＶＰ１＝１／２・ＶＣＣと、セルフ・リフ
レッシュ・モード時のビット線プリチャージ電圧ＶＰ２
＝ＶＩＩ−１／２・ＶＣＣとの関係を示している。
チャージ電圧ＶＰ１＝１／２・ＶＣＣと、セルフ・リフ
レッシュ・モード時のビット線プリチャージ電圧ＶＰ２
＝ＶＩＩ−１／２・ＶＣＣとの関係を示している。
【００４６】この図３から明らかなように、メモリセル
から読み出されたデータのセンスアンプ４６における論
理判定の基準となる電圧、いわゆる論理判定基準電圧
は、通常動作モード時には、１／２・ＶＣＣとなり、セ
ルフ・リフレッシュ・モード時には、ＶＩＩ−１／２・
ＶＣＣとなる。
から読み出されたデータのセンスアンプ４６における論
理判定の基準となる電圧、いわゆる論理判定基準電圧
は、通常動作モード時には、１／２・ＶＣＣとなり、セ
ルフ・リフレッシュ・モード時には、ＶＩＩ−１／２・
ＶＣＣとなる。
【００４７】ちなみに、ビット線プリチャージ電圧発生
回路３６の抵抗３８、３９を同一抵抗値とした場合、セ
ルフ・リフレッシュ・モード時のビット線プリチャージ
電圧ＶＰ２は１／２・ＶＩＩとなる。
回路３６の抵抗３８、３９を同一抵抗値とした場合、セ
ルフ・リフレッシュ・モード時のビット線プリチャージ
電圧ＶＰ２は１／２・ＶＩＩとなる。
【００４８】図４は、このように、抵抗３８、３９を同
一抵抗値とした場合の通常動作モード時のビット線プリ
チャージ電圧ＶＰ１＝１／２・ＶＣＣと、セルフ・リフ
レッシュ・モード時のビット線プリチャージ電圧ＶＰ２
＝１／２・ＶＩＩとの関係を示している。
一抵抗値とした場合の通常動作モード時のビット線プリ
チャージ電圧ＶＰ１＝１／２・ＶＣＣと、セルフ・リフ
レッシュ・モード時のビット線プリチャージ電圧ＶＰ２
＝１／２・ＶＩＩとの関係を示している。
【００４９】この図４から明らかなように、抵抗３８、
３９を同一抵抗値とする場合には、通常動作モード時に
おける論理判定基準電圧は１／２・ＶＣＣとなるが、セ
ルフ・リフレッシュ・モード時における論理判定基準電
圧は１／２・ＶＩＩとなる。
３９を同一抵抗値とする場合には、通常動作モード時に
おける論理判定基準電圧は１／２・ＶＣＣとなるが、セ
ルフ・リフレッシュ・モード時における論理判定基準電
圧は１／２・ＶＩＩとなる。
【００５０】ここに、この第１実施例においては、電源
電圧供給回路２８は、通常動作モード時には、外部電源
電圧ＶＣＣを内部回路に供給し、セルフ・リフレッシュ
・モード時には、降圧電圧ＶＩＩを内部回路に供給する
ように構成されている。
電圧供給回路２８は、通常動作モード時には、外部電源
電圧ＶＣＣを内部回路に供給し、セルフ・リフレッシュ
・モード時には、降圧電圧ＶＩＩを内部回路に供給する
ように構成されている。
【００５１】したがって、この第１実施例によれば、セ
ルフ・リフレッシュ・モード時、セルフ・リフレッシュ
回路１５にのみ、降圧電圧ＶＩＩを供給するという図１
９に示す従来のＤＲＡＭよりも消費電力の低減化を図る
ことができ、この第１実施例をラップトップ型のパーソ
ナル・コンピュータ等の携帯機器に使用する場合には、
かかる携帯機器の利便性の向上を図ることができる。
ルフ・リフレッシュ・モード時、セルフ・リフレッシュ
回路１５にのみ、降圧電圧ＶＩＩを供給するという図１
９に示す従来のＤＲＡＭよりも消費電力の低減化を図る
ことができ、この第１実施例をラップトップ型のパーソ
ナル・コンピュータ等の携帯機器に使用する場合には、
かかる携帯機器の利便性の向上を図ることができる。
【００５２】また、この第１実施例によれば、このよう
に、従来例以上の消費電力の低減化を図ることができる
ことから、チップ内のノイズ等の動作環境を従来例以上
に良くすることができ、リフレッシュ周期を従来例の場
合よりも長くすることができ、この点からしても、消費
電力の低減化を図ることができる。
に、従来例以上の消費電力の低減化を図ることができる
ことから、チップ内のノイズ等の動作環境を従来例以上
に良くすることができ、リフレッシュ周期を従来例の場
合よりも長くすることができ、この点からしても、消費
電力の低減化を図ることができる。
【００５３】また、この第１実施例においては、セルフ
・リフレッシュ・モード時における論理判定基準電圧Ｖ
REFSをＶＩＩ−１／２・ＶＣＣとするために、セルフ・
リフレッシュ・モード時、ビット線ＢＬ、／ＢＬの電圧
をＶＩＩ−１／２・ＶＣＣにプリチャージしている。
・リフレッシュ・モード時における論理判定基準電圧Ｖ
REFSをＶＩＩ−１／２・ＶＣＣとするために、セルフ・
リフレッシュ・モード時、ビット線ＢＬ、／ＢＬの電圧
をＶＩＩ−１／２・ＶＣＣにプリチャージしている。
【００５４】この結果、キャパシタ３にＨレベル
（「１」）が書き込まれている場合において、メモリセ
ル２が選択された場合におけるセルノード４７の電位
と、ビット線ＢＬ、／ＢＬの電位と、論理判定基準電圧
との関係は、図５Ａに示すようになる。なお、図５Ｂは
ワード線ＷＬの電位を示している。
（「１」）が書き込まれている場合において、メモリセ
ル２が選択された場合におけるセルノード４７の電位
と、ビット線ＢＬ、／ＢＬの電位と、論理判定基準電圧
との関係は、図５Ａに示すようになる。なお、図５Ｂは
ワード線ＷＬの電位を示している。
【００５５】そこで、たとえば、放射線（α線）により
セルノード４７の電位がＶＩＩよりも低い電圧となって
しまったとしても、セルノード４７の電位がＶＩＩ−１
／２・ＶＣＣよりも高い場合には、メモリセル２のデー
タをセンスアンプ４６で論理判定することは可能であ
る。
セルノード４７の電位がＶＩＩよりも低い電圧となって
しまったとしても、セルノード４７の電位がＶＩＩ−１
／２・ＶＣＣよりも高い場合には、メモリセル２のデー
タをセンスアンプ４６で論理判定することは可能であ
る。
【００５６】このように、この第１実施例によれば、セ
ルフ・リフレッシュ・モード時における論理判定基準電
圧をＶＩＩ−１／２・ＶＣＣとするようにしたことによ
り、ソフトエラー耐圧の向上を図ることができる。
ルフ・リフレッシュ・モード時における論理判定基準電
圧をＶＩＩ−１／２・ＶＣＣとするようにしたことによ
り、ソフトエラー耐圧の向上を図ることができる。
【００５７】（第１参考例・・図６〜図１０） 図６は本発明の第１参考例の要部を示す回路図であり、
この第１参考例は、図１に示すメモリセルアレイ部１を
図６にその一部分を示すように構成し、その他について
は、図１に示す第１実施例と同様に構成するというもの
である。
この第１参考例は、図１に示すメモリセルアレイ部１を
図６にその一部分を示すように構成し、その他について
は、図１に示す第１実施例と同様に構成するというもの
である。
【００５８】図６において、４９はビット線プリチャー
ジ電圧発生回路であり、５０は通常動作モード時には外
部電源電圧ＶＣＣを供給し、セルフ・リフレッシュ・モ
ード時には降圧電圧ＶＩＩを供給するＶＣＣ／ＶＩＩ電
源線、５１、５２は同一抵抗値の抵抗である。
ジ電圧発生回路であり、５０は通常動作モード時には外
部電源電圧ＶＣＣを供給し、セルフ・リフレッシュ・モ
ード時には降圧電圧ＶＩＩを供給するＶＣＣ／ＶＩＩ電
源線、５１、５２は同一抵抗値の抵抗である。
【００５９】即ち、このビット線プリチャージ電圧発生
回路４９は、通常動作モード時には、抵抗５１、５２の
接続点であるノード５３にビット線プリチャージ電圧と
して１／２・ＶＣＣを得、セルフ・リフレッシュ・モー
ド時には、ビット線プリチャージ電圧として１／２・Ｖ
ＩＩを得るというものである。
回路４９は、通常動作モード時には、抵抗５１、５２の
接続点であるノード５３にビット線プリチャージ電圧と
して１／２・ＶＣＣを得、セルフ・リフレッシュ・モー
ド時には、ビット線プリチャージ電圧として１／２・Ｖ
ＩＩを得るというものである。
【００６０】また、５４、５５はビット線ＢＬ、／ＢＬ
を論理判定基準電圧に設定するためのキャパシタ、φ
REFSはビット線ＢＬ、／ＢＬを論理判定基準電圧に設定
するための論理判定基準電圧設定信号である。
を論理判定基準電圧に設定するためのキャパシタ、φ
REFSはビット線ＢＬ、／ＢＬを論理判定基準電圧に設定
するための論理判定基準電圧設定信号である。
【００６１】ここに、図７は、この第１参考例のセルフ
・リフレッシュ・モード時の動作を説明するための波形
図であり、例えば、メモリセル２が選択された場合を示
しており、図７Ａはセルノード４７の電位、ビット線Ｂ
Ｌ、／ＢＬの電位、図７Ｂは論理判定基準電圧設定信号
φREFS、図７Ｃはワード線ＷＬの電位を示している。
・リフレッシュ・モード時の動作を説明するための波形
図であり、例えば、メモリセル２が選択された場合を示
しており、図７Ａはセルノード４７の電位、ビット線Ｂ
Ｌ、／ＢＬの電位、図７Ｂは論理判定基準電圧設定信号
φREFS、図７Ｃはワード線ＷＬの電位を示している。
【００６２】即ち、この第１参考例においては、セルフ
・リフレッシュ・モード時、ビット線ＢＬ、／ＢＬは１
／２・ＶＩＩにプリチャージされるが、その後、論理判
定基準電圧設定信号φREFSがＨレベルからＬレベルとさ
れる。
・リフレッシュ・モード時、ビット線ＢＬ、／ＢＬは１
／２・ＶＩＩにプリチャージされるが、その後、論理判
定基準電圧設定信号φREFSがＨレベルからＬレベルとさ
れる。
【００６３】この結果、ビット線ＢＬ、／ＢＬの電位
は、キャパシタ５４、５５を介して、ビット線プリチャ
ージ電圧である１／２・ＶＩＩよりも低い電圧ＶＤに引
き下げられ、この電圧ＶＤが論理判定基準電圧とされ
る。
は、キャパシタ５４、５５を介して、ビット線プリチャ
ージ電圧である１／２・ＶＩＩよりも低い電圧ＶＤに引
き下げられ、この電圧ＶＤが論理判定基準電圧とされ
る。
【００６４】その後、ワード線ＷＬ＝Ｈレベル、ｎＭＯ
Ｓトランジスタ４＝オンとされ、メモリセル２のデータ
が読み出され、ビット線ＢＬの電位は論理判定基準電圧
ＶＤから上昇し、ビット線／ＢＬは論理判定基準電圧Ｖ
Ｄを維持し、これらビット線ＢＬ、／ＢＬの電位差がセ
ンスアンプ４６によりセンスされる。
Ｓトランジスタ４＝オンとされ、メモリセル２のデータ
が読み出され、ビット線ＢＬの電位は論理判定基準電圧
ＶＤから上昇し、ビット線／ＢＬは論理判定基準電圧Ｖ
Ｄを維持し、これらビット線ＢＬ、／ＢＬの電位差がセ
ンスアンプ４６によりセンスされる。
【００６５】ここに、この第１参考例においても、電源
電圧供給回路２８が設けられているので、第１実施例の
場合と同様に、通常動作モード時には、外部電源電圧Ｖ
ＣＣを内部回路に供給し、セルフ・リフレッシュ・モー
ド時には、降圧電圧ＶＩＩを内部回路に供給することが
できる。
電圧供給回路２８が設けられているので、第１実施例の
場合と同様に、通常動作モード時には、外部電源電圧Ｖ
ＣＣを内部回路に供給し、セルフ・リフレッシュ・モー
ド時には、降圧電圧ＶＩＩを内部回路に供給することが
できる。
【００６６】したがって、この第１参考例によっても、
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第１参考例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第１参考例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
【００６７】また、この第１参考例によっても、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができ、この点からしても、消
費電力の低減化を図ることができる。
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができ、この点からしても、消
費電力の低減化を図ることができる。
【００６８】また、この第１参考例においては、セルフ
・リフレッシュ・モード時には、論理判定基準電圧は１
／２・ＶＩＩよりも低い電圧ＶＤとなるようにされてい
るので、第１実施例の場合と同様に、ソフトエラー耐圧
の向上を図ることができる。
・リフレッシュ・モード時には、論理判定基準電圧は１
／２・ＶＩＩよりも低い電圧ＶＤとなるようにされてい
るので、第１実施例の場合と同様に、ソフトエラー耐圧
の向上を図ることができる。
【００６９】なお、電源電圧供給回路２８を設けること
なく、図６に示すＶＣＣ／ＶＩＩ電源線５０は、外部電
源電圧ＶＣＣのみを供給するように構成することも可能
である。
なく、図６に示すＶＣＣ／ＶＩＩ電源線５０は、外部電
源電圧ＶＣＣのみを供給するように構成することも可能
である。
【００７０】この場合、通常動作モード時における論理
判定基準電圧ＶREFS1と、セルフ・リフレッシュ・モー
ド時における論理判定基準電圧ＶREFS2との関係は、図
８に示すようになる。
判定基準電圧ＶREFS1と、セルフ・リフレッシュ・モー
ド時における論理判定基準電圧ＶREFS2との関係は、図
８に示すようになる。
【００７１】即ち、電源電圧供給回路２８を設けること
なく、図６に示すＶＣＣ／ＶＩＩ電源線５０は外部電源
電圧ＶＣＣのみを供給するように構成する場合において
は、セルフ・リフレッシュ・モード時、論理判定基準電
圧ＶREFS2を１／２・ＶＣＣよりも低い電圧とすること
ができるので、消費電力の低減化を図ることはできない
が、第１実施例の場合と同様に、ソフトエラー耐圧の向
上を図ることはできる。
なく、図６に示すＶＣＣ／ＶＩＩ電源線５０は外部電源
電圧ＶＣＣのみを供給するように構成する場合において
は、セルフ・リフレッシュ・モード時、論理判定基準電
圧ＶREFS2を１／２・ＶＣＣよりも低い電圧とすること
ができるので、消費電力の低減化を図ることはできない
が、第１実施例の場合と同様に、ソフトエラー耐圧の向
上を図ることはできる。
【００７２】また、図９は、電源電圧供給回路２８を設
けることなく、図６に示す電源線５０は外部電源電圧Ｖ
ＣＣのみを供給するように構成した場合におけるセルノ
ード４７の電位変化を示す図である。
けることなく、図６に示す電源線５０は外部電源電圧Ｖ
ＣＣのみを供給するように構成した場合におけるセルノ
ード４７の電位変化を示す図である。
【００７３】ここに、セルフ・リフレッシュ・モード時
における論理判定基準電圧ＶREFS2は１／２・ＶＣＣよ
りも低い電圧となるようにされているので、リフレッシ
ュは、時点ＴＡで行う必要はなく、時点ＴＢで行えば足
りる。
における論理判定基準電圧ＶREFS2は１／２・ＶＣＣよ
りも低い電圧となるようにされているので、リフレッシ
ュは、時点ＴＡで行う必要はなく、時点ＴＢで行えば足
りる。
【００７４】したがって、このようにする場合には、セ
ルフ・リフレッシュ周期を、たとえば、図１０に示すよ
うに、従来の場合（１６μｓ）の２倍の３２μｓにする
ことができる。
ルフ・リフレッシュ周期を、たとえば、図１０に示すよ
うに、従来の場合（１６μｓ）の２倍の３２μｓにする
ことができる。
【００７５】（第２参考例・・図１１、図１２） 図１１は本発明の第２参考例の要部を示す回路図であ
り、この第２参考例は、図１に示すメモリセルアレイ部
１を図１１にその一部分を示すように構成し、その他に
ついては、図１に示す第１実施例と同様に構成するとい
うものである。
り、この第２参考例は、図１に示すメモリセルアレイ部
１を図１１にその一部分を示すように構成し、その他に
ついては、図１に示す第１実施例と同様に構成するとい
うものである。
【００７６】この第２参考例は、図６に示す第１参考例
を改良するものであり、この第２参考例では、ビット線
ＢＬ、／ＢＬに対する論理判定基準電圧の設定を、ビッ
ト線ＢＬについては、キャパシタ５４を介して論理判定
基準電圧設定信号φREFS2で行い、ビット線／ＢＬにつ
いては、キャパシタ５５を介して論理判定基準電圧設定
信号φREFS1で行うとするものである。
を改良するものであり、この第２参考例では、ビット線
ＢＬ、／ＢＬに対する論理判定基準電圧の設定を、ビッ
ト線ＢＬについては、キャパシタ５４を介して論理判定
基準電圧設定信号φREFS2で行い、ビット線／ＢＬにつ
いては、キャパシタ５５を介して論理判定基準電圧設定
信号φREFS1で行うとするものである。
【００７７】ここに、図１２は、この第２参考例のセル
フ・リフレッシュ・モード時の動作を説明するための波
形図であり、例えば、メモリセル２が選択された場合を
示しており、図１２Ａはメモリセル２がＨレベル
（「１」）を記憶している場合におけるセルノード４７
の電位、ビット線ＢＬ、／ＢＬの電位、論理判定基準電
圧ＶＤを示している。
フ・リフレッシュ・モード時の動作を説明するための波
形図であり、例えば、メモリセル２が選択された場合を
示しており、図１２Ａはメモリセル２がＨレベル
（「１」）を記憶している場合におけるセルノード４７
の電位、ビット線ＢＬ、／ＢＬの電位、論理判定基準電
圧ＶＤを示している。
【００７８】また、図１２Ｂは論理判定基準電圧設定信
号φREFS1、図１２Ｃは論理判定基準電圧設定信号φ
REFS2、図１２Ｄはワード線ＷＬの電位、図１２Ｅはメ
モリセル２がＬレベル（「０」）を記憶している場合に
おけるセルノード４７の電位、ビット線ＢＬ、／ＢＬの
電位、論理判定基準電圧ＶＤを示している。
号φREFS1、図１２Ｃは論理判定基準電圧設定信号φ
REFS2、図１２Ｄはワード線ＷＬの電位、図１２Ｅはメ
モリセル２がＬレベル（「０」）を記憶している場合に
おけるセルノード４７の電位、ビット線ＢＬ、／ＢＬの
電位、論理判定基準電圧ＶＤを示している。
【００７９】即ち、この第２参考例においては、セルフ
・リフレッシュ・モード時、論理判定基準電圧設定信号
φREFS1、φREFS2＝「Ｈ」の状態において、ビット線Ｂ
Ｌ、／ＢＬは１／２・ＶＩＩにプリチャージされる。
・リフレッシュ・モード時、論理判定基準電圧設定信号
φREFS1、φREFS2＝「Ｈ」の状態において、ビット線Ｂ
Ｌ、／ＢＬは１／２・ＶＩＩにプリチャージされる。
【００８０】その後、論理判定基準電圧設定信号φ
REFS1がＨレベルからＬレベルとされ、論理判定基準電
圧設定信号φREFS2は「Ｈ」を維持し、ビット線／ＢＬ
の電位はキャパシタ５５を介して１／２・ＶＩＩよりも
低い電圧ＶＤに引き下げられ、この電圧ＶＤが論理判定
基準電圧とされると共に、ビット線ＢＬの電位は１／２
・ＶＩＩに維持される。
REFS1がＨレベルからＬレベルとされ、論理判定基準電
圧設定信号φREFS2は「Ｈ」を維持し、ビット線／ＢＬ
の電位はキャパシタ５５を介して１／２・ＶＩＩよりも
低い電圧ＶＤに引き下げられ、この電圧ＶＤが論理判定
基準電圧とされると共に、ビット線ＢＬの電位は１／２
・ＶＩＩに維持される。
【００８１】その後、ワード線ＷＬ＝Ｈレベル、ｎＭＯ
Ｓトランジスタ４＝オンとされ、メモリセル２のデータ
が読み出され、ビット線ＢＬの電位はビット線プリチャ
ージ電圧である１／２・ＶＩＩから上昇し、ビット線／
ＢＬは論理判定基準電圧ＶＤを維持し、これらビット線
ＢＬ、／ＢＬの電位差がセンスアンプ４６によりセンス
される。
Ｓトランジスタ４＝オンとされ、メモリセル２のデータ
が読み出され、ビット線ＢＬの電位はビット線プリチャ
ージ電圧である１／２・ＶＩＩから上昇し、ビット線／
ＢＬは論理判定基準電圧ＶＤを維持し、これらビット線
ＢＬ、／ＢＬの電位差がセンスアンプ４６によりセンス
される。
【００８２】なお、ビット線／ＢＬに接続されているメ
モリセル、例えば、メモリセル２Ａが選択される場合に
は、論理判定基準電圧設定信号φREFS2がＨレベルから
Ｌレベルとされ、論理判定基準電圧設定信号φREFS1は
「Ｈ」を維持し、ビット線ＢＬの電位はキャパシタ５４
を介して１／２・ＶＩＩよりも低い電圧ＶＤに引き下げ
られ、この電圧ＶＤが論理判定基準電圧とされると共
に、ビット線／ＢＬの電位は１／２・ＶＩＩに維持され
る。
モリセル、例えば、メモリセル２Ａが選択される場合に
は、論理判定基準電圧設定信号φREFS2がＨレベルから
Ｌレベルとされ、論理判定基準電圧設定信号φREFS1は
「Ｈ」を維持し、ビット線ＢＬの電位はキャパシタ５４
を介して１／２・ＶＩＩよりも低い電圧ＶＤに引き下げ
られ、この電圧ＶＤが論理判定基準電圧とされると共
に、ビット線／ＢＬの電位は１／２・ＶＩＩに維持され
る。
【００８３】ここに、この第２参考例においても、電源
電圧供給回路２８が設けられているので、第１実施例の
場合と同様に、通常動作モード時には、外部電源電圧Ｖ
ＣＣを内部回路に供給し、セルフ・リフレッシュ・モー
ド時には、降圧電圧ＶＩＩを内部回路に供給することが
できる。
電圧供給回路２８が設けられているので、第１実施例の
場合と同様に、通常動作モード時には、外部電源電圧Ｖ
ＣＣを内部回路に供給し、セルフ・リフレッシュ・モー
ド時には、降圧電圧ＶＩＩを内部回路に供給することが
できる。
【００８４】したがって、この第２参考例によっても、
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第２参考例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第２参考例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
【００８５】また、この第２参考例によっても、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができ、この点からしても、消
費電力の低減化を図ることができる。
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができ、この点からしても、消
費電力の低減化を図ることができる。
【００８６】また、この第２参考例においては、セルフ
・リフレッシュ・モード時には、論理判定基準電圧は１
／２・ＶＩＩよりも低い電圧ＶＤとなるようにされてい
るので、第１参考例の場合と同様に、ソフトエラー耐圧
の向上を図ることができる。
・リフレッシュ・モード時には、論理判定基準電圧は１
／２・ＶＩＩよりも低い電圧ＶＤとなるようにされてい
るので、第１参考例の場合と同様に、ソフトエラー耐圧
の向上を図ることができる。
【００８７】なお、この第２参考例においても、第１参
考例の場合と同様に、電源電圧供給回路２８を設けるこ
となく、図１１に示す電源線５０は、外部電源電圧ＶＣ
Ｃのみを供給するように構成することも可能である。
考例の場合と同様に、電源電圧供給回路２８を設けるこ
となく、図１１に示す電源線５０は、外部電源電圧ＶＣ
Ｃのみを供給するように構成することも可能である。
【００８８】この場合には、セルフ・リフレッシュ・モ
ード時、消費電力の低減化を図ることはできないが、第
１実施例の場合と同様に、ソフトエラー耐圧の向上を図
ることができると共に、セルフ・リフレッシュ周期を、
たとえば、図１０に示すように、従来の場合（１６μ
ｓ）の２倍の３２μｓにすることができる。
ード時、消費電力の低減化を図ることはできないが、第
１実施例の場合と同様に、ソフトエラー耐圧の向上を図
ることができると共に、セルフ・リフレッシュ周期を、
たとえば、図１０に示すように、従来の場合（１６μ
ｓ）の２倍の３２μｓにすることができる。
【００８９】（第２実施例・・図１３〜図１８） 図１３は本発明の第２実施例の要部を示すブロック図で
あり、この第２実施例は、電源電圧供給回路５７を設
け、その他については、図１９に示す従来のＤＲＡＭと
同様に構成したものである。
あり、この第２実施例は、電源電圧供給回路５７を設
け、その他については、図１９に示す従来のＤＲＡＭと
同様に構成したものである。
【００９０】この電源電圧供給回路５７は、通常動作モ
ード時には、外部電源電圧ＶＣＣを降圧してなる降圧電
圧ＶＩＩＡを内部回路に供給し、セルフ・リフレッシュ
・モード時には、外部電源電圧ＶＣＣを降圧してなる降
圧電圧ＶＩＩＡよりも更に低い降圧電圧ＶＩＩＢを内部
回路に供給するというものである。
ード時には、外部電源電圧ＶＣＣを降圧してなる降圧電
圧ＶＩＩＡを内部回路に供給し、セルフ・リフレッシュ
・モード時には、外部電源電圧ＶＣＣを降圧してなる降
圧電圧ＶＩＩＡよりも更に低い降圧電圧ＶＩＩＢを内部
回路に供給するというものである。
【００９１】もっとも、通常動作モード時、選択された
ワード線に対しては、昇圧回路（図示せず）を介して降
圧電圧ＶＩＩＡよりも高い電圧が供給され、セルフ・リ
フレッシュ・モード時においても、選択されたワード線
に対しては、昇圧回路を介して降圧電圧ＶＩＩＢよりも
高い電圧が供給される。
ワード線に対しては、昇圧回路（図示せず）を介して降
圧電圧ＶＩＩＡよりも高い電圧が供給され、セルフ・リ
フレッシュ・モード時においても、選択されたワード線
に対しては、昇圧回路を介して降圧電圧ＶＩＩＢよりも
高い電圧が供給される。
【００９２】ここに、電源電圧供給回路５７は、図１４
にそのブロック図を示すように構成されている。図中、
５８は通常動作モード時には基準電圧ＶREFAを発生し、
セルフ・リフレッシュ・モード時には基準電圧ＶREFAよ
りも低電圧の基準電圧ＶREFBを発生する基準電圧発生回
路である。
にそのブロック図を示すように構成されている。図中、
５８は通常動作モード時には基準電圧ＶREFAを発生し、
セルフ・リフレッシュ・モード時には基準電圧ＶREFAよ
りも低電圧の基準電圧ＶREFBを発生する基準電圧発生回
路である。
【００９３】また、φselfは基準電圧発生回路５８を制
御するセルフ・リフレッシュ検出信号であり、通常動作
モード時は、Ｌレベルとされ、セルフ・リフレッシュ時
はＨレベルとされる。
御するセルフ・リフレッシュ検出信号であり、通常動作
モード時は、Ｌレベルとされ、セルフ・リフレッシュ時
はＨレベルとされる。
【００９４】また、５９は通常動作モード時には基準電
圧発生回路５８から出力される基準電圧ＶREFAに従って
外部電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩＩＡ
（＝ＶREFA）を発生し、セルフ・リフレッシュ・モード
時には基準電圧発生回路５８から出力される基準電圧Ｖ
REFBに従って外部電源電圧ＶＣＣを降圧してなる降圧電
圧ＶＩＩＢ（＝ＶREFB）を発生する降圧回路である。
圧発生回路５８から出力される基準電圧ＶREFAに従って
外部電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩＩＡ
（＝ＶREFA）を発生し、セルフ・リフレッシュ・モード
時には基準電圧発生回路５８から出力される基準電圧Ｖ
REFBに従って外部電源電圧ＶＣＣを降圧してなる降圧電
圧ＶＩＩＢ（＝ＶREFB）を発生する降圧回路である。
【００９５】ここに、基準電圧発生回路５８は、図１５
に示すように構成されている。図中、６１〜６４はイン
バータ、６５はＮＯＲ回路、６６はロング・チャネルの
エンハンスメント形のｐＭＯＳトランジスタ、６７〜６
９はノーマル・チャネルのエンハンスメント形のｐＭＯ
Ｓトランジスタである。
に示すように構成されている。図中、６１〜６４はイン
バータ、６５はＮＯＲ回路、６６はロング・チャネルの
エンハンスメント形のｐＭＯＳトランジスタ、６７〜６
９はノーマル・チャネルのエンハンスメント形のｐＭＯ
Ｓトランジスタである。
【００９６】また、７０〜７２はノーマル・チャネルの
エンハンスメント形のｎＭＯＳトランジスタ、７３〜７
５はロング・チャネルのエンハンスメント形のｎＭＯＳ
トランジスタ、７６〜７８はディプリーション形のｎＭ
ＯＳトランジスタである。
エンハンスメント形のｎＭＯＳトランジスタ、７３〜７
５はロング・チャネルのエンハンスメント形のｎＭＯＳ
トランジスタ、７６〜７８はディプリーション形のｎＭ
ＯＳトランジスタである。
【００９７】ここに、ｎＭＯＳトランジスタ７６、７３
で、ｎＭＯＳトランジスタ７６を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７３を負荷電流源とするソースホロ
ア回路が構成されている。
で、ｎＭＯＳトランジスタ７６を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７３を負荷電流源とするソースホロ
ア回路が構成されている。
【００９８】また、ｎＭＯＳトランジスタ７７、７４
で、ｎＭＯＳトランジスタ７７を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７４を負荷電流源とするソースホロ
ア回路が構成されている。
で、ｎＭＯＳトランジスタ７７を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７４を負荷電流源とするソースホロ
ア回路が構成されている。
【００９９】また、ｎＭＯＳトランジスタ７８、７５
で、ｎＭＯＳトランジスタ７８を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７５を負荷電流源とするソースホロ
ア回路が構成されている。
で、ｎＭＯＳトランジスタ７８を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７５を負荷電流源とするソースホロ
ア回路が構成されている。
【０１００】この基準電圧発生回路５８においては、セ
ルフ・リフレッシュ検出信号φself＝Ｌレベルの場合、
図１６に示すように、インバータ６１の出力＝Ｈレベ
ル、インバータ６２の出力＝Ｌレベル、インバータ６３
の出力＝Ｈレベル、ＮＯＲ回路６５の出力＝Ｌレベル、
インバータ６４の出力＝Ｈレベルとなり、ｐＭＯＳトラ
ンジスタ６７〜６９＝オフとされる。
ルフ・リフレッシュ検出信号φself＝Ｌレベルの場合、
図１６に示すように、インバータ６１の出力＝Ｈレベ
ル、インバータ６２の出力＝Ｌレベル、インバータ６３
の出力＝Ｈレベル、ＮＯＲ回路６５の出力＝Ｌレベル、
インバータ６４の出力＝Ｈレベルとなり、ｐＭＯＳトラ
ンジスタ６７〜６９＝オフとされる。
【０１０１】したがって、エンハンスメント形のｎＭＯ
Ｓトランジスタ７０〜７２のスレッショルド電圧をＶ
THn、ディプリーション形のｎＭＯＳトランジスタ７６
〜７８のスレッショルド電圧をＶTHdとすると、この場
合には、基準電圧ＶREFAとして、ＶREFA＝３ＶTHn＋３
｜ＶTHd｜を得ることができる。
Ｓトランジスタ７０〜７２のスレッショルド電圧をＶ
THn、ディプリーション形のｎＭＯＳトランジスタ７６
〜７８のスレッショルド電圧をＶTHdとすると、この場
合には、基準電圧ＶREFAとして、ＶREFA＝３ＶTHn＋３
｜ＶTHd｜を得ることができる。
【０１０２】また、セルフ・リフレッシュ検出信号φse
lf＝Ｈレベルの場合、図１７に示すように、インバータ
６１の出力＝Ｌレベル、インバータ６２の出力＝Ｈレベ
ル、インバータ６３の出力＝Ｌレベル、ＮＯＲ回路６５
の出力＝Ｌレベル、インバータ６４の出力＝Ｈレベルと
なる。
lf＝Ｈレベルの場合、図１７に示すように、インバータ
６１の出力＝Ｌレベル、インバータ６２の出力＝Ｈレベ
ル、インバータ６３の出力＝Ｌレベル、ＮＯＲ回路６５
の出力＝Ｌレベル、インバータ６４の出力＝Ｈレベルと
なる。
【０１０３】したがって、この場合には、ｐＭＯＳトラ
ンジスタ６７＝オフ、ｐＭＯＳトランジスタ６８、６９
＝オンとされ、基準電圧ＶREFBとして、ＶREFB＝２Ｖ
THn＋２｜ＶTHd｜を得ることができる。
ンジスタ６７＝オフ、ｐＭＯＳトランジスタ６８、６９
＝オンとされ、基準電圧ＶREFBとして、ＶREFB＝２Ｖ
THn＋２｜ＶTHd｜を得ることができる。
【０１０４】なお、セルフ・リフレッシュ検出信号φse
lfがＨレベルからＬレベルになる場合、即ち、通常動作
モードからセルフ・リフレッシュ・モードに移行する場
合、ＮＯＲ回路６５から正のワン・ショット・パルスが
発生される。
lfがＨレベルからＬレベルになる場合、即ち、通常動作
モードからセルフ・リフレッシュ・モードに移行する場
合、ＮＯＲ回路６５から正のワン・ショット・パルスが
発生される。
【０１０５】この結果、インバータ６４から負のワン・
ショット・パルスが出力され、ｐＭＯＳトランジスタ６
７は一時的にオン状態とされ、ノード７９の電位は急速
に３ＶTHnに上昇し、基準電圧はＶREFB＝２ＶTHn＋２｜
ＶTHd｜からＶREFA＝３ＶTHn＋３｜ＶTHd｜に急速に変
化する。
ショット・パルスが出力され、ｐＭＯＳトランジスタ６
７は一時的にオン状態とされ、ノード７９の電位は急速
に３ＶTHnに上昇し、基準電圧はＶREFB＝２ＶTHn＋２｜
ＶTHd｜からＶREFA＝３ＶTHn＋３｜ＶTHd｜に急速に変
化する。
【０１０６】したがって、セルフ・リフレッシュ・モー
ドから通常動作モードに移行する場合、通常動作モード
時に必要とされる電流を、ただちに、内部回路に供給す
ることができ、この結果、高速化を妨げる遅延が生じる
ことが防止される。
ドから通常動作モードに移行する場合、通常動作モード
時に必要とされる電流を、ただちに、内部回路に供給す
ることができ、この結果、高速化を妨げる遅延が生じる
ことが防止される。
【０１０７】また、降圧回路５９は、図１８に示すよう
に、定電圧回路で構成されている。図中、８１は差動増
幅回路、８２はレギュレータをなすエンハンスメント形
のｐＭＯＳトランジスタである。
に、定電圧回路で構成されている。図中、８１は差動増
幅回路、８２はレギュレータをなすエンハンスメント形
のｐＭＯＳトランジスタである。
【０１０８】この降圧回路５９は、通常動作モード時に
は、降圧電圧ＶＩＩＡとして、基準電圧ＶREFAと同一電
圧であるＶREFA＝３ＶTHn＋３｜ＶTHd｜を出力し、セル
フ・リフレッシュ・モード時には、降圧電圧ＶＩＩＢと
して、基準電圧ＶREFBと同一電圧であるＶREFB＝２Ｖ
THn＋２｜ＶTHd｜を出力するというものである。
は、降圧電圧ＶＩＩＡとして、基準電圧ＶREFAと同一電
圧であるＶREFA＝３ＶTHn＋３｜ＶTHd｜を出力し、セル
フ・リフレッシュ・モード時には、降圧電圧ＶＩＩＢと
して、基準電圧ＶREFBと同一電圧であるＶREFB＝２Ｖ
THn＋２｜ＶTHd｜を出力するというものである。
【０１０９】ここに、この第２実施例によれば、通常動
作モード時には、外部から供給される外部電源電圧ＶＣ
Ｃを降圧してなる降圧電圧ＶＩＩＡを内部回路に供給
し、セルフ・リフレッシュ・モード時には、外部電源電
圧ＶＣＣを降圧してなる降圧電圧ＶＩＩＡよりも更に低
い降圧電圧ＶＩＩＢが内部回路に供給される。
作モード時には、外部から供給される外部電源電圧ＶＣ
Ｃを降圧してなる降圧電圧ＶＩＩＡを内部回路に供給
し、セルフ・リフレッシュ・モード時には、外部電源電
圧ＶＣＣを降圧してなる降圧電圧ＶＩＩＡよりも更に低
い降圧電圧ＶＩＩＢが内部回路に供給される。
【０１１０】このように、この第２実施例によっても、
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第２実施例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第２実施例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
【０１１１】また、この第２実施例によっても、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができる。
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができる。
【０１１２】なお、この第２実施例においては、メモリ
セルアレイ部１を図２に示すように構成する場合には、
セルフ・リフレッシュ・モード時における論理判定基準
電圧をＶＩＩＢ−１／２・ＶＩＩＡとすることができ、
図６又は図１１に示すように構成する場合には、セルフ
・リフレッシュ・モード時における論理判定基準電圧を
１／２・ＶＩＩ以下とすることができるので、このよう
にする場合には、ソフトエラー耐圧の向上を図ることが
できる。
セルアレイ部１を図２に示すように構成する場合には、
セルフ・リフレッシュ・モード時における論理判定基準
電圧をＶＩＩＢ−１／２・ＶＩＩＡとすることができ、
図６又は図１１に示すように構成する場合には、セルフ
・リフレッシュ・モード時における論理判定基準電圧を
１／２・ＶＩＩ以下とすることができるので、このよう
にする場合には、ソフトエラー耐圧の向上を図ることが
できる。
【０１１３】
【発明の効果】本発明によれば、電源電圧供給回路を、
セルフ・リフレッシュ・モード時、通常動作モード時の
場合よりも低い電源電圧を情報読み書き回路及びセルフ
・リフレッシュ回路の両回路部に供給するように構成す
るとしたことにより、従来例以上の消費電力の低減化を
図ることができ、この結果、本発明をラップトップ型の
パーソナル・コンピュータ等の携帯機器に使用する場合
には、バックアップ用のバッテリーの使用可能時間を長
くすることができるので、かかる携帯機器の利便性の向
上を図ることができると共に、本発明によれば、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができるので、リフレッシュ周期を従
来例の場合よりも長くすることができ、この点からして
も、消費電力の低減化を図ることができる。
セルフ・リフレッシュ・モード時、通常動作モード時の
場合よりも低い電源電圧を情報読み書き回路及びセルフ
・リフレッシュ回路の両回路部に供給するように構成す
るとしたことにより、従来例以上の消費電力の低減化を
図ることができ、この結果、本発明をラップトップ型の
パーソナル・コンピュータ等の携帯機器に使用する場合
には、バックアップ用のバッテリーの使用可能時間を長
くすることができるので、かかる携帯機器の利便性の向
上を図ることができると共に、本発明によれば、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができるので、リフレッシュ周期を従
来例の場合よりも長くすることができ、この点からして
も、消費電力の低減化を図ることができる。
【図１】本発明の第１実施例の要部を示すブロック図で
ある。
ある。
【図２】本発明の第１実施例が設けているメモリセルア
レイ部の一部分を示す回路図である。
レイ部の一部分を示す回路図である。
【図３】本発明の第１実施例の通常動作モード時のビッ
ト線プリチャージ電圧とセルフ・リフレッシュ・モード
時のビット線プリチャージ電圧との関係を示す図であ
る。
ト線プリチャージ電圧とセルフ・リフレッシュ・モード
時のビット線プリチャージ電圧との関係を示す図であ
る。
【図４】本発明の第１実施例が設けているセルフ・リフ
レッシュ・モード時に使用するビット線プリチャージ電
圧発生回路を構成する２個の抵抗の抵抗値が同一の場合
における通常動作モード時のビット線プリチャージ電圧
とセルフ・リフレッシュ・モード時のビット線プリチャ
ージ電圧との関係を示す図である。
レッシュ・モード時に使用するビット線プリチャージ電
圧発生回路を構成する２個の抵抗の抵抗値が同一の場合
における通常動作モード時のビット線プリチャージ電圧
とセルフ・リフレッシュ・モード時のビット線プリチャ
ージ電圧との関係を示す図である。
【図５】本発明の第１実施例のセルフ・リフレッシュ・
モード時の動作を説明するための波形図である。
モード時の動作を説明するための波形図である。
【図６】本発明の第１参考例の要部を示す回路図であ
る。
る。
【図７】本発明の第１参考例のセルフ・リフレッシュ・
モード時の動作を説明するための波形図である。
モード時の動作を説明するための波形図である。
【図８】本発明の第１参考例が設ける電源電圧供給回路
を設けることなく、図６に示す電源線は外部電源電圧の
みを供給するように構成した場合の通常動作モード時に
おける論理判定基準電圧とセルフ・リフレッシュ・モー
ド時における論理判定基準電圧との関係を示す図であ
る。
を設けることなく、図６に示す電源線は外部電源電圧の
みを供給するように構成した場合の通常動作モード時に
おける論理判定基準電圧とセルフ・リフレッシュ・モー
ド時における論理判定基準電圧との関係を示す図であ
る。
【図９】本発明の第１参考例が設ける電源電圧供給回路
を設けることなく、図６に示す電源線は外部電源電圧の
みを供給するように構成した場合のセルノードの電位変
化を示す図である。
を設けることなく、図６に示す電源線は外部電源電圧の
みを供給するように構成した場合のセルノードの電位変
化を示す図である。
【図１０】本発明の第１参考例が設ける電源電圧供給回
路を設けることなく、図６に示す電源線は外部電源電圧
のみを供給するように構成した場合のセルフ・リフレッ
シュ・モードを示す波形図である。
路を設けることなく、図６に示す電源線は外部電源電圧
のみを供給するように構成した場合のセルフ・リフレッ
シュ・モードを示す波形図である。
【図１１】本発明の第２参考例の要部を示す回路図であ
る。
る。
【図１２】本発明の第２参考例のセルフ・リフレッシュ
・モード時の動作を説明するための波形図である。
・モード時の動作を説明するための波形図である。
【図１３】本発明の第２実施例の要部を示すブロック図
である。
である。
【図１４】本発明の第２実施例が設ける電源電圧供給回
路を示すブロック図である。
路を示すブロック図である。
【図１５】本発明の第２実施例が設ける電源電圧供給回
路を構成する基準電圧発生回路を示す回路図である。
路を構成する基準電圧発生回路を示す回路図である。
【図１６】本発明の第２実施例が設ける電源電圧供給回
路を構成する基準電圧発生回路の動作を説明するための
回路図である。
路を構成する基準電圧発生回路の動作を説明するための
回路図である。
【図１７】本発明の第２実施例が設ける電源電圧供給回
路を構成する基準電圧発生回路の動作を説明するための
回路図である。
路を構成する基準電圧発生回路の動作を説明するための
回路図である。
【図１８】本発明の第２実施例が設ける電源電圧供給回
路を構成する降圧回路を示す回路図である。
路を構成する降圧回路を示す回路図である。
【図１９】従来のＤＲＡＭの一例の要部を示すブロック
図である。
図である。
【図２０】図１９に示すＤＲＡＭの通常動作モードを示
す波形図である。
す波形図である。
【図２１】図１９に示すＤＲＡＭのセルフ・リフレッシ
ュ・モードを示す波形図である。
ュ・モードを示す波形図である。
【図２２】従来のＤＲＡＭの他の例の要部を示すブロッ
ク図である。
ク図である。
１５ セルフ・リフレッシュ回路 ２８ 電源電圧供給回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 長尾 光洋 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 新実 正博 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平１−159890（ＪＰ，Ａ) 特開 平３−230389（ＪＰ，Ａ) 特開 平６−131876（ＪＰ，Ａ) 特開 平１−208793（ＪＰ，Ａ) 特開 平１−208794（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/4099
Claims (6)
- 【請求項１】ダイナミック形の複数のメモリセルと、 セルフ・リフレッシュ・モード時、前記メモリセルの書
き込み電圧である電源電圧の２分の１よりも低い電圧
を、前記メモリセルからのデータの読出しに使用する対
をなす第１、第２のビット線に供給して、該第１、第２
のビット線をプリチャージするプリチャージ電圧発生回
路を設けたことを特徴とするダイナミックＲＡＭ。 - 【請求項２】前記セルフ・リフレッシュ・モード時にお
ける前記プリチャージにおいて、前記第１、第２のビッ
ト線間を短絡するイコライズ手段をさらに有することを
特徴とする請求項１記載のダイナミックＲＡＭ。 - 【請求項３】前記複数のメモリセルにデータの読み書き
を行うデータ読み書き回路と、 前記複数のメモリセルに保持されたデータをセルフ・リ
フレッシュするセルフ・リフレッシュ回路と、電源線 、前記データ読み書き回路及び前記セルフ・リフ
レッシュ回路に前記電源電圧を供給する電源電圧供給回
路とをさらに有し、 前記電源電圧供給回路は、前記セルフ・リフレッシュ・
モード時、通常動作モード時よりも低い電源電圧を前記
電源線、前記データ読み書き回路及び前記セルフ・リフ
レッシュ回路に供給するように構成されていることを特
徴とする請求項１記載のダイナミックＲＡＭ。 - 【請求項４】前記通常動作モード時及び前記セルフ・リ
フレッシュ・モード時のいずれにおいても、電源線に外
部電源電圧が供給されていることを特徴とする請求項１
記載のダイナミックＲＡＭ。 - 【請求項５】ダイナミック形の複数のメモリセルと、 前記複数のメモリセルにデータの読み書きを行うデータ
読み書き回路と、 前記複数のメモリセルに保持されたデータをセルフ・リ
フレッシュするセルフ・リフレッシュ回路と、 前記データ読み書き回路及び前記セルフ・リフレッシュ
回路に電源電圧を供給する電源電圧供給回路とを有する
ダイナミックＲＡＭにおいて、 前記電源電圧供給回路は、一端を外部電源電圧を供給する電源線に接続された抵抗
素子と、 一端を前記電源線に接続された第１のスイッチ素子と、 前記抵抗素子の他端及び前記第１のスイッチ素子の他端
と接地との間に、順に、順方向に直列に接続された第
１、第２・・・第ｎの一方向性素子（但し、ｎ＝２以上
の整数）と、 一端を前記第１の一方向性素子の一端に接続され、他端
を前記第１の一方向性素子の他端に接続された第２のス
イッチ素子と、 入力端を前記第１の一方向性素子の一端に接続されたデ
ィプリーション形のｎチャネル絶縁ゲート形電界効果ト
ランジスタを駆動トランジスタとする第１のソースホロ
ア回路と、 該第１のソースホロア回路を初段として縦列接続された
ディプリーション形のｎチャネル絶縁ゲート形電界効果
トランジスタを駆動トランジスタとする第２・・・第ｍ
のソースホロア回路（但し、ｍ＝２以上の整数）と、 一端を前記第１の一方向性素子の他端に接続され、他端
を前記第１のソースホロア回路の出力端に接続された第
３のスイッチ素子と、 通常動作モード時には、セルフ・リフレッシュ信号に応
答して、前記第１、第２、第３のスイッチ素子を非導通
状態とし、セルフ・リフレッシュ・モード時には、前記
第１のスイッチ素子を非導通状態、前記第２、第３のス
イッチ素子を導通状態とし、前記セルフ・リフレッシュ
・モードから前記通常動作モードに移行する場合には、
前記第１のスイッチ素子を一時的に導通状態とする制御
回路とを設け、前記第ｍのソースホロア回路の出力端に
基準電圧を得るようにされた基準電圧発生回路と、 定電圧回路からなり、前記外部電源電圧を降圧し、前記
基準電圧発生回路から出力される前記基準電圧と同一電
圧の内部電源電圧を出力する降圧回路とを設け 、 前記 外部電源電圧に依存しない一定の前記基準電圧に基
づく前記内部電源電圧を生成し、前記基準電圧の電圧値
をセルフ・リフレッシュ信号に応じて切り替えることに
より、前記通常動作モード時は、前記外部電源電圧より
も低い第１の内部電源電圧を前記データ読み書き回路及
び前記セルフ・リフレッシュ回路に供給し、前記セルフ
・リフレッシュ・モード時は、前記第１の内部電源電圧
よりも低い第２の内部電源電圧を前記データ読み書き回
路及び前記セルフ・リフレッシュ回路に供給するように
構成されていることを特徴とするダイナミックＲＡＭ。 - 【請求項６】前記抵抗素子は、ゲートを接地されたエン
ハンスメント形の第１のｐチャネル絶縁ゲート形電界効
果トランジスタで構成され、 前記第１、第２、第３のスイッチ素子は、それぞれ、エ
ンハンスメント形の第２、第３、第４のｐチャネル絶縁
ゲート形電界効果トランジスタで構成され、 前記第１、第２・・・第ｍのソースホロア回路は、それ
ぞれ、エンハンスメント形のｎチャネル絶縁ゲート形電
界効果トランジスタからなる第１、第２・・・第ｍの負
荷電流源を備えて構成されていることを特徴とする請求
項５ 記載のダイナミックＲＡＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23386093A JP3358248B2 (ja) | 1993-09-20 | 1993-09-20 | ダイナミックｒａｍ |
| US08/308,105 US5594699A (en) | 1993-09-20 | 1994-09-16 | DRAM with reduced electric power consumption |
| US08/726,168 US5867438A (en) | 1993-09-20 | 1996-10-04 | DRAM with reduced electric power consumption |
| US09/189,148 US6097658A (en) | 1993-09-20 | 1998-11-10 | DRAM with reduced electric power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23386093A JP3358248B2 (ja) | 1993-09-20 | 1993-09-20 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785658A JPH0785658A (ja) | 1995-03-31 |
| JP3358248B2 true JP3358248B2 (ja) | 2002-12-16 |
Family
ID=16961710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23386093A Expired - Lifetime JP3358248B2 (ja) | 1993-09-20 | 1993-09-20 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3358248B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4036487B2 (ja) | 1995-08-18 | 2008-01-23 | 株式会社ルネサステクノロジ | 半導体記憶装置、および半導体回路装置 |
| JP3865447B2 (ja) * | 1997-01-10 | 2007-01-10 | 富士通株式会社 | 半導体集積回路 |
| KR19990013146A (ko) * | 1997-07-31 | 1999-02-25 | 윤종용 | 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 반도체 메모리 장치 |
| US6038186A (en) * | 1997-09-12 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can have power consumption reduced during self refresh mode |
| KR100502659B1 (ko) * | 2002-10-31 | 2005-07-22 | 주식회사 하이닉스반도체 | 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치 |
| WO2005088641A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリおよび半導体メモリの動作方法 |
| JP5241641B2 (ja) | 2009-07-27 | 2013-07-17 | 三洋電機株式会社 | 半導体集積回路 |
| TWI440043B (zh) * | 2009-09-08 | 2014-06-01 | Toshiba Kk | Semiconductor memory device |
-
1993
- 1993-09-20 JP JP23386093A patent/JP3358248B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785658A (ja) | 1995-03-31 |
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