JP3358248B2 - ダイナミックram - Google Patents
ダイナミックramInfo
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- JP3358248B2 JP3358248B2 JP23386093A JP23386093A JP3358248B2 JP 3358248 B2 JP3358248 B2 JP 3358248B2 JP 23386093 A JP23386093 A JP 23386093A JP 23386093 A JP23386093 A JP 23386093A JP 3358248 B2 JP3358248 B2 JP 3358248B2
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Description
積するか否かによってデータの記録を行うメモリセル、
いわゆる、ダイナミック形のメモリセルを設けて構成さ
れる半導体記憶装置、いわゆる、ダイナミックRAM
(Dynamic Random Access Memory.以下、DRAM
という)のうち、特に、バッテリ・バックアップされて
いる場合に使用すると有効なセルフ・リフレッシュ動作
を行うことができるようにされているDRAMに関す
る。
ブロック図を示すようなものが知られている。
モリセルアレイ部、2はメモリセルアレイ部1に配列さ
れているメモリセルの1個を示しており、3は電荷蓄積
用のキャパシタ、4は転送ゲートをなすエンハンスメン
ト形のnMOSトランジスタ、WLはワード線、BLは
ビット線である。
号を取り込むアドレスバッファ及びこのアドレスバッフ
ァが取り込んだアドレス信号のうち、ロウアドレス信号
についてプリデコードを行うプリデコーダを含むアドレ
スバッファ/プリデコーダ部である。
ダ部5のプリデコーダから出力されるプリデコード信号
をデコードしてワード線の選択、駆動を行うロウデコー
ダである。
ダ部5のアドレスバッファから出力されるコラムアドレ
ス信号をデコードしてコラムの選択を行うためのコラム
選択信号を出力するコラムデコーダである。
出されたデータを増幅するセンスアンプ回路列、9はコ
ラムデコーダ7から出力されるコラム選択信号に基づい
てコラムの選択を行うI/Oゲートである。
み出されたデータをラッチして出力データDO1〜DO
4を外部に出力するデータ出力バッファ、/OEは外部
から供給される出力制御を行うアウトプット・イネーブ
ル信号である。
ータを取り込むデータ入力バッファ、12はデータ入力
バッファ11の動作を制御するライト・クロック信号を
出力するライト・クロック・ジェネレータ、/WEは外
部から供給される書込みの制御を行うライト・イネーブ
ル信号である。
基板バイアス・ジェネレータ、14はリフレッシュ時、
アドレス信号を出力するリフレッシュ・アドレス・カウ
ンタである。
に必要なセルフ・リフレッシュ回路であり、16はオシ
レータ、17は基板バイアス・ジェネレータ、18はタ
イミング回路、19は分周回路、20はAND回路であ
る。
アドレス・ストローブ信号、/CASは外部から供給さ
れるコラムアドレス・ストローブ信号、21はロウデコ
ーダ6、センスアンプ回路列8、基板バイアス・ジェネ
レータ13などに必要なクロック信号を出力するクロッ
ク・ジェネレータである。
ーダ部5のアドレスバッファ、コラムデコーダ7、ライ
トクロック・ジェネレータ12などに必要なクロック信
号を出力するクロック・ジェネレータである。
・コントローラであり、このモード・コントローラ23
は、クロック・ジェネレータ21から出力されるクロッ
ク信号と、コラムアドレス・ストローブ信号/CASと
からCBR(CASビフォアRAS)リフレッシュ・モ
ードを判定すると、CBRリフレッシュ・モード信号φ
CBRをセルフ・リフレッシュ回路15に伝送するように
されている。
源電圧、たとえば、3.3[V]、VSSは外部から供
給される接地電圧、0[V]である。
作モードを示す波形図であり、ロウアドレス・ストロー
ブ信号/RASがHレベル(高レベル)からLレベル
(低レベル)に遷移した後、コラムアドレス・ストロー
ブ信号/CASがHレベルからLレベルに遷移すること
によって、リード・サイクル等、通常動作モードが実行
される。
リフレッシュ・モードを示す波形図であり、ロウアドレ
ス・ストローブ信号/RASがHレベルからLレベルに
遷移する前に、コラムアドレス・ストローブ信号/CA
SがHレベルからLレベルに遷移すると、CBRリフレ
ッシュ・モードとなる。
sの期間、維持されると、セルフ・リフレッシュ・モー
ドに移行し、たとえば、16μsの間隔でセルフ・リフ
レッシュ動作が行われる。
れる信号、φSRはAND回路20から出力されるセルフ
・リフレッシュ・サイクルを規制する信号である。
時の場合のみならず、セルフ・リフレッシュ・モード時
においても、外部から供給される外部電源電圧VCCを
内部回路に供給するように構成されている。
い、ラップトップ型のパーソナル・コンピュータ等の携
帯機器に使用する場合には、バックアップ用のバッテリ
の使用可能時間が短くなってしまうという問題点があっ
た。
に、降圧回路25を設け、セルフ・リフレッシュ回路1
5に対して電源電圧VCCを降圧してなる降圧電圧VI
Iを供給し、消費電力の低減化を図る方法が提案されて
いる。
けられているレベル変換回路26は、AND回路20か
ら出力されるセルフ・リフレッシュ・サイクル信号φSR
のVIIレベル(降圧電圧レベル)のHレベルをVCC
レベル(外部電源電圧レベル)のHレベルに変換するも
のである。
AMによれば、セルフ・リフレッシュ回路15の消費電
流を低減化して、消費電力の低減化を図ることが可能で
あるが、この程度の消費電力の低減化では、ラップトッ
プ型のパーソナル・コンピュータ等の携帯機器に使用す
るには充分ではなく、更なる消費電力の低減化が必要と
される。
なる低減化を図り、ラップトップ型のパーソナル・コン
ピュータ等の携帯機器に使用する場合には、バックアッ
プ用のバッテリの使用可能時間を長くすることができ、
かかる携帯機器の利便性の向上を図ることができるよう
にしたDRAMを提供することを目的とする。
は、ダイナミック形の複数のメモリセルと、データの読
み書きを行うデータ読み書き回路と、複数のメモリセル
に保持されたデータをセルフ・リフレッシュするセルフ
・リフレッシュ回路と、データ読み書き回路及びセルフ
・リフレッシュ回路に電源電圧を供給する電源電圧供給
回路とを有するダイナミックRAMを改良するものであ
り、電源電圧供給回路については、セルフ・リフレッシ
ュ・モード時、通常動作モード時よりも低い電源電圧を
データ読み書き回路及びセルフ・リフレッシュ回路に供
給するように構成する、というものである。
フ・リフレッシュ・モード時、通常動作モード時の場合
よりも低い電源電圧をデータ読み書き回路及びセルフ・
リフレッシュ回路の両回路部に供給するように構成する
としている。
時、セルフ・リフレッシュ回路にのみ、通常動作モード
時の場合よりも低い電源電圧を供給するという従来のD
RAMに比較して、より多くの消費電流の低減化を図る
ことができる。
更なる低減化を図り、ラップトップ型のパーソナル・コ
ンピュータ等の携帯機器に使用する場合には、バックア
ップ用のバッテリの使用可能時間を長くすることができ
る。
例以上の消費電力の低減化を図ることができることか
ら、チップ内のノイズ等の動作環境を従来例以上に良く
することができるので、リフレッシュ周期を従来例の場
合よりも長くすることができ、この点からしても、消費
電力の低減化を図ることができる。
ワード線に対しては、周辺回路に供給される電源電圧よ
りも高い電圧が供給されるように構成する場合には、デ
ータ「1」の充分な書込み又はデータ「1」の充分な読
出しを行うことができるので、このように構成すること
が好適である。
1実施例、第2実施例及び第1参考例、第2参考例につ
いて説明する。なお、図1、図13において、図19に
対応する部分には同一符号を付し、その重複説明は省略
する。
る。本実施例は、電源電圧供給回路28を設け、その他
については、図19に示す従来のDRAMと同様に構成
したものである。
ード時には、外部から供給される外部電源電圧VCCを
内部回路に供給し、セルフ・リフレッシュ・モード時に
は、外部電源電圧VCCを降圧してなる降圧電圧VII
を内部回路に供給するというものである。
ワード線に対しては、昇圧回路(図示せず)を介して外
部電源電圧VCCよりも高い電圧が供給され、セルフ・
リフレッシュ・モード時においても、選択されたワード
線に対しては、昇圧回路を介して降圧電圧VIIよりも
高い電圧が供給される。
一部分を示す回路図である。図中、30は通常動作モー
ド時に使用されるビット線プリチャージ電圧発生回路で
あり、31は外部電源電圧VCCを供給するVCC電源
線、32、33は同一抵抗値の抵抗である。
回路30は、抵抗32と抵抗33との接続点であるノー
ド34に、ビット線プリチャージ電圧VP1として、1
/2・VCCを得るというものである。
(導通)状態とされ、セルフ・リフレッシュ・モード時
にはオフ(非導通)状態とされるスイッチ素子である。
ド時に使用されるビット線プリチャージ電圧発生回路で
あり、37は降圧電圧VIIを供給するVII電源線、
38、39は抵抗である。
6は、抵抗38と抵抗39との接続点であるノード40
にプリチャージ電圧VP2を得るとするものであるが、
抵抗38、39は、VP2=VII−1/2・VCCと
なるように、抵抗比が決定されている。
態とされ、セルフ・リフレッシュ・モード時にはオン状
態とされるスイッチ素子である。
あり、43、44、45はビット線プリチャージ制御信
号PCによってオン、オフが制御されるエンハンスメン
ト形のnMOSトランジスタ、46はセンスアンプ回路
列8内の1個のセンスアンプである。
線プリチャージ時には、スイッチ素子35=オン、スイ
ッチ素子41=オフ、ビット線プリチャージ制御信号P
C=Hレベル、nMOSトランジスタ43、44、45
=オンとされ、ビット線BL、/BLは、ビット線プリ
チャージ電圧VP1=1/2・VCCにプリチャージさ
れる。
おけるビット線プリチャージ時には、スイッチ素子35
=オフ、スイッチ素子41=オン、ビット線プリチャー
ジ制御信号PC=Hレベル、nMOSトランジスタ4
3、44、45=オンとされ、ビット線BL、/BL
は、ビット線プリチャージ電圧VP2=VII−1/2
・VCCにプリチャージされる。
チャージ電圧VP1=1/2・VCCと、セルフ・リフ
レッシュ・モード時のビット線プリチャージ電圧VP2
=VII−1/2・VCCとの関係を示している。
から読み出されたデータのセンスアンプ46における論
理判定の基準となる電圧、いわゆる論理判定基準電圧
は、通常動作モード時には、1/2・VCCとなり、セ
ルフ・リフレッシュ・モード時には、VII−1/2・
VCCとなる。
回路36の抵抗38、39を同一抵抗値とした場合、セ
ルフ・リフレッシュ・モード時のビット線プリチャージ
電圧VP2は1/2・VIIとなる。
一抵抗値とした場合の通常動作モード時のビット線プリ
チャージ電圧VP1=1/2・VCCと、セルフ・リフ
レッシュ・モード時のビット線プリチャージ電圧VP2
=1/2・VIIとの関係を示している。
39を同一抵抗値とする場合には、通常動作モード時に
おける論理判定基準電圧は1/2・VCCとなるが、セ
ルフ・リフレッシュ・モード時における論理判定基準電
圧は1/2・VIIとなる。
電圧供給回路28は、通常動作モード時には、外部電源
電圧VCCを内部回路に供給し、セルフ・リフレッシュ
・モード時には、降圧電圧VIIを内部回路に供給する
ように構成されている。
ルフ・リフレッシュ・モード時、セルフ・リフレッシュ
回路15にのみ、降圧電圧VIIを供給するという図1
9に示す従来のDRAMよりも消費電力の低減化を図る
ことができ、この第1実施例をラップトップ型のパーソ
ナル・コンピュータ等の携帯機器に使用する場合には、
かかる携帯機器の利便性の向上を図ることができる。
に、従来例以上の消費電力の低減化を図ることができる
ことから、チップ内のノイズ等の動作環境を従来例以上
に良くすることができ、リフレッシュ周期を従来例の場
合よりも長くすることができ、この点からしても、消費
電力の低減化を図ることができる。
・リフレッシュ・モード時における論理判定基準電圧V
REFSをVII−1/2・VCCとするために、セルフ・
リフレッシュ・モード時、ビット線BL、/BLの電圧
をVII−1/2・VCCにプリチャージしている。
(「1」)が書き込まれている場合において、メモリセ
ル2が選択された場合におけるセルノード47の電位
と、ビット線BL、/BLの電位と、論理判定基準電圧
との関係は、図5Aに示すようになる。なお、図5Bは
ワード線WLの電位を示している。
セルノード47の電位がVIIよりも低い電圧となって
しまったとしても、セルノード47の電位がVII−1
/2・VCCよりも高い場合には、メモリセル2のデー
タをセンスアンプ46で論理判定することは可能であ
る。
ルフ・リフレッシュ・モード時における論理判定基準電
圧をVII−1/2・VCCとするようにしたことによ
り、ソフトエラー耐圧の向上を図ることができる。
この第1参考例は、図1に示すメモリセルアレイ部1を
図6にその一部分を示すように構成し、その他について
は、図1に示す第1実施例と同様に構成するというもの
である。
ジ電圧発生回路であり、50は通常動作モード時には外
部電源電圧VCCを供給し、セルフ・リフレッシュ・モ
ード時には降圧電圧VIIを供給するVCC/VII電
源線、51、52は同一抵抗値の抵抗である。
回路49は、通常動作モード時には、抵抗51、52の
接続点であるノード53にビット線プリチャージ電圧と
して1/2・VCCを得、セルフ・リフレッシュ・モー
ド時には、ビット線プリチャージ電圧として1/2・V
IIを得るというものである。
を論理判定基準電圧に設定するためのキャパシタ、φ
REFSはビット線BL、/BLを論理判定基準電圧に設定
するための論理判定基準電圧設定信号である。
・リフレッシュ・モード時の動作を説明するための波形
図であり、例えば、メモリセル2が選択された場合を示
しており、図7Aはセルノード47の電位、ビット線B
L、/BLの電位、図7Bは論理判定基準電圧設定信号
φREFS、図7Cはワード線WLの電位を示している。
・リフレッシュ・モード時、ビット線BL、/BLは1
/2・VIIにプリチャージされるが、その後、論理判
定基準電圧設定信号φREFSがHレベルからLレベルとさ
れる。
は、キャパシタ54、55を介して、ビット線プリチャ
ージ電圧である1/2・VIIよりも低い電圧VDに引
き下げられ、この電圧VDが論理判定基準電圧とされ
る。
Sトランジスタ4=オンとされ、メモリセル2のデータ
が読み出され、ビット線BLの電位は論理判定基準電圧
VDから上昇し、ビット線/BLは論理判定基準電圧V
Dを維持し、これらビット線BL、/BLの電位差がセ
ンスアンプ46によりセンスされる。
電圧供給回路28が設けられているので、第1実施例の
場合と同様に、通常動作モード時には、外部電源電圧V
CCを内部回路に供給し、セルフ・リフレッシュ・モー
ド時には、降圧電圧VIIを内部回路に供給することが
できる。
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路15にのみ、降圧電圧VIIを供給するという図
19に示す従来のDRAMよりも消費電力の低減化を図
ることができ、この第1参考例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができ、この点からしても、消
費電力の低減化を図ることができる。
・リフレッシュ・モード時には、論理判定基準電圧は1
/2・VIIよりも低い電圧VDとなるようにされてい
るので、第1実施例の場合と同様に、ソフトエラー耐圧
の向上を図ることができる。
なく、図6に示すVCC/VII電源線50は、外部電
源電圧VCCのみを供給するように構成することも可能
である。
判定基準電圧VREFS1と、セルフ・リフレッシュ・モー
ド時における論理判定基準電圧VREFS2との関係は、図
8に示すようになる。
なく、図6に示すVCC/VII電源線50は外部電源
電圧VCCのみを供給するように構成する場合において
は、セルフ・リフレッシュ・モード時、論理判定基準電
圧VREFS2を1/2・VCCよりも低い電圧とすること
ができるので、消費電力の低減化を図ることはできない
が、第1実施例の場合と同様に、ソフトエラー耐圧の向
上を図ることはできる。
けることなく、図6に示す電源線50は外部電源電圧V
CCのみを供給するように構成した場合におけるセルノ
ード47の電位変化を示す図である。
における論理判定基準電圧VREFS2は1/2・VCCよ
りも低い電圧となるようにされているので、リフレッシ
ュは、時点TAで行う必要はなく、時点TBで行えば足
りる。
ルフ・リフレッシュ周期を、たとえば、図10に示すよ
うに、従来の場合(16μs)の2倍の32μsにする
ことができる。
り、この第2参考例は、図1に示すメモリセルアレイ部
1を図11にその一部分を示すように構成し、その他に
ついては、図1に示す第1実施例と同様に構成するとい
うものである。
を改良するものであり、この第2参考例では、ビット線
BL、/BLに対する論理判定基準電圧の設定を、ビッ
ト線BLについては、キャパシタ54を介して論理判定
基準電圧設定信号φREFS2で行い、ビット線/BLにつ
いては、キャパシタ55を介して論理判定基準電圧設定
信号φREFS1で行うとするものである。
フ・リフレッシュ・モード時の動作を説明するための波
形図であり、例えば、メモリセル2が選択された場合を
示しており、図12Aはメモリセル2がHレベル
(「1」)を記憶している場合におけるセルノード47
の電位、ビット線BL、/BLの電位、論理判定基準電
圧VDを示している。
号φREFS1、図12Cは論理判定基準電圧設定信号φ
REFS2、図12Dはワード線WLの電位、図12Eはメ
モリセル2がLレベル(「0」)を記憶している場合に
おけるセルノード47の電位、ビット線BL、/BLの
電位、論理判定基準電圧VDを示している。
・リフレッシュ・モード時、論理判定基準電圧設定信号
φREFS1、φREFS2=「H」の状態において、ビット線B
L、/BLは1/2・VIIにプリチャージされる。
REFS1がHレベルからLレベルとされ、論理判定基準電
圧設定信号φREFS2は「H」を維持し、ビット線/BL
の電位はキャパシタ55を介して1/2・VIIよりも
低い電圧VDに引き下げられ、この電圧VDが論理判定
基準電圧とされると共に、ビット線BLの電位は1/2
・VIIに維持される。
Sトランジスタ4=オンとされ、メモリセル2のデータ
が読み出され、ビット線BLの電位はビット線プリチャ
ージ電圧である1/2・VIIから上昇し、ビット線/
BLは論理判定基準電圧VDを維持し、これらビット線
BL、/BLの電位差がセンスアンプ46によりセンス
される。
モリセル、例えば、メモリセル2Aが選択される場合に
は、論理判定基準電圧設定信号φREFS2がHレベルから
Lレベルとされ、論理判定基準電圧設定信号φREFS1は
「H」を維持し、ビット線BLの電位はキャパシタ54
を介して1/2・VIIよりも低い電圧VDに引き下げ
られ、この電圧VDが論理判定基準電圧とされると共
に、ビット線/BLの電位は1/2・VIIに維持され
る。
電圧供給回路28が設けられているので、第1実施例の
場合と同様に、通常動作モード時には、外部電源電圧V
CCを内部回路に供給し、セルフ・リフレッシュ・モー
ド時には、降圧電圧VIIを内部回路に供給することが
できる。
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路15にのみ、降圧電圧VIIを供給するという図
19に示す従来のDRAMよりも消費電力の低減化を図
ることができ、この第2参考例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができ、この点からしても、消
費電力の低減化を図ることができる。
・リフレッシュ・モード時には、論理判定基準電圧は1
/2・VIIよりも低い電圧VDとなるようにされてい
るので、第1参考例の場合と同様に、ソフトエラー耐圧
の向上を図ることができる。
考例の場合と同様に、電源電圧供給回路28を設けるこ
となく、図11に示す電源線50は、外部電源電圧VC
Cのみを供給するように構成することも可能である。
ード時、消費電力の低減化を図ることはできないが、第
1実施例の場合と同様に、ソフトエラー耐圧の向上を図
ることができると共に、セルフ・リフレッシュ周期を、
たとえば、図10に示すように、従来の場合(16μ
s)の2倍の32μsにすることができる。
あり、この第2実施例は、電源電圧供給回路57を設
け、その他については、図19に示す従来のDRAMと
同様に構成したものである。
ード時には、外部電源電圧VCCを降圧してなる降圧電
圧VIIAを内部回路に供給し、セルフ・リフレッシュ
・モード時には、外部電源電圧VCCを降圧してなる降
圧電圧VIIAよりも更に低い降圧電圧VIIBを内部
回路に供給するというものである。
ワード線に対しては、昇圧回路(図示せず)を介して降
圧電圧VIIAよりも高い電圧が供給され、セルフ・リ
フレッシュ・モード時においても、選択されたワード線
に対しては、昇圧回路を介して降圧電圧VIIBよりも
高い電圧が供給される。
にそのブロック図を示すように構成されている。図中、
58は通常動作モード時には基準電圧VREFAを発生し、
セルフ・リフレッシュ・モード時には基準電圧VREFAよ
りも低電圧の基準電圧VREFBを発生する基準電圧発生回
路である。
御するセルフ・リフレッシュ検出信号であり、通常動作
モード時は、Lレベルとされ、セルフ・リフレッシュ時
はHレベルとされる。
圧発生回路58から出力される基準電圧VREFAに従って
外部電源電圧VCCを降圧してなる降圧電圧VIIA
(=VREFA)を発生し、セルフ・リフレッシュ・モード
時には基準電圧発生回路58から出力される基準電圧V
REFBに従って外部電源電圧VCCを降圧してなる降圧電
圧VIIB(=VREFB)を発生する降圧回路である。
に示すように構成されている。図中、61〜64はイン
バータ、65はNOR回路、66はロング・チャネルの
エンハンスメント形のpMOSトランジスタ、67〜6
9はノーマル・チャネルのエンハンスメント形のpMO
Sトランジスタである。
エンハンスメント形のnMOSトランジスタ、73〜7
5はロング・チャネルのエンハンスメント形のnMOS
トランジスタ、76〜78はディプリーション形のnM
OSトランジスタである。
で、nMOSトランジスタ76を駆動トランジスタ、n
MOSトランジスタ73を負荷電流源とするソースホロ
ア回路が構成されている。
で、nMOSトランジスタ77を駆動トランジスタ、n
MOSトランジスタ74を負荷電流源とするソースホロ
ア回路が構成されている。
で、nMOSトランジスタ78を駆動トランジスタ、n
MOSトランジスタ75を負荷電流源とするソースホロ
ア回路が構成されている。
ルフ・リフレッシュ検出信号φself=Lレベルの場合、
図16に示すように、インバータ61の出力=Hレベ
ル、インバータ62の出力=Lレベル、インバータ63
の出力=Hレベル、NOR回路65の出力=Lレベル、
インバータ64の出力=Hレベルとなり、pMOSトラ
ンジスタ67〜69=オフとされる。
Sトランジスタ70〜72のスレッショルド電圧をV
THn、ディプリーション形のnMOSトランジスタ76
〜78のスレッショルド電圧をVTHdとすると、この場
合には、基準電圧VREFAとして、VREFA=3VTHn+3
|VTHd|を得ることができる。
lf=Hレベルの場合、図17に示すように、インバータ
61の出力=Lレベル、インバータ62の出力=Hレベ
ル、インバータ63の出力=Lレベル、NOR回路65
の出力=Lレベル、インバータ64の出力=Hレベルと
なる。
ンジスタ67=オフ、pMOSトランジスタ68、69
=オンとされ、基準電圧VREFBとして、VREFB=2V
THn+2|VTHd|を得ることができる。
lfがHレベルからLレベルになる場合、即ち、通常動作
モードからセルフ・リフレッシュ・モードに移行する場
合、NOR回路65から正のワン・ショット・パルスが
発生される。
ショット・パルスが出力され、pMOSトランジスタ6
7は一時的にオン状態とされ、ノード79の電位は急速
に3VTHnに上昇し、基準電圧はVREFB=2VTHn+2|
VTHd|からVREFA=3VTHn+3|VTHd|に急速に変
化する。
ドから通常動作モードに移行する場合、通常動作モード
時に必要とされる電流を、ただちに、内部回路に供給す
ることができ、この結果、高速化を妨げる遅延が生じる
ことが防止される。
に、定電圧回路で構成されている。図中、81は差動増
幅回路、82はレギュレータをなすエンハンスメント形
のpMOSトランジスタである。
は、降圧電圧VIIAとして、基準電圧VREFAと同一電
圧であるVREFA=3VTHn+3|VTHd|を出力し、セル
フ・リフレッシュ・モード時には、降圧電圧VIIBと
して、基準電圧VREFBと同一電圧であるVREFB=2V
THn+2|VTHd|を出力するというものである。
作モード時には、外部から供給される外部電源電圧VC
Cを降圧してなる降圧電圧VIIAを内部回路に供給
し、セルフ・リフレッシュ・モード時には、外部電源電
圧VCCを降圧してなる降圧電圧VIIAよりも更に低
い降圧電圧VIIBが内部回路に供給される。
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路15にのみ、降圧電圧VIIを供給するという図
19に示す従来のDRAMよりも消費電力の低減化を図
ることができ、この第2実施例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができる。
セルアレイ部1を図2に示すように構成する場合には、
セルフ・リフレッシュ・モード時における論理判定基準
電圧をVIIB−1/2・VIIAとすることができ、
図6又は図11に示すように構成する場合には、セルフ
・リフレッシュ・モード時における論理判定基準電圧を
1/2・VII以下とすることができるので、このよう
にする場合には、ソフトエラー耐圧の向上を図ることが
できる。
セルフ・リフレッシュ・モード時、通常動作モード時の
場合よりも低い電源電圧を情報読み書き回路及びセルフ
・リフレッシュ回路の両回路部に供給するように構成す
るとしたことにより、従来例以上の消費電力の低減化を
図ることができ、この結果、本発明をラップトップ型の
パーソナル・コンピュータ等の携帯機器に使用する場合
には、バックアップ用のバッテリーの使用可能時間を長
くすることができるので、かかる携帯機器の利便性の向
上を図ることができると共に、本発明によれば、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができるので、リフレッシュ周期を従
来例の場合よりも長くすることができ、この点からして
も、消費電力の低減化を図ることができる。
ある。
レイ部の一部分を示す回路図である。
ト線プリチャージ電圧とセルフ・リフレッシュ・モード
時のビット線プリチャージ電圧との関係を示す図であ
る。
レッシュ・モード時に使用するビット線プリチャージ電
圧発生回路を構成する2個の抵抗の抵抗値が同一の場合
における通常動作モード時のビット線プリチャージ電圧
とセルフ・リフレッシュ・モード時のビット線プリチャ
ージ電圧との関係を示す図である。
モード時の動作を説明するための波形図である。
る。
モード時の動作を説明するための波形図である。
を設けることなく、図6に示す電源線は外部電源電圧の
みを供給するように構成した場合の通常動作モード時に
おける論理判定基準電圧とセルフ・リフレッシュ・モー
ド時における論理判定基準電圧との関係を示す図であ
る。
を設けることなく、図6に示す電源線は外部電源電圧の
みを供給するように構成した場合のセルノードの電位変
化を示す図である。
路を設けることなく、図6に示す電源線は外部電源電圧
のみを供給するように構成した場合のセルフ・リフレッ
シュ・モードを示す波形図である。
る。
・モード時の動作を説明するための波形図である。
である。
路を示すブロック図である。
路を構成する基準電圧発生回路を示す回路図である。
路を構成する基準電圧発生回路の動作を説明するための
回路図である。
路を構成する基準電圧発生回路の動作を説明するための
回路図である。
路を構成する降圧回路を示す回路図である。
図である。
す波形図である。
ュ・モードを示す波形図である。
ク図である。
Claims (6)
- 【請求項1】ダイナミック形の複数のメモリセルと、 セルフ・リフレッシュ・モード時、前記メモリセルの書
き込み電圧である電源電圧の2分の1よりも低い電圧
を、前記メモリセルからのデータの読出しに使用する対
をなす第1、第2のビット線に供給して、該第1、第2
のビット線をプリチャージするプリチャージ電圧発生回
路を設けたことを特徴とするダイナミックRAM。 - 【請求項2】前記セルフ・リフレッシュ・モード時にお
ける前記プリチャージにおいて、前記第1、第2のビッ
ト線間を短絡するイコライズ手段をさらに有することを
特徴とする請求項1記載のダイナミックRAM。 - 【請求項3】前記複数のメモリセルにデータの読み書き
を行うデータ読み書き回路と、 前記複数のメモリセルに保持されたデータをセルフ・リ
フレッシュするセルフ・リフレッシュ回路と、電源線 、前記データ読み書き回路及び前記セルフ・リフ
レッシュ回路に前記電源電圧を供給する電源電圧供給回
路とをさらに有し、 前記電源電圧供給回路は、前記セルフ・リフレッシュ・
モード時、通常動作モード時よりも低い電源電圧を前記
電源線、前記データ読み書き回路及び前記セルフ・リフ
レッシュ回路に供給するように構成されていることを特
徴とする請求項1記載のダイナミックRAM。 - 【請求項4】前記通常動作モード時及び前記セルフ・リ
フレッシュ・モード時のいずれにおいても、電源線に外
部電源電圧が供給されていることを特徴とする請求項1
記載のダイナミックRAM。 - 【請求項5】ダイナミック形の複数のメモリセルと、 前記複数のメモリセルにデータの読み書きを行うデータ
読み書き回路と、 前記複数のメモリセルに保持されたデータをセルフ・リ
フレッシュするセルフ・リフレッシュ回路と、 前記データ読み書き回路及び前記セルフ・リフレッシュ
回路に電源電圧を供給する電源電圧供給回路とを有する
ダイナミックRAMにおいて、 前記電源電圧供給回路は、一端を外部電源電圧を供給する電源線に接続された抵抗
素子と、 一端を前記電源線に接続された第1のスイッチ素子と、 前記抵抗素子の他端及び前記第1のスイッチ素子の他端
と接地との間に、順に、順方向に直列に接続された第
1、第2・・・第nの一方向性素子(但し、n=2以上
の整数)と、 一端を前記第1の一方向性素子の一端に接続され、他端
を前記第1の一方向性素子の他端に接続された第2のス
イッチ素子と、 入力端を前記第1の一方向性素子の一端に接続されたデ
ィプリーション形のnチャネル絶縁ゲート形電界効果ト
ランジスタを駆動トランジスタとする第1のソースホロ
ア回路と、 該第1のソースホロア回路を初段として縦列接続された
ディプリーション形のnチャネル絶縁ゲート形電界効果
トランジスタを駆動トランジスタとする第2・・・第m
のソースホロア回路(但し、m=2以上の整数)と、 一端を前記第1の一方向性素子の他端に接続され、他端
を前記第1のソースホロア回路の出力端に接続された第
3のスイッチ素子と、 通常動作モード時には、セルフ・リフレッシュ信号に応
答して、前記第1、第2、第3のスイッチ素子を非導通
状態とし、セルフ・リフレッシュ・モード時には、前記
第1のスイッチ素子を非導通状態、前記第2、第3のス
イッチ素子を導通状態とし、前記セルフ・リフレッシュ
・モードから前記通常動作モードに移行する場合には、
前記第1のスイッチ素子を一時的に導通状態とする制御
回路とを設け、前記第mのソースホロア回路の出力端に
基準電圧を得るようにされた基準電圧発生回路と、 定電圧回路からなり、前記外部電源電圧を降圧し、前記
基準電圧発生回路から出力される前記基準電圧と同一電
圧の内部電源電圧を出力する降圧回路とを設け 、 前記 外部電源電圧に依存しない一定の前記基準電圧に基
づく前記内部電源電圧を生成し、前記基準電圧の電圧値
をセルフ・リフレッシュ信号に応じて切り替えることに
より、前記通常動作モード時は、前記外部電源電圧より
も低い第1の内部電源電圧を前記データ読み書き回路及
び前記セルフ・リフレッシュ回路に供給し、前記セルフ
・リフレッシュ・モード時は、前記第1の内部電源電圧
よりも低い第2の内部電源電圧を前記データ読み書き回
路及び前記セルフ・リフレッシュ回路に供給するように
構成されていることを特徴とするダイナミックRAM。 - 【請求項6】前記抵抗素子は、ゲートを接地されたエン
ハンスメント形の第1のpチャネル絶縁ゲート形電界効
果トランジスタで構成され、 前記第1、第2、第3のスイッチ素子は、それぞれ、エ
ンハンスメント形の第2、第3、第4のpチャネル絶縁
ゲート形電界効果トランジスタで構成され、 前記第1、第2・・・第mのソースホロア回路は、それ
ぞれ、エンハンスメント形のnチャネル絶縁ゲート形電
界効果トランジスタからなる第1、第2・・・第mの負
荷電流源を備えて構成されていることを特徴とする請求
項5 記載のダイナミックRAM。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23386093A JP3358248B2 (ja) | 1993-09-20 | 1993-09-20 | ダイナミックram |
US08/308,105 US5594699A (en) | 1993-09-20 | 1994-09-16 | DRAM with reduced electric power consumption |
US08/726,168 US5867438A (en) | 1993-09-20 | 1996-10-04 | DRAM with reduced electric power consumption |
US09/189,148 US6097658A (en) | 1993-09-20 | 1998-11-10 | DRAM with reduced electric power consumption |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23386093A JP3358248B2 (ja) | 1993-09-20 | 1993-09-20 | ダイナミックram |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0785658A JPH0785658A (ja) | 1995-03-31 |
JP3358248B2 true JP3358248B2 (ja) | 2002-12-16 |
Family
ID=16961710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23386093A Expired - Lifetime JP3358248B2 (ja) | 1993-09-20 | 1993-09-20 | ダイナミックram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3358248B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4036487B2 (ja) | 1995-08-18 | 2008-01-23 | 株式会社ルネサステクノロジ | 半導体記憶装置、および半導体回路装置 |
JP3865447B2 (ja) * | 1997-01-10 | 2007-01-10 | 富士通株式会社 | 半導体集積回路 |
KR19990013146A (ko) * | 1997-07-31 | 1999-02-25 | 윤종용 | 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 반도체 메모리 장치 |
US6038186A (en) * | 1997-09-12 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can have power consumption reduced during self refresh mode |
KR100502659B1 (ko) * | 2002-10-31 | 2005-07-22 | 주식회사 하이닉스반도체 | 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치 |
WO2005088641A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリおよび半導体メモリの動作方法 |
JP5241641B2 (ja) | 2009-07-27 | 2013-07-17 | 三洋電機株式会社 | 半導体集積回路 |
TWI440043B (zh) * | 2009-09-08 | 2014-06-01 | Toshiba Kk | Semiconductor memory device |
-
1993
- 1993-09-20 JP JP23386093A patent/JP3358248B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0785658A (ja) | 1995-03-31 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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