KR100486222B1 - 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로 - Google Patents

반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로 Download PDF

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Abstract

반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로가 개시된다. 본 발명에 따른 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로는, 외부에서 인가되는 제1어드레스를 입력하고, 제1어드레스의 전위를 하이 레벨의 마스터 클럭 신호로서 출력하는 마스터 클럭 신호 발생 수단, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호를 논리 조합하고, 논리 조합된 결과를 승압 지연 선택 모드의 진입을 위한 타이밍 신호로서 출력하는 타이밍 신호 발생 수단, 타이밍 신호에 응답하여 승압 지연 선택 모드를 조정하고, 소정 리프레쉬 타이밍 신호에 응답하여 승압 지연 선택 모드를 리셋시키는 모드 조정 신호를 생성하는 모드 조정 신호 발생 수단, 마스터 클럭 신호 및 모드 조정 신호를 입력하고, 외부에서 인가된 제2어드레스에 상응하여 제1지연 제어 신호 및 제2지연 제어 신호를 생성하는 지연 선택 제어 수단, 및 제1 및 제2지연 제어 신호에 응답하여 승압 신호의 지연 시간을 조정하고, 조정된 지연 시간을 갖는 지연된 승압 신호를 출력하는 승압 지연 수단을 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 워드 라인 풀업 드라이버의 승압 전위를 내부의 발생 신호에 의해 인위적으로 조절하는 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치의 워드 라인 구동 방법은 칩 내부의 논리 회로에 의해 결정되는 일정한 워드 라인 풀업 드라이버를 조정하는 승압 지연 회로의 속도 차로부터 얻어지는 레벨을 사용하며, 이 때 얻어지는 워드 라인 전위는 로우 디코더에서 출력되는 워드 라인 인에이블 신호(WLE)와 지연 시간 차에 상응하여 제어를 받게 된다.
도 1은 종래의 워드 라인 풀 업(pull-up) 드라이버를 설명하기 위한 회로도로서, 로우 디코더(100), 워드 라인 구동부(110), 메모리 셀 어레이(130) 및 승압 지연부(150)로 구성된다. 여기에서 워드 라인 구동부(110)는 NMOS 트랜지스터(M11), NMOS트랜지스터들(M13, M15) 및 인버터(115)로 이루어지고, 승압 지연부(150)는 인버터들(152, 154)로 이루어진다.
도 1에 도시된 로우 디코더(100)는 인가된 로우 어드레스(RA0~RAn)을 입력하여 디코딩하고, 디코딩된 결과를 M비트의 워드 라인 인에이블 신호(WLE)로서 출력한다. 워드 라인 구동부(110)는 입력되는 워드 라인 인에이블 신호(WLE)에 응답하여 셀 어레이(130)의 해당 어드레스의 워드 라인(W/L)을 구동시킨다. 승압 지연부(150)는 승압 회로(미도시)로부터 출력되는 승압 신호(PXi)를 소정 시간 지연시키고, 지연된 승압 신호(PXiD)를 출력한다. 즉, 로우 디코더(100)에서 출력 된 디코딩 신호 즉, 워드 라인 인에이블 신호(WLE)가 하이 레벨로 인에이블되면, 전원 전압(VCC)을 게이트로 입력하는 NMOS트랜지스터(M11)가 턴온되고 지연된 승압 신호(PXiD)의 전위가 턴온된 NMOS트랜지스터(M13)를 통하여 워드 라인(W/Ln)에 전달됨으로써 선택된 워드 라인(W/L)이 인에이블된다. 만약, 워드 라인 인에이블 신호(WLE)가 인에이블되지 않았을 때는 NMOS트랜지스터(M15)가 턴온되어 워드 라인 (W/L)의 전위를 로우 레벨로 만든다.
즉, 종래의 워드 라인 풀업 드라이버에서는 메모리 장치의 패키지 조립이 완료된 이후에 외부 작업에 의해 선택적인 워드 라인 전위 조정이 불가능하였다. 즉, 이러한 문제점은 반도체 제품의 각종 불량, 특히 워드 라인의 전위 레벨에 의해 미세하게 발생되는 불량에 대해서 단순한 테스트 패턴을 적용하는 것 만으로는 불량 제품의 판별 뿐만 아니라, 정확한 오류 검증에도 한계가 있다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 외부에서 인가된 신호들을 내부에서 조합하여 워드 라인의 전위를 선택적으로 지연함으로써 워드 라인 풀업 드라이버를 제어할 수 있는 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로를 제공하는데 있다.
상기 과제를 이루기 위해, 본 발명에 따른 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로는, 외부에서 인가되는 제1어드레스를 입력하고, 제1어드레스의 전위를 하이 레벨의 마스터 클럭 신호로서 출력하는 마스터 클럭 신호 발생 수단, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호를 논리 조합하고, 논리 조합된 결과를 승압 지연 선택 모드의 진입을 위한 타이밍 신호로서 출력하는 타이밍 신호 발생 수단, 타이밍 신호에 응답하여 승압 지연 선택 모드를 조정하고, 소정 리프레쉬 타이밍 신호에 응답하여 승압 지연 선택 모드를 리셋시키는 모드 조정 신호를 생성하는 모드 조정 신호 발생 수단, 마스터 클럭 신호 및 모드 조정 신호를 입력하고, 외부에서 인가된 제2어드레스에 상응하여 제1지연 제어 신호 및 제2지연 제어 신호를 생성하는 지연 선택 제어 수단, 및 제1 및 제2지연 제어 신호에 응답하여 승압 신호의 지연 시간을 조정하고, 조정된 지연 시간을 갖는 지연된 승압 신호를 출력하는 승압 지연 수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 따른 워드 라인 풀업 드라이버 제어 회로를 설명하기 위한 개략적인 블럭도로서, 마스터 클럭 신호 발생부(220), 타이밍 신호 발생부(230), 모드 조정 신호 발생부(240), 지연 선택 제어부(250) 및 승압 지연부(260)로 구성된다.
도 2에 도시된 마스터 클럭 신호 발생부(220)는 외부의 어드레스 입력 단자 로부터 고전압 레벨을 갖는 제1어드레스(ADD0)를 입력하고, 입력된 어드레스의 전위를 하이 레벨의 마스터 클럭 신호(PSVAO)로서 출력한다. 타이밍 신호 발생 부(230)는 반전된 로우 어드레스 스트로브 신호(RASB), 반전된 칼럼 어드레스 스트로브 신호(CASB) 및 반전된 기입 인에이블 신호(PW)를 논리 조합함으로써 승압 지연 조정 모드의 진입을 제어하는 타이밍 신호(PWCBR)를 생성한다. 또한, 모드 조정 신호 발생부(240)는 타이밍 신호 발생부(230)에서 생성된 타이밍 신호(PWCBR)에 응답하여 지연 선택 모드의 조정을 시작하고, 특정 타이밍 신호 즉, ROR(RAS ONLY REFRESH)타이밍 신호(PROR) 및 CBR(CAS BEFORE RAS)신호(PCBR)에 응답하여 지연 선택 모드를 종료하는 모드 조정 신호(PFTE)를 생성한다. 또한, 지연 선택 제어부(250)는 마스터 클럭 신호(PSVAO) 및 모드 조정 신호(PFTE)를 입력하고, 외부에서 인가된 어드레스(ADD1)의 레벨에 상응하는 제1지연 제어 신호(PM) 및 제2지연 제어 신호(PMB)를 생성한다. 승압 지연부(260)는 지연 선택 제어부(250)에서 생성된 제1및 제2지연 제어 신호(PM, PMB)에 응답하여 승압 신호(PXi)의 지연 시간을 조정하고, 조정된 지연 시간을 갖는 지연된 승압 신호(PXID)서 출력한다.
도 3은 도 2에 도시된 워드 라인 풀업 드라이버 제어 회로의 마스터 클럭 발생부(220)를 설명하기 위한 바람직한 일실시예의 회로도로서, PMOS 트랜지스터들(P32, P33, P34)와 NMOS트랜지스터(N32)로 구성된다.
즉, 도 3에 도시된 PMOS트랜지스터(P32)는 기준 전압(GND)과 연결된 게이트 와, 어드레스(ADD0)와 연결된 소스를 갖고, 어드레스(ADD0)의 전위를 입력하여 PMOS트랜지스터들(P33, P34)에 전달한다. PMOS트랜지스터들(P33, P34)은 다이오드 로서 동작하며, 서로 직렬로 연결되어 PMOS트랜지스터(P32)의 드레인 전위를 공급 받는다. 즉, 어드레스(ADD0) 입력 단자에 7V이상의 고전압 레벨이 인가되면, PMOS트랜지스터들(P32, P33, P34)을 통하여 승압 신호의 지연 선택 모드의 마스터 클럭 신호인 신호(PSVA0)를 생성한다. 이러한 마스터 클럭 신호(PSVA0)는 전압 드라이버로 작용하여 하이 레벨로 인에이블된다. 여기에서 NMOS트랜지스터(N32)는 게이트로 인가되는 전원 전압(VCC)에 응답하여 구동되고, NMOS트랜지스터(N32)의 드레인 전압은 하이 레벨의 마스터 클럭 신호(PSVAO)로서 생성된다.
도 4는 도 2에 도시된 워드 라인 풀업 드라이버 제어 회로의 타이밍 신호 발생부(230)를 설명하기 위한 바람직한 일실시예의 회로도로서, 인버터들(402, 404, 406), 플립플롭(41), 낸드 게이트(42), 인버터(43), 낸드 게이트(44), 플립플롭(45) 및 인버터(46)로 이루어지고, 여기에서 플립플롭(41)은 낸드 게이트들(412, 414)로 이루어지고, 플립플롭(45)은 낸드 게이트들(452,454)로 이루어진다.
즉, 도 4에 도시된 타이밍 신호 발생부(230)는 일반 동작 모드가 아닌 WCBR 모드의 타이밍 패턴으로부터 타이밍 신호(PWCBR)를 생성하는 블럭으로서, 반전된 로우 어드레스 스트로브 신호(RASB)와 반전된 칼럼 어드레스 스트로브 신호(CASB) 및 반전된 기입 인에이블 신호(WEB)를 논리 조합하여 타이밍 신호(PWCBR)를 생성한다. 여기에서 WCBR모드는 반전된 기입 인에이블 신호(WEB)가 로우 레벨로 인에이블된 상태에서 반전된 칼럼 어드레스 스트로브 신호(CASB)가 로우 레벨로 인에이블된후 반전된 로우 어드레스 스트로브 신호(RASB)가 로우 레벨로 인에이블되는 타이밍 시점을 말한다. 즉, 타이밍 신호(PWCBR)는 신호들(RASB, CASB, WEB)에 응답하여 하이 레벨로 인에이블되거나, 로우 레벨로 디스에이블된다. 도 4에 인버터들(402, 404, 406)은 각각 반전된 로우 어드레스 스트로브 신호(RASB), 반전된 칼럼 어드레스 스트로브 신호(CASB) 및 반전된 기입 인에이블 신호(WEB)를 반전하고, 각각 하이 또는 로우 레벨의 신호들(PR, PC, PW)을 출력한다. 플립플롭(41)은 제1입력 단자와 제2입력 단자를 통하여 각각 로우 어드레스 스트로브 신호(PR)와 칼럼 어드레스 스트로브 신호(PC)를 입력하고, 각 입력에 상응하는 출력을 생성한다. 플립플롭(41)의 출력은 낸드 게이트(44)의 제1입력으로 인가 된다. 또한, 낸드 게이트(42)는 로우 어드레스 스트로브 신호(PR)와 기입 인에이블 신호(PW)를 반전 논리곱하고, 반전 논리곱된 결과를 인버터(43)에서 반전시켜 낸드 게이트(44)의 제2입력으로 인가한다. 낸드 게이트(44)의 출력과 로우 어드레스 스트로브 신호(PR)는 플립플롭(45)의 제1입력 단자와 제2입력 단자로 인가되고, 플립플롭(45)의 출력은 인버터(46)에서 반전되어 타이밍 신호(PWCBR)로서 출력된다. 즉, 승압 신호(PXI)의 지연 선택 모드로 진입하기 위해서 기입 또는 독출 등 일반 동작 모드에서 이용되지 않는 특정 타이밍(WCBR)을 이용한다.
도 5는 도 2에 도시된 워드 라인 풀업 드라이버 제어 회로의 모드 조정 신호 발생부(240)를 설명하기 위한 바람직한 일실시예의 회로도로서, 인버터(52), 낸드 게이트(54), 플립플롭 (55), 버퍼(56)로 이루어지고, 여기에서 플립플롭(55)는 낸드 게이트(552)와 낸드 게이트 (554)로 이루어지고, 버퍼(56)는 인버터들(562, 564)로 이루어진다.
도 5에 도시된 모드 조정 신호 발생부(240)는 도 4의 타이밍 신호(PWCBR)를 입력하고, ROR타이밍 신호(PROR) 및 CBR타이밍 신호(PCBR)를 이용하여 원하는 모드 조정 신호(PFTE)를 생성한다. 여기에서 도 4의 모드 조정 신호(PFTE)는 타이밍 신호 발생부(230)에서 생성된 타이밍 신호(PWCBR)를 소정 시간 지연시킨 신호이다.
즉, 모드 조정 신호 발생부(240)의 인버터(52)는 입력되는 타이밍 신호(PWCBR)를 반전시키고, 노아 게이트(54)는 인가되는 ROR타이밍 신호(PROR)와 CBR타이밍 신호(PCBR)를 반전 논리합한다. 인버터(52)에서 반전된 타이밍 신호(PWCBR)는 플립플롭(55)의 제1입력으로 인가되고, 노아 게이트(54)의 출력은 플립플롭(55)의 제2입력으로 인가된다. 플립플롭(55)은 제1입력 및 제2입력에 상응하는 출력 신호를 생성하고, 생성된 신호를 버퍼(56)에 인가한다. 버퍼(56)는 입력된 신호를 소정 시간 지연시켜 모드 조정 신호(PFTE)를 생성한다. 즉, 타이밍 신호(PWCBR)가 인에이블되기 전까지는 모드 조정 신호(PFTE)가 로우 레벨을 유지한다. 이 때, 타이밍 신호(PWCBR)가 하이 레벨로 인에이블되고 특정 타이밍 즉, ROR 또는 CBR리프레쉬 모드가 아닌 경우에 플립플롭(55)의 출력은 하이 레벨이 되고, 버퍼(56)에서 소정 시간 지연되어 하이 레벨로 인에이블된 모드 조정 신호(PFTE)를 생성한다.
도 6은 도 2에 도시된 워드 라인 풀업 드라이버 제어 회로의 지연 선택 제어부(250)를 설명하기 위한 바람직한 일실시예의 회로도로서, 낸드 게이트(62), 제1전송 게이트(TG1), 인버터(64), 래치(60), 낸드 게이트(68), 인버터(69)로 구성되고, 여기에서 래치는 인버터들(65, 66)로 이루어진다.
도 6에 도시된 낸드 게이트(62)는 외부에서 인가되는 어드레스(ADD1)와 도 3의 마스터 클럭 신호 발생부(220)에서 생성된 마스터 클럭 신호(PSVAO)를 반전 논리곱하고, 반전 논리곱된 결과를 전송 게이트(TG1)의 입력으로 인가한다. 전송 게이트(TG1)는 모드 조정 신호 발생부(240)에서 생성된 모드 조정 신호(PFTE)와 모드 조정 신호(PFTE)의 반전된 신호를 각각 전송 제어 신호로서 입력하고, 전송 제어 신호에 응답하여 낸드 게이트(62)의 출력을 전송한다. 즉, 모드 전송 신호(PFTE)가 로우 레벨이면, 낸드 게이트(62)의 출력은 래치(60)의 입력으로 인가되고, 래치된 결과는 낸드 게이트(68)의 제1입력으로 인가된다. 즉, 낸드 게이트(68)는 래치(60)의 출력과 모드 조정 신호(PFTE)를 반전 논리곱하고, 반전 논리곱된 결과를 제2지연 제어 신호(PMB)로서 출력한다. 또한, 인버터(69)는 낸드 게이트(68)의 출력을 반전시키고, 반전된 결과를 제1지연 제어 신호(PM)로서 출력한다. 따라서, 어드레스(ADD1)의 레벨은 반전되어 래치(60)의 입력으로 전달되고, 낸드 게이트(68)와 인버터(69)를 통하여 입력된 어드레스(ADD1)의 레벨과 같은 제1지연 제어 신호(PM)를 생성하고, 제2지연 제어 신호(PMB)는 제1지연 제어 신호(PM)의 반전된 신호이다.
도 7은 도 2에 도시된 워드 라인 풀업 드라이버 제어 회로의 승압 지연부(260)를 설명하기 위한 바람직한 일실시예의 회로도로서, 제2전송 게이트 (TG2), 지연부(72), 제3전송 게이트(TG3), 제4전송 게이트(TG4)로 구성되고, 지연부(72)는 인버터들(722, 724)로 구성된다.
도 7에 도시된 전송 게이트들(TG2, TG3)의 PMOS트랜지스터의 게이트는 제1지연 제어 신호(PM)과 연결되고, NMOS트랜지스터의 게이트는 제2지연 제어 신호(PMB)와 연결된다. 또한, 전송 게이트(TG4)의 NMOS트랜지스터의 게이트는 제1지연 제어 신호(PM)과 연결되고, PMOS트랜지스터의 게이트는 제2지연 제어 신호(PMB)와 연결되어 입력되는 승압 신호(PXI)를 지연없이 그대로 출력하거나, 종래와 같은 방식으로 소정 시간 지연시켜 지연된 승압 신호(PXID)로서 출력한다.
즉, 승압 지연부(260)는 도 6의 지연 선택 제어부(250)에서 생성된 제1지연 제어 신호(PM)와 제2지연 제어 신호(PMB)에 응답하여 워드 라인 풀업 구동을 위한 승압 신호(PXI)의 지연 시간을 선택적으로 가감함으로써 워드 라인의 전위를 조정하게 된다. 즉, 제1지연 제어 신호(PM)와 제2지연 제어 신호(PMB)에 따라 전송 게이트들(TG2, TG3, TG4)을 구동시킴으로써 승압 신호(PXI)의 지연을 선택적으로 조정한다.
따라서, 제1지연 제어 신호(PM)가 로우 레벨이고 제2지연 제어 신호(PMB)가 하이 레벨이면, 전송 게이트 (TG2, TG3 및 TG4)가 턴온되어 승압 신호(PXI)가 지연부(72)에서 소정 시간 지연된후 지연된 승압 신호(PXID)로서 출력한다. 또한, 제1지연 제어 신호(PM)가 하이 레벨이고, 제2지연 제어 신호(PMB)가 로우 레벨이면, 전송 게이트(TG4)가 구동되어 승압 신호(PXI)의 전위가 지연없이 그대로 승압 신호(PXID)로서 출력된다.
도 8(a)~8(h)는 도 2에 도시된 워드 라인 풀업 드라이버 제어 회로의 각 신호들을 설명하기 위한 파형도들이다.
도 8을 참조하면, 도 8(a)는 반전된 로우 어드레스 스트로브 신호(RASB)를 나타내고, 8(b)는 반전된 칼럼 어드레스 스트로브 신호(CASB)를 나타내고, 8(c)는 반전된 기입 인에이블 신호(WEB)를 나타내고, 8(d)와 8(e)는 각각 외부에서 인가되는 어드레스(ADD0)와 어드레스(ADD1)를 나타내고, 8(f)는 타이밍 신호 (PWCBR)를 나타내고, 8(g)는 모드 조정 신호(PFTE)를 나타내고, 8(h)는 제1지연 제어 신호(PM)를 나타낸다.
이하에서, 본 발명에 따른 워드 라인 풀업 드라이버 제어 회로의 동작에 관하여 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
즉, 마스터 클럭 신호 발생부(220)는 7V 이상의 고전위(82)를 갖는 도 8(d)에 도시된 어드레스(ADD0)를 입력하여 하이 레벨의 마스터 클럭 신호(PSVAO)를 인에이블시킨다. 또한, WCBR 모드에서 도 8(c)에 도시된 반전된 기입 인에이블 신호(WEB)가 로우 레벨인 상태에서 8(b)에 도시된 반전된 칼럼 어드레스 스트로브 신호(CASB)가 로우 레벨로 인에이블되면, 8(a)에 도시된 반전된 로우 어드레스 스트로브 신호(PR)는 아직 하이 레벨을 가지므로 타이밍 신호 발생부(230)의 플립플롭(41)은 하이 레벨의 출력 신호를 생성한다. 그 하이 레벨의 출력은 낸드 게이트(44)의 제1입력으로 인가되고, 인버터(43)에서 출력된 로우 레벨의 신호는 제2입력으로 인가된다. 따라서, 낸드 게이트(44)는 제1입력과 제2입력을 반전 논리곱한 하이 레벨의 신호를 출력한다. 따라서 플립플롭(45)의 출력은 하이 레벨이 되고, 인버터(46)에서 반전되어 도 8(f)에 도시된 바와 같이, 타이밍 신호(PWCBR)가 로우 레벨을 갖는된다.
이 때 반전된 로우 어드레스 스트로브 신호(RASB)가 로우 레벨이 되면, 플립플롭(41)의 출력은 마찬가지로 하이 레벨이 되고, 인버터(43)의 출력도 하이 레벨이 되어 낸드 게이트(44)는 로우 레벨의 출력을 생성한다 따라서, 플립플롭(45)의 출력으로 하이 레벨의 신호가 생성되어 인버터(46)에서는 하이 레벨로 인에이블된 타이밍 신호(PWCBR)가 생성된다. 따라서, 메모리 장치가 WCBR 구간에 들어가게 되면, 타이밍 신호(PWCBR)가 인에이블되어 승압 신호의 지연 선택 조정을 위한 조정 모드에 진입하게 된다. 한편, 다시 반전된 기입 인에이블 신호 (WEB)가 하이 레벨이 되고, 반전된 칼럼 어드레스 스트로브 신호(CASB)가 하이 레벨이 되면, 반전된 로우 어드레스 스트로브 신호(RASB)가 하이 레벨이 되는 시점에서 인에이블된 타이밍 신호(PWCBR)는 다시 로우 레벨로 디스에이블된다.
상술한 과정으로 타이밍 신호 발생부(230)에서 생성된 타이밍 신호(PWCBR)는 모드 조정 신호 발생부(240)로 인가되어 워드 라인에 전달되는 승압 신호(PXI)의 지연 선택 모드를 조정하는 도 8(g)에 도시된 모드 조정 신호(PFTE)를 생성한다. 즉, 인버터(52)에 입력되는 타이밍 신호(PWCBR)가 인에이블되기 전까지는 플립플롭(56)의 출력이 로우 레벨이 되고, 인버터(562, 564)에서 버퍼링되어 로우 레벨의 모드 조정 신호(PFTE)를 생성한다. 이 때, 타이밍 신호(PWCBR)가 하이 레벨로 인에이블되고, ROR 또는 CBR리프레쉬 모드가 아닌 경우에 플립플롭(55)의 제1입력으로 로우 레벨의 신호가 인가되고, 플립플롭(55)의 제2입력으로는 하이 레벨의 신호가 입력되어 플립플롭(55)의 출력은 하이 레벨이 된다. 따라서, 버퍼(56)에서 소정 시간 지연된 모드 조정 신호(PFTE)는 하이 레벨로 인에이블 된다.
즉, 타이밍 신호(PWCBR)가 하이 레벨로 인에이블되면 워드 라인에 전달되는 승압 신호(PXI)의 지연을 선택하는 지연 선택 조정 모드에 진입하게 된다. 이 때 반전된 로우 어드레스 스트로브 신호(RASB)에 응답하여 타이밍 신호(PWCBR)가 로우 레벨로 디스에이블되면, 플립플롭(55)의 제1입력으로는 하이 레벨의 신호가 입력되고, 플립플롭(55)의 출력은 여전히 하이 레벨의 상태를 유지한다. 즉, 타이밍 신호(PWCBR)가 로우 레벨이고, 모드 조정 신호(PFTE)가 하이 레벨인 구간은 조정된 모드를 래치하는 구간이다. 이러한 상태에서 ROR 리프레쉬 모드 또는 CBR리프레쉬 모드에 진입하게 되어 도 8(a)에 도시된 로우 어드레스 스트로브 신호(RASB)가 다시 로우 레벨로 인에이블되면, 노아 게이트(54)의 출력이 로우 레벨이 되고 플립플롭(55)의 출력은 로우 레벨이 되어 로우 레벨을 갖는 모드 조정 신호(PFTE)가 생성된다. 따라서, 모드 조정 신호(PFTE)가 로우 레벨로 디스에이블되면, 승압 신호의 지연 선택 모드에서 종료되어 리셋된다.
도 5의 모드 조정 신호 발생부(240)에서 생성된 모드 조정 신호(PFTE)와 마스터 클럭 신호 발생부(220)에서 생성된 마스터 클럭 신호(PSVA0)는 외부에서 인가된 도 8(e)에 도시된 어드레스(ADD1)와 함께 지연 선택 제어부(250)으로 입력된다. 즉, 도 6의 낸드 게이트(62)의 입력으로 어드레스(ADD1)와 마스터 클럭 신호 발생부(220)에서 생성된 마스터 클럭 신호(PSVAO)가 인가되면, 낸드 게이트(62)의 출력은 도 5의 모드 조정 신호 (PFTE)의 상태에 따라 래치(60)의 입력으로 인가된다. 만약, 외부의 어드레스(ADD1)의 레벨 상태가 1이면 낸드 게이트(62)는 하이 레벨의 어드레스(ADD1)와 마스터 클럭 신호(PSVAO)를 반전 논리곱하여 로우 레벨의 신호를 출력한다. 모드 조정 신호(PFTE)가 로우 레벨인 동안에는 전송 게이트(TG1)가 턴온되어 그 로우 레벨이 래치(60)의 입력으로 인가된다. 또한, 모드 조정 신호(PFTE)가 하이 레벨이 되면, 래치(60)에서 래치된 신호는 낸드 게이트(68)의 입력으로 인가된다. 낸드 게이트(68)는 래치(60)의 출력과 모드 조정 신호(PFTE)를 반전 논리곱하고, 반전 논리곱된 결과를 제2지연 제어 신호(PMB)로서 출력한다. 또한, 낸드 게이트(68)의 출력은 인버터(69)의 입력으로 인가되고, 인버터(69)에서 반전되어 제1지연 제어 신호(PM)로서 출력한다.
만약, 모드 조정 신호(PFTE)가 하이 레벨인 상태에서 낸드 게이트(62)에 입력되는 어드레스(ADD1)가 로우 레벨일 때, 래치(60)의 입력으로 하이 레벨의 신호가 인가된다. 따라서, 도 8(h)에 도시된 제1지연 제어 신호(PM)는 로우 레벨이 되고, 제2지연 제어 신호(PMB)는 하이 레벨이 된다. 또한, 어드레스(ADD1)가 하이 레벨이면 제1지연 제어 신호(PM)는 하이 레벨이 되고, 제2지연 제어 신호(PMB)는 로우 레벨이 된다. 즉, 지연 선택 제어부(250)는 어드레스(ADD1)을 입력으로하고, 타이밍 신호(PWCBR) 및 모드 조정 신호(PFTE)에 응답하여 실제적으로 PXID 생성 회로의 지연 시간의 가감을 결정하는 클럭 신호 즉, PM과 PMB를 생성한다.
도 6에 도시된 지연 선택 제어부(250)는 일종의 디코딩 기능을 하며, 외부에서 인가되는 어드레스(ADD1)의 레벨이 1인지 0인지에 따라서 2가지의 출력 신호 즉, PM 및 PMB를 생성하고, 생성된 지연 제어 신호(PM, PMB)는 승압 지연부 (260)의 지연 시간을 직접적으로 제어하게 된다.
따라서, 제1지연 제어 신호(PM)가 모두 로우 레벨이고 제2지연 제어 신호(PMB)가 하이 레벨이면, 전송 게이트(TG2, TG3)가 턴온되어 승압 신호(PXI)가 지연부(72)에서 소정 시간 지연된후 지연된 승압 신호(PXID)로서 출력된다. 또한, 제1지연 제어 신호(PM)가 하이 레벨이고, 제2지연 제어 신호(PMB)가 로우 레벨이면, 전송 게이트(TG4)가 구동되어 승압 신호(PXI)의 전위가 지연없이 그대로 승압 신호(PXID)로서 출력된다. 즉, 메모리 장치의 기입 또는 독출 동작과 같은 일반 동작 모드일 때는 제1지연 제어 신호(PM)가 로우 레벨이고, 제2지연 제어 신호(PMB)가 하이 레벨이 되어 소정 시간 지연된 승압 신호(PXID)가 출력된다. 또한, 제1지연 제어 신호(PM)가 하이 레벨이고, 제2지연 제어 신호(PMB)가 로우 레벨이면, 승압 신호(PXI)의 지연 시간이 감소되어 워드 라인(W/L)에 전위가 더 빨리 전달된다. 도 8을 참조하면, 구간(84)은 지연 선택 모드에 진입하여 지연 시간을 조정하는 구간을 나타내고, 구간(86)은 조정 모드가 래치되는 구간을 나타내고, 구간(86)은 조정 모드가 리셋되는 구간을 나타낸다.
도 9는 도 2에 도시된 워드 라인 풀업 드라이버 제어 회로의 제1지연 제어신호(PM)와 제2지연 제어 신호(PMB)에 상응하는 워드 라인 풀업 구동 시의 승압 신호(PXI) 지연을 설명하기 위한 도면이다.
도 9를 참조하면, 참조 번호 96은 워드 라인 인에이블 신호(WLE)를 나타내고, 94는 정상 동작 모드에서의 승압 신호(PXID)의 지연 시간을 나타내고, 참조 번호 92는 승압 지연 조정에 따라 지연 시간을 줄인 경우의 승압 신호를 나타낸다.
즉, 승압 신호(PXI)의 지연을 줄인 경우(92)에 제1지연 제어 신호(PM)가 하이 레벨이고, 제2지연 제어 신호(PMB)가 로우 레벨을 갖는다. 또한, 정상 동작 하는 경우에는 제1지연 제어 신호(PM)가 로우 레벨을 갖고, 제2지연 제어 신호 (PMB)가 하이 레벨을 갖는다.
따라서, 상술한 과정을 이용하여 워드 라인에 전달되는 승압 신호(PXI)의 지연 시간을 감소시키거나, 증가시킴으로써 패키지 조립 이후의 상태에서도 워드 라인의 전위를 조정하는 것이 가능하게 된다.
본 발명에 따르면, 반도체 메모리 장치의 패키지 조립 이후의 상태에서도 워드 라인의 승압 전위를 조정하는 것이 가능할 뿐 만 아니라, 외부에서 인가되는 신호들을 조합하여 선택적으로 조정함으로써 불량 제품을 테스트 단계에서 선별할 수 있고, 제품의 오류를 검증하거나 또는 특성을 검토하는데 있어 매우 효과적으로 적용할 수 있다는 효과가 있다.
도 1은 종래의 워드 라인 풀업 드라이버를 설명하기 위한 회로도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로를 설명하기 위한 개략적인 블럭도이다.
도 3은 도 2에 도시된 워드 라인 풀 업 드라이버 제어 회로의 마스터 클럭 신호 발생부를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 4는 도 2에 도시된 워드 라인 풀 업 드라이버 제어 회로의 타이밍 신호 발생부를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 5는 도 2에 도시된 워드 라인 풀 업 드라이버 제어 회로의 모드 조정 신호 발생부를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 6은 도 2에 도시된 워드 라인 풀 업 드라이버 제어 회로의 지연 선택 제어부를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 7은 도 2에 워드 라인 풀 업 드라이버 제어 회로의 승압 지연부를 설명하기 위한 바람직한 일실시예의 회로도이다.
도 8(a)~(h)은 도 2에 도시된 워드 라인 풀 업 드라이버 제어 회로의 각 신호를 설명하기 위한 파형도들이다.
도 9는 본 발명에 따른 워드 라인 풀업 드라이버 제어 회로의 지연 제어 신호에 따른 지연 시간을 설명하기 위한 도면이다.

Claims (9)

  1. 외부에서 인가되는 제1어드레스를 입력하고, 상기 제1어드레스의 전위를 하이 레벨의 마스터 클럭 신호로서 출력하는 마스터 클럭 신호 발생 수단;
    로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호를 논리 조합하고, 상기 논리 조합된 결과를 승압 지연 선택 모드의 진입을 위한 타이밍 신호로서 출력하는 타이밍 신호 발생 수단;
    상기 타이밍 신호에 응답하여 상기 승압 지연 선택 모드를 조정하고, 소정 리프레쉬 타이밍 신호에 응답하여 상기 승압 지연 선택 모드를 리셋시키는 모드 조정 신호를 생성하는 모드 조정 신호 발생 수단;
    상기 마스터 클럭 신호 및 상기 모드 조정 신호를 입력하고, 외부에서 인가된 제2어드레스에 상응하여 제1지연 제어 신호 및 제2지연 제어 신호를 생성하는 지연 선택 제어 수단; 및
    상기 제1 및 제2지연 제어 신호에 응답하여 상기 승압 신호의 지연 시간을 조정하고, 상기 조정된 지연 시간을 갖는 지연된 승압 신호를 출력하는 승압 지연 수단을 포함하는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 회로.
  2. 제1항에 있어서, 상기 마스터 클럭 신호 발생 수단은,
    상기 제1어드레스와 연결된 소스와, 전원 전압과 연결된 게이트를 갖는 제1트랜지스터;
    상기 제1트랜지스터의 드레인과 연결된 소스를 갖고, 게이트와 드레인이 연결된 제2트랜지스터;
    상기 제2트랜지스터의 드레인과 연결된 소스를 갖고, 게이트와 드레인이 연결된 제3트랜지스터; 및
    전원 전압과 연결된 게이트와, 상기 제3트랜지스터의 드레인과 연결된 드레인을 갖고, 기준 전원과 연결된 소스를 갖는 제4트랜지스터를 포함하는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 회로.
  3. 제2항에 있어서, 상기 마스터 클럭 신호 발생 수단은 상기 제1어드레스 입력 단자를 통하여 7V이상의 고전압을 입력하는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 장치.
  4. 제3항에 있어서, 상기 타이밍 신호 발생 수단은,
    상기 로우 어드레스 스트로브 신호와 상기 컬럼 어드레스 스트로브 신호를 각각 제1입력 단자와 제2입력 단자로 입력하고, 상기 입력 신호에 상응하는 출력을 생성하는 제1플립플롭;
    상기 기입 인에이블 신호와 상기 로우 어드레스 스트로브 신호를 반전 논리곱하는 제1반전 논리곱 수단;
    상기 제1반전 논리곱 수단의 출력을 반전시키는 제1인버터;
    상기 제1플립플롭의 출력과 상기 제1인버터의 출력을 반전 논리곱하고, 상기 반전 논리곱된 결과를 출력하는 제2반전 논리곱 수단;
    상기 제2반전 논리곱 수단의 출력과 상기 로우 어드레스 스트로브 신호를 각각 제1입력 단자와 제2입력 단자로 인가하고, 상기 입력 신호에 상응하는 출력을 생성하는 제2플립플롭; 및
    상기 제2플립플롭의 출력을 반전시키고, 상기 반전된 결과를 타이밍 신호로서 출력하는 제2인버터를 포함하는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 회로.
  5. 제4항에 있어서, 상기 타이밍 신호 발생 수단은,
    반전된 기입 인에이블 신호가 로우 레벨로 인에이블된 상태에서 칼럼 어드레스 스트로브 신호가 로우 레벨로 인에이블된 후 반전된 로우 어드레스 스트로브 신호가 로우 레벨로 인에이블되는 시점에서 상기 타이밍 신호가 인에이블되는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 회로.
  6. 제5항에 있어서, 상기 모드 조정 신호 발생 수단은,
    상기 타이밍 신호를 반전시키는 제3인버터;
    라스 온니 리프레쉬(ROR) 타이밍 신호와 카스 비포 라스(CBR) 리프레쉬 타이밍 신호를 반전 논리합하는 제1반전 논리합 수단;
    상기 제3인버터의 출력과 상기 제1반전 논리합 수단의 출력을 각각 제1입력 단자와 제2입력 단자로 입력하고, 상기 입력 신호에 상응하는 출력을 생성하는 제3플립플롭; 및
    상기 제3플립플롭의 출력을 버퍼링하고, 상기 버퍼링된 결과를 모드 조정 신호로서 출력하는 제4인버터를 포함하는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 회로.
  7. 제6항에 있어서, 상기 지연 선택 제어 수단은,
    외부에서 인가된 제2어드레스와 상기 마스터 클럭 신호를 반전 논리곱하는 제3반전 논리곱 수단;
    상기 모드 조정 신호와 상기 반전된 모드 조정 신호를 전송 제어 신호로서 입력하고, 상기 제3반전 논리곱 수단의 출력을 상기 전송 제어 신호에 응답하여 출력하는 제1전송 게이트;
    상기 제1전송 게이트의 출력을 래치하는 래치 수단;
    상기 래치 수단의 출력과 상기 모드 조정 신호를 반전 논리곱하고, 상기 반전 논리곱된 결과를 제1지연 제어 신호로서 출력하는 제4반전 논리곱 수단; 및
    상기 제4반전 논리곱 수단의 출력을 반전시키고, 상기 반전된 결과를 제2지연 제어 신호로서 출력하는 제4인버터를 포함하는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 회로.
  8. 제7항에 있어서, 상기 래치 수단은,
    상기 제1전송 게이트의 출력을 반전시키고, 상기 반전된 결과를 상기 제4반전 논리곱 수단의 제1입력으로 인가하는 제5인버터; 및
    상기 제5인버터의 출력을 반전시키고, 상기 반전된 결과를 상기 제2인버터의 입력으로 인가하는 제6인버터를 포함하는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 회로.
  9. 제8항에 있어서, 상기 승압 지연 수단은,
    상기 제1지연 제어 신호와, 상기 제2지연 제어 신호를 각각 전송 제어 신호로서 입력하고, 상기 전송 제어 신호에 응답하여 상기 승압 신호를 전달하는 제2전송 게이트;
    상기 제2전송 게이트의 출력을 소정 시간 지연시키는 지연 수단;
    상기 제1지연 제어 신호와, 상기 제2지연 제어 신호를 각각 전송 제어 신호로서 입력하고, 상기 전송 제어 신호에 응답하여 상기 지연 수단의 출력을 전달하는 제3전송 게이트; 및
    상기 제1지연 제어 신호와, 상기 제2지연 제어 신호를 각각 전송 제어 신호로서 입력하고, 상기 전송 제어 신호에 응답하여 상기 승압 신호를 전달하는 제4전송 게이트를 포함하는 것을 특징으로하는 워드 라인 풀업 드라이버 제어 회로.
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