JPS61104394A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61104394A JPS61104394A JP59223322A JP22332284A JPS61104394A JP S61104394 A JPS61104394 A JP S61104394A JP 59223322 A JP59223322 A JP 59223322A JP 22332284 A JP22332284 A JP 22332284A JP S61104394 A JPS61104394 A JP S61104394A
- Authority
- JP
- Japan
- Prior art keywords
- level
- word line
- signal
- write
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記４Ｉ！装置に関し、特にスタティッ
クＲＡＭに関するものである。
クＲＡＭに関するものである。
［従来の技術］
従来、この種の半導゛体記憶装置として第６図に示すも
のがあった。第６図は、ＣＭＯＳスタティックＲＡＭの
回路図である。図において、Ｖｃｃは電源電位であり、
ＧＮＤは接地電位である。ρチャンネルＭＯＳＷｌ界効
果トランジスタ（以ｔｌｉｐ−ｃｈＭＯＳＦＥＴと記す
）ＱｓとｎチャンネルＭＯＳ電界効果トランジスタ（以
侵ｎ −ｃｈＭＱＳＦＥＴと記す）Ｑａはインバータ１
０を構成し、ｐ−ｃｈＭＯ３Ｆ Ｅ −ｒ Ｃ７とｎ
−ｃｈＭＯ３Ｆ Ｅ ＴＱ６はインバータ２０を構成
する。Ｚデコーダ１゜Ｘデコーダ２はＸアドレスのデコ
ーダであり、Ｚデコーダ１はインバータ１０のｐ −ｃ
ｈＭＱＳＦＥＴ Ｑｓ 、 ｎ −ｃｈＭＱＳＦＥＴ
Ｑａ （７）そレソｈのゲートに接続され、Ｘデコ
ーダ２はインバータ２０のＤ −ｃｈＭＯＳＦ Ｅ
Ｔ Ｃ７、ｎ −ＣｈＭＯＳＦＥＴ Ｑ
ｂのそれぞれのゲート・に接続される。
のがあった。第６図は、ＣＭＯＳスタティックＲＡＭの
回路図である。図において、Ｖｃｃは電源電位であり、
ＧＮＤは接地電位である。ρチャンネルＭＯＳＷｌ界効
果トランジスタ（以ｔｌｉｐ−ｃｈＭＯＳＦＥＴと記す
）ＱｓとｎチャンネルＭＯＳ電界効果トランジスタ（以
侵ｎ −ｃｈＭＱＳＦＥＴと記す）Ｑａはインバータ１
０を構成し、ｐ−ｃｈＭＯ３Ｆ Ｅ −ｒ Ｃ７とｎ
−ｃｈＭＯ３Ｆ Ｅ ＴＱ６はインバータ２０を構成
する。Ｚデコーダ１゜Ｘデコーダ２はＸアドレスのデコ
ーダであり、Ｚデコーダ１はインバータ１０のｐ −ｃ
ｈＭＱＳＦＥＴ Ｑｓ 、 ｎ −ｃｈＭＱＳＦＥＴ
Ｑａ （７）そレソｈのゲートに接続され、Ｘデコ
ーダ２はインバータ２０のＤ −ｃｈＭＯＳＦ Ｅ
Ｔ Ｃ７、ｎ −ＣｈＭＯＳＦＥＴ Ｑ
ｂのそれぞれのゲート・に接続される。
インバータ１０の出力はインバータ２ｏのｐ −ａｈＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ 、のソースに接続される。
ＯＳ Ｆ Ｅ Ｔ Ｑ 、のソースに接続される。
メモ、ＩＪ、セル３ ハｎ −ｃｈＭＯＳＦ Ｅ Ｔ
Ｑ ＋ 、 Ｃ２。
Ｑ ＋ 、 Ｃ２。
Ｑ ３ ＊ Ｃ４＊高抵抗ＲＩ、Ｒ２で構成される。ｎ
−ｃｈＭＯＳＦＥ−ｒ Ｑｌの一方の電極とｎ −ｃ
ｈＭＱＳＦＥＴ Ｑ、のドレインの接続点Ｇｉｎ −
ＣｈＭＯＳＦＥＴ Ｑ、のゲートに接続され、ｎ −
ｃｈＭＱＳＦＥＴ Ｑｚの一方の電極とｎ −ｃｈＭ
ＱＳＦＥＴ Ｑ、のドレインの接続点はｎ−（！ｈＭ
Ｏ３ｌ”ＥＴ Ｑ、のゲートに接続される。ピット線
負荷トランジスタであるｎ −ｃｈＭＯ３ＦＥＴ Ｑ
ｌ。
−ｃｈＭＯＳＦＥ−ｒ Ｑｌの一方の電極とｎ −ｃ
ｈＭＱＳＦＥＴ Ｑ、のドレインの接続点Ｇｉｎ −
ＣｈＭＯＳＦＥＴ Ｑ、のゲートに接続され、ｎ −
ｃｈＭＱＳＦＥＴ Ｑｚの一方の電極とｎ −ｃｈＭ
ＱＳＦＥＴ Ｑ、のドレインの接続点はｎ−（！ｈＭ
Ｏ３ｌ”ＥＴ Ｑ、のゲートに接続される。ピット線
負荷トランジスタであるｎ −ｃｈＭＯ３ＦＥＴ Ｑ
ｌ。
のソースは、ピット線６．７を介してｎ −ｃｈＭＱＳ
ＦＥＴ Ｃ４，Ｃ２のそれぞれの他方の電極に接続さ
れる。インバータ２０の出力は、ワード線５を介してメ
モリ・セル３のｎ −ｃｈＭＯＳＦＥＴＱ１．Ｃ２のそ
れぞれのゲートに接続される。また、インバータ２０の
出力はワード線プルダウン用ｎ −ｃｈＭＱＳＦＥＴ
Ｑｓのドレインに接続され、このソースは接地される
。
ＦＥＴ Ｃ４，Ｃ２のそれぞれの他方の電極に接続さ
れる。インバータ２０の出力は、ワード線５を介してメ
モリ・セル３のｎ −ｃｈＭＯＳＦＥＴＱ１．Ｃ２のそ
れぞれのゲートに接続される。また、インバータ２０の
出力はワード線プルダウン用ｎ −ｃｈＭＱＳＦＥＴ
Ｑｓのドレインに接続され、このソースは接地される
。
次に、この装置の動作について説明する。２デコーダ１
の入力がすべて“Ｈ”レベルのとき、インバータ１０の
入力は“Ｌ″レベルなり、インバータ１０からのＷＬＬ
信号はＶＣＣレベルとなる。ここで、Ｘデコーダ２の入
力がすべてＨ”レベルのとき、インバータ２０の入力は
Ｌ ＩＩレベルとなりかつｎ −ｃｈＭＱＳＦＥＴ
Ｑｓ ｈゲートに入力されるＷＬＬ信号はＬ １１レベ
ルでｎ −ｃｈＭＱＳＦＥＴ ＱｓはＯＦＦしている
ので、ワード１１５のＷＬ倍信号゛Ｈ″レベルとなる。
の入力がすべて“Ｈ”レベルのとき、インバータ１０の
入力は“Ｌ″レベルなり、インバータ１０からのＷＬＬ
信号はＶＣＣレベルとなる。ここで、Ｘデコーダ２の入
力がすべてＨ”レベルのとき、インバータ２０の入力は
Ｌ ＩＩレベルとなりかつｎ −ｃｈＭＱＳＦＥＴ
Ｑｓ ｈゲートに入力されるＷＬＬ信号はＬ １１レベ
ルでｎ −ｃｈＭＱＳＦＥＴ ＱｓはＯＦＦしている
ので、ワード１１５のＷＬ倍信号゛Ｈ″レベルとなる。
しかし逆に、Ｘデコーダ２の入力の少なくとも１つが″
゛Ｌ″Ｌ″レベル、インバータ２０の入力は１１ Ｈ！
ルベルとなり、ＷＬ倍信号Ｌ １１レベルとなる。次に
、Ｚデコーダ１の入力の少なくとも１つが゛Ｌ″レベル
のとき、インバータ１０の入力は゛Ｈ″レベルとなり、
ＷＬＬ信号は″Ｌ″レベルとなるので、ＷＬＬ信号は“
Ｈ”レベルでｎ −ｃｈＭＱＳＦＥＴ ＱｓがＯＮし
てＷＬ倍信号１１ Ｌ ＩＴレベルとなる。
゛Ｌ″Ｌ″レベル、インバータ２０の入力は１１ Ｈ！
ルベルとなり、ＷＬ倍信号Ｌ １１レベルとなる。次に
、Ｚデコーダ１の入力の少なくとも１つが゛Ｌ″レベル
のとき、インバータ１０の入力は゛Ｈ″レベルとなり、
ＷＬＬ信号は″Ｌ″レベルとなるので、ＷＬＬ信号は“
Ｈ”レベルでｎ −ｃｈＭＱＳＦＥＴ ＱｓがＯＮし
てＷＬ倍信号１１ Ｌ ＩＴレベルとなる。
［発明が解決しようとする問題点］
従来の半導体記憶装置におけるＸアドレスのデコーダは
以上のように構成されているので、ワード線５のＷＬ倍
信号レベルはＤＣ的にＶｃｃレベルかＧＮＤレベルの２
つしかとりえなく、Ｘアドレスのデコーダにより選択さ
れたワード線５につながったメモリ・セル３では、ｎ
−ｃｈＭＱＳＦＥＴ Ｑ、がＯＮのとき、電源（＼／
ｃｃ）→ｎ −ｃｈ、 ＭＯＳＦＥＴ Ｑｌ 、→
ｎ −ｃｈＭＯＳＦ Ｅ Ｔ ＱＨ−＋ｎ −ｃｈＭ
−Ｏ８Ｆ Ｅ Ｔ Ｑ ３−接地（ＧＮＤ）。
以上のように構成されているので、ワード線５のＷＬ倍
信号レベルはＤＣ的にＶｃｃレベルかＧＮＤレベルの２
つしかとりえなく、Ｘアドレスのデコーダにより選択さ
れたワード線５につながったメモリ・セル３では、ｎ
−ｃｈＭＱＳＦＥＴ Ｑ、がＯＮのとき、電源（＼／
ｃｃ）→ｎ −ｃｈ、 ＭＯＳＦＥＴ Ｑｌ 、→
ｎ −ｃｈＭＯＳＦ Ｅ Ｔ ＱＨ−＋ｎ −ｃｈＭ
−Ｏ８Ｆ Ｅ Ｔ Ｑ ３−接地（ＧＮＤ）。
ｎ −ｃｈＭＯＳＦ Ｅ Ｔ ＱｓがＯＮのとき、電
源（Ｖｃ ｃ →ｎ ＣｌＩＭ、０８ＦＥＴ Ｑｌ
ｏ −ｎ −ｃｈＭＯ３Ｆ Ｅ Ｔ Ｃ２→ｎ
−ｃｈＭＯＳＦ Ｅ Ｔ Ｑ−→接地（ＧＮＤ）
と電流が流れ、読出・書込に関係ない大部分のメモリ・
セル３でもＮ流が流れ続け、かつ読出・書込に関係する
メモリ・セル３でもＲＡＭの出力としてＤＡＴＡが出て
からもメモリ・セル３では電流が流れ続ける。このため
、従来の半導体記憶装置は消ＹＲ電力が大きいという欠
点があった。
源（Ｖｃ ｃ →ｎ ＣｌＩＭ、０８ＦＥＴ Ｑｌ
ｏ −ｎ −ｃｈＭＯ３Ｆ Ｅ Ｔ Ｃ２→ｎ
−ｃｈＭＯＳＦ Ｅ Ｔ Ｑ−→接地（ＧＮＤ）
と電流が流れ、読出・書込に関係ない大部分のメモリ・
セル３でもＮ流が流れ続け、かつ読出・書込に関係する
メモリ・セル３でもＲＡＭの出力としてＤＡＴＡが出て
からもメモリ・セル３では電流が流れ続ける。このため
、従来の半導体記憶装置は消ＹＲ電力が大きいという欠
点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、消費電力の小さい半導体記憶装置
を提供することを目的とする。
めになされたもので、消費電力の小さい半導体記憶装置
を提供することを目的とする。
［問題点を解決するための手段Ｊ
この発明にかかる半導体記憶装置は、各メモリ・セルの
読出・書込に際し、アドレス信号をデコードし、各ワー
ド線および各ピット線を選択して各メモリ・セルを選択
するデコーダと、選択された各メモリ・セルの読出・書
込のためにこれらに応じた可変レベルを発生するワード
線レベル発生手段と、アドレス信号および３込信号に応
答して、上記可変レベルを発生するようにワード線レベ
ル発生手段を制御するワード線レベル制御手段と、選択
された各ワード線にワード線レベル発生手段からの上記
可変レベルを供給するレベル供給手段とで構成される。
読出・書込に際し、アドレス信号をデコードし、各ワー
ド線および各ピット線を選択して各メモリ・セルを選択
するデコーダと、選択された各メモリ・セルの読出・書
込のためにこれらに応じた可変レベルを発生するワード
線レベル発生手段と、アドレス信号および３込信号に応
答して、上記可変レベルを発生するようにワード線レベ
ル発生手段を制御するワード線レベル制御手段と、選択
された各ワード線にワード線レベル発生手段からの上記
可変レベルを供給するレベル供給手段とで構成される。
［作用］
アドレス信号および書込信号に基づいてワード線レベル
発生回路を制御し、それによって選択された各メモリ・
セルに接続゛される各ワード線のレベルを読出・書込に
応じたレベルに可変調節する。
発生回路を制御し、それによって選択された各メモリ・
セルに接続゛される各ワード線のレベルを読出・書込に
応じたレベルに可変調節する。
Ｌ実廁例］
復する部分については適宜その説明を省略する。
第１図および第２図は、この発明の一実施例である半導
体記ｔｌ！！装置の回路図およびブロック図であり、特
に第２図はワード線レベル発生回路を制御して、ワード
線レベルを可変調節する部分のブロック図である。初め
に、この装置の構成について説明する。この発明に係る
装置が第６図の装置の構成と異なる点は、新たに、ワー
ド線レベル発生回路４．ワード線レベルコントロール回
路３２゜ＡＮＤ回路３３．ＯＲ回路３１．アトレストラ
ンディジョンディテクタ回路（以ＩＡＴＤ回路と記す）
３０が設けられた点である。すなわち、ＡＴＤ回路３０
はＯＲ回路３１を介してワード線しベルコントａ−ル回
路３２に接続される。ＡＴＤ回路３０はアドレス信号の
変化を捉えてワンショットパルスのＡＴＤ、信号を出力
する。ＯＲ回路３１はＡＴＤＩ信号の論理和をとってＡ
ＴＤ信号を出力する。また、ＷＥ倍信号＊迷信＠）はワ
ード線レベルコントロール回路３２に入力される。ワー
ド線レベルコントロール回路３２は、ワード線レベル発
生回路４に接続されるとともにＡＮＤ回路３３に接続さ
れる。ワード線レベル発生回路４はインバータ１０のｐ
−ｃｈＭＯＳＦＥＴ Ｑ９のソースに接続ぎれる。
体記ｔｌ！！装置の回路図およびブロック図であり、特
に第２図はワード線レベル発生回路を制御して、ワード
線レベルを可変調節する部分のブロック図である。初め
に、この装置の構成について説明する。この発明に係る
装置が第６図の装置の構成と異なる点は、新たに、ワー
ド線レベル発生回路４．ワード線レベルコントロール回
路３２゜ＡＮＤ回路３３．ＯＲ回路３１．アトレストラ
ンディジョンディテクタ回路（以ＩＡＴＤ回路と記す）
３０が設けられた点である。すなわち、ＡＴＤ回路３０
はＯＲ回路３１を介してワード線しベルコントａ−ル回
路３２に接続される。ＡＴＤ回路３０はアドレス信号の
変化を捉えてワンショットパルスのＡＴＤ、信号を出力
する。ＯＲ回路３１はＡＴＤＩ信号の論理和をとってＡ
ＴＤ信号を出力する。また、ＷＥ倍信号＊迷信＠）はワ
ード線レベルコントロール回路３２に入力される。ワー
ド線レベルコントロール回路３２は、ワード線レベル発
生回路４に接続されるとともにＡＮＤ回路３３に接続さ
れる。ワード線レベル発生回路４はインバータ１０のｐ
−ｃｈＭＯＳＦＥＴ Ｑ９のソースに接続ぎれる。
ワード轢しベルコントロー１ル回路３２は、ＡＴＤ信号
およびＷＥ倍信号より“Ｌ ＩＩレベルまたは゛Ｈ″レ
ベルのＴＬＣｌ、ＴＬＣ２信号を出力する。ワード線レ
ベル発生回路３２は、ＴＬＣｌ、ＴＬ−Ｃ２信号が共に
゛Ｌ″レベルのときには゛°Ｈ′ルベルのＴＬＳ信号を
、ＴＬＣｌ、ＴＬＣ２信号が共に“Ｈ”レベルのときに
は“Ｌ ”レベルのＴＬＳ信号を、ＴＬＣ１信号が゛Ｌ
″レベルでＴＬＣ２信号が“ＨＩＴレベルのときには中
間レベルのＴＬＳ信号を発生し、これらの信号はインバ
ータ１０のｐ −ｃｈＭＯＳＦ Ｅ ＴＱ９のソースに
入力される。ＴＬＣ１信号がＨ”レベルでＴＬＣ２信号
がＬ”レベルのときには、これらの信号の組合せが禁止
されＴＬＳ信号は出力されない。また、ＡＮＤ回路３３
はＴＬＣｌ。
およびＷＥ倍信号より“Ｌ ＩＩレベルまたは゛Ｈ″レ
ベルのＴＬＣｌ、ＴＬＣ２信号を出力する。ワード線レ
ベル発生回路３２は、ＴＬＣｌ、ＴＬ−Ｃ２信号が共に
゛Ｌ″レベルのときには゛°Ｈ′ルベルのＴＬＳ信号を
、ＴＬＣｌ、ＴＬＣ２信号が共に“Ｈ”レベルのときに
は“Ｌ ”レベルのＴＬＳ信号を、ＴＬＣ１信号が゛Ｌ
″レベルでＴＬＣ２信号が“ＨＩＴレベルのときには中
間レベルのＴＬＳ信号を発生し、これらの信号はインバ
ータ１０のｐ −ｃｈＭＯＳＦ Ｅ ＴＱ９のソースに
入力される。ＴＬＣ１信号がＨ”レベルでＴＬＣ２信号
がＬ”レベルのときには、これらの信号の組合せが禁止
されＴＬＳ信号は出力されない。また、ＡＮＤ回路３３
はＴＬＣｌ。
ＴＬＣ２信号の論理積をとってＷＬＰＤ信号を発生し、
この信号Ｇ；ｔｎ ｃｈＭＯＳＦＥＴ Ｑｉのゲー
１へに入力される。
この信号Ｇ；ｔｎ ｃｈＭＯＳＦＥＴ Ｑｉのゲー
１へに入力される。
第３図は、ワード線レベル発生回路の一例を示す図テア
ル。Ｚ （７） 回路は、ｐ −ｃｈＭＯＳＦ Ｅ Ｔ
４７とｎ −ｃｈＭＯＳＦＥＴ４６で構成される出力
部と、ｎ−ｃｈＭＯＳＦＥＴ４２．４３．４４．４５で
構成される出力制御部と、ｐ −ｃｈＭＯ３Ｆ Ｅ Ｔ
２Ｏとｎ −ｃｈＭＯＳＦＥＴ４１で構成されるインバ
ータとからなっており、出力ｔ１ｔｉｌ１部に抵抗分割
回路を導入することにより、出力電圧の設定を行なって
いる。
ル。Ｚ （７） 回路は、ｐ −ｃｈＭＯＳＦ Ｅ Ｔ
４７とｎ −ｃｈＭＯＳＦＥＴ４６で構成される出力
部と、ｎ−ｃｈＭＯＳＦＥＴ４２．４３．４４．４５で
構成される出力制御部と、ｐ −ｃｈＭＯ３Ｆ Ｅ Ｔ
２Ｏとｎ −ｃｈＭＯＳＦＥＴ４１で構成されるインバ
ータとからなっており、出力ｔ１ｔｉｌ１部に抵抗分割
回路を導入することにより、出力電圧の設定を行なって
いる。
第４図は、この装置の動作タイミングを示す図である。
次に、この装置の動作について説明する。アドレス信号
の変化の後、ワード轢レベル発生回路４出力をｖ９．レ
ベルにまで上げ、ＷＬ倍信号ＶｃＣレベルにして読出動
作を行なう。これが第４図の区ｆｌｌｌＡである。区間
Ａ終了後、ワード線レベル発生回路４出力をＧＮ［）レ
ベルにし、かつＷＬＰＤ信号を“Ｈ″レベルするとｎ
−ｃｈＭＯＳＦＥＴ Ｑ、によりＷＬ倍信号ＧＮＤレ
ベルに落ちる。
の変化の後、ワード轢レベル発生回路４出力をｖ９．レ
ベルにまで上げ、ＷＬ倍信号ＶｃＣレベルにして読出動
作を行なう。これが第４図の区ｆｌｌｌＡである。区間
Ａ終了後、ワード線レベル発生回路４出力をＧＮ［）レ
ベルにし、かつＷＬＰＤ信号を“Ｈ″レベルするとｎ
−ｃｈＭＯＳＦＥＴ Ｑ、によりＷＬ倍信号ＧＮＤレ
ベルに落ちる。
したがって、ビット１１６．７からメモリ・セル３を通
って流れる電流がカットされる。次に、ＷＥ倍信号書込
信号）がＬ ”レベルのとき、ワード線レベル発生回路
４出力は中間レベルに復活し、ＷＬ倍信号中間レベルに
なる。これが第３図の区間Ｂである。ＷＬ倍信号中間レ
ベルに上げるだけで十分にメモリ・セル３の内容を書換
え可能であり、かつビット線６，７からメモリ・セル３
を通って流れる電流を半分以下にすることができる。
って流れる電流がカットされる。次に、ＷＥ倍信号書込
信号）がＬ ”レベルのとき、ワード線レベル発生回路
４出力は中間レベルに復活し、ＷＬ倍信号中間レベルに
なる。これが第３図の区間Ｂである。ＷＬ倍信号中間レ
ベルに上げるだけで十分にメモリ・セル３の内容を書換
え可能であり、かつビット線６，７からメモリ・セル３
を通って流れる電流を半分以下にすることができる。
そして区間ＢＩＩＦ了後、ワード線レベル発生回路４出
力をＧＮＤレベルにして電流をカットする。このように
、この半導体記憶装置では、従来型のデコーダを大きく
変更することなく、ワード線のレベルを可変調節するこ
とができ、その消費電力を小さくすることができる。
力をＧＮＤレベルにして電流をカットする。このように
、この半導体記憶装置では、従来型のデコーダを大きく
変更することなく、ワード線のレベルを可変調節するこ
とができ、その消費電力を小さくすることができる。
また、上記実施例では、Ｘアドレスのデコーダを２段構
成にしているが、Ｘアドレスのデコーダは１段でも３段
以上でもよく、これらについても上記実旙例と同様の効
果を秦する。第５図にＸアドレスのデコーダが１段の場
合を示す。第５図は第１図のＺデコーダ１とその出力に
つながるインバータ１０をなくしたものである。
成にしているが、Ｘアドレスのデコーダは１段でも３段
以上でもよく、これらについても上記実旙例と同様の効
果を秦する。第５図にＸアドレスのデコーダが１段の場
合を示す。第５図は第１図のＺデコーダ１とその出力に
つながるインバータ１０をなくしたものである。
［発明の効果］
この発明は以上説明したように、アドレス信号および書
込信号に基づいてワード線レベル発生手段を１ｌｉｌｊ
ｆｉｌし、それによって選択された各メモリ・セルに
接続される各ワード線のレベルを読出・書込に応じたレ
ベルに可変調節するようにしたので、従来型のデコーダ
を大きく変更することなく消費電力の小さい半導体記憶
装置を提供することができる。
込信号に基づいてワード線レベル発生手段を１ｌｉｌｊ
ｆｉｌし、それによって選択された各メモリ・セルに
接続される各ワード線のレベルを読出・書込に応じたレ
ベルに可変調節するようにしたので、従来型のデコーダ
を大きく変更することなく消費電力の小さい半導体記憶
装置を提供することができる。
第１図および第２図は、この発明の一実施例である半導
体記憶装置の回路図およびブロック図である。 第３図は、この発明に係るワード線レベル発生回路の一
例を示す図である。 第４図は、この発明の一実施例である半導体記憶装置の
動作タイミングを示す図である。 第５図は、この発明の他の実施例である半導体記憶装置
の第１図に相当する部分のブロック図である。 第６図は、従来の半導体記憶装置の回路図である。 図において、１はＺデコーダ、２はＸデコーダ、３はメ
モリ・セル、４はワード線レベル発生回路、５はワード
線、６．７はビット線、３０はΔＴＤ回路、３１はＯＲ
回路、３２はワード線しベルコントＯ−ル回路、３３は
ＡＮＤ回路、Ｑ−、Ｑ２Ｑ＝、Ｑ＝ 、Ｑ６．Ｑｓ 、
Ｑａ、４１．４２，４３．４４．４５．４６はｎチャン
ネルＭＯＳ電界効果トランジスタ（ｎ −ｃｈＭＯＳＦ
ＥＴ） 、Ｑ？ 。 Ｑ９．４０．４７はｐチャンネルＭＯ３電界効果トラン
ジスタ（１） ｃｈＭＯ３ＦＥＴ） 、Ｒ＋ 、Ｒ２
は高抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
体記憶装置の回路図およびブロック図である。 第３図は、この発明に係るワード線レベル発生回路の一
例を示す図である。 第４図は、この発明の一実施例である半導体記憶装置の
動作タイミングを示す図である。 第５図は、この発明の他の実施例である半導体記憶装置
の第１図に相当する部分のブロック図である。 第６図は、従来の半導体記憶装置の回路図である。 図において、１はＺデコーダ、２はＸデコーダ、３はメ
モリ・セル、４はワード線レベル発生回路、５はワード
線、６．７はビット線、３０はΔＴＤ回路、３１はＯＲ
回路、３２はワード線しベルコントＯ−ル回路、３３は
ＡＮＤ回路、Ｑ−、Ｑ２Ｑ＝、Ｑ＝ 、Ｑ６．Ｑｓ 、
Ｑａ、４１．４２，４３．４４．４５．４６はｎチャン
ネルＭＯＳ電界効果トランジスタ（ｎ −ｃｈＭＯＳＦ
ＥＴ） 、Ｑ？ 。 Ｑ９．４０．４７はｐチャンネルＭＯ３電界効果トラン
ジスタ（１） ｃｈＭＯ３ＦＥＴ） 、Ｒ＋ 、Ｒ２
は高抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）複数本のワード線およびビット線に接続される複
数個のメモリ・セルを含むスタティックＲＡＭに関する
ものであつて、 前記各メモリ・セルの読出・書込に際し、アドレス信号
をデコードし、前記各ワード線および各ビット線を選択
して前記各メモリ・セルを選択するデコーダと、 前記選択された各メモリ・セルの読出・書込のために、
該読出・書込に応じた可変レベルを発生するワード線レ
ベル発生手段と、 前記アドレス信号および書込信号に応答して、前記読出
・書込に応じた可変レベルを発生するように前記ワード
線レベル発生手段を制御するワード線レベル制御手段と
、 前記デコーダおよび前記各ワード線間に接続され、前記
選択された各ワード線に前記ワード線レベル発生手段か
らの前記可変レベルを供給するレベル供給手段とを備え
たことを特徴とする半導体記憶装置。 - （２）前記レベル供給手段は、少なくとも１個のＭＯＳ
電界効果トランジスタからなる、特許請求の範囲第１項
記載の半導体記憶装置。 - （３）前記各ワード線と接地間にワード線プルダウン用
ＭＯＳ電界効果トランジスタを備える、特許請求の範囲
第１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223322A JPS61104394A (ja) | 1984-10-22 | 1984-10-22 | 半導体記憶装置 |
| US06/771,709 US4751683A (en) | 1984-10-22 | 1985-09-03 | Static semiconductor memory device comprising word lines each operating at three different voltage levels |
| EP85307615A EP0179651B1 (en) | 1984-10-22 | 1985-10-22 | Semiconductor memory device |
| DE8585307615T DE3576236D1 (de) | 1984-10-22 | 1985-10-22 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223322A JPS61104394A (ja) | 1984-10-22 | 1984-10-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61104394A true JPS61104394A (ja) | 1986-05-22 |
Family
ID=16796334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223322A Pending JPS61104394A (ja) | 1984-10-22 | 1984-10-22 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4751683A (ja) |
| EP (1) | EP0179651B1 (ja) |
| JP (1) | JPS61104394A (ja) |
| DE (1) | DE3576236D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| JP2014075174A (ja) * | 2005-07-29 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62170097A (ja) * | 1986-01-21 | 1987-07-27 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| JP2569554B2 (ja) * | 1987-05-13 | 1997-01-08 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| JPH0766665B2 (ja) * | 1988-03-31 | 1995-07-19 | 株式会社東芝 | 半導体記憶装置 |
| US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
| JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
| JP3228759B2 (ja) * | 1990-01-24 | 2001-11-12 | セイコーエプソン株式会社 | 半導体記憶装置及びデータ処理装置 |
| NL9000544A (nl) * | 1990-03-09 | 1991-10-01 | Philips Nv | Schrijf-erkenningscircuit bevattende schrijfdetector en bistabiel element voor vier-fase hand-shake signalering. |
| US5121358A (en) * | 1990-09-26 | 1992-06-09 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with power-on reset controlled latched row line repeaters |
| US5280452A (en) * | 1991-07-12 | 1994-01-18 | International Business Machines Corporation | Power saving semsing circuits for dynamic random access memory |
| JP3230848B2 (ja) * | 1991-09-20 | 2001-11-19 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
| US5282174A (en) * | 1992-01-31 | 1994-01-25 | At&T Bell Laboratories | Dual-port memory with read and read/write ports |
| JPH1145598A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 半導体記憶装置 |
| JPH11213674A (ja) * | 1998-01-20 | 1999-08-06 | Sony Corp | 電圧供給回路 |
| US6088289A (en) | 1999-09-27 | 2000-07-11 | Cypress Semiconductor Corp. | Circuit and method for controlling a wordline and/or stabilizing a memory cell |
| JP2001101893A (ja) * | 1999-09-29 | 2001-04-13 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP2005078741A (ja) * | 2003-09-02 | 2005-03-24 | Renesas Technology Corp | 半導体記憶装置 |
| US7203102B2 (en) * | 2004-10-27 | 2007-04-10 | Infineon Technologies, Ag | Semiconductor memory having tri-state driver device |
| JP5100035B2 (ja) * | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8072834B2 (en) * | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US28905A (en) * | 1860-06-26 | Rotary engine | ||
| DE2457921C2 (de) * | 1974-12-07 | 1976-12-09 | Ibm Deutschland | Verfahren und schaltungsanordnung zur erhoehung der schreibgeschwindigkeit in integrierten datenspeichern |
| JPS6057156B2 (ja) * | 1978-05-24 | 1985-12-13 | 株式会社日立製作所 | 半導体メモリ装置 |
| JPS55101185A (en) * | 1979-01-29 | 1980-08-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
| JPS55113195A (en) * | 1979-02-23 | 1980-09-01 | Fujitsu Ltd | Reading method of memory unit |
| JPS5833634B2 (ja) * | 1979-02-28 | 1983-07-21 | 富士通株式会社 | メモリセルアレイの駆動方式 |
| JPS55160390A (en) * | 1979-05-29 | 1980-12-13 | Nec Corp | Driving method of dynamic memory cell |
| JPS598913B2 (ja) * | 1980-04-01 | 1984-02-28 | 富士通株式会社 | 記憶装置 |
| US4360903A (en) * | 1980-09-10 | 1982-11-23 | Mostek Corporation | Clocking system for a self-refreshed dynamic memory |
| US4536859A (en) * | 1981-08-31 | 1985-08-20 | Sharp Kabushiki Kaisha | Cross-coupled inverters static random access memory |
| US4460984A (en) * | 1981-12-30 | 1984-07-17 | International Business Machines Corporation | Memory array with switchable upper and lower word lines |
| US4446536A (en) * | 1982-06-21 | 1984-05-01 | Mcdonnell Douglas Corporation | Complementary metal oxide semiconductors address drive circuit |
| JPS59229785A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Ltd | バイポ−ラ型ｒａｍ |
| JPS6196588A (ja) * | 1984-10-16 | 1986-05-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1984
- 1984-10-22 JP JP59223322A patent/JPS61104394A/ja active Pending
-
1985
- 1985-09-03 US US06/771,709 patent/US4751683A/en not_active Expired - Lifetime
- 1985-10-22 DE DE8585307615T patent/DE3576236D1/de not_active Expired - Fee Related
- 1985-10-22 EP EP85307615A patent/EP0179651B1/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| JP2014075174A (ja) * | 2005-07-29 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0179651A2 (en) | 1986-04-30 |
| DE3576236D1 (de) | 1990-04-05 |
| US4751683A (en) | 1988-06-14 |
| EP0179651A3 (en) | 1987-10-07 |
| EP0179651B1 (en) | 1990-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61104394A (ja) | 半導体記憶装置 | |
| US5701096A (en) | Charge-pump type booster circuit | |
| US8023314B2 (en) | Dynamic memory word line driver scheme | |
| JPH06152334A (ja) | リングオシレータおよび定電圧発生回路 | |
| JPS631778B2 (ja) | ||
| JPS6177199A (ja) | 半導体記憶装置 | |
| JPH01213022A (ja) | 電圧レベル変換回路 | |
| JPH02172099A (ja) | 半導体メモリ集積回路 | |
| JPH035996A (ja) | 不揮発性半導体記憶装置 | |
| JPS61117915A (ja) | 遅延回路 | |
| JPS621193A (ja) | 半導体記憶装置 | |
| JPH0814994B2 (ja) | 半導体記憶装置 | |
| JPH0869693A (ja) | スタティック型半導体記憶装置 | |
| JPS6118833B2 (ja) | ||
| JPH02302993A (ja) | 電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置 | |
| US5682117A (en) | Half power supply voltage generating circuit in a semiconductor memory device | |
| JPS63122092A (ja) | 半導体記憶装置 | |
| JP2669133B2 (ja) | 半導体記憶装置 | |
| JPH0485795A (ja) | 半導体記憶装置 | |
| JPS6028074B2 (ja) | スタテイツク型ｍｉｓメモリ | |
| KR970004997B1 (ko) | 디램의 열 어드레스 디코더 | |
| JPS6050697A (ja) | 半導体集積回路 | |
| JPH01118289A (ja) | 半導体装置の制御回路 | |
| JPH11203870A (ja) | Ｉ／ｏクランプ回路を備えた半導体装置 | |
| JP2723714B2 (ja) | 半導体メモリ |