JPH04212788A - 半導体記憶装置及びデータ処理装置 - Google Patents
半導体記憶装置及びデータ処理装置Info
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- JPH04212788A JPH04212788A JP3002406A JP240691A JPH04212788A JP H04212788 A JPH04212788 A JP H04212788A JP 3002406 A JP3002406 A JP 3002406A JP 240691 A JP240691 A JP 240691A JP H04212788 A JPH04212788 A JP H04212788A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置及びデ
ータ処理装置に関し、特に、フリップフロップのメモリ
セル群を備えたRAMにおける周辺回路の改良に関する
。
ータ処理装置に関し、特に、フリップフロップのメモリ
セル群を備えたRAMにおける周辺回路の改良に関する
。
【0002】
【従来の技術】内部同期方式を採用する高抵抗負荷型の
スタティックRAM(SRAM)の構成は、例えば図2
1に示すように、多数のポリシリコン高抵抗負荷型メモ
リセル1をマトリクス状に配列したメモリセルアレイ(
ブロック)20 〜215と、その中のメモリセルを選
択して情報の書き込み動作,読み出し動作を実現する周
辺回路とからなる。図21及び図22に示す周辺回路の
概略構成は、外来の制御信号に基づいてチップ内の所定
の回路へチップセレクト信号CS(バー),ライトイネ
ーブル信号WE(バー),アウトプットイネーブル信号
OE(バー)を供給するチップコントロール回路21と
、ワード線WLの選択を行うXデコーダ(行デコーダ)
及びワード線バッファ回路22と、トランスファーゲー
ト回路23の選択を行うYデコーダ(列デコーダ)24
と、ブロック20 〜215のいずれかを選択するため
のブロック信号BLOCK を送出すべき所謂Zアドレ
スバッファ回路( ブロック信号発生回路)25と、X
デコーダ22へ情報を送るXアドレスバッファ回路26
と、Yデコーダ24へ情報を送るYアドレスバッファ回
路27と、X,Y,及びZアドレスバッファ回路のアド
レス入力信号の遷移を検出してパルスを発生するアドレ
ス遷移検出回路(ATD)28,29,30と、これら
のATDで発生した基本パルスを利用して例えば読み出
し直前にビット線BL,BL(バー)をプリチャージ及
びイコライズさせるための制御信号を生成する内部同期
回路31と、書込み時と読み出し時のデータ線の電位を
制御するデータ線負荷回路32と、読み出し時にメモリ
セル1からトランスファーゲート回路23を介してデー
タ線に現れる微小電圧SIN ,SIN (バー)を検
出して増幅出力SO,SO(バー)を出力するセンスア
ンプ回路33と、書込み時に書込みデータをビット線B
L,BL(バー)に送り込む書込みドライバ回路34と
、書込み時と読み出し時のビット線BL,BL(バー)
の電位或いは負荷を制御すると同時に読み出し直前にビ
ット線BL,BL(バー)を等しい電位にイコライズす
るビット線負荷回路35と、ビット線負荷回路35及び
データ線負荷回路32を制御するビット線・データ線負
荷コントロール回路36と、I/Oバッファ回路37と
、内部同期回路31からの信号を基にセンスアンプ回路
33がダイナミックに駆動するようなセンスアンプ制御
パルスφSAを生成するセンスアンプ制御回路38と、
を有するものである。従来、このXデコーダ及びワード
線バッファ回路22の回路構成は、例えば図23に示す
ように、Xアドレスバッファ回路26からのバッファ出
力R1 〜R3 又はR1 (バー)〜R3 (バー)
を3入力とするNANDゲートと、その出力とXアドレ
スバッファ回路26からのバッファ出力R0 又はR0
(バー)を2入力とするNORゲートとで構成されて
おり、選択されるワード線WL(例えばWL1 又はW
L2 )は電源電位VDDの高レベル電位(以下、単に
「H」で示す)に設定される。ワード線WLには図24
に示すメモリセル1が接続されている。選択されたワー
ド線WLに接続された任意のメモリセル1に対しては、
ビット線BL,BL(バー)を介してデータの書込み又
は読み出し動作が行われる。
スタティックRAM(SRAM)の構成は、例えば図2
1に示すように、多数のポリシリコン高抵抗負荷型メモ
リセル1をマトリクス状に配列したメモリセルアレイ(
ブロック)20 〜215と、その中のメモリセルを選
択して情報の書き込み動作,読み出し動作を実現する周
辺回路とからなる。図21及び図22に示す周辺回路の
概略構成は、外来の制御信号に基づいてチップ内の所定
の回路へチップセレクト信号CS(バー),ライトイネ
ーブル信号WE(バー),アウトプットイネーブル信号
OE(バー)を供給するチップコントロール回路21と
、ワード線WLの選択を行うXデコーダ(行デコーダ)
及びワード線バッファ回路22と、トランスファーゲー
ト回路23の選択を行うYデコーダ(列デコーダ)24
と、ブロック20 〜215のいずれかを選択するため
のブロック信号BLOCK を送出すべき所謂Zアドレ
スバッファ回路( ブロック信号発生回路)25と、X
デコーダ22へ情報を送るXアドレスバッファ回路26
と、Yデコーダ24へ情報を送るYアドレスバッファ回
路27と、X,Y,及びZアドレスバッファ回路のアド
レス入力信号の遷移を検出してパルスを発生するアドレ
ス遷移検出回路(ATD)28,29,30と、これら
のATDで発生した基本パルスを利用して例えば読み出
し直前にビット線BL,BL(バー)をプリチャージ及
びイコライズさせるための制御信号を生成する内部同期
回路31と、書込み時と読み出し時のデータ線の電位を
制御するデータ線負荷回路32と、読み出し時にメモリ
セル1からトランスファーゲート回路23を介してデー
タ線に現れる微小電圧SIN ,SIN (バー)を検
出して増幅出力SO,SO(バー)を出力するセンスア
ンプ回路33と、書込み時に書込みデータをビット線B
L,BL(バー)に送り込む書込みドライバ回路34と
、書込み時と読み出し時のビット線BL,BL(バー)
の電位或いは負荷を制御すると同時に読み出し直前にビ
ット線BL,BL(バー)を等しい電位にイコライズす
るビット線負荷回路35と、ビット線負荷回路35及び
データ線負荷回路32を制御するビット線・データ線負
荷コントロール回路36と、I/Oバッファ回路37と
、内部同期回路31からの信号を基にセンスアンプ回路
33がダイナミックに駆動するようなセンスアンプ制御
パルスφSAを生成するセンスアンプ制御回路38と、
を有するものである。従来、このXデコーダ及びワード
線バッファ回路22の回路構成は、例えば図23に示す
ように、Xアドレスバッファ回路26からのバッファ出
力R1 〜R3 又はR1 (バー)〜R3 (バー)
を3入力とするNANDゲートと、その出力とXアドレ
スバッファ回路26からのバッファ出力R0 又はR0
(バー)を2入力とするNORゲートとで構成されて
おり、選択されるワード線WL(例えばWL1 又はW
L2 )は電源電位VDDの高レベル電位(以下、単に
「H」で示す)に設定される。ワード線WLには図24
に示すメモリセル1が接続されている。選択されたワー
ド線WLに接続された任意のメモリセル1に対しては、
ビット線BL,BL(バー)を介してデータの書込み又
は読み出し動作が行われる。
【0003】
【発明が解決しようとする課題】選択されるワード線W
Lの電位は、Xデコーダ及びワード線バッファ回路22
で構成される論理回路によって論理振幅の高レベル「H
」たる電源電位VDDに設定されるが、今、ビット線B
Lに「H」,ビット線BL(バー)に接地電圧の低レベ
ル電位(以下、単に「L」で示す)を与えてデータの書
込みを行う場合について考察すると、メモリセル1の記
憶ノードn1 ,n2 の電位は次のようになる。即ち
、ワード線WLの電位VWLは電源電位VDDに設定さ
れるので、メモリセル1内の記憶ノードn1 の最大電
位V1 は次の式で表される。
Lの電位は、Xデコーダ及びワード線バッファ回路22
で構成される論理回路によって論理振幅の高レベル「H
」たる電源電位VDDに設定されるが、今、ビット線B
Lに「H」,ビット線BL(バー)に接地電圧の低レベ
ル電位(以下、単に「L」で示す)を与えてデータの書
込みを行う場合について考察すると、メモリセル1の記
憶ノードn1 ,n2 の電位は次のようになる。即ち
、ワード線WLの電位VWLは電源電位VDDに設定さ
れるので、メモリセル1内の記憶ノードn1 の最大電
位V1 は次の式で表される。
【0004】
V1 =VWL−VT1−VB =VDD−V
T1−VB
(1) 但し、VDDは電源電位、VT1は伝達ゲートたるNチ
ャネル型MOSトランジスタN3 ,N4 のしきい値
電圧、VB はバックゲート効果による電圧降下分であ
る。
T1−VB
(1) 但し、VDDは電源電位、VT1は伝達ゲートたるNチ
ャネル型MOSトランジスタN3 ,N4 のしきい値
電圧、VB はバックゲート効果による電圧降下分であ
る。
【0005】またメモリセル1内の記憶ノードn1 ,
n2 はそれぞれポリシリコン高抵抗HR1 ,HR2
を介して電源電位VDDに接続されているが、このポ
リシリコン高抵抗HR1,HR2 の抵抗値は、待機時
(静止時)の消費電流を抑制するために、一般的に数百
ギガオームから数テラオームの値に設定されている。従
って、この高抵抗HR1 ,HR2 を介して流れる電
流は非常に微小であり、式(1) で表された書込み時
の記憶ノードn1 の最大電位V1 を更に電源電位V
DD側へ引き上げる能力はない。プルアップ効果を持た
せるために、もしポリシリコン高抵抗HR1 ,HR2
の抵抗値を下げると、待機時(静止時)の消費電流が
増大してしまう。従って、記憶ノードn1 の最大電位
V1 は式(1) で与えられるが、メモリセル1のフ
リップフロップ(トランジスタN1 ,N2 )がデー
タ保持するためには、 V1 >VT2
(2) の条件を満たす必要がある。但し、VT2はNチャネル
型MOSトランジスタN1 ,N2 のしきい値電圧で
ある。 従って、式(2) に式(1) を代入すると、
VWL−VT1−VB =VDD−VT1−VB >
VT2
(3) の条件が書込み時においては満足されなければならない
。もし式(3) を満足しない状態で書込み動作が行わ
れると、フリップフロップのNチャネル型MOSトラン
ジスタN1 ,N2 が共にオフ状態になってしまい、
メモリセル1のデータ保持ができなくなってしまう。こ
のようにメモリセル1自体がフリップフロップとして動
作しない状態において、何らかの要因でメモリセル1に
ノイズが乗ったり、或いはデータの読み出し動作が開始
されると、メモリセル1のデータは簡単に破壊されてし
まう。
n2 はそれぞれポリシリコン高抵抗HR1 ,HR2
を介して電源電位VDDに接続されているが、このポ
リシリコン高抵抗HR1,HR2 の抵抗値は、待機時
(静止時)の消費電流を抑制するために、一般的に数百
ギガオームから数テラオームの値に設定されている。従
って、この高抵抗HR1 ,HR2 を介して流れる電
流は非常に微小であり、式(1) で表された書込み時
の記憶ノードn1 の最大電位V1 を更に電源電位V
DD側へ引き上げる能力はない。プルアップ効果を持た
せるために、もしポリシリコン高抵抗HR1 ,HR2
の抵抗値を下げると、待機時(静止時)の消費電流が
増大してしまう。従って、記憶ノードn1 の最大電位
V1 は式(1) で与えられるが、メモリセル1のフ
リップフロップ(トランジスタN1 ,N2 )がデー
タ保持するためには、 V1 >VT2
(2) の条件を満たす必要がある。但し、VT2はNチャネル
型MOSトランジスタN1 ,N2 のしきい値電圧で
ある。 従って、式(2) に式(1) を代入すると、
VWL−VT1−VB =VDD−VT1−VB >
VT2
(3) の条件が書込み時においては満足されなければならない
。もし式(3) を満足しない状態で書込み動作が行わ
れると、フリップフロップのNチャネル型MOSトラン
ジスタN1 ,N2 が共にオフ状態になってしまい、
メモリセル1のデータ保持ができなくなってしまう。こ
のようにメモリセル1自体がフリップフロップとして動
作しない状態において、何らかの要因でメモリセル1に
ノイズが乗ったり、或いはデータの読み出し動作が開始
されると、メモリセル1のデータは簡単に破壊されてし
まう。
【0006】ここで、半導体技術上から一般的に、VT
1=VT2≒0.9 v VB ≒0.6 vと
仮定すると、 VDD>2.4 v の条件を満足する必要がある。従って、この仮定による
と、従来技術を用いたSRAMでは電源電圧VDDが2
.4 vよりも高い電位でないとデータの書込み及び読
み出しができないことになる。
1=VT2≒0.9 v VB ≒0.6 vと
仮定すると、 VDD>2.4 v の条件を満足する必要がある。従って、この仮定による
と、従来技術を用いたSRAMでは電源電圧VDDが2
.4 vよりも高い電位でないとデータの書込み及び読
み出しができないことになる。
【0007】ところで、一般に、電卓(卓上計算機)等
では電池を電源として使用しており、その電源電圧は3
vである。しかし、電池は寿命によりその電源電圧が徐
々に低下し3vから低い値になっていく。この電卓等に
従来のSRAMを3v電池で駆動すると、電池電位が0
.6 v下がった時点でそのSRAMの動作が不能とな
るので、電池交換の頻度が高い。
では電池を電源として使用しており、その電源電圧は3
vである。しかし、電池は寿命によりその電源電圧が徐
々に低下し3vから低い値になっていく。この電卓等に
従来のSRAMを3v電池で駆動すると、電池電位が0
.6 v下がった時点でそのSRAMの動作が不能とな
るので、電池交換の頻度が高い。
【0008】他方、低電圧電源で使用されるSRAMと
して、ポリシリコン高抵抗HR1 ,HR2 の代わり
にPチャネル型MOSトランジスタとした完全CMOS
型のメモリセルが存在する。しかし、このメモリセルの
場合は、半導体技術上、Nチャネル型MOSトランジス
タとPチャネル型MOSトランジスタの間に素子分離の
ための分離領域を確保する必要があることから、セルサ
イズの増大を招く。これに対して高抵抗負荷型メモリセ
ルはNチャネル型MOSトランジスタの上に絶縁膜を介
してポリシリコン高抵抗層を形成した3次元構造を採用
できるので、セルサイズの縮小化の利益がある。しかし
、高抵抗負荷型メモリセルを用いたSRAMは上述の理
由により低電圧電源を使用できないという問題点がある
。
して、ポリシリコン高抵抗HR1 ,HR2 の代わり
にPチャネル型MOSトランジスタとした完全CMOS
型のメモリセルが存在する。しかし、このメモリセルの
場合は、半導体技術上、Nチャネル型MOSトランジス
タとPチャネル型MOSトランジスタの間に素子分離の
ための分離領域を確保する必要があることから、セルサ
イズの増大を招く。これに対して高抵抗負荷型メモリセ
ルはNチャネル型MOSトランジスタの上に絶縁膜を介
してポリシリコン高抵抗層を形成した3次元構造を採用
できるので、セルサイズの縮小化の利益がある。しかし
、高抵抗負荷型メモリセルを用いたSRAMは上述の理
由により低電圧電源を使用できないという問題点がある
。
【0009】そこで、高抵抗負荷型メモリセルを用いた
SRAMを低電圧の電池でも充分に駆動できるように、
低電圧電源のVDDのままで式(3)を成立させるため
には、2つの方法が考えられる。即ち、しきい値電圧V
T1,VT2を減少させること,バックゲート効果によ
る電圧VB を減少させること,である。先ず、しきい
値電圧VT1,VT2を減少させることはプロセス条件
の複雑さと当該トランジスタN1 ,N2 のしきい値
電圧を変えることによるメモリセル自体の安定性の劣化
を招く。従って、この方法は実用的な方法ではない。他
方、書込み時においてバックゲート効果による電圧VB
を減少させることは、メモリセル部の基板容量が大き
い上に、新設の制御回路による消費電力の増大を招くた
め、これも実用的でない。電池寿命等による電源電圧の
低下を考慮すると、電源電位VDDは3v以上でなけれ
ばならない。従って、電源電位VDDが3v以下ではデ
ータの書込み動作が不可能である。
SRAMを低電圧の電池でも充分に駆動できるように、
低電圧電源のVDDのままで式(3)を成立させるため
には、2つの方法が考えられる。即ち、しきい値電圧V
T1,VT2を減少させること,バックゲート効果によ
る電圧VB を減少させること,である。先ず、しきい
値電圧VT1,VT2を減少させることはプロセス条件
の複雑さと当該トランジスタN1 ,N2 のしきい値
電圧を変えることによるメモリセル自体の安定性の劣化
を招く。従って、この方法は実用的な方法ではない。他
方、書込み時においてバックゲート効果による電圧VB
を減少させることは、メモリセル部の基板容量が大き
い上に、新設の制御回路による消費電力の増大を招くた
め、これも実用的でない。電池寿命等による電源電圧の
低下を考慮すると、電源電位VDDは3v以上でなけれ
ばならない。従って、電源電位VDDが3v以下ではデ
ータの書込み動作が不可能である。
【0010】本発明は上記問題点を解決するものであり
、その課題は、完全CMOS型のメモリセルの構成を採
用せずとも、高抵抗負荷, 負荷MOSや薄膜技術を採
用する負荷手段を備えたメモリセルのSRAMにおいて
、メモリサイズの縮小化の下で、消費電力の節約ができ
、しかも簡易なバッテリー等の使用による低電圧電源で
書込み動作が可能の半導体記憶装置およびそれを用いた
データ処理装置を提供することにある。
、その課題は、完全CMOS型のメモリセルの構成を採
用せずとも、高抵抗負荷, 負荷MOSや薄膜技術を採
用する負荷手段を備えたメモリセルのSRAMにおいて
、メモリサイズの縮小化の下で、消費電力の節約ができ
、しかも簡易なバッテリー等の使用による低電圧電源で
書込み動作が可能の半導体記憶装置およびそれを用いた
データ処理装置を提供することにある。
【0011】
【課題を解決するための手段】本発明は、第1の電源電
位( 例えば高電位)と第2の電源電位(例えば低電位
)の間とに直列接続された第1の負荷手段(例えば、ポ
リシリコン高抵抗負荷,負荷MOS,薄膜トランジスタ
など)及び第1の絶縁ゲート型電界効果トランジスタ並
びに第1の電源電位と第2の電源電位との間に直列接続
された第2の負荷手段(例えば、ポリシリコン高抵抗負
荷,負荷MOS,薄膜トランジスタなど)及び第2の絶
縁ゲート型電界効果トランジスタを有するフリップフロ
ップと、そのフリップフロップの記憶ノードとビット線
との間に接続され、ワード線の電位をゲート入力とする
アクセス用絶縁ゲート型電界効果トランジスタとで構成
されるメモリセルを備えた半導体記憶装置において、上
記課題を解決するために、情報書込み動作時において選
択されるべきワード線を両電源電位間に属さず第1の電
源電位を超える値の書込み電位に実質的に設定するワー
ド線電位変圧手段を採用する。この新規構成に係るワー
ド線電位変圧手段は、情報書込み時において電源電圧間
に属する値の電位と前記書込み電位との間で昇降圧動作
を繰り返す変圧繰り返し手段を有し、またワード線電位
変圧手段は、上記書込み電位値を2回以上の昇圧操作で
逓増して生成する多段昇圧手段を有する。具体的なワー
ド線電位変圧手段の構成としては、発振手段,変圧タイ
ミング信号発生回路,昇圧電位発生手段,昇圧制御信号
作成手段,ワード線供給電位合成手段及びワード線電位
印加制御手段を含む。発振手段は情報書込み動作時に繰
り返しパルスを発振する。
位( 例えば高電位)と第2の電源電位(例えば低電位
)の間とに直列接続された第1の負荷手段(例えば、ポ
リシリコン高抵抗負荷,負荷MOS,薄膜トランジスタ
など)及び第1の絶縁ゲート型電界効果トランジスタ並
びに第1の電源電位と第2の電源電位との間に直列接続
された第2の負荷手段(例えば、ポリシリコン高抵抗負
荷,負荷MOS,薄膜トランジスタなど)及び第2の絶
縁ゲート型電界効果トランジスタを有するフリップフロ
ップと、そのフリップフロップの記憶ノードとビット線
との間に接続され、ワード線の電位をゲート入力とする
アクセス用絶縁ゲート型電界効果トランジスタとで構成
されるメモリセルを備えた半導体記憶装置において、上
記課題を解決するために、情報書込み動作時において選
択されるべきワード線を両電源電位間に属さず第1の電
源電位を超える値の書込み電位に実質的に設定するワー
ド線電位変圧手段を採用する。この新規構成に係るワー
ド線電位変圧手段は、情報書込み時において電源電圧間
に属する値の電位と前記書込み電位との間で昇降圧動作
を繰り返す変圧繰り返し手段を有し、またワード線電位
変圧手段は、上記書込み電位値を2回以上の昇圧操作で
逓増して生成する多段昇圧手段を有する。具体的なワー
ド線電位変圧手段の構成としては、発振手段,変圧タイ
ミング信号発生回路,昇圧電位発生手段,昇圧制御信号
作成手段,ワード線供給電位合成手段及びワード線電位
印加制御手段を含む。発振手段は情報書込み動作時に繰
り返しパルスを発振する。
【0012】変圧タイミング信号発生回路はこの発振パ
ルスを基に複数の所要のタイミング信号を生成する。昇
圧電位発生手段は所要のタイミング信号の所定信号を基
に例えば電源の高電位よりも高い昇圧電位を生成する。 昇圧制御信号作成手段は所要のタイミング信号の所定信
号を基に例えば電源の高電位よりも高い昇圧電位の昇圧
制御信号を作成する。ワード線供給電位合成手段は該昇
圧電位発生手段から供給される前記昇圧電位と電源から
供給される高電位とを前記昇圧制御信号に基づいて選択
的にシリアル出力たるワード線供給電位を合成する。ワ
ード線電位印加制御手段は前記所要のタイミング信号の
所定信号及び前記昇圧制御信号に基づいて前記選択さる
べきワード線への該ワード線供給電位の印加を制御する
。このような読み出し動作時におけるワード線電位の昇
圧操作において、昇圧過程の所要時間内に発生するノイ
ズの悪影響を除去するため、本発明においてはデータ線
周辺回路の改善策を講じてある。即ち、情報読み出し時
においてワード線が書込み電位に設定される時点を検出
する電位設定検出手段と、その電位設定検出手段の出力
に基づいてセンスアンプ手段を能動化すべきセンスアン
プ制御信号を送出するセンスアンプ制御手段とを有する
構成とされている。
ルスを基に複数の所要のタイミング信号を生成する。昇
圧電位発生手段は所要のタイミング信号の所定信号を基
に例えば電源の高電位よりも高い昇圧電位を生成する。 昇圧制御信号作成手段は所要のタイミング信号の所定信
号を基に例えば電源の高電位よりも高い昇圧電位の昇圧
制御信号を作成する。ワード線供給電位合成手段は該昇
圧電位発生手段から供給される前記昇圧電位と電源から
供給される高電位とを前記昇圧制御信号に基づいて選択
的にシリアル出力たるワード線供給電位を合成する。ワ
ード線電位印加制御手段は前記所要のタイミング信号の
所定信号及び前記昇圧制御信号に基づいて前記選択さる
べきワード線への該ワード線供給電位の印加を制御する
。このような読み出し動作時におけるワード線電位の昇
圧操作において、昇圧過程の所要時間内に発生するノイ
ズの悪影響を除去するため、本発明においてはデータ線
周辺回路の改善策を講じてある。即ち、情報読み出し時
においてワード線が書込み電位に設定される時点を検出
する電位設定検出手段と、その電位設定検出手段の出力
に基づいてセンスアンプ手段を能動化すべきセンスアン
プ制御信号を送出するセンスアンプ制御手段とを有する
構成とされている。
【0013】
【作用】かかる手段によれば、書込み動作時においては
ワード線電位変圧手段によりワード線の電位が例えば電
源電位よりも高い昇圧電位に設定される。この昇圧電位
はメモリセルのアクセス用絶縁ゲート型電界効果トラン
ジスタのゲート入力に印加されるが、ビット線の電位が
「H」のときそのトランジスタを介してメモリセルの記
憶ノードに伝達される書込み電位は、昇圧電位とそのト
ランジスタのしきい値電圧(一般にバックゲート効果に
よる電圧降下分も含む)との差値である。この差値がフ
リップフロップを構成するゲート型電界効果トランジス
タのしきい値電圧よりも大きいとき書込み動作が正常に
行われる。電源電位が低い電圧電源であっても上記ゲー
ト入力に電源電位よりも高い昇圧電位が印加されるので
、書込み動作が支障なく行われることとなる。換言すれ
ば、従来に比して低電圧の電源の使用が可能となり、更
には電源電池の本数を減らすこともできる。
ワード線電位変圧手段によりワード線の電位が例えば電
源電位よりも高い昇圧電位に設定される。この昇圧電位
はメモリセルのアクセス用絶縁ゲート型電界効果トラン
ジスタのゲート入力に印加されるが、ビット線の電位が
「H」のときそのトランジスタを介してメモリセルの記
憶ノードに伝達される書込み電位は、昇圧電位とそのト
ランジスタのしきい値電圧(一般にバックゲート効果に
よる電圧降下分も含む)との差値である。この差値がフ
リップフロップを構成するゲート型電界効果トランジス
タのしきい値電圧よりも大きいとき書込み動作が正常に
行われる。電源電位が低い電圧電源であっても上記ゲー
ト入力に電源電位よりも高い昇圧電位が印加されるので
、書込み動作が支障なく行われることとなる。換言すれ
ば、従来に比して低電圧の電源の使用が可能となり、更
には電源電池の本数を減らすこともできる。
【0014】情報書込み期間中、ワード線電位を一律に
昇圧状態に維持することも可能であるが、充分な昇圧電
位を確実に確保するために、ワード線電位変圧手段とし
ては情報書込み時において前記昇圧電位と低電源電位と
の間で昇圧・降圧動作を繰り返す変圧繰り返し手段を有
する構成とすることが望ましい。この変圧繰り返し手段
によれば、書込み期間中、同一のデータを幾度も書き込
む多重チェック方式による書込み動作が実現され、誤り
書込みを極力防止することができる。またワード線電位
変圧手段が昇圧電位を2回以上の昇圧操作で逓増して生
成する多段昇圧手段を有する場合には、充分高い昇圧電
位を確保することができる。
昇圧状態に維持することも可能であるが、充分な昇圧電
位を確実に確保するために、ワード線電位変圧手段とし
ては情報書込み時において前記昇圧電位と低電源電位と
の間で昇圧・降圧動作を繰り返す変圧繰り返し手段を有
する構成とすることが望ましい。この変圧繰り返し手段
によれば、書込み期間中、同一のデータを幾度も書き込
む多重チェック方式による書込み動作が実現され、誤り
書込みを極力防止することができる。またワード線電位
変圧手段が昇圧電位を2回以上の昇圧操作で逓増して生
成する多段昇圧手段を有する場合には、充分高い昇圧電
位を確保することができる。
【0015】このように、本発明では電源電位を選択さ
れたワード線に供給するのではなく、ワード線電位変圧
手段からの昇圧電位をワード線に供給するものであるが
、ワード線が所定の昇圧電位に設定されるまではある程
度のタイムラグが生じる。そこで、本発明におけるデー
タ線周辺回路としては、情報読み出し時においてワード
線が書込み電位に設定される時点を検出する電位設定検
出手段と、その電位設定検出手段の出力に基づいてセン
スアンプを能動化すべきセンスアンプ制御信号を送出す
るセンスアンプ制御手段とを有する構成とされている。 このような回路構成によれば、ワード線の電位が所定の
値に設定された後、センスアンプが能動化されることか
ら、昇圧過程においてデータ線上にノイズが乗り、デー
タ線上に反転データが現れていても、センスアンプがそ
れを増幅しないので、反転データの増幅電位を相殺緩和
するに要する時間を無くすことができる。従って、誤り
読み出しの発生の抑制やセンスアンプの後段回路におけ
る各種信号のタイミング調整が容易になる。
れたワード線に供給するのではなく、ワード線電位変圧
手段からの昇圧電位をワード線に供給するものであるが
、ワード線が所定の昇圧電位に設定されるまではある程
度のタイムラグが生じる。そこで、本発明におけるデー
タ線周辺回路としては、情報読み出し時においてワード
線が書込み電位に設定される時点を検出する電位設定検
出手段と、その電位設定検出手段の出力に基づいてセン
スアンプを能動化すべきセンスアンプ制御信号を送出す
るセンスアンプ制御手段とを有する構成とされている。 このような回路構成によれば、ワード線の電位が所定の
値に設定された後、センスアンプが能動化されることか
ら、昇圧過程においてデータ線上にノイズが乗り、デー
タ線上に反転データが現れていても、センスアンプがそ
れを増幅しないので、反転データの増幅電位を相殺緩和
するに要する時間を無くすことができる。従って、誤り
読み出しの発生の抑制やセンスアンプの後段回路におけ
る各種信号のタイミング調整が容易になる。
【0016】
【実施例】次に、本発明に係る実施例を添付図面に基づ
いて説明する。
いて説明する。
【0017】図1は本発明の実施例に係るモノリシック
のポリシリコン高抵抗負荷型メモリセルを備えたSRA
Mの全体概略構成を示すブロック図で、図2はそのSR
AMの周辺回路における新規な回路構成のうち主に書込
み動作に関連する部分を示すブロック図である。なお、
図1において図22図に示す部分と同一部分には同一参
照符号を付し、その説明は省略する。
のポリシリコン高抵抗負荷型メモリセルを備えたSRA
Mの全体概略構成を示すブロック図で、図2はそのSR
AMの周辺回路における新規な回路構成のうち主に書込
み動作に関連する部分を示すブロック図である。なお、
図1において図22図に示す部分と同一部分には同一参
照符号を付し、その説明は省略する。
【0018】本実施例においてはワード線パルス駆動方
式が採用されており、内部同期回路31は、ワード線W
Lが選択されて読み出し動作中のメモリセル1に流れ込
む電流を減らすために、アドレス遷移検出回路(ATD
)28,29,30から発生した基本パルスを基にして
ワード線WLを一定期間だけパルス駆動すべきオートパ
ワーダウン信号APD を生成する。チップコントロー
ル回路21はシステム制御信号CS(バー),ライトイ
ネーブル信号WE(バー)及びアウトプットイネーブル
信号OE(バー)を生成する。本実施例における新規な
構成の1つは、書込み動作のワード線選択時においてワ
ード線WLの電位を電源電位VDD以上に設定するワー
ド線電位変圧回路50を有するところにある。このワー
ド線電位変圧回路50の内部構成は、図2に示すように
、リングオシレータ回路51,変圧タイミング信号発生
回路54,昇圧ゲート制御信号作成回路55,昇圧電位
発生回路56,ワード線供給電位合成回路57及びワー
ド線電位印加制御回路59を有する。
式が採用されており、内部同期回路31は、ワード線W
Lが選択されて読み出し動作中のメモリセル1に流れ込
む電流を減らすために、アドレス遷移検出回路(ATD
)28,29,30から発生した基本パルスを基にして
ワード線WLを一定期間だけパルス駆動すべきオートパ
ワーダウン信号APD を生成する。チップコントロー
ル回路21はシステム制御信号CS(バー),ライトイ
ネーブル信号WE(バー)及びアウトプットイネーブル
信号OE(バー)を生成する。本実施例における新規な
構成の1つは、書込み動作のワード線選択時においてワ
ード線WLの電位を電源電位VDD以上に設定するワー
ド線電位変圧回路50を有するところにある。このワー
ド線電位変圧回路50の内部構成は、図2に示すように
、リングオシレータ回路51,変圧タイミング信号発生
回路54,昇圧ゲート制御信号作成回路55,昇圧電位
発生回路56,ワード線供給電位合成回路57及びワー
ド線電位印加制御回路59を有する。
【0019】リングオシレータ回路51は、内部同期回
路31からのシステム制御信号SC(バー)を基に繰り
返しパルスを生成する。リングオシレータ回路51は、
図3に示すように、リングオシレータ52と、オートパ
ワーダウン信号APD ,ライトイネーブル信号WE(
バー)及びシステム制御信号SC(バー)を入力として
リングオシレータ52を選択的に能動化させる選択駆動
回路53とから構成されている。リングオシレータ52
は図4に示す複数の論理回路のループ接続で構成され、
選択駆動回路53の出力A(「H」)の印加期間中繰り
返し発振パルスBを発生する。
路31からのシステム制御信号SC(バー)を基に繰り
返しパルスを生成する。リングオシレータ回路51は、
図3に示すように、リングオシレータ52と、オートパ
ワーダウン信号APD ,ライトイネーブル信号WE(
バー)及びシステム制御信号SC(バー)を入力として
リングオシレータ52を選択的に能動化させる選択駆動
回路53とから構成されている。リングオシレータ52
は図4に示す複数の論理回路のループ接続で構成され、
選択駆動回路53の出力A(「H」)の印加期間中繰り
返し発振パルスBを発生する。
【0020】変圧タイミング信号発生回路54は、図3
に示すように、複数の組合せ論理回路と複数の遅延回路
とから構成され、システム制御信号SC(バー)とリン
グオシレータ回路51の出力たる繰り返し発振パルスB
を基に電源電位VDDをパルス波高とする所要のタイミ
ング信号tR ,t1 ,t2 ,t3 を作成する。
に示すように、複数の組合せ論理回路と複数の遅延回路
とから構成され、システム制御信号SC(バー)とリン
グオシレータ回路51の出力たる繰り返し発振パルスB
を基に電源電位VDDをパルス波高とする所要のタイミ
ング信号tR ,t1 ,t2 ,t3 を作成する。
【0021】昇圧ゲート制御信号作成回路55は、タイ
ミング信号tR,t1 ,t2 ,t3 及びブロック
信号BLOCK を基にワード線電位変圧回路50にお
ける所定のMOSトランジスタのゲートを駆動制御する
昇圧ゲート制御信号Vto,Vgateを作成する。
ミング信号tR,t1 ,t2 ,t3 及びブロック
信号BLOCK を基にワード線電位変圧回路50にお
ける所定のMOSトランジスタのゲートを駆動制御する
昇圧ゲート制御信号Vto,Vgateを作成する。
【0022】昇圧ゲート制御信号作成回路55の回路構
成は、図5に示すように、昇圧ゲート制御信号Vto,
を作成する第1の昇圧ゲート制御信号作成回路55aと
、昇圧ゲート制御信号Vgateを作成する第2の昇圧
ゲート制御信号作成回路55bとからなる。
成は、図5に示すように、昇圧ゲート制御信号Vto,
を作成する第1の昇圧ゲート制御信号作成回路55aと
、昇圧ゲート制御信号Vgateを作成する第2の昇圧
ゲート制御信号作成回路55bとからなる。
【0023】第1の昇圧ゲート制御信号作成回路55a
は、タイミング信号t1 とブロック信号BLOCK
とを基に昇圧キャパシタC1 を充電する電荷注入回路
55aaと、タイミング信号t1 ,ブロック信号BL
OCK 及びタイミング信号tR を基に昇圧キャパシ
タC1 の負極電位を高める電位印加回路55abと、
昇圧時における昇圧ゲート制御信号Vtoが必要以上に
昇圧されないよう制御するリミッタ回路55acとから
なる。なお、昇圧キャパシタC1 の一方の電極はゲー
ト電極と同一層の1層目のポリシリコン層を利用して形
成され、その他方の電極は絶縁膜を介してポリシリコン
高抵抗負荷と同一層の2層目のポリシリコン層を利用し
て形成される。昇圧キャパシタC1 の正極は下層のポ
リシリコン層で、その負極は上層のポリシリコン層とさ
れている。昇圧時に昇圧キャパシタC1 による昇圧電
荷が配線層に与える影響を少なくするため、昇圧信号を
上層のポリシリコン層へ印加し、下層のポリシリコン層
から昇圧電位を取り出す構造としてある。以下に説明す
る各昇圧キャパシタも同様な構造とされている。
は、タイミング信号t1 とブロック信号BLOCK
とを基に昇圧キャパシタC1 を充電する電荷注入回路
55aaと、タイミング信号t1 ,ブロック信号BL
OCK 及びタイミング信号tR を基に昇圧キャパシ
タC1 の負極電位を高める電位印加回路55abと、
昇圧時における昇圧ゲート制御信号Vtoが必要以上に
昇圧されないよう制御するリミッタ回路55acとから
なる。なお、昇圧キャパシタC1 の一方の電極はゲー
ト電極と同一層の1層目のポリシリコン層を利用して形
成され、その他方の電極は絶縁膜を介してポリシリコン
高抵抗負荷と同一層の2層目のポリシリコン層を利用し
て形成される。昇圧キャパシタC1 の正極は下層のポ
リシリコン層で、その負極は上層のポリシリコン層とさ
れている。昇圧時に昇圧キャパシタC1 による昇圧電
荷が配線層に与える影響を少なくするため、昇圧信号を
上層のポリシリコン層へ印加し、下層のポリシリコン層
から昇圧電位を取り出す構造としてある。以下に説明す
る各昇圧キャパシタも同様な構造とされている。
【0024】第2の昇圧ゲート制御信号作成回路55b
は、タイミング信号t1 とブロック信号BLOCK
とを基に1段目の昇圧キャパシタC2 を充電する1段
目の電荷注入回路55ba(第1の制御信号作成回路5
5aの電荷注入回路55aaの一部回路構成を兼用して
いる)と、ブロック信号BLOCK 及びタイミング信
号t2 を基に1段目の昇圧キャパシタC2 の負極電
位を高める1段目の電位印加回路55bbと、昇圧時に
おける電荷注入回路55baのMOSトランジタT4
の破壊を防止するリミッタ回路55bcと、昇圧キャパ
シタC2 の負極電位を伝達する電位伝達回路55bd
と、ブロック信号BLOCK 及びタイミング信号t3
を基に2段目の昇圧キャパシタC3 の負極電位を高
める2段目の電位印加回路55beと、ブロック信号B
LOCK 及びタイミング信号t1 を基に2段目の昇
圧キャパシタC3 の電荷を放電させる放電回路55b
fとから構成されている。1段目の電荷注入回路55b
a,昇圧キャパシタC2 ,電位印加回路55bb及び
リミッタ回路55bcは2段目の昇圧キャパシタC3
に対する実質的な充電回路を構成している。なお、昇圧
キャパシタC2 ,C3 の一方の電極はゲート電極と
同一層の1層目のポリシリコン層を利用して形成され、
その他方の電極は絶縁膜を介してポリシリコン高抵抗負
荷と同一層の2層目のポリシリコン層を利用して形成さ
れる。
は、タイミング信号t1 とブロック信号BLOCK
とを基に1段目の昇圧キャパシタC2 を充電する1段
目の電荷注入回路55ba(第1の制御信号作成回路5
5aの電荷注入回路55aaの一部回路構成を兼用して
いる)と、ブロック信号BLOCK 及びタイミング信
号t2 を基に1段目の昇圧キャパシタC2 の負極電
位を高める1段目の電位印加回路55bbと、昇圧時に
おける電荷注入回路55baのMOSトランジタT4
の破壊を防止するリミッタ回路55bcと、昇圧キャパ
シタC2 の負極電位を伝達する電位伝達回路55bd
と、ブロック信号BLOCK 及びタイミング信号t3
を基に2段目の昇圧キャパシタC3 の負極電位を高
める2段目の電位印加回路55beと、ブロック信号B
LOCK 及びタイミング信号t1 を基に2段目の昇
圧キャパシタC3 の電荷を放電させる放電回路55b
fとから構成されている。1段目の電荷注入回路55b
a,昇圧キャパシタC2 ,電位印加回路55bb及び
リミッタ回路55bcは2段目の昇圧キャパシタC3
に対する実質的な充電回路を構成している。なお、昇圧
キャパシタC2 ,C3 の一方の電極はゲート電極と
同一層の1層目のポリシリコン層を利用して形成され、
その他方の電極は絶縁膜を介してポリシリコン高抵抗負
荷と同一層の2層目のポリシリコン層を利用して形成さ
れる。
【0025】昇圧電位発生回路56は、ライトイネーブ
ル信号WE(バー),タイミング信号t1 ,t2 ,
t3 を基に電源電位VDD以上の値の昇圧電位VPP
を発生する。昇圧電位発生回路56の回路構成は、図6
に示すように、タイミング信号t1を基に1段目の昇圧
キャパシタC4 を充電する1段目の電荷注入回路56
aと、ライトイネーブル信号WE(バー)及びタイミン
グ信号t2 を基に1段目の昇圧キャパシタC4 の負
極電位を高める1段目の電位印加回路56bと、昇圧時
における電位伝達回路56dのMOSトランジスタT1
1の破壊を防止するリミッタ回路56cと、電位伝達回
路56dと、ライトイネーブル信号WE(バー)及びタ
イミング信号t2 を基に電位伝達回路56dに電源電
位VDDを印加する電位印加回路56eと、昇圧キャパ
シタC5 の負極電位を高める2段目の電位印加回路5
6fとを有している。なお、昇圧キャパシタC4 ,C
5 の一方の電極はゲート電極と同一層の1層目のポリ
シリコン層を利用して形成され、その他方の電極は絶縁
膜を介してポリシリコン高抵抗負荷と同一層の2層目の
ポリシリコン層を利用して形成される。
ル信号WE(バー),タイミング信号t1 ,t2 ,
t3 を基に電源電位VDD以上の値の昇圧電位VPP
を発生する。昇圧電位発生回路56の回路構成は、図6
に示すように、タイミング信号t1を基に1段目の昇圧
キャパシタC4 を充電する1段目の電荷注入回路56
aと、ライトイネーブル信号WE(バー)及びタイミン
グ信号t2 を基に1段目の昇圧キャパシタC4 の負
極電位を高める1段目の電位印加回路56bと、昇圧時
における電位伝達回路56dのMOSトランジスタT1
1の破壊を防止するリミッタ回路56cと、電位伝達回
路56dと、ライトイネーブル信号WE(バー)及びタ
イミング信号t2 を基に電位伝達回路56dに電源電
位VDDを印加する電位印加回路56eと、昇圧キャパ
シタC5 の負極電位を高める2段目の電位印加回路5
6fとを有している。なお、昇圧キャパシタC4 ,C
5 の一方の電極はゲート電極と同一層の1層目のポリ
シリコン層を利用して形成され、その他方の電極は絶縁
膜を介してポリシリコン高抵抗負荷と同一層の2層目の
ポリシリコン層を利用して形成される。
【0026】ワード線供給電位合成回路57はライトイ
ネーブル信号WE(バー),ブロック信号BLOCK
,タイミング信号tR ,及び昇圧ゲート制御信号Vt
o,Vgateを基に電源電位VDDと昇圧電位VPP
とを選択的に切り換えてワード線に印加すべきワード線
供給電位VVOL を合成する。このワード線供給電位
合成回路57の構成は、図7に示すように、ライトイネ
ーブル信号WE(バー)及び昇圧ゲート制御信号Vto
,Vgateを基に電源電位VDDと略等しい電位を読
み出し動作時においてワード線電位印加制御回路59へ
送り出す電源電位供給系57aと、ブロック信号BLO
CK ,タイミング信号tR ,及び昇圧ゲート制御信
号Vto,Vgateを基に昇圧電位VPPと略等しい
電位を書込み時において間欠的に繰り返し送り出す昇圧
電位供給系57bとからなる。
ネーブル信号WE(バー),ブロック信号BLOCK
,タイミング信号tR ,及び昇圧ゲート制御信号Vt
o,Vgateを基に電源電位VDDと昇圧電位VPP
とを選択的に切り換えてワード線に印加すべきワード線
供給電位VVOL を合成する。このワード線供給電位
合成回路57の構成は、図7に示すように、ライトイネ
ーブル信号WE(バー)及び昇圧ゲート制御信号Vto
,Vgateを基に電源電位VDDと略等しい電位を読
み出し動作時においてワード線電位印加制御回路59へ
送り出す電源電位供給系57aと、ブロック信号BLO
CK ,タイミング信号tR ,及び昇圧ゲート制御信
号Vto,Vgateを基に昇圧電位VPPと略等しい
電位を書込み時において間欠的に繰り返し送り出す昇圧
電位供給系57bとからなる。
【0027】電源電圧供給系57aは、ライトイネーブ
ル信号WE(バー)のバッファ回路57aaと、昇圧ゲ
ート制御信号Vtoで制御される電位伝達回路57ab
と、昇圧ゲート制御信号Vgateの到来を契機に昇圧
する昇圧キャパシタC6 と、その充電電位で制御され
る電位伝達回路57acと、電位伝達回路57acのM
OSトランジスタT14の破壊を防止するリミッタ回路
57adとを有している。
ル信号WE(バー)のバッファ回路57aaと、昇圧ゲ
ート制御信号Vtoで制御される電位伝達回路57ab
と、昇圧ゲート制御信号Vgateの到来を契機に昇圧
する昇圧キャパシタC6 と、その充電電位で制御され
る電位伝達回路57acと、電位伝達回路57acのM
OSトランジスタT14の破壊を防止するリミッタ回路
57adとを有している。
【0028】昇圧電位供給系57bは、ライトイネーブ
ル信号WE(バー),ブロック信号BLOCK ,タイ
ミング信号tR を入力とする論理回路57baと、昇
圧ゲート制御信号Vtoで制御される電位伝達回路57
bbと、昇圧ゲート制御信号Vgateの到来を契機に
昇圧する昇圧キャパシタC7 と、その充電電位で制御
される電位伝達回路57bcとを有している。なお、昇
圧キャパシタC6 ,C7 の一方の電極はゲート電極
と同一層の1層目のポリシリコン層を利用して形成され
、その他方の電極は絶縁膜を介してポリシリコン高抵抗
負荷と同一層の2層目のポリシリコン層を利用して形成
される。
ル信号WE(バー),ブロック信号BLOCK ,タイ
ミング信号tR を入力とする論理回路57baと、昇
圧ゲート制御信号Vtoで制御される電位伝達回路57
bbと、昇圧ゲート制御信号Vgateの到来を契機に
昇圧する昇圧キャパシタC7 と、その充電電位で制御
される電位伝達回路57bcとを有している。なお、昇
圧キャパシタC6 ,C7 の一方の電極はゲート電極
と同一層の1層目のポリシリコン層を利用して形成され
、その他方の電極は絶縁膜を介してポリシリコン高抵抗
負荷と同一層の2層目のポリシリコン層を利用して形成
される。
【0029】ワード線電位印加制御回路59は、Xデコ
ーダ及びワード線バッファ回路22の出力, ブロック
信号BLOCK ,タイミング信号tR ,昇圧ゲート
制御信号Vto,Vgateを基にワード線供給電位V
VOL のワード線WLへの印加を制御する。図8に示
すように、Xデコーダ及びワード線バッファ回路22は
従来と同様の構成であるが、Xデコーダ及びワード線バ
ッファ回路22とメモリセル1の間にはワード線電位印
加制御回路59が介在している。ワード線電位印加制御
回路59の構成は、図8に示すように、昇圧ゲート制御
信号Vtoを基にXデコーダ及びワード線バッファ回路
22の出力電位をその電位低下を補償しつつ伝達する第
1の電位伝達回路59aと、昇圧ゲート制御信号Vga
te の印加の契機で昇圧する昇圧キャパシタC8
(又はC9 )と、その昇圧電位の制御でワード線供給
電位VVOL を伝達する第2の電位伝達回路59bと
、ブロック信号BLOCK 及びタイミング信号tR
から放電タイミング信号tROを作成する放電タイミン
グ回路59cと、この放電タイミング信号tROにより
昇圧キャパシタC8 (又はC9 )の充電電荷を放電
させる昇圧キャパシタ放電回路59dと、ワード線WL
の非選択の開始時にワード線WLの電荷を急速に放電さ
せるワード線放電回路59eとを有している。昇圧キャ
パシタC8 ,C9 の一方の電極はゲート電極と同一
層の1層目のポリシリコン層を利用して形成され、その
他方の電極は絶縁膜を介してポリシリコン高抵抗負荷と
同一層の2層目のポリシリコン層を利用して形成される
。
ーダ及びワード線バッファ回路22の出力, ブロック
信号BLOCK ,タイミング信号tR ,昇圧ゲート
制御信号Vto,Vgateを基にワード線供給電位V
VOL のワード線WLへの印加を制御する。図8に示
すように、Xデコーダ及びワード線バッファ回路22は
従来と同様の構成であるが、Xデコーダ及びワード線バ
ッファ回路22とメモリセル1の間にはワード線電位印
加制御回路59が介在している。ワード線電位印加制御
回路59の構成は、図8に示すように、昇圧ゲート制御
信号Vtoを基にXデコーダ及びワード線バッファ回路
22の出力電位をその電位低下を補償しつつ伝達する第
1の電位伝達回路59aと、昇圧ゲート制御信号Vga
te の印加の契機で昇圧する昇圧キャパシタC8
(又はC9 )と、その昇圧電位の制御でワード線供給
電位VVOL を伝達する第2の電位伝達回路59bと
、ブロック信号BLOCK 及びタイミング信号tR
から放電タイミング信号tROを作成する放電タイミン
グ回路59cと、この放電タイミング信号tROにより
昇圧キャパシタC8 (又はC9 )の充電電荷を放電
させる昇圧キャパシタ放電回路59dと、ワード線WL
の非選択の開始時にワード線WLの電荷を急速に放電さ
せるワード線放電回路59eとを有している。昇圧キャ
パシタC8 ,C9 の一方の電極はゲート電極と同一
層の1層目のポリシリコン層を利用して形成され、その
他方の電極は絶縁膜を介してポリシリコン高抵抗負荷と
同一層の2層目のポリシリコン層を利用して形成される
。
【0030】この実施例においては、後述するような理
由から、読み出し動作を制御する回路が付加されている
。図1に示す昇圧検出回路39は、ワード線電位変圧回
路50からのタイミング信号t3 及びライトイネーブ
ル信号WE(バー)を基にワード線WLの昇圧動作の完
了時点を検出してタイミング信号t5 (バー)をセン
スアンプ制御回路38及びビット線・データ線負荷コン
トロール回路36へ送出する。この昇圧検出回路39の
回路構成は、図9に示すように、最終的な昇圧動作の開
始を決定するタイミング信号t3 を所定期間だけ遅延
させる遅延回路39aと、その遅延信号とライトイネー
ブル信号WE(バー)を基にタイミング信号t5 (バ
ー)を作成するタイミング回路39bとからなる。セン
スアンプ制御回路38は、システムコントロール信号S
C(バー),タイミング信号t5 (バー),オートパ
ワーダウン信号APD 及びライトイネーブル信号WE
(バー)を基にセンスアンプ33のON/OFF を制
御すべきセンスアンプ制御信号φSAを出力する。この
センスアンプ制御回路38は図10に示す回路構成であ
る。ビット線・データ線負荷コントロール回路36は所
定のタイミングでビット線負荷制御信号φEQ,ビット
線可変インピーダンス制御信号LDO 及びデータ線負
荷制御φDBを出力する。このビット線・データ線負荷
コントロール回路36は図11に示す回路構成であるが
、ビット線負荷制御信号φEQ,及びデータ線負荷制御
φDBは昇圧検出回路39の出力たるタイミング信号t
5 (バー)を加味して作成されている。なお、ビット
線負荷回路35及びデータ線負荷回路32は従来と同様
な構成で、例えば図12に示す回路構成である。
由から、読み出し動作を制御する回路が付加されている
。図1に示す昇圧検出回路39は、ワード線電位変圧回
路50からのタイミング信号t3 及びライトイネーブ
ル信号WE(バー)を基にワード線WLの昇圧動作の完
了時点を検出してタイミング信号t5 (バー)をセン
スアンプ制御回路38及びビット線・データ線負荷コン
トロール回路36へ送出する。この昇圧検出回路39の
回路構成は、図9に示すように、最終的な昇圧動作の開
始を決定するタイミング信号t3 を所定期間だけ遅延
させる遅延回路39aと、その遅延信号とライトイネー
ブル信号WE(バー)を基にタイミング信号t5 (バ
ー)を作成するタイミング回路39bとからなる。セン
スアンプ制御回路38は、システムコントロール信号S
C(バー),タイミング信号t5 (バー),オートパ
ワーダウン信号APD 及びライトイネーブル信号WE
(バー)を基にセンスアンプ33のON/OFF を制
御すべきセンスアンプ制御信号φSAを出力する。この
センスアンプ制御回路38は図10に示す回路構成であ
る。ビット線・データ線負荷コントロール回路36は所
定のタイミングでビット線負荷制御信号φEQ,ビット
線可変インピーダンス制御信号LDO 及びデータ線負
荷制御φDBを出力する。このビット線・データ線負荷
コントロール回路36は図11に示す回路構成であるが
、ビット線負荷制御信号φEQ,及びデータ線負荷制御
φDBは昇圧検出回路39の出力たるタイミング信号t
5 (バー)を加味して作成されている。なお、ビット
線負荷回路35及びデータ線負荷回路32は従来と同様
な構成で、例えば図12に示す回路構成である。
【0031】次に本実施例における書込み動作について
説明する。書込み動作期間においては、ライトイネーブ
ル信号WE(バー)が「L」で、オートパワーダウン信
号APDは「L」である。書込み動作時直前において内
部同期回路31からのシステムコントロール信号SC(
バー)が「L」になると、図3に示す選択駆動回路53
の出力Aが「H」に設定される。この出力Aが「H」の
期間は図13に示すようにリングオシレータ52の出力
は発振パルスBを送出する。発振パルスBが送出される
と、変圧タイミング信号発生回路54が図13に示すタ
イミング信号tR ,t1 ,t2 ,t3 を発生す
る。タイミング信号tR は発振パルスBの立ち下がり
直後に立ち上がって発振パルスBのパルス幅に比して短
いパルス幅を有する繰り返しパルスである。タイミング
信号t1 はタイミング信号tR の立ち上がりと同時
に立ち上がって、タイミング信号tR のパルス幅より
は長いものの発振パルスBのパルス幅に比して短いパル
ス幅を有する繰り返しパルスである。 タイミング信号t2 はタイミング信号t1 の立ち下
がりと同時に立ち上がってタイミング信号t1 の立ち
上がりよりも少し早く立ち下がる繰り返しパルスである
。タイミング信号t3 はタイミング信号t2 のパル
ス幅に比して短いパルス幅を有し、タイミング信号t2
の立ち下がりと同時に立ち下がる繰り返しパルスであ
る。ここで、本実施例において発振手段たるリングオシ
レータ回路51を用いる意義は、後述するように、電源
電位VDD以上の昇圧電位をワード線WLに繰り返し印
加せしめ、メモリセル1へのデータの書き込みを確実に
行わせるところにある。
説明する。書込み動作期間においては、ライトイネーブ
ル信号WE(バー)が「L」で、オートパワーダウン信
号APDは「L」である。書込み動作時直前において内
部同期回路31からのシステムコントロール信号SC(
バー)が「L」になると、図3に示す選択駆動回路53
の出力Aが「H」に設定される。この出力Aが「H」の
期間は図13に示すようにリングオシレータ52の出力
は発振パルスBを送出する。発振パルスBが送出される
と、変圧タイミング信号発生回路54が図13に示すタ
イミング信号tR ,t1 ,t2 ,t3 を発生す
る。タイミング信号tR は発振パルスBの立ち下がり
直後に立ち上がって発振パルスBのパルス幅に比して短
いパルス幅を有する繰り返しパルスである。タイミング
信号t1 はタイミング信号tR の立ち上がりと同時
に立ち上がって、タイミング信号tR のパルス幅より
は長いものの発振パルスBのパルス幅に比して短いパル
ス幅を有する繰り返しパルスである。 タイミング信号t2 はタイミング信号t1 の立ち下
がりと同時に立ち上がってタイミング信号t1 の立ち
上がりよりも少し早く立ち下がる繰り返しパルスである
。タイミング信号t3 はタイミング信号t2 のパル
ス幅に比して短いパルス幅を有し、タイミング信号t2
の立ち下がりと同時に立ち下がる繰り返しパルスであ
る。ここで、本実施例において発振手段たるリングオシ
レータ回路51を用いる意義は、後述するように、電源
電位VDD以上の昇圧電位をワード線WLに繰り返し印
加せしめ、メモリセル1へのデータの書き込みを確実に
行わせるところにある。
【0032】図5に示す昇圧ゲート制御信号作成回路5
5における各信号波形を図14に示す。
5における各信号波形を図14に示す。
【0033】ある特定のブロック(メモリセルアレイ)
の選択状態のときはそのブロックに対するブロック信号
BLOCK が「H」である。タイミング信号t2 ,
t3 が「L」状態で、タイミング信号tR ,t1
が「L」から「H」へ変化すると、第1の昇圧ゲート制
御信号作成回路55aのMOSトランジスタT1 が導
通し、これによりMOSトランジスタT2 ,T4 が
オン状態となり、昇圧キャパシタC1 ,C2 の負極
電位が「L」であるので、これらのキャパシタが充電さ
れる。このとき昇圧ゲート制御信号VTOの電位は図1
4に示すようにVDD−VT (T2 )で、ノードP
1 はVDD−VT (T4 )に設定される。但し、
VT (T2 )はMOSトランジスタT2 のしきい
値電圧(バックゲート効果による電圧降下分を含む)、
VT (T4 )はMOSトランジスタT4 のしきい
値電圧(バックゲート効果による電圧降下分を含む)で
ある。次に、タイミング信号tR が「H」から「L」
へ変化し、タイミング信号t1 が「H」のままである
と、昇圧キャパシタC1 の負極電位が電源電位VDD
になるので、昇圧ゲート制御信号VTOの電位はVDD
+VT (T3 )の上限値まで昇圧される。MOSト
ランジスタT3 はリミッタ回路55acを構成してお
り、昇圧キャパシタC1 の正極電位たる信号VTOの
電位の上昇を制限している。次に、タイミング信号t1
が「H」から「L」へ変化すると共に、タイミング信
号t2 が「L」から「H」へ変化すると、電位印加回
路55bbによって昇圧キャパシタC2 の負極電位が
「H」となるので、ノードP1 はVDD+VT (T
5 )に設定される。但し、VT (T5 )はトラン
ジスタT5 のしきい値電圧(バックゲート効果による
電圧降下分を含む)である。MOSトランジスタT6
はリミッタ回路55bcを構成しており、昇圧キャパシ
タC2 の正極電位たるノードP1 の電位の上昇を制
限し、MOSトランジスタT4 の破壊を防止している
。このとき、電位伝達回路55bdのMOSトランジス
タT6 のゲート電位はVDD+VT (T5 )であ
り、そのドレイン電位はVDDであるので、VT (T
6 )≦VT (T5 )であれば、そのソース電位た
る昇圧ゲート制御信号Vgateの電位は少なくとも電
源電位VDDまで上昇し、昇圧キャパシタC3 が充電
される。但し、VT (T6 )はMOSトランジスタ
T6 のしきい値電圧(バックゲート効果による電圧降
下分を含む)である。次に、タイミング信号t2 が「
H」のままでタイミング信号t3 が「L」から「H」
へ変化すると、電位印加回路55beが昇圧キャパシタ
C3 の負極電位を電源電位VDDまで高めるので、昇
圧ゲート制御信号Vgateの電位は電源電位VDD以
上の電位まで上昇する。ここで、昇圧キャパシタC3
の昇圧動作による充電電圧をVC3とすれば、昇圧ゲー
ト制御信号Vgateの電位はVDD+VC3に設定さ
れる。 この後、タイミング信号tR ,t1 が「L」から「
H」へ,タイミング信号t2 ,t3 が「H」から「
L」へ変化し、上述の動作が繰り返されるが、タイミン
グ信号t1 の「H」の期間中は放電回路55bfのM
OSトランジスタT7 がオフしており、昇圧ゲート制
御信号Vgateの電位は「L」に維持されている。
の選択状態のときはそのブロックに対するブロック信号
BLOCK が「H」である。タイミング信号t2 ,
t3 が「L」状態で、タイミング信号tR ,t1
が「L」から「H」へ変化すると、第1の昇圧ゲート制
御信号作成回路55aのMOSトランジスタT1 が導
通し、これによりMOSトランジスタT2 ,T4 が
オン状態となり、昇圧キャパシタC1 ,C2 の負極
電位が「L」であるので、これらのキャパシタが充電さ
れる。このとき昇圧ゲート制御信号VTOの電位は図1
4に示すようにVDD−VT (T2 )で、ノードP
1 はVDD−VT (T4 )に設定される。但し、
VT (T2 )はMOSトランジスタT2 のしきい
値電圧(バックゲート効果による電圧降下分を含む)、
VT (T4 )はMOSトランジスタT4 のしきい
値電圧(バックゲート効果による電圧降下分を含む)で
ある。次に、タイミング信号tR が「H」から「L」
へ変化し、タイミング信号t1 が「H」のままである
と、昇圧キャパシタC1 の負極電位が電源電位VDD
になるので、昇圧ゲート制御信号VTOの電位はVDD
+VT (T3 )の上限値まで昇圧される。MOSト
ランジスタT3 はリミッタ回路55acを構成してお
り、昇圧キャパシタC1 の正極電位たる信号VTOの
電位の上昇を制限している。次に、タイミング信号t1
が「H」から「L」へ変化すると共に、タイミング信
号t2 が「L」から「H」へ変化すると、電位印加回
路55bbによって昇圧キャパシタC2 の負極電位が
「H」となるので、ノードP1 はVDD+VT (T
5 )に設定される。但し、VT (T5 )はトラン
ジスタT5 のしきい値電圧(バックゲート効果による
電圧降下分を含む)である。MOSトランジスタT6
はリミッタ回路55bcを構成しており、昇圧キャパシ
タC2 の正極電位たるノードP1 の電位の上昇を制
限し、MOSトランジスタT4 の破壊を防止している
。このとき、電位伝達回路55bdのMOSトランジス
タT6 のゲート電位はVDD+VT (T5 )であ
り、そのドレイン電位はVDDであるので、VT (T
6 )≦VT (T5 )であれば、そのソース電位た
る昇圧ゲート制御信号Vgateの電位は少なくとも電
源電位VDDまで上昇し、昇圧キャパシタC3 が充電
される。但し、VT (T6 )はMOSトランジスタ
T6 のしきい値電圧(バックゲート効果による電圧降
下分を含む)である。次に、タイミング信号t2 が「
H」のままでタイミング信号t3 が「L」から「H」
へ変化すると、電位印加回路55beが昇圧キャパシタ
C3 の負極電位を電源電位VDDまで高めるので、昇
圧ゲート制御信号Vgateの電位は電源電位VDD以
上の電位まで上昇する。ここで、昇圧キャパシタC3
の昇圧動作による充電電圧をVC3とすれば、昇圧ゲー
ト制御信号Vgateの電位はVDD+VC3に設定さ
れる。 この後、タイミング信号tR ,t1 が「L」から「
H」へ,タイミング信号t2 ,t3 が「H」から「
L」へ変化し、上述の動作が繰り返されるが、タイミン
グ信号t1 の「H」の期間中は放電回路55bfのM
OSトランジスタT7 がオフしており、昇圧ゲート制
御信号Vgateの電位は「L」に維持されている。
【0034】次に、昇圧電位発生回路56の動作につい
て図15を参照しつつ説明する。まず、書込み動作時に
はライトイネーブル信号WE(バー)の電位は「L」に
設定されいる。タイミング信号t2 ,t3 が「L」
状態で、タイミング信号t1 が「L」から「H」へ変
化すると、電荷注入回路56aのMOSトランジスタT
8 が導通し、これによりMOSトランジスタT9 が
オン状態となり、昇圧キャパシタC4 の負極電位は「
L」であるので、このキャパシタC4 が充電される。 このときノードP2 の電位は図15に示すように、V
DD−VT (T9 )に設定される。但し、VT (
T9 )はMOSトランジスタT9 のしきい値電圧(
バックゲート効果による電圧降下分を含む)である。次
に、タイミング信号t1 が「H」から「L」へ変化し
、タイミング信号t2が「L」から「H」へ変化すると
、電位印加回路56bが昇圧キャパシタC4 の負極電
位を電位VDDまで高めるので、ノードP2 の電位は
VDD+VT (T10)の上限値まで昇圧される。但
し、VT (T10)はMOSトランジスタT10のし
きい値電圧(バックゲート効果による電圧降下分を含む
)である。MOSトランジスタT10はリミッタ回路5
6cを構成しており、ノードP2 の電位の上昇を制限
し、MOSトランジスタT11の破壊を防止している。 これと同時に、電位印加回路56eが電位伝達回路のM
OSトランジスタT11のドレインに電源電位VDDを
印加するが、このとき、MOSトランジスタT11のゲ
ート電位がVDD+VT (T10)であり、そのドレ
イン電位がVDDであるので、VT (T11)≦VT
(T10)であれば、そのソース電位たる昇圧電位V
PPの電位は少なくとも電源電位VDDまで上昇し、昇
圧キャパシタC5 が充電される。但し、VT (T1
1)はMOSトランジスタT11のしきい値電圧(バッ
クゲート効果による電圧降下分を含む)である。次に、
タイミング信号t3 が「L」から「H」へ変化すると
、電位印加回路56fが昇圧キャパシタC5 の負極電
位を電源電位VDDまで高めるので、昇圧電位VPPの
電位は電源電位VDD以上の値へ上昇する。ここで、昇
圧キャパシタC5 の昇圧動作による充電電圧をVC5
とすれば、昇圧電位VPPの電位はVDD+VC5に設
定される。この後、タイミング信号t1 が「L」から
「H」へ,タイミング信号t2 ,t3 が「L」から
「H」へ変化し、上述の動作が繰り返されるが、タイミ
ング信号t1 の「H」の期間中は昇圧ゲート制御信号
VPPの電位は「L」に維持されている。
て図15を参照しつつ説明する。まず、書込み動作時に
はライトイネーブル信号WE(バー)の電位は「L」に
設定されいる。タイミング信号t2 ,t3 が「L」
状態で、タイミング信号t1 が「L」から「H」へ変
化すると、電荷注入回路56aのMOSトランジスタT
8 が導通し、これによりMOSトランジスタT9 が
オン状態となり、昇圧キャパシタC4 の負極電位は「
L」であるので、このキャパシタC4 が充電される。 このときノードP2 の電位は図15に示すように、V
DD−VT (T9 )に設定される。但し、VT (
T9 )はMOSトランジスタT9 のしきい値電圧(
バックゲート効果による電圧降下分を含む)である。次
に、タイミング信号t1 が「H」から「L」へ変化し
、タイミング信号t2が「L」から「H」へ変化すると
、電位印加回路56bが昇圧キャパシタC4 の負極電
位を電位VDDまで高めるので、ノードP2 の電位は
VDD+VT (T10)の上限値まで昇圧される。但
し、VT (T10)はMOSトランジスタT10のし
きい値電圧(バックゲート効果による電圧降下分を含む
)である。MOSトランジスタT10はリミッタ回路5
6cを構成しており、ノードP2 の電位の上昇を制限
し、MOSトランジスタT11の破壊を防止している。 これと同時に、電位印加回路56eが電位伝達回路のM
OSトランジスタT11のドレインに電源電位VDDを
印加するが、このとき、MOSトランジスタT11のゲ
ート電位がVDD+VT (T10)であり、そのドレ
イン電位がVDDであるので、VT (T11)≦VT
(T10)であれば、そのソース電位たる昇圧電位V
PPの電位は少なくとも電源電位VDDまで上昇し、昇
圧キャパシタC5 が充電される。但し、VT (T1
1)はMOSトランジスタT11のしきい値電圧(バッ
クゲート効果による電圧降下分を含む)である。次に、
タイミング信号t3 が「L」から「H」へ変化すると
、電位印加回路56fが昇圧キャパシタC5 の負極電
位を電源電位VDDまで高めるので、昇圧電位VPPの
電位は電源電位VDD以上の値へ上昇する。ここで、昇
圧キャパシタC5 の昇圧動作による充電電圧をVC5
とすれば、昇圧電位VPPの電位はVDD+VC5に設
定される。この後、タイミング信号t1 が「L」から
「H」へ,タイミング信号t2 ,t3 が「L」から
「H」へ変化し、上述の動作が繰り返されるが、タイミ
ング信号t1 の「H」の期間中は昇圧ゲート制御信号
VPPの電位は「L」に維持されている。
【0035】次に、ワード線電位合成回路57の書込み
動作を図16を参照しつつ説明する。書込み時において
はライトイネーブル信号WL(バー)が「L」に設定さ
れているので、電源電位供給系57aは動作せず、電源
電位VDDがワード線供給電位VVOL としては供給
されない。図16に示すように、タイミング信号tR
が「H」から「L」へ変化すると、論理回路57baが
電位伝達回路57bbのMOSトランジスタT15のド
レイン電位を電源電位VDDまで高める。このとき、昇
圧ゲート制御信号VTOの電位はVDD+VT (T2
)まで昇圧されているので、ノードP3 の電位は、
VDD+VT (T2 )−VT (T15)≒VDD
の値に設定され、昇圧キャパシタC7 が充電される。 但し、VT (T15)はMOSトランジスタT15の
しきい値電圧(バックゲート効果による電圧降下分を含
む)である。その後、昇圧ゲート制御信号Vgateの
電位及び昇圧電位VPPが「L」から電源電位VDDへ
昇圧されると、ノードP3 の電位は電源電圧VDD以
上の値に設定される。ここで昇圧キャパシタC7 の昇
圧動作による充電電圧をVC7とすると、そのノードP
3 の電位はVDD+VC となる。このとき電位転送
回路57bcのゲート電位はVDD+VC で、そのド
レイン電位は昇圧電位VPP(=VDD)であるので、
ワード線供給電位VVOL がVDD+VC7−VT
(T16)となる。但し、VT (T16)はMOSト
ランジスタT16のしきい値電圧(バックゲート効果に
よる電圧降下分を含む)である。ここでVC7≧VT
(T16)と設定しておくと(昇圧キャパシタC7 の
静電容量の値を設定しておくと)、ワード線供給電位V
VOL の電位はVDDになる。昇圧ゲート制御信号V
gateの電位がVDD+VC7+VC77 となると
、電位伝達回路57bcのゲート電位はVDD+2VC
となるので、ワード線供給電位VVOL の電位は更
にVDD+VC7+VC77 −VT (T16)へ昇
圧される。但し、VC77 は2回目の昇圧動作による
電位上昇分である。このように、ワード線供給電位VV
OL の電位を2段昇圧する意義は電源電位VDDを充
分超えた電位を確保するためである。
動作を図16を参照しつつ説明する。書込み時において
はライトイネーブル信号WL(バー)が「L」に設定さ
れているので、電源電位供給系57aは動作せず、電源
電位VDDがワード線供給電位VVOL としては供給
されない。図16に示すように、タイミング信号tR
が「H」から「L」へ変化すると、論理回路57baが
電位伝達回路57bbのMOSトランジスタT15のド
レイン電位を電源電位VDDまで高める。このとき、昇
圧ゲート制御信号VTOの電位はVDD+VT (T2
)まで昇圧されているので、ノードP3 の電位は、
VDD+VT (T2 )−VT (T15)≒VDD
の値に設定され、昇圧キャパシタC7 が充電される。 但し、VT (T15)はMOSトランジスタT15の
しきい値電圧(バックゲート効果による電圧降下分を含
む)である。その後、昇圧ゲート制御信号Vgateの
電位及び昇圧電位VPPが「L」から電源電位VDDへ
昇圧されると、ノードP3 の電位は電源電圧VDD以
上の値に設定される。ここで昇圧キャパシタC7 の昇
圧動作による充電電圧をVC7とすると、そのノードP
3 の電位はVDD+VC となる。このとき電位転送
回路57bcのゲート電位はVDD+VC で、そのド
レイン電位は昇圧電位VPP(=VDD)であるので、
ワード線供給電位VVOL がVDD+VC7−VT
(T16)となる。但し、VT (T16)はMOSト
ランジスタT16のしきい値電圧(バックゲート効果に
よる電圧降下分を含む)である。ここでVC7≧VT
(T16)と設定しておくと(昇圧キャパシタC7 の
静電容量の値を設定しておくと)、ワード線供給電位V
VOL の電位はVDDになる。昇圧ゲート制御信号V
gateの電位がVDD+VC7+VC77 となると
、電位伝達回路57bcのゲート電位はVDD+2VC
となるので、ワード線供給電位VVOL の電位は更
にVDD+VC7+VC77 −VT (T16)へ昇
圧される。但し、VC77 は2回目の昇圧動作による
電位上昇分である。このように、ワード線供給電位VV
OL の電位を2段昇圧する意義は電源電位VDDを充
分超えた電位を確保するためである。
【0036】次に、ワード線電位印加制御回路の書込み
時の動作を図17を参照しつつ説明する。なお、ここで
はワード線WL1 が選択される場合について説明する
。Xアドレスバッファ出力R0 〜R3 ,R0 (バ
ー)〜R3 (バー)を基にXデコーダ及びワード線バ
ッファ回路22aが電源電位VDDを出力する。このと
きワード線放電回路59eは動作せず、第1の電位伝達
回路59aが動作する。即ち、昇圧ゲート制御信号VT
Oの電位がVDD+VT (T3 )になると、MOS
トランジスタT17のソース電位たるノードP5 の電
位がVDD+VT (T3 )−VT (T17)≒V
DDの値に設定される。この電位伝達によって昇圧キャ
パシタC8 が充電される。次に、昇圧ゲート制御信号
Vgateの電位が電源電位VDDの値になると、ノー
ドP5 の電位はVDD+VC8にまで昇圧される。但
し、VC8は昇圧キャパシタC8 の昇圧動作による充
電電圧である。このときワード線供給電位VVOL の
値はVDD+VC8−VT (T16)であるので、ワ
ード線WL1 へ印加する電位はVDD+VC7−VT
(T18)の値である。更に、昇圧ゲート制御信号V
gateの電位が電源電位VDD+VC3の値になると
、ノードP5 の電位はVDD+VC8+VC88 ま
で昇圧される。但し、VC88 は2回目の昇圧動作に
よる電位上昇分である。このときワード線供給電位VV
OL の値もまたVDD+VC7+VC77 −VT
(T16)に昇圧されているので、ワード線WL1 へ
印加する最大電位Vmax はVDD+VC8+VC8
8 −VT (T18)の値である。
時の動作を図17を参照しつつ説明する。なお、ここで
はワード線WL1 が選択される場合について説明する
。Xアドレスバッファ出力R0 〜R3 ,R0 (バ
ー)〜R3 (バー)を基にXデコーダ及びワード線バ
ッファ回路22aが電源電位VDDを出力する。このと
きワード線放電回路59eは動作せず、第1の電位伝達
回路59aが動作する。即ち、昇圧ゲート制御信号VT
Oの電位がVDD+VT (T3 )になると、MOS
トランジスタT17のソース電位たるノードP5 の電
位がVDD+VT (T3 )−VT (T17)≒V
DDの値に設定される。この電位伝達によって昇圧キャ
パシタC8 が充電される。次に、昇圧ゲート制御信号
Vgateの電位が電源電位VDDの値になると、ノー
ドP5 の電位はVDD+VC8にまで昇圧される。但
し、VC8は昇圧キャパシタC8 の昇圧動作による充
電電圧である。このときワード線供給電位VVOL の
値はVDD+VC8−VT (T16)であるので、ワ
ード線WL1 へ印加する電位はVDD+VC7−VT
(T18)の値である。更に、昇圧ゲート制御信号V
gateの電位が電源電位VDD+VC3の値になると
、ノードP5 の電位はVDD+VC8+VC88 ま
で昇圧される。但し、VC88 は2回目の昇圧動作に
よる電位上昇分である。このときワード線供給電位VV
OL の値もまたVDD+VC7+VC77 −VT
(T16)に昇圧されているので、ワード線WL1 へ
印加する最大電位Vmax はVDD+VC8+VC8
8 −VT (T18)の値である。
【0037】式(3) においてVWLの代わりに、こ
の最大電位Vmax を代入して整理すると、
Vmax >VT1+VT2+VB
(4) である。ここで、半導体技術上、VT1=VT2=0.
9v,VB =0.6 vの値と仮定すると、書込み時
におけるワード線の電位は、Vmax >2.4 vの
条件を満足しなければならない。ここで最大電位Vma
x =1.8 VDDと仮定すると、電源電位VDD>
1.33vであれば良い。この電源電位VDDの低電圧
化はバッテリー電源の簡素化の利益をもたらす。乾電池
1本で書込み動作が実現できる。
の最大電位Vmax を代入して整理すると、
Vmax >VT1+VT2+VB
(4) である。ここで、半導体技術上、VT1=VT2=0.
9v,VB =0.6 vの値と仮定すると、書込み時
におけるワード線の電位は、Vmax >2.4 vの
条件を満足しなければならない。ここで最大電位Vma
x =1.8 VDDと仮定すると、電源電位VDD>
1.33vであれば良い。この電源電位VDDの低電圧
化はバッテリー電源の簡素化の利益をもたらす。乾電池
1本で書込み動作が実現できる。
【0038】本実施例では最大電位Vmax は2段昇
圧動作により得られるものであるが、これは目的とする
ワード線の電位レベルにより1段階の昇圧回路或いは3
段階以上の多段昇圧回路を用いた場合でも式(4) を
成立させることができる。なお、昇圧手段としてチャー
ジポンプを用いることも可能である。
圧動作により得られるものであるが、これは目的とする
ワード線の電位レベルにより1段階の昇圧回路或いは3
段階以上の多段昇圧回路を用いた場合でも式(4) を
成立させることができる。なお、昇圧手段としてチャー
ジポンプを用いることも可能である。
【0039】ワード線WL1 に昇圧電位が印加された
後、タイミング信号tR が「L」から「H」へ変化す
ると、放電タイミング信号tROが生成される。このタ
イミング信号tROの「H」の期間中は、昇圧キャパシ
タ放電回路59dが動作して昇圧キャパシタC8 の充
電電荷を放電させるので、ノードP5 の電位は「L」
である。
後、タイミング信号tR が「L」から「H」へ変化す
ると、放電タイミング信号tROが生成される。このタ
イミング信号tROの「H」の期間中は、昇圧キャパシ
タ放電回路59dが動作して昇圧キャパシタC8 の充
電電荷を放電させるので、ノードP5 の電位は「L」
である。
【0040】次に、読み出し動作について説明する。デ
ータの読み出し時においてもリングオシレータ回路51
が動作し、変圧タイミング信号発生回路54から図13
に示すようなタイミング信号tR ,t1 ,t2 ,
t3 が発生する。昇圧電位発生回路56においては、
1段目の電荷注入回路56aは動作するものの、ライト
イネーブル信号WE(バー)が「H」に設定されている
ので、電位印加回路56b,56e,56fは動作しな
い。従って、図15に示す如く、昇圧電位VPPの値は
「L」のままである。
ータの読み出し時においてもリングオシレータ回路51
が動作し、変圧タイミング信号発生回路54から図13
に示すようなタイミング信号tR ,t1 ,t2 ,
t3 が発生する。昇圧電位発生回路56においては、
1段目の電荷注入回路56aは動作するものの、ライト
イネーブル信号WE(バー)が「H」に設定されている
ので、電位印加回路56b,56e,56fは動作しな
い。従って、図15に示す如く、昇圧電位VPPの値は
「L」のままである。
【0041】ワード線電位合成回路57においては、ラ
イトイネーブル信号WE(バー)が「H」で、昇圧電位
VPPの値は「L」であるので、図16に示すように、
ノードP3 の電位は「L」に固定されており、MOS
トランジスタT16はオフ状態である。ライトイネーブ
ル信号WE(バー)が「H」であると、MOSトランジ
スタT12のドレイン電位は電源電位VDDであり、ま
た昇圧ゲート制御信号VTOがVDD+VT (T3
)の値になると、ノードP4 の電位は電源電位VDD
に設定され、昇圧キャパシタC6 が充電される。その
後、昇圧ゲート制御信号Vgateの電位が電源電位V
DDになると、ノードP4 の電位はVDD+VC6の
値に上昇する。但し、VC6は昇圧キャパシタC6 の
充電電圧である。更に、昇圧ゲート制御信号Vgate
の電位が電源電位VDD+VC3になると、ノードP4
の電位は一旦VDD+VC6+VC66の値に昇圧さ
れるが、リミッタ回路57adの動作によりVDD+−
VT (T13)の値に制限される。但し、VT (T
13)はMOSトランジスタT13のしきい値電圧(バ
ックゲート効果による電圧降下分も含む)であり、VC
66 は2回目の昇圧動作による電位上昇分である。こ
のリミッタ回路57adの動作はMOSトランジスタT
14の破壊を防止する。MOSトランジスタT14のし
きい値電圧(バックゲート効果による電圧降下分も含む
)VT (T14)がVT (T14)≦VT (T1
3)であれば、図16に示すように、書込み時に与えら
れるワード線供給電位VVOL の値は電源電位VDD
のそれと等しい。
イトイネーブル信号WE(バー)が「H」で、昇圧電位
VPPの値は「L」であるので、図16に示すように、
ノードP3 の電位は「L」に固定されており、MOS
トランジスタT16はオフ状態である。ライトイネーブ
ル信号WE(バー)が「H」であると、MOSトランジ
スタT12のドレイン電位は電源電位VDDであり、ま
た昇圧ゲート制御信号VTOがVDD+VT (T3
)の値になると、ノードP4 の電位は電源電位VDD
に設定され、昇圧キャパシタC6 が充電される。その
後、昇圧ゲート制御信号Vgateの電位が電源電位V
DDになると、ノードP4 の電位はVDD+VC6の
値に上昇する。但し、VC6は昇圧キャパシタC6 の
充電電圧である。更に、昇圧ゲート制御信号Vgate
の電位が電源電位VDD+VC3になると、ノードP4
の電位は一旦VDD+VC6+VC66の値に昇圧さ
れるが、リミッタ回路57adの動作によりVDD+−
VT (T13)の値に制限される。但し、VT (T
13)はMOSトランジスタT13のしきい値電圧(バ
ックゲート効果による電圧降下分も含む)であり、VC
66 は2回目の昇圧動作による電位上昇分である。こ
のリミッタ回路57adの動作はMOSトランジスタT
14の破壊を防止する。MOSトランジスタT14のし
きい値電圧(バックゲート効果による電圧降下分も含む
)VT (T14)がVT (T14)≦VT (T1
3)であれば、図16に示すように、書込み時に与えら
れるワード線供給電位VVOL の値は電源電位VDD
のそれと等しい。
【0042】次に、ワード線電位印加制御回路の読み出
し動作を図17を参照しつつ説明する。なお、ここでも
ワード線WL1 が選択される場合について説明する。 Xアドレスバッファ出力R0 〜R3 ,R0 (バー
)〜R3 (バー)を基にXデコーダ及びワード線バッ
ファ22aが電源電位VDDを出力する。このときワー
ド線放電回路59eは動作せず、第1の電位伝達回路5
9aが動作する。即ち、昇圧ゲート制御信号VTOの電
位がVDD+VT (T3 )になると、MOSトラン
ジスタT17のソース電位たるノードP5 の電位がV
DD+VT (T3 )−VT (T17)≒VDDの
値に設定され、この電位伝達によって昇圧キャパシタC
8 が充電される。次に、昇圧ゲート制御信号Vgat
eの電位が電源電位VDDの値になると、ノードP5
の電位はVDD+VC8の値まで昇圧される。このとき
ワード線供給電位VVOL の値がVDDに設定される
。このように読み出し動作時においては選択されたワー
ド線へ電源電位VDDがそのまま供給される。
し動作を図17を参照しつつ説明する。なお、ここでも
ワード線WL1 が選択される場合について説明する。 Xアドレスバッファ出力R0 〜R3 ,R0 (バー
)〜R3 (バー)を基にXデコーダ及びワード線バッ
ファ22aが電源電位VDDを出力する。このときワー
ド線放電回路59eは動作せず、第1の電位伝達回路5
9aが動作する。即ち、昇圧ゲート制御信号VTOの電
位がVDD+VT (T3 )になると、MOSトラン
ジスタT17のソース電位たるノードP5 の電位がV
DD+VT (T3 )−VT (T17)≒VDDの
値に設定され、この電位伝達によって昇圧キャパシタC
8 が充電される。次に、昇圧ゲート制御信号Vgat
eの電位が電源電位VDDの値になると、ノードP5
の電位はVDD+VC8の値まで昇圧される。このとき
ワード線供給電位VVOL の値がVDDに設定される
。このように読み出し動作時においては選択されたワー
ド線へ電源電位VDDがそのまま供給される。
【0043】本実施例では、書込み動作時においてはリ
ングオシレータ回路51の動作によって最大電位まで多
数回の昇圧動作が実行されており、同一メモリセル1に
対する同一データの書込み動作が多数回試みられている
。 このことにより、1回目の書込み動作においてメモリセ
ル1に充分なデータが書き込めなくても、2回目以降の
書込み動作によって再度充分なデータの書込みが実行さ
れるので、安定した書込み動作が保証されている。
ングオシレータ回路51の動作によって最大電位まで多
数回の昇圧動作が実行されており、同一メモリセル1に
対する同一データの書込み動作が多数回試みられている
。 このことにより、1回目の書込み動作においてメモリセ
ル1に充分なデータが書き込めなくても、2回目以降の
書込み動作によって再度充分なデータの書込みが実行さ
れるので、安定した書込み動作が保証されている。
【0044】ところで、昇圧動作開始時点から最大昇圧
電位を生成するまでにはタイムラグが存在し、メモリセ
ルのアクティブ状態においてワード線の電位が一時的に
低電位状態におかれる期間がある。即ち、ワード線の非
選択(0vのとき)と選択(電源電位VDD以上のとき
)との間にはいずれの状態にも属さない昇圧過程の期間
が存在する。図17に示すように、書込み時における昇
圧動作期間は、ワード線WL1 の電位が0v→VDD
+VC8−VT (T18)に到る期間で、読み出し時
における昇圧動作期間は、ワード線WL1 の電位が0
v→VDD−VT (T18)に到る期間である。ここ
で、読み出し動作における昇圧動作期間に関し、図18
に示すようにワード線WLの電位が完全な昇圧を完了す
る前に、センスアンプ制御信号φSAが内部同期回路3
1の制御で作成される場合について考える。ワード線W
Lの昇圧過程においてノイズが発生した場合、データ線
DB上の電位がそのノイズ影響を受ける虞れがあるので
、データ線DBに読み出されるデータが反転データDI
NV として設定されてしまう危険性がある。仮に、デ
ータ線DB上に反転データDINV が設定されてしま
うと、センスアンプ33は既にセンスアンプ制御信号φ
SAの入来により能動状態にあるので、反転データDI
NV の電位を増幅する。この後、データ線DB上に正
常のデータDが現れても、センスアンプ33の出力は既
に反転データDINV の電位を増幅した反転信号OI
NV であるため、この増幅した反転信号OINV の
電位を相殺緩和して正常の出力データOがセンスアンプ
33の出力SO,SO(バー)に現れるまでに、かなり
の遅れ時間td を要する。そこで本実施例ではワード
線の昇圧過程におけるデータ線上でのノイズ発生による
データ転送の遅れ時間を改善するために以下に述べるよ
うな回路構成が採用されている。
電位を生成するまでにはタイムラグが存在し、メモリセ
ルのアクティブ状態においてワード線の電位が一時的に
低電位状態におかれる期間がある。即ち、ワード線の非
選択(0vのとき)と選択(電源電位VDD以上のとき
)との間にはいずれの状態にも属さない昇圧過程の期間
が存在する。図17に示すように、書込み時における昇
圧動作期間は、ワード線WL1 の電位が0v→VDD
+VC8−VT (T18)に到る期間で、読み出し時
における昇圧動作期間は、ワード線WL1 の電位が0
v→VDD−VT (T18)に到る期間である。ここ
で、読み出し動作における昇圧動作期間に関し、図18
に示すようにワード線WLの電位が完全な昇圧を完了す
る前に、センスアンプ制御信号φSAが内部同期回路3
1の制御で作成される場合について考える。ワード線W
Lの昇圧過程においてノイズが発生した場合、データ線
DB上の電位がそのノイズ影響を受ける虞れがあるので
、データ線DBに読み出されるデータが反転データDI
NV として設定されてしまう危険性がある。仮に、デ
ータ線DB上に反転データDINV が設定されてしま
うと、センスアンプ33は既にセンスアンプ制御信号φ
SAの入来により能動状態にあるので、反転データDI
NV の電位を増幅する。この後、データ線DB上に正
常のデータDが現れても、センスアンプ33の出力は既
に反転データDINV の電位を増幅した反転信号OI
NV であるため、この増幅した反転信号OINV の
電位を相殺緩和して正常の出力データOがセンスアンプ
33の出力SO,SO(バー)に現れるまでに、かなり
の遅れ時間td を要する。そこで本実施例ではワード
線の昇圧過程におけるデータ線上でのノイズ発生による
データ転送の遅れ時間を改善するために以下に述べるよ
うな回路構成が採用されている。
【0045】即ち、本実施例においては、上述したよう
に、ワード線電位変圧回路50からのタイミング信号t
3 を基に昇圧完了時点を検出し、検知信号t5 (バ
ー)を出力する電位設定検出手段たる昇圧検出回路39
と、その検知信号t5 (バー)を加味してワード線昇
圧完了後にセンスアンプ回路33を能動化させるセンス
アンプ制御回路38とを有している。図14から明らか
なように、昇圧ゲート制御信号Vgateはタイミング
信号t3 の「H」の時点で最大昇圧電位の値に設定さ
れる。そしてワード線はこの昇圧ゲート制御信号Vga
teが最大昇圧電位の値のときに昇圧印加電位VDD+
VC8+VC88 −VT (T18)の値となる。一
方、読み出し時においてはタイミング信号t3 の「H
」の時点より以前にワード線が電源電位VDDに設定さ
れる。このため、本実施例においては、書込み動作及び
読み出し動作では共通してタイミング信号t3 が「L
」から「H」へ変化した時点以降にセンスアンプ制御信
号φSAを生成させている。昇圧検出回路39は、図1
9に示すように、タイミング信号t3 の立ち上がり時
点から所定時間遅延した時点で立ち下がってタイミング
信号t3 の立ち下がりと同時に立ち上がる検出信号t
5 (バー)を発生する。
に、ワード線電位変圧回路50からのタイミング信号t
3 を基に昇圧完了時点を検出し、検知信号t5 (バ
ー)を出力する電位設定検出手段たる昇圧検出回路39
と、その検知信号t5 (バー)を加味してワード線昇
圧完了後にセンスアンプ回路33を能動化させるセンス
アンプ制御回路38とを有している。図14から明らか
なように、昇圧ゲート制御信号Vgateはタイミング
信号t3 の「H」の時点で最大昇圧電位の値に設定さ
れる。そしてワード線はこの昇圧ゲート制御信号Vga
teが最大昇圧電位の値のときに昇圧印加電位VDD+
VC8+VC88 −VT (T18)の値となる。一
方、読み出し時においてはタイミング信号t3 の「H
」の時点より以前にワード線が電源電位VDDに設定さ
れる。このため、本実施例においては、書込み動作及び
読み出し動作では共通してタイミング信号t3 が「L
」から「H」へ変化した時点以降にセンスアンプ制御信
号φSAを生成させている。昇圧検出回路39は、図1
9に示すように、タイミング信号t3 の立ち上がり時
点から所定時間遅延した時点で立ち下がってタイミング
信号t3 の立ち下がりと同時に立ち上がる検出信号t
5 (バー)を発生する。
【0046】センスアンプ制御回路38は検出信号t5
(バー)の立ち下がり同時に立ち上がってり検出信号
t5 (バー)の立ち上がり同時に立ち下がるセンスア
ンプ制御信号φSAをセンスアンプ33へ供給する。セ
ンスアンプ制御信号φSAを受けたセンスアンプ33は
能動状態となりデータ線の差電位を差動増幅する。昇圧
過程においてデータ線上にノイズが乗り、図18図に示
すように、データ線上に反転データDINV が現れる
虞れがあるが、ワード線の昇圧完了時点以後にセンスア
ンプ33が能動状態となるので、そのノイズ発生に伴う
反転データDINV の電位の増幅は行われない。ワー
ド線の昇圧完了時点以後に正常のデータDがデータ線に
現れ、このデータDがセンスアンプ33によって増幅出
力される。ノイズ発生による反転データの増幅電圧はラ
ンダムであるので、これを相殺緩和する時間もランダム
になるが、上述のように、昇圧完了後にセンスアンプ3
3を能動化させると、ランダムな相殺緩和時間を無くす
ことができ、誤り読み出しの発生の抑制やセンスアンプ
33の後段回路における各種信号のタイミング調整が容
易になる。なお、本実施例ではビット線・データ線負荷
コントロール回路36のからの制御信号も検出信号t5
(バー)を基に作成される。
(バー)の立ち下がり同時に立ち上がってり検出信号
t5 (バー)の立ち上がり同時に立ち下がるセンスア
ンプ制御信号φSAをセンスアンプ33へ供給する。セ
ンスアンプ制御信号φSAを受けたセンスアンプ33は
能動状態となりデータ線の差電位を差動増幅する。昇圧
過程においてデータ線上にノイズが乗り、図18図に示
すように、データ線上に反転データDINV が現れる
虞れがあるが、ワード線の昇圧完了時点以後にセンスア
ンプ33が能動状態となるので、そのノイズ発生に伴う
反転データDINV の電位の増幅は行われない。ワー
ド線の昇圧完了時点以後に正常のデータDがデータ線に
現れ、このデータDがセンスアンプ33によって増幅出
力される。ノイズ発生による反転データの増幅電圧はラ
ンダムであるので、これを相殺緩和する時間もランダム
になるが、上述のように、昇圧完了後にセンスアンプ3
3を能動化させると、ランダムな相殺緩和時間を無くす
ことができ、誤り読み出しの発生の抑制やセンスアンプ
33の後段回路における各種信号のタイミング調整が容
易になる。なお、本実施例ではビット線・データ線負荷
コントロール回路36のからの制御信号も検出信号t5
(バー)を基に作成される。
【0047】上述した図1に示すSRAMは例えば図2
0に示す電子メモ帳に用いられる。
0に示す電子メモ帳に用いられる。
【0048】この電子メモ帳はキーマトリクス71から
マイクロ・プロセッサ・ユニット(MPU)72入力さ
れたデータ( 年月日, 時刻, メモ内容)をSRA
M73へ書込み記憶し、またキーマトリクス71から入
力した指令に基づいてSRAM73内のデータを液晶(
LCD)パネル74に表示するものである。この種の装
置はデータの高速処理を厳格には要求されず、むしろ小
型軽量化及び電池の長寿命化が要請される。
マイクロ・プロセッサ・ユニット(MPU)72入力さ
れたデータ( 年月日, 時刻, メモ内容)をSRA
M73へ書込み記憶し、またキーマトリクス71から入
力した指令に基づいてSRAM73内のデータを液晶(
LCD)パネル74に表示するものである。この種の装
置はデータの高速処理を厳格には要求されず、むしろ小
型軽量化及び電池の長寿命化が要請される。
【0049】このような装置に図1に示す低圧電源で書
込み可能なSRAMを適用すると、電池1本の搭載や小
型電池の使用が可能となる。
込み可能なSRAMを適用すると、電池1本の搭載や小
型電池の使用が可能となる。
【0050】
【発明の効果】以上説明したように、本発明は、メモリ
セルを備えたスタティック型半導体記憶装置において情
報書込み動作時に選択さるべきワード線の電位を例えば
高電源電位よりも高い値の昇圧電位に実質的に設定する
ワード線電位変圧手段を設けた点に特徴を有するので、
次の効果を奏する。
セルを備えたスタティック型半導体記憶装置において情
報書込み動作時に選択さるべきワード線の電位を例えば
高電源電位よりも高い値の昇圧電位に実質的に設定する
ワード線電位変圧手段を設けた点に特徴を有するので、
次の効果を奏する。
【0051】■ 書込み動作時においてはメモリセル
のアクセス用絶縁ゲート型電界効果トランジスタのゲー
ト電位が電源電位よりも例えば高い昇圧電位に設定され
るので、低電圧の電源の使用時も書込み動作を正常に行
うことが可能となる。例えば記憶装置の電源電池の本数
を減らすことができる。また電源電圧が低下しても昇圧
電位で書込み動作が実行されるので、電池使用期間を延
ばすことができる。
のアクセス用絶縁ゲート型電界効果トランジスタのゲー
ト電位が電源電位よりも例えば高い昇圧電位に設定され
るので、低電圧の電源の使用時も書込み動作を正常に行
うことが可能となる。例えば記憶装置の電源電池の本数
を減らすことができる。また電源電圧が低下しても昇圧
電位で書込み動作が実行されるので、電池使用期間を延
ばすことができる。
【0052】■ ワード線電位変圧手段としては情報
書込み時において昇圧電位と低電源電位との間で昇圧・
降圧動作を繰り返す変圧繰り返し手段を有する構成とす
る場合には、書込み期間中、複数回の書込み動作が行わ
れるので、1回目の書込み動作でメモリセルに充分な書
込み電位が供給されなくても、2回目以降でメモリセル
へ充分な書込みが行われ、安定な書込み動作を保証でき
る。
書込み時において昇圧電位と低電源電位との間で昇圧・
降圧動作を繰り返す変圧繰り返し手段を有する構成とす
る場合には、書込み期間中、複数回の書込み動作が行わ
れるので、1回目の書込み動作でメモリセルに充分な書
込み電位が供給されなくても、2回目以降でメモリセル
へ充分な書込みが行われ、安定な書込み動作を保証でき
る。
【0053】■ ワード線電位変圧手段が昇圧電位を
2回以上の昇圧操作で逓増して生成する多段昇圧手段を
有する場合には、充分高い昇圧電位を確保することがで
きる。
2回以上の昇圧操作で逓増して生成する多段昇圧手段を
有する場合には、充分高い昇圧電位を確保することがで
きる。
【0054】■ 上述の構成において、ワード線が各
電位に設定される時点を検出する電位設定検出手段と、
該電位設定検出手段の出力に基づいてセンスアンプを能
動化すべきセンスアンプ制御信号を送出するセンスアン
プ制御手段とを有する構成の場合には、ワード線の電位
が所定の値に設定された後、センスアンプが能動化され
ることになる。従って、昇圧過程においてデータ線上に
乗るノイズによりデータ線上に反転データが現れていて
も、センスアンプがそれを増幅しないので、反転データ
の増幅電位を相殺緩和するに要する時間を無くすことが
できる。これにより、誤り読み出しの発生の抑制やセン
スアンプの後段回路における各種信号のタイミング調整
が容易になる。
電位に設定される時点を検出する電位設定検出手段と、
該電位設定検出手段の出力に基づいてセンスアンプを能
動化すべきセンスアンプ制御信号を送出するセンスアン
プ制御手段とを有する構成の場合には、ワード線の電位
が所定の値に設定された後、センスアンプが能動化され
ることになる。従って、昇圧過程においてデータ線上に
乗るノイズによりデータ線上に反転データが現れていて
も、センスアンプがそれを増幅しないので、反転データ
の増幅電位を相殺緩和するに要する時間を無くすことが
できる。これにより、誤り読み出しの発生の抑制やセン
スアンプの後段回路における各種信号のタイミング調整
が容易になる。
【図1】本発明を適用した実施例に係るポリシリコン高
抵抗負荷型メモリセルを備えたスタティックRAMの概
略全体構成を示すブロック図である。
抵抗負荷型メモリセルを備えたスタティックRAMの概
略全体構成を示すブロック図である。
【図2】同半導体記憶装置の周辺回路における新規な回
路構成のうち主に書込み動作に関連する部分を示すブロ
ック図である。
路構成のうち主に書込み動作に関連する部分を示すブロ
ック図である。
【図3】同周辺回路におけるリングオシレータ回路及び
変圧タイミング信号発生回路を示す回路図である。
変圧タイミング信号発生回路を示す回路図である。
【図4】同リングオシレータ回路におけるリングオシレ
ータの詳細を示す回路図である。
ータの詳細を示す回路図である。
【図5】同周辺回路における昇圧ゲート制御信号発生回
路の詳細を示す回路図である。
路の詳細を示す回路図である。
【図6】同周辺回路における昇圧電位発生回路の詳細を
示す回路図である。
示す回路図である。
【図7】同周辺回路におけるワード線供給電位合成回路
の詳細を示す回路図である。
の詳細を示す回路図である。
【図8】同周辺回路におけるXデコーダ及びワード線バ
ッファ回路とワード線電位印加制御回路の詳細を示す回
路図である。
ッファ回路とワード線電位印加制御回路の詳細を示す回
路図である。
【図9】同周辺回路における昇圧検出回路の詳細を示す
回路図である。
回路図である。
【図10】同周辺回路におけるセンスアンプ制御回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図11】同周辺回路におけるビット線・データ線負荷
コントロール回路の詳細を示す回路図である。
コントロール回路の詳細を示す回路図である。
【図12】同周辺回路におけるデータ線負荷回路及びビ
ット線負荷回路の詳細を示す回路図である。
ット線負荷回路の詳細を示す回路図である。
【図13】同リングオシレータ回路及び変圧タイミング
信号発生回路における各信号波形を示すタイミング図で
ある。
信号発生回路における各信号波形を示すタイミング図で
ある。
【図14】同昇圧ゲート制御信号発生回路における各信
号波形を示すタイミング図である。
号波形を示すタイミング図である。
【図15】同昇圧電位発生回路における各信号波形を示
すタイミング図である。
すタイミング図である。
【図16】同ワード線供給電位合成回路における各信号
波形を示すタイミング図である。
波形を示すタイミング図である。
【図17】同ワード線電位印加制御回路における各信号
波形を示すタイミング図である。
波形を示すタイミング図である。
【図18】同装置における読み出し時のノイズ発生に伴
う不都合を説明するための読み出し回路系における各信
号波形を示すタイミング図である。
う不都合を説明するための読み出し回路系における各信
号波形を示すタイミング図である。
【図19】同装置における読み出し時のノイズ発生に伴
う不都合を改善した読み出し回路系における各信号波形
を示すタイミング図である。
う不都合を改善した読み出し回路系における各信号波形
を示すタイミング図である。
【図20】同装置を応用例に係る電子メモ帳の構成を示
すブロック図である。
すブロック図である。
【図21】スタティックRAMの一般的な概略全体構成
を示すブロック図である。
を示すブロック図である。
【図22】従来のスタティックRAMの周辺回路を示す
ブロック図である。
ブロック図である。
【図23】同従来例におけるXデコーダ及びワード線バ
ッファ回路の詳細を示す回路図である。
ッファ回路の詳細を示す回路図である。
【図24】スタティックRAMにおける高抵抗負荷型メ
モリセルを示す回路図である。
モリセルを示す回路図である。
1・・・ポシシリコン高抵抗負荷型メモリセル20 〜
215・・・メモリセルアレイ(ブロック)21・・・
チップコントロール回路 22・・・Xデコーダ及びワード線バッファ回路23・
・・トランスファーゲート回路 24・・・Yデコーダ 25・・・Zデコーダ 26・・・Xアドレスバッファ回路 27・・・Yアドレスバッファ回路 28,29,30・・・アドレス遷移検出回路31・・
・内部同期回路 32・・・データ線負荷回路 33・・・センスアンプ回路 34・・・書込みドライバー回路 35・・・ビット線負荷回路 36・・・ビット線・データ線負荷コントロール回路3
7・・・I/Oバッファ回路 38・・・センスアンプ制御回路 39・・・昇圧検出回路 39a・・・遅延回路 39b・・・タイミング回路 50・・・ワード線電位変圧回路 51・・・リングオシレータ回路 52・・・リングオシレータ 53・・・選択駆動回路 54・・・変圧タイミング信号発生回路55・・・昇圧
ゲート制御信号作成回路55a・・・第1の昇圧ゲート
制御信号作成回路55aa,55ba,56a・・・電
荷注入回路55ab,55bb,55be,56b,5
6f・・・電位印加回路 55ac,55bc,56c・・・リミッタ回路55b
・・・第2の昇圧ゲート制御信号作成回路55bd,5
6d,57ab,57ac,57ad,57bb,57
bc,59a,59b・・・電位伝達回路55bf・・
・放電回路 56・・・昇圧電位発生回路 57・・・ワード線供給電位合成回路 57a・・・電源電位供給系 57b・・・昇圧電位供給系 57aa・・・バッファ回路 57ba・・・タイミング及びバッファ回路59・・・
ワード線電位印加制御回路 59c・・・放電タイミング回路 59d・・・昇圧キャバシタ放電回路 59e・・・ワード線放電回路
215・・・メモリセルアレイ(ブロック)21・・・
チップコントロール回路 22・・・Xデコーダ及びワード線バッファ回路23・
・・トランスファーゲート回路 24・・・Yデコーダ 25・・・Zデコーダ 26・・・Xアドレスバッファ回路 27・・・Yアドレスバッファ回路 28,29,30・・・アドレス遷移検出回路31・・
・内部同期回路 32・・・データ線負荷回路 33・・・センスアンプ回路 34・・・書込みドライバー回路 35・・・ビット線負荷回路 36・・・ビット線・データ線負荷コントロール回路3
7・・・I/Oバッファ回路 38・・・センスアンプ制御回路 39・・・昇圧検出回路 39a・・・遅延回路 39b・・・タイミング回路 50・・・ワード線電位変圧回路 51・・・リングオシレータ回路 52・・・リングオシレータ 53・・・選択駆動回路 54・・・変圧タイミング信号発生回路55・・・昇圧
ゲート制御信号作成回路55a・・・第1の昇圧ゲート
制御信号作成回路55aa,55ba,56a・・・電
荷注入回路55ab,55bb,55be,56b,5
6f・・・電位印加回路 55ac,55bc,56c・・・リミッタ回路55b
・・・第2の昇圧ゲート制御信号作成回路55bd,5
6d,57ab,57ac,57ad,57bb,57
bc,59a,59b・・・電位伝達回路55bf・・
・放電回路 56・・・昇圧電位発生回路 57・・・ワード線供給電位合成回路 57a・・・電源電位供給系 57b・・・昇圧電位供給系 57aa・・・バッファ回路 57ba・・・タイミング及びバッファ回路59・・・
ワード線電位印加制御回路 59c・・・放電タイミング回路 59d・・・昇圧キャバシタ放電回路 59e・・・ワード線放電回路
Claims (37)
- 【請求項1】 第1の電源電位と第2の電源電位との
間に直列接続された第1の負荷手段及び第1の絶縁ゲー
ト型電界効果トランジスタ並びに第1の電源電位と第2
の電源電位の間とに直列接続された第2の負荷手段及び
第2の絶縁ゲート型電界効果トランジスタを有するフリ
ップフロップと、該フリップフロップの記憶ノードとビ
ット線との間に接続され、ワード線の電位をゲート入力
とするアクセス用絶縁ゲート型電界効果トランジスタと
で構成されるメモリセルを備えた半導体記憶装置であっ
て、情報書込み動作時において選択されるべき前記ワー
ド線を両電源電位間に属さず第1の電源電位を超える値
の書込み電位に実質的に設定するワード線電位変圧手段
を有することを特徴とする半導体記憶装置。 - 【請求項2】 請求項第1項において、前記ワード線
電位変圧手段は、前記情報書込み時において前記電源の
電圧間に属する値の電位と前記書込み電位との間で昇降
圧動作を繰り返す変圧繰り返し手段を有することを特徴
とする半導体記憶装置。 - 【請求項3】 請求項第1項又は第2項において、前
記ワード線電位変圧手段は、前記書込み電位値を2回以
上の昇圧操作で逓増して生成する多段昇圧手段を有する
ことを特徴とする半導体記憶装置。 - 【請求項4】 請求項第1項において、前記ワード線
電位変圧手段は、少なくとも前記情報書込み動作時にお
いて繰り返しパルスを発振する発振手段と、この発振パ
ルスを基に複数の所要のタイミング信号を生成する変圧
タイミング信号発生手段と、該タイミング信号の所定信
号を基に前記電源の電位間に属さず第1の電源電位を超
える値の昇圧電位を生成する昇圧電位発生手段と、 該タイミング信号の所定信号を基に前記電源の電圧間に
属さず第1の電源電位を超える値の昇圧制御信号を作成
する昇圧制御信号作成手段と、 該昇圧電位発生手段から供給される該昇圧電位と前記電
源から供給されるいずれかの電位とを該昇圧制御信号に
基づいてシリアル出力たるワード線供給電位として選択
的に出力するワード線供給電位合成手段と、前記タイミ
ング信号の所定信号及び前記昇圧ゲート制御信号に基づ
いて前記選択さるべきワード線への該ワード線供給電位
の印加を制御するワード線電位印加制御手段とを有する
ことを特徴とする半導体記憶装置。 - 【請求項5】 請求項第4項において、前記発振手段
はリングオシレータ手段であることを特徴とする半導体
記憶装置。 - 【請求項6】 請求項第5項において、前記リングオ
シレータ手段は、複数の論理回路で構成されるリングオ
シレータと、内部信号に基づき該リングオシレータを選
択的に能動化する選択駆動手段とを有することを特徴と
する半導体記憶装置。 - 【請求項7】 請求項第4項乃至第6項のいずれか一
項において、前記変圧タイミング信号発生手段は、複数
の論理手段と複数の遅延手段とを有することを半導体記
憶装置。 - 【請求項8】 請求項第4項乃至第7項のいずれか一
項において、前記昇圧電位発生手段は,前記タイミング
信号の所定信号を基に第1の昇圧キャパシタを充電する
充電手段と、前記タイミング信号の所定信号を基に該昇
圧キャパシタの極電位値を変化させる第1の電位印加手
段とを有することを特徴とする半導体記憶装置。 - 【請求項9】 請求項第8項において、前記充電手段
は、前記タイミング信号の所定信号を基に第2の昇圧キ
ャパシタを充電する電荷注入手段と、前記タイミング信
号の所定信号を基に第2の昇圧キャパシタの極電位値を
変化させる第2の電位印加手段と、前記タイミング信号
の所定信号を基に第2の昇圧キャパシタの昇圧電位を制
御入力とする電位伝達手段と、前記タイミング信号の所
定信号を基に該電位伝達手段に前記電源電位のいずれか
を印加する第3の電位印加手段とを有することを特徴と
する半導体記憶装置。 - 【請求項10】 請求項第4項乃至第9項のいずれか
1項において、前記昇圧電位発生手段は、昇圧操作によ
る昇圧電圧の増昇を制限するリミッタ手段を有すること
を特徴とする半導体記憶装置。 - 【請求項11】 請求項第4項乃至第10項のいずれ
か一項において、前記昇圧ゲート制御信号作成手段は、
第1の昇圧制御信号を作成する第1の昇圧制御信号作成
手段と、第2の昇圧制御信号を作成する第2の昇圧制御
信号作成手段とを有することを特徴とする半導体記憶装
置。 - 【請求項12】 請求項第11項において、前記第1
の昇圧制御信号作成手段は、前記タイミング信号の所定
信号を基に昇圧キャパシタを充電する電荷注入手段と、
前記タイミング信号の所定信号を基に該昇圧キャパシタ
の極電位値を変化させる電位印加手段とを有することを
特徴とする半導体記憶装置。 - 【請求項13】 請求項第11項又は第12項におい
て、前記第1の昇圧制御信号作成手段は、昇圧操作によ
る昇圧電圧の増昇を制限するリミッタ手段を有すること
を特徴とする半導体記憶装置。 - 【請求項14】 請求項第11項乃至第13項のいず
れか一項において、前記第2の昇圧制御信号作成手段は
、前記タイミング信号の所定信号を基に第1の昇圧キャ
パシタを充電する充電手段と、前記タイミング信号の所
定信号を基に第1の昇圧キャパシタの極電位値を変化さ
せる第1の電位印加手段とを有することを特徴とする半
導体記憶装置。 - 【請求項15】 請求項第14項において、前記充電
手段は、前記タイミング信号の所定信号を基に第2の昇
圧キャパシタを充電する電荷注入手段と、前記タイミン
グ信号の所定信号を基に第2の昇圧キャパシタの極電位
値を高める第2の電位印加手段と、前記タイミング信号
の所定信号を基に第2の昇圧キャパシタの昇圧電位を制
御入力とし該極電位を伝達する電位伝達手段とを有する
ことを特徴とする半導体記憶装置。 - 【請求項16】 請求項第4項又は請求項第15項乃
至第16項のいずれか一項において、ワード線供給電位
合成手段は、情報読み出し時に前記電源電位のいずれか
を前記ワード線電位印加制御手段へ供給する電源電位供
給系と、情報書込み時に前記書込み電位を前記ワード線
電位印加制御手段へ供給する昇圧電位供給系とを有する
ことを特徴とする半導体記憶装置。 - 【請求項17】 請求項第16項において、電源電位
供給系は、内部信号に基づいて前記第1の昇圧制御信号
で制御される第1の電位伝達手段と、前記第2の昇圧制
御信号の到来を契機に昇圧する昇圧キャパシタと、その
充電電位で制御されて前記電源電位のいずれかを伝達す
る第2の電位伝達手段とを有することを特徴とする半導
体記憶装置。 - 【請求項18】 請求項第16項又は第17項におい
て、前記電源電位供給系は、昇圧動作による昇圧電圧の
増昇を制限するリミッタ手段を有することを特徴とする
半導体記憶装置。 - 【請求項19】 請求項第16項乃至第18項におい
て、前記昇圧電位供給系は、内部信号及び前記タイミン
グ信号の所定信号に基づいて前記第1の昇圧制御信号で
制御される第1の電位伝達手段と、前記第2の昇圧制御
信号の到来を契機に昇圧する昇圧キャパシタと、その充
電電位で制御されて昇圧電位を伝達する第2の電位伝達
手段とを有することを特徴とする半導体記憶装置。 - 【請求項20】 請求項第16項乃至第19項のいず
れか一項において、前記昇圧電位供給系は、昇圧動作に
よる昇圧電圧の増昇を制限するリミッタ手段を有するこ
とを特徴とする半導体記憶装置。 - 【請求項21】 請求項第11項乃至第20項におい
て、前記ワード線電位印加制御手段は、前記第1の昇圧
制御信号で制御されて行デコーダ及びワード線バッファ
手段の選択電位を伝達する第1の電位伝達手段と、前記
第2の昇圧制御信号の印加の契機で昇圧する昇圧キャパ
シタと、その昇圧電位による制御で前記ワード線供給電
位を前記ワード線へ伝達する第2の電位伝達手段とを有
することを特徴とする半導体記憶装置。 - 【請求項22】 請求項第21項において、前記ワー
ド線電位印加制御手段は、内部信号及び前記タイミング
信号の所定信号に基づいて放電タイミング信号を作成す
る放電タイミング回路と、その放電タイミング信号に基
づいて前記昇圧キャパシタを放電させる放電手段とを有
することを特徴とする半導体記憶装置。 - 【請求項23】 請求項第21項又は第22項におい
て、前記ワード線電位印加制御手段は、前記行デコーダ
及びワード線バッファ手段の非選択電位に基づいて前記
ワード線の電荷を放電させるワード線放電手段を有する
ことを特徴とする半導体記憶装置。 - 【請求項24】 請求項第8項乃至第23項のいずれ
か一項において、前記昇圧キャパシタは、第1の電極層
と、この第1の電極層の上に絶縁層を介して形成された
第2の電極層との間で構成されていることを特徴とする
半導体記憶装置。 - 【請求項25】 請求項第24項において、前記昇圧
キャパシタの負極が前記第2の電極層で、その正極が前
記第1の電極層であることを特徴とする半導体記憶装置
。 - 【請求項26】 請求項第1項乃至第25項において
、情報読み出し時において前記ワード線が読み出し電位
に設定される時点を検出する電位設定検出手段と、該電
位設定検出手段の出力に基づいてセンスアンプ手段を能
動化すべきセンスアンプ制御信号を送出するセンスアン
プ制御手段とを有することを特徴とする半導体記憶装置
。 - 【請求項27】 請求項第1項乃至第26項において
、前記第1及び第2の負荷手段は高抵抗型負荷素子であ
ることを特徴とする半導体記憶装置。 - 【請求項28】 請求項第27項において、前記高抵
抗型負荷素子はポリシリコン高抵抗であることを特徴と
する半導体記憶装置。 - 【請求項29】 請求項第27項において、前記高抵
抗型負荷素子は負荷MOSであることを特徴とする半導
体記憶装置。 - 【請求項30】 第1及び第2の電源電位間に挿入し
た第1の直列負荷手段を持つ第1の絶縁ゲート型電界効
果トランジスタ並びに第1及び第2の電源電位間に挿入
した第2の直列負荷手段を持つ第2の絶縁ゲート型電界
効果トランジスタとからなるフリップフロップと、ワー
ド線の電位をゲート入力とし、該フリップフロップの記
憶ノードとビット線との間に接続され、ワード線の電位
をゲート入力とするアクセス用絶縁ゲート型電界効果ト
ランジスタとで構成されるメモリセルを備えた半導体記
憶装置であって、情報書込み動作時において選択される
べき前記ワード線を両電源電位間に属さず第1の電源電
位を超える値の書込み電位に実質的に設定するワード線
電位変圧手段を有することを特徴とする半導体記憶装置
。 - 【請求項31】 請求項第30項において、前記第1
の電源電位は電源電圧の高電位で、前記第2の電源電位
は該電源電圧の低電位であることを特徴とする半導体記
憶装置。 - 【請求項32】 請求項第31項において、前記ワー
ド線電位変圧手段は、少なくとも書込み動作時において
前記第1の電位を超える昇圧電位を発生する昇圧電位発
生手段と、書込み動作時において該昇圧電位を前記ワー
ド線に印加すると共に読み出し動作時においては前記第
1の電源電位を前記ワード線に印加する電位印加制御手
段とを有することを特徴とする半導体記憶装置。 - 【請求項33】 請求項第31項又は第32項のいず
れか一項において、情報読み出し時において前記ワード
線が読み出し電位に設定される時点を検出する電位設定
検出手段と、該電位設定検出手段の出力に基づいてセン
スアンプ手段を能動化すべきセンスアンプ制御信号を送
出するセンスアンプ制御手段とを有することを特徴とす
る半導体記憶装置。 - 【請求項34】 データの論理演算を実行する論理演
算手段、該データの入出力を行う入出力手段と、該デー
タの記憶を行う記憶手段とを有するデータ処理装置にお
いて、記憶手段は、第1の電源電位と第2の電源電位と
の間に直列接続された第1の負荷手段及び第1の絶縁ゲ
ート型電界効果トランジスタ並びに第1の電源電位と第
2の電源電位の間とに直列接続された第2の負荷手段及
び第2の絶縁ゲート型電界効果トランジスタを有するフ
リップフロップと、該フリップフロップの記憶ノードと
ビット線との間に接続され、ワード線の電位をゲート入
力とするアクセス用絶縁ゲート型電界効果トランジスタ
とで構成されるメモリセルを備えた半導体記憶装置であ
って、情報書込み動作時において選択されるべき前記ワ
ード線を両電源電位間に属さず第1の電源電位を超える
値の書込み電位に実質的に設定するワード線電位変圧手
段を有することを特徴とするデータ処理装置。 - 【請求項35】 請求項第34項において、前記ワー
ド線電位変圧手段は、前記情報書込み時において前記電
源の電圧間に属する値の電位と前記書込み電位との間で
昇降圧動作を繰り返す変圧繰り返し手段を有することを
特徴とするデータ処理装置。 - 【請求項36】 請求項第34項又は第35項におい
て、前記ワード線電位変圧手段は、前記書込み電位値を
2回以上の昇圧操作で逓増して生成する多段昇圧手段を
有することを特徴とするデータ処理装置。 - 【請求項37】 請求項第34項乃至第36項のいず
れか一項において、情報読み出し時において前記ワード
線が読み出し電位に設定される時点を検出する電位設定
検出手段と、該電位設定検出手段の出力に基づいてセン
スアンプ手段を能動化すべきセンスアンプ制御信号を送
出するセンスアンプ制御手段とを有することを特徴とす
るデータ処理装置。
Priority Applications (5)
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---|---|---|---|
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DE69118928T DE69118928T2 (de) | 1990-01-24 | 1991-01-23 | Halbleiterspeicheranordnung und Datenverarbeitungsanordnung und deren Verwendung |
EP91100848A EP0439154B1 (en) | 1990-01-24 | 1991-01-23 | Semiconductor memory device and data processing device using same |
US07/645,504 US5377138A (en) | 1990-01-24 | 1991-01-24 | Semiconductor memory and data processing device |
KR1019910001170A KR100215734B1 (ko) | 1990-01-24 | 1991-01-24 | 반도체 기억장치 및 데이타처리장치 |
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---|---|---|---|
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JP1410390 | 1990-01-24 | ||
JP1704290 | 1990-01-26 | ||
JP1704190 | 1990-01-26 | ||
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JP2-14102 | 1990-06-18 | ||
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JP2-14103 | 1990-06-18 | ||
JP240691A JP3228759B2 (ja) | 1990-01-24 | 1991-01-14 | 半導体記憶装置及びデータ処理装置 |
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JPH04212788A true JPH04212788A (ja) | 1992-08-04 |
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Family
ID=27563188
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