JPH0522316B2 - - Google Patents

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JPH0522316B2
JPH0522316B2 JP60275566A JP27556685A JPH0522316B2 JP H0522316 B2 JPH0522316 B2 JP H0522316B2 JP 60275566 A JP60275566 A JP 60275566A JP 27556685 A JP27556685 A JP 27556685A JP H0522316 B2 JPH0522316 B2 JP H0522316B2
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JP
Japan
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bit line
potential
signal
sense amplifier
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JP60275566A
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Yasuhiro Konishi
Kazuyasu Fujishima
Masaki Kumanotani
Hideji Myatake
Hideto Hidaka
Katsumi Dosaka
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to KR1019860008671A priority patent/KR900002663B1/ko
Priority to US06/938,065 priority patent/US4809230A/en
Publication of JPS62134894A publication Critical patent/JPS62134894A/ja
Priority to US07/662,663 priority patent/USRE34463E/en
Publication of JPH0522316B2 publication Critical patent/JPH0522316B2/ja
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にアクテ
イブプルアツプ回路を備えたMOSダイナミツク
RAMにおけるビツト線の電位のプルアツプを行
なうタイミングに関するものである。
［従来の技術］ 通常のMOSダイナミツクRAMにおいては、各
ビツト線対ごとに１個のセンスアンプが設けられ
ており、読出し前にビツト線対の電位を電源電位
VCCレベルまでプリチヤージし、メモリセルが選
択されてビツト線対間に微小電位差が発生する
と、センスアンプは低レベル側のビツト線の電位
を接地電位VSSレベルまで引き下げる。このよう
にして、センスアンプは上記微小電位差を増幅す
るわけであるが、実際にはセンス動作開始直後の
放電や、動作完了後のリーク電流などによつて高
電位側のビツト線のレベルは少し低下し、メモリ
セルへの再書込レベルが低くなり好ましくない。
この対策としてアクテイブプルアツプ回路を用い
る場合がある。このアクテイブプルアツプ回路は
高電位側のビツト線の電位のみをVCCレベルまで
引き上げるものであるが、ここでは回路構成は特
に限定しない。また、ビツト線充放電時の電源電
流を低減するために、プリチヤージレベルをVCC
とVSSの中間に設定したものがあるが、この場合
もアクテイブプルアツプ回路によつて高電位側の
ビツト線の電位をVCCまで引き上げる必要があ
る。
第３図は従来の一般的なアクテイブプルアツプ
回路を備えたMOSダイナミツクRAMのセンスア
ンプまわりの概略回路図でである。なお、ここで
は1/2VCCプリチヤージの場合について説明する。
初めにこの回路の構成について説明する。図にお
いて、ビツト線対BL，にワード線WLおよび
ダミーワード線DWLが交差するように設けられ
ている。また、MOSトランジスタ４の一方側電
極はビツト線BLに接続され、その他方側電極は
容量CMのコンデンサ８を介してセルプレート電
極CPに接続され、そのゲート電極はワード線
WLに接続されている。MOSトランジスタ４と
コンデンサ８とはメモリセル１０を構成する。ま
た、MOSトランジスタ５の一方側電極はビツト
線に接続され、その他方側電極は容量CDのコ
ンデンサ９を介してセルプレート電極CPに接続
され、そのゲート電極はダミーワード線DWLに
接続されている。MOSトランジスタ５とコンデ
ンサ９とはダミーセル１１を構成する。また、
MOSトランジスタ６の一方側電極はビツト線BL
に接続され、MOSトランジスタ６の他方側電極
はMOSトランジスタ７の一方側電極に接続され、
MOSトランジスタ７の他方側電極はビツト線
に接続されている。MOSトランジスタ６の他方
側電極とMOSトランジスタ７の一方側電極との
接続点にビツト線対BL，の電位をプリチヤー
ジするためのプリチヤージ電位VP（＝1/2VCC）が
与えられる。MOSトランジスタ６およびMOSト
ランジスタ７はそれらのゲート電極に与えられる
プリチヤージ信号ΦPによつてオン・オフが制御
される。また、ビツト線対BL，にセンスアン
プ１２が接続されている。MOSトランジスタ１
の一方側電極はビツト線に接続され、MOSト
ランジスタ１の他方側電極はMOSトランジスタ
２の一方側電極に接続され、MOSトランジスタ
２の他方側電極はビツト線BLに接続されている。
MOSトランジスタ１のゲート電極はビツト線BL
に接続され、MOSトランジスタ２のゲート電極
はビツト線に接続されている。MOSトランジ
スタ１の他方側電極とMOSトランジスタ２の一
方側電極との接続点はMOSトランジスタ３を介
して接地されている。MOSトランジスタ３はそ
のゲート電極に与えられるセンスアンプ活性化信
号SOによりオン・オフが制御される。センスアン
プ１２はセンスアンプ活性化信号SOによりその動
作が制御され、ビツト線対BL，の電位を検知
し、低電位側のビツト線の電位を接地電位VSSに
する。また、ビツト線対BL，にアクテイブプ
ルアツプ回路１３が接続されている。アクテイブ
プルアツプ回路１３はアクテイブプルアツプ信号
ARによつて制御され、ビツト線対BL，の高
電位側のビツト線の電位を電源電位VCCにプルア
ツプする。
なお、この図では、説明の便宜上、１組のビツ
ト線対と、１本のワード線と、１本のダミーワー
ド線と、１個のメモリセルと、１個のダミーセル
と、１組のプリチヤージ用MOSトランジスタと、
１個のアクテイブプルアツプ回路を示している
が、実際のMOSダイナミツクRAMでは、複数組
のビツト線対に複数本のワード線および複数本の
ダミーワード線が交差するように設けられてい
る。また、各ビツト線対の一方または他方のビツ
ト線と各ワード線間に各メモリセルが接続されて
おり、各ビツト線に１個ずつダミーセルが接続さ
れ、これらダミーセルにダミーワード線が接続さ
れている。そして、各メモリセル、各ダミーセル
がマトリツクス状に配列されてメモリセルアレイ
を構成している。また、各ビツト線対に各１組の
プリチヤージ用MOSトランジスタ、各アクテイ
ブプルアツプ回路および各センスアンプ回路が接
続されている構成となつている。
第４図は第３図に示される回路の読出書込動作
のタイミングを示す図である。図において、ΦP，
SO，ARはそれぞれ第３図に示される各信号に対
応し、WL，DWLはワード線WL、ダミーワード
線DWLの電位変化を、BL，はビツト線BL，
BLの電位変化を表わしている。また、EXT，
RASは外部ローアドレスストローブ信号を、
RAS、は内部ローアドレスストローブ信号
を表わしており、この内部ローアドレスストロー
ブRAS信号は、MOSダイナミツクRAMのノン
アクテイブサイクルとアクテイブサイクルとを規
定する。
次に、第３図の回路の動作を第４図のタイミン
グ図を参照しながら説明する。今、メモリセル１
０に“１”、ダミーセル１１に“０”の情報が書
込まれていたとする。まず、外部信号が
“Ｈ”である期間、すなわちノンアクテイブサイ
クルではプリチヤージ信号ΦPが“Ｈ”となつて
おり、MOSトランジスタ６，７がオンしてビツ
ト線対BL，の電位はプリチヤージ電圧VP＝
（1/2VCC）レベルまでプリチヤージされている。
時刻t1で外部信号が立下がり、これに応じて
微小時間の後、内部RAS信号が立上がり、内部
RAS信号が立下がつてアクテイブサイクルに入
り、プリチヤージ信号ΦPが立下がつてビツト線
対BL，のプリチヤージ動作が終了する。続い
て、ローアドレス信号（図示せず）がラツチされ
た後ローデコーダ（図示せず）に与えられ、ロー
デコーダはこのアドレス信号をデコードし、時刻
t2でWL，DWLが立上がつてワード線WL、ダミ
ーワード線DWLが選択され、メモリセル１０か
らメモリセル情報がビツト線BLに、ダミーセル
１１からダミーセル情報がビツト線に読出さ
れ、ビツト線BLとビツト線間に電位差が生じ
る。ここでは、メモリセル情報をフルレベルで読
み書きできるように、ワード線WL、ダミーワー
ド線DWLの電位をVCC＋VTH＋α（VTHはMOSト
ランジスタ４，５のしきい値電圧）まで昇圧す
る。次に、時刻t3でセンスアンプ活性化信号SOが
立上がつてセンス動作が始まり、センスアンプ１
２はビツト線対BL，の電位を検知し、低電位
側のビツト線の電位を接地電位VSSにする。こ
のとき、高電位側のビツト線BLの電位もややレ
ベルが下がる。次に、時刻t4でアクテイブプルア
ツプ信号ARが立上がり、アクテイブプルアツプ
回路１３が動作して高電位側のビツト線BLの電
位を電源電位VCCレベルまでプルアツプする。次
に、時刻t5で外部信号が立上がり、これに応
じてただちに内部RAS信号が立下がり、内部
RAS信号が立上がる。続いて、ワード線WL、ダ
ミーワード線DWLの電位、センスアンプ活性化
信号SOが立下がり、アクテイブプルアツプ信号
ARが立下がつてプルアツプ動作が終了し、続い
て、プリチヤージ信号ΦPが立上がつてビツト線
対BL，の電位をプリチヤージ電位VP（＝1/2
VCC）にプリチヤージし始め、ノンアクテイブサ
イクルに入る。
以上のように、アクテイブサイクル中メモリ動
作を行なうわけであるが、ここでアクテイブサイ
クルタイムtACとは外部信号が“Ｌ”である
期間、すなわちt5−t1のことをいう。
［発明が解決しようとする問題点］ ところで、通常上記アクテイブプルアツプ動作
はセンス動作開始後から始まり、外部信号
の立上がり直後まで行なうが、高電位側のビツト
線の電位のプルアツプを完全に行なうためには、
上記アクテイブサイクルタイムtACを十分長くと
らなければならず、アクテイブプルアツプ回路を
用いた場合は、アクテイブプルアツプ回路を用い
ない場合に比べて、高電位側のビツト線の電位が
十分電源電位VCCまで引上げられる時間だけアク
テイブサイクルタイムtACを長くとらなければな
らないという問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、アクテイブサイクルタイムを
長くすることなしにビツト線の電位を完全に所定
電位にプルアツプすることができる半導体記憶装
置を得ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、遅延回路に
より外部信号を所定時間だけ遅延し、内部
RAS信号発生手段により、外部信号と遅延
回路出力信号とに応答して外部信号の終縁
を遅延させた内部RAS信号を発生し、この内部
RAS信号によつて半導体記憶装置のノンアクテ
イブサイクルとアクテイブサイクルとが規定され
るようにし、センスアンプの駆動開始後からアク
テイブサイクルの終了までビツト線の電位のプル
アツプ動作を実行するようにしたものである。
［作用］ この発明においては、上記プルアツプ動作は内
部RAS信号が立下がつたアクテイブサイクルの
終了時に終了するので、外部信号の立上が
るタイミングを遅らせなくてもプルアツプ動作を
行なう時間を十分長く確保することができる。
［実施例］ 以下、この発明の実施例を図について説明す
る。なお、この実施例の説明において、従来の技
術の説明と重複する部分については適宜その説明
を省略する。
第１図は、この発明の実施例である半導体記憶
装置の信号および内部RAS信号発生系の回
路図である。この実施例の半導体記憶装置の
RPW信号および内部RAS信号発生系以外の部分
の構成は従来の装置の構成と同じである。初めに
この信号発生系の構成について説明する。図にお
いて、２７はNAND回路であり、MOSトランジ
スタ２１の一方側電極は電源電位VCCの電源線２
６に接続され、MOSトランジスタ２１の他方側
電極はMOSトランジスタ２２の一方側電極に接
続されている。MOSトランジスタ２２の他方側
電極はMOSトランジスタ２３の一方側電極に接
続され、MOSトランジスタ２３の他方側電極は
接地されている。また、MOSトランジスタ２４
の一方側電極およびそのゲート電極は電源線２６
に接続され、MOSトランジスタ２４の他方側電
極はMOSトランジスタ２１のゲート電極および
コンデンサ２５の一方側電極に接続されている。
コンデンサ２５の他方側電極はMOSトランジス
タ２１の他方側電極とMOSトランジスタ２２の
一方側電極との接続点に接続されている。入力端
子１９に外部信号が入力される。入力端子
１９は、複数個のインバータからなる遅延回路２
０を介してNAND回路２７の一方側入力である
MOSトランジスタ２２のゲート電極に接続され
ているとともに、NAND回路２７の他方側入力
であるMOSトランジスタ２３のゲート電極に接
続されている。遅延回路２０は外部信号を
所定時間だけ遅延させ、信号を出力する。
NAND回路２７は外部信号と信号とか
ら内部RAS信号を出力する。信号は内部
RAS信号の立下がるタイミングを制御するため
の信号であり、内部RAS信号はこの半導体記憶
装置のノンアクテイブサイクルとアクテイブサイ
クルとを規定する信号である。
第２図は、この発明の実施例である半導体記憶
装置の読出書込動作のタイミングを示す図であ
る。
次に、この半導体記憶装置の動作を第２図を参
照しながら説明する。時刻t4までは従来のMOS
ダイナミツクRAMの動作と全く同様であり、時
刻t1′でビツト線BLの電位のプルアツプの完了を
持たずに外部信号を立上げている。しかる
に、信号で内部RAS信号の立下がるタイミ
ングを制御しているので、外部信号を立上
げても直ちに内部RAS信号は立下がらずそのま
ま“Ｈ”の状態が保持され、外部信号の立
上がりから所定時間遅延して時刻t5で信号
が立上がるとき初めて内部RAS信号は立下がる。
プリチヤージ信号ΦP、ワード線WL、ダミーワー
ド線DWLの電位、センスアンプ活性化信号SO、
アクテイブプルアツプ信号ARなどの内部信号
は、すべて内部RAS信号、内部信号によつ
て制御されるので、時刻t5′で外部信号が立
上がつても、内部ではビツト線BLの電位のプル
アツプ、メモリセル１０への再書込動作が続けら
れ、これらの動作は時刻t5までに完了する。この
ように、外部信号の立上がるタイミングを
遅らせなくても、プルアツプを行なう時間を十分
長く確保でき、ビツト線BLの電位を完全に電源
電位VCCにプルアツプすることができる。したが
つて、従来のMOSダイナミツクRAMに比べて、
アクテイブサイクルタイムtACはt5−t5′だけ短く
することができる。
なお、上記実施例では、1/2VCCプリチヤージ
の場合について説明したが、この発明はVCCプリ
チヤージの場合にも同様に効果があることは言う
までもない。
［発明の効果］ 以上のようにこの発明によれば、内部RAS信
号発生手段により、外部信号と、この外部
RAS信号を所定時間だけ遅延した信号とに応答
して、外部信号の終縁を遅延させた内部
RAS信号を発生し、この内部RAS信号によつて
半導体記憶装置のノンアクテイブサイクルとアク
テイブサイクルとが規定されるようにし、センス
アンプの駆動開始後からアクテイブサイクルの終
了まで高電位側のビツト線の電位のプルアツプ動
作を実行するようにしたので、アクテイブプルア
ツプ回路を備えながらも、アクテイブサイクルタ
イムtACを長くとる必要はなく、しかも高電位側
のビツト線の電位を完全に所定電位にプルアツプ
することができる半導体記憶装置を得ることがで
きる。
【図面の簡単な説明】
第１図は、この発明の実施例である半導体記憶
装置の信号および内部RAS信号発生系の回
路図である。第２図は、この発明の実施例である
半導体記憶装置の読出書込動作のタイミングを示
す図である。第３図は、従来の一般的なアクテイ
ブプルアツプ回路を備えたMOSダイナミツク
RAMのセンスアンプまわりの概略回路図であ
る。第４図は、従来の一般的なアクテイブプルア
ツプ回路を備えたMOSダイナミツクRAMの読出
書込動作のタイミングを示す図である。 図において、１〜７，２１〜２４はMOSトラ
ンジスタ、８，９，２５はコンデンサ、１０はメ
モリセル、１１はダミーセル、１２はセンスアン
プ、１３はアクテイブプルアツプ回路、１９は入
力端子、２０は遅延回路、２６は電源線、２７は
NAND回路、BL，はビツト線、WLはワード
線、DWLはダミーワード線である。なお、各図
中同一符号は同一または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 行および列からなるマトリクス状に配設され
    た複数のメモリを有するメモリセルアレイと、 各々に前記メモリセルアレイの対応の列のメモ
    リセルが接続される複数のビツト線対と、 各々に前記メモリセルアレイの対応の行のメモ
    リセルが接続される複数のワード線と、 前記ビツト線対の各々に対応して設けられ、
    各々が対応のビツト線対における低電位とされる
    ビツト線の電位を低下させるためのセンスアンプ
    手段と、 第１のレベルから第２のレベルへ変化する前縁
    と前記第２のレベルから前記第１のレベルへ変化
    する後縁とを有するロウアドレスストローブ信号
    が入力されるRAS入力手段と、 前記RAS入力手段からの出力に応答して、第
    ３のレベルから第４のレベルに変化する前縁と前
    記ロウアドレスストローブ信号の後縁から所定時
    間遅延された前記第４のレベルから前記第３のレ
    ベルへ変化する後縁とを有する制御信号を出力す
    る制御信号発生手段と、 前記ビツト線対の各々に対応して設けられ、か
    つ前記制御信号発生手段からの制御信号に応答し
    て前記制御信号が第４のレベルの期間の間活性状
    態を維持され、各々が対応のビツト線対における
    高電位とされるビツト線の電位を高電位に設定す
    るための複数のプルアツプ手段と、 前記ビツト線対の各々に対応して設けられ、前
    記制御信号が前記第４のレベルから前記第３のレ
    ベルへ変化した後で、かつ前記ロウアドレススト
    ローブ信号が前記第１のレベルにあるときに、対
    応のビツト線対を高電位と低電位との間の中間電
    位にさせるための複数の手段とを備える、半導体
    記憶装置。 ２ 前記制御信号発生手段は、前記RAS入力手
    段の出力を所定時間遅延させる遅延手段と、前記
    遅延手段の出力と前記RAS入力手段の出力とが
    入力され、その後縁が前記ロウアドレスストロー
    ブ信号の後縁から所定時間遅延された制御信号を
    出力する論理手段とを備える、特許請求の範囲第
    １項記載の半導体記憶装置。 ３ 前記論理手段は、前記遅延手段の出力と前記
    RAS入力手段の出力との否定の論理積をとるゲ
    ート手段を備える、特許請求の範囲第２項記載の
    半導体記憶装置。 ４ 前記ロウアドレスストローブ信号は、前記第
    １のレベルが前記半導体記憶装置の動作電源電位
    レベルであり、前記第２のレベルが接地電位レベ
    ルである、特許請求の範囲第１項ないし第３項の
    いずれかに記載の半導体記憶装置。 ５ 前記制御信号は、前記第３のレベルが接地電
    位レベルであり、かつ前記第４のレベルが前記半
    導体記憶装置の動作電源電位レベルである特許請
    求の範囲第１項ないし第４項のいずれかに記載の
    半導体記憶装置。 ６ 前記RAS入力手段の出力に応答して、前記
    制御信号からの制御信号の前記前縁よりも早いタ
    イミングで生じる、第５のレベルから第６のレベ
    ルへ変化する前縁と、前記第６のレベルから前記
    第５のレベルへ変化する後縁とを有し、前記セン
    スアンプ手段を活性化するとともに前記第６のレ
    ベルの期間前記センスアンプ手段の活性状態を維
    持させるセンスアンプ手段活性化信号を出力する
    センスアンプ活性化手段をさらに備える、特許請
    求の範囲第１項ないし第５項のいずれかに記載の
    半導体記憶装置。 ７ 前記センスアンプ活性化信号は、前記第５の
    レベルが動作電源電位レベルであり、かつ前記第
    ６のレベルが接地電位レベルである、特許請求の
    範囲第６項記載の半導体記憶装置。 ８ 前記センスアンプ活性化信号の前記後縁と前
    記制御信号の前記後縁とは実質的に同じタイミン
    グで生じる、特許請求の範囲第６項または第７項
    記載の半導体記憶装置。
JP60275566A 1985-12-06 1985-12-06 半導体記憶装置 Granted JPS62134894A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60275566A JPS62134894A (ja) 1985-12-06 1985-12-06 半導体記憶装置
KR1019860008671A KR900002663B1 (ko) 1985-12-06 1986-10-16 반도체 기억장치
US06/938,065 US4809230A (en) 1985-12-06 1986-12-04 Semiconductor memory device with active pull up
US07/662,663 USRE34463E (en) 1985-12-06 1991-02-28 Semiconductor memory device with active pull up

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60275566A JPS62134894A (ja) 1985-12-06 1985-12-06 半導体記憶装置

Publications (2)

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JPS62134894A JPS62134894A (ja) 1987-06-17
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