JPH0822693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0822693A JPH0822693A JP6153938A JP15393894A JPH0822693A JP H0822693 A JPH0822693 A JP H0822693A JP 6153938 A JP6153938 A JP 6153938A JP 15393894 A JP15393894 A JP 15393894A JP H0822693 A JPH0822693 A JP H0822693A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- self
- capacitor
- refresh operation
- counter electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】本発明は記憶セルから半導体基板へのリーク電
流を抑制して、リフレッシュ動作の周期を延長すること
により、消費電力を低減し得るＤＲＡＭを提供すること
を目的とする。 【構成】ワード線３及びビット線４の選択に基づいて、
書き込みモードと、読み出しモードと、セルフリフレッ
シュモードとが備えられる。容量５の対向電極Ｎ１に
は、セルフリフレッシュモードにおいて、各セルフリフ
レッシュ動作の待機時に入力される電位切替信号φ１に
基づいて、該対向電極Ｎ１の電位を下降させる電位切替
回路１０が接続される。
流を抑制して、リフレッシュ動作の周期を延長すること
により、消費電力を低減し得るＤＲＡＭを提供すること
を目的とする。 【構成】ワード線３及びビット線４の選択に基づいて、
書き込みモードと、読み出しモードと、セルフリフレッ
シュモードとが備えられる。容量５の対向電極Ｎ１に
は、セルフリフレッシュモードにおいて、各セルフリフ
レッシュ動作の待機時に入力される電位切替信号φ１に
基づいて、該対向電極Ｎ１の電位を下降させる電位切替
回路１０が接続される。
Description
【０００１】
【産業上の利用分野】この発明は、セル情報の記憶保持
動作（セルフリフレッシュ動作）を必要とするＤＲＡＭ
に関するものである。
動作（セルフリフレッシュ動作）を必要とするＤＲＡＭ
に関するものである。
【０００２】近年の半導体記憶装置は益々低消費電力化
が必要となっている。半導体記憶装置の一種類であるＤ
ＲＡＭでは、セル情報を保持するためにセルフリフレッ
シュ動作が必要である。従って、ＤＲＡＭにおいても、
セルフリフレッシュ動作にともなう消費電力を低減する
ことが必要となっている。
が必要となっている。半導体記憶装置の一種類であるＤ
ＲＡＭでは、セル情報を保持するためにセルフリフレッ
シュ動作が必要である。従って、ＤＲＡＭにおいても、
セルフリフレッシュ動作にともなう消費電力を低減する
ことが必要となっている。
【０００３】
【従来の技術】図５は従来のＤＲＡＭにおける記憶セル
の構造を示す。半導体基板１上にはＮ型拡散領域２ａ，
２ｂが形成され、そのＮ型拡散領域２ａはＮチャネルＭ
ＯＳトランジスタで構成されるセルトランジスタのドレ
インを構成し、Ｎ型拡散領域２ｂはセルトランジスタの
ソースを構成する。
の構造を示す。半導体基板１上にはＮ型拡散領域２ａ，
２ｂが形成され、そのＮ型拡散領域２ａはＮチャネルＭ
ＯＳトランジスタで構成されるセルトランジスタのドレ
インを構成し、Ｎ型拡散領域２ｂはセルトランジスタの
ソースを構成する。
【０００４】前記Ｎ型拡散領域２ａ，２ｂ間において、
基板１上にはセルトランジスタのゲート電極となるワー
ド線３が形成される。前記Ｎ型拡散領域２ａには、アル
ミ配線にて形成されるビット線４が接続され、前記Ｎ型
拡散領域２ｂには容量５が接続される。
基板１上にはセルトランジスタのゲート電極となるワー
ド線３が形成される。前記Ｎ型拡散領域２ａには、アル
ミ配線にて形成されるビット線４が接続され、前記Ｎ型
拡散領域２ｂには容量５が接続される。
【０００５】このように構成された記憶セルに書き込み
動作を行う場合には、ワード線３をＨレベルとした状態
で、ビット線４に書き込み電圧を供給すると、セルトラ
ンジスタがオンされて、容量５に電荷が蓄積されること
により、セル情報が格納される。
動作を行う場合には、ワード線３をＨレベルとした状態
で、ビット線４に書き込み電圧を供給すると、セルトラ
ンジスタがオンされて、容量５に電荷が蓄積されること
により、セル情報が格納される。
【０００６】前記セル情報を保持するために、セルフリ
フレッシュ動作が一定周期毎に行われる。このセルフリ
フレッシュ動作は、ワード線３をＨレベルとすると、セ
ルトランジスタがオンされて、容量５に格納されたセル
情報がビット線４を介してセンスアンプに読み出され、
そのセンスアンプによりセルトランジスタを介して容量
５に書き込み動作が行われる。
フレッシュ動作が一定周期毎に行われる。このセルフリ
フレッシュ動作は、ワード線３をＨレベルとすると、セ
ルトランジスタがオンされて、容量５に格納されたセル
情報がビット線４を介してセンスアンプに読み出され、
そのセンスアンプによりセルトランジスタを介して容量
５に書き込み動作が行われる。
【０００７】
【発明が解決しようとする課題】上記のように構成され
た記憶セルにおいて、容量５に電荷が蓄積されて、Ｈレ
ベルのセル情報が格納されている状態では、容量５の充
電電極が接続されるＮ型拡散領域２ｂの電位と基板１の
電位との電位差は、ほぼこのＤＲＡＭの高電位側電源と
低電位側電源との電位差に近くなる。
た記憶セルにおいて、容量５に電荷が蓄積されて、Ｈレ
ベルのセル情報が格納されている状態では、容量５の充
電電極が接続されるＮ型拡散領域２ｂの電位と基板１の
電位との電位差は、ほぼこのＤＲＡＭの高電位側電源と
低電位側電源との電位差に近くなる。
【０００８】この状態では、Ｎ型拡散領域２ｂから基板
１に向かってリーク電流が発生して、容量５の充電電位
が低下しやすい。従って、セルフリフレッシュ動作の周
期を短くして、セル情報の保持動作を確実に行う必要が
ある。
１に向かってリーク電流が発生して、容量５の充電電位
が低下しやすい。従って、セルフリフレッシュ動作の周
期を短くして、セル情報の保持動作を確実に行う必要が
ある。
【０００９】ところが、セルフリフレッシュ動作時に
は、それぞれ充電電流が各記憶セルに流れるため、セル
フリフレッシュ動作の周期が短くなると、消費電力が増
大するという問題点がある。
は、それぞれ充電電流が各記憶セルに流れるため、セル
フリフレッシュ動作の周期が短くなると、消費電力が増
大するという問題点がある。
【００１０】この発明の目的は、記憶セルから半導体基
板へのリーク電流を抑制して、リフレッシュ動作の周期
を延長することにより、消費電力を低減し得るＤＲＡＭ
を提供することにある。
板へのリーク電流を抑制して、リフレッシュ動作の周期
を延長することにより、消費電力を低減し得るＤＲＡＭ
を提供することにある。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、セルトランジスタＴrcのゲートに
ワード線３が接続され、前記セルトランジスタＴrcのド
レインにビット線４が接続され、前記セルトランジスタ
Ｔrcのソースに容量５の充電電極が接続され、前記容量
５の対向電極Ｎ１にはあらかじめ設定された対向電極電
位が供給される。前記ワード線３及びビット線４の選択
に基づいて、前記ビット線４及びセルトランジスタＴrc
を介して前記容量５にセル情報を書き込む書き込みモー
ドと、前記ワード線３及びビット線４の選択に基づい
て、前記容量５から前記セルトランジスタＴrc及びビッ
ト線４を介して前記セル情報を読み出す読み出しモード
と、前記ワード線３の選択に基づいて前記セルトランジ
スタＴrcを介して前記容量５に対し一定の周期でセルフ
リフレッシュ動作を行うセルフリフレッシュモードとが
備えられる。前記容量５の対向電極Ｎ１には、前記セル
フリフレッシュモードにおいて、前記各セルフリフレッ
シュ動作の待機時に入力される電位切替信号φ１に基づ
いて、該対向電極Ｎ１の電位を下降させる電位切替回路
１０が接続される。
図である。すなわち、セルトランジスタＴrcのゲートに
ワード線３が接続され、前記セルトランジスタＴrcのド
レインにビット線４が接続され、前記セルトランジスタ
Ｔrcのソースに容量５の充電電極が接続され、前記容量
５の対向電極Ｎ１にはあらかじめ設定された対向電極電
位が供給される。前記ワード線３及びビット線４の選択
に基づいて、前記ビット線４及びセルトランジスタＴrc
を介して前記容量５にセル情報を書き込む書き込みモー
ドと、前記ワード線３及びビット線４の選択に基づい
て、前記容量５から前記セルトランジスタＴrc及びビッ
ト線４を介して前記セル情報を読み出す読み出しモード
と、前記ワード線３の選択に基づいて前記セルトランジ
スタＴrcを介して前記容量５に対し一定の周期でセルフ
リフレッシュ動作を行うセルフリフレッシュモードとが
備えられる。前記容量５の対向電極Ｎ１には、前記セル
フリフレッシュモードにおいて、前記各セルフリフレッ
シュ動作の待機時に入力される電位切替信号φ１に基づ
いて、該対向電極Ｎ１の電位を下降させる電位切替回路
１０が接続される。
【００１２】また、図２に示すように前記電位切替回路
１０は、前記対向電極Ｎ１にセルフリフレッシュ動作を
行うための通常電位を供給する第一の電位供給回路と、
前記通常電位より低い電位を供給する第二の電位供給回
路とがそれぞれ第一及び第二のスイッチ回路Ｔr1，Ｔr2
を介して接続され、前記第一のスイッチ回路Ｔr1はセル
フリフレッシュ動作時に前記電位切替信号φ１によりオ
ンされ、前記第二のスイッチ回路Ｔr2は前記セルフリフ
レッシュ動作の待機時に前記電位切替信号φ１によりオ
ンされる。
１０は、前記対向電極Ｎ１にセルフリフレッシュ動作を
行うための通常電位を供給する第一の電位供給回路と、
前記通常電位より低い電位を供給する第二の電位供給回
路とがそれぞれ第一及び第二のスイッチ回路Ｔr1，Ｔr2
を介して接続され、前記第一のスイッチ回路Ｔr1はセル
フリフレッシュ動作時に前記電位切替信号φ１によりオ
ンされ、前記第二のスイッチ回路Ｔr2は前記セルフリフ
レッシュ動作の待機時に前記電位切替信号φ１によりオ
ンされる。
【００１３】また、図２に示すように前記第一の電位供
給回路は、高電位側電源Ｖccと低電位側電源ＧＮＤとの
間に直列に接続された同一抵抗値の抵抗Ｒ１，Ｒ２で所
定の電位を生成し、前記第二の電位生成回路は高電位側
電源Ｖccと低電位側電源ＧＮＤとの間に直列に接続され
た異なる抵抗値の抵抗Ｒ３，Ｒ４で所定の電位を生成す
る。
給回路は、高電位側電源Ｖccと低電位側電源ＧＮＤとの
間に直列に接続された同一抵抗値の抵抗Ｒ１，Ｒ２で所
定の電位を生成し、前記第二の電位生成回路は高電位側
電源Ｖccと低電位側電源ＧＮＤとの間に直列に接続され
た異なる抵抗値の抵抗Ｒ３，Ｒ４で所定の電位を生成す
る。
【００１４】また、図２に示すように前記第一のスイッ
チ回路は、ＰチャネルＭＯＳトランジスタＴr1で構成さ
れ、前記第二のスイッチ回路はＮチャネルＭＯＳトラン
ジスタＴr2で構成される。
チ回路は、ＰチャネルＭＯＳトランジスタＴr1で構成さ
れ、前記第二のスイッチ回路はＮチャネルＭＯＳトラン
ジスタＴr2で構成される。
【００１５】
【作用】セルフリフレッシュ動作の待機時には、電位切
替回路１０により対向電極Ｎ１の電位が下降されて、容
量５の充電電極と半導体基板との間の電位差が小さくな
る。この結果、容量５の充電電極から基板へのリーク電
流が抑制される。
替回路１０により対向電極Ｎ１の電位が下降されて、容
量５の充電電極と半導体基板との間の電位差が小さくな
る。この結果、容量５の充電電極から基板へのリーク電
流が抑制される。
【００１６】また、図２においては、セルフリフレッシ
ュ動作時には電位切替信号φ１により第一の電位供給回
路から対向電極Ｎ１に通常電位が供給され、セルフリフ
レッシュ動作の待機時には、電位切替信号φ１により第
二の電位供給回路から対向電極Ｎ１に通常電位より低い
電位が供給される。
ュ動作時には電位切替信号φ１により第一の電位供給回
路から対向電極Ｎ１に通常電位が供給され、セルフリフ
レッシュ動作の待機時には、電位切替信号φ１により第
二の電位供給回路から対向電極Ｎ１に通常電位より低い
電位が供給される。
【００１７】また、図２においては、第一の電位供給回
路は高電位側電源Ｖccと低電位側電源ＧＮＤとの電位差
を同一抵抗値の抵抗Ｒ１，Ｒ２で分割して生成し、第二
の電位供給回路は高電位側電源Ｖccと低電位側電源ＧＮ
Ｄとの電位差を異なる抵抗値の抵抗Ｒ３，Ｒ４で分割し
て生成する。
路は高電位側電源Ｖccと低電位側電源ＧＮＤとの電位差
を同一抵抗値の抵抗Ｒ１，Ｒ２で分割して生成し、第二
の電位供給回路は高電位側電源Ｖccと低電位側電源ＧＮ
Ｄとの電位差を異なる抵抗値の抵抗Ｒ３，Ｒ４で分割し
て生成する。
【００１８】また、図２においては、電位切替信号φ１
がＬレベルとなると、第一のスイッチ回路を構成するＰ
チャネルＭＯＳトランジスタＴr1がオンされて、対向電
極Ｎ１に通常電位が供給され、制御信号φ１がＨレベル
となると、第二のスイッチ回路を構成するＮチャネルＭ
ＯＳトランジスタＴr2がオンされて、対向電極Ｎ１に通
常電位より低い電位が供給される。
がＬレベルとなると、第一のスイッチ回路を構成するＰ
チャネルＭＯＳトランジスタＴr1がオンされて、対向電
極Ｎ１に通常電位が供給され、制御信号φ１がＨレベル
となると、第二のスイッチ回路を構成するＮチャネルＭ
ＯＳトランジスタＴr2がオンされて、対向電極Ｎ１に通
常電位より低い電位が供給される。
【００１９】
【実施例】図２は、この発明を具体化した一実施例の記
憶セルを示す。なお、前記従来例と同一構成部分は同一
符号を付して説明する。
憶セルを示す。なお、前記従来例と同一構成部分は同一
符号を付して説明する。
【００２０】セルトランジスタＴrcのゲートにはワード
線３が接続され、ドレインにはビット線４が接続され
る。前記セルトランジスタＴrcのソースには、容量５の
充電電極が接続される。前記容量５の対向電極Ｎ１には
ＰチャネルＭＯＳトランジスタＴr1のドレインが接続さ
れ、同トランジスタＴr1のソースは抵抗Ｒ１を介して電
源Ｖccに接続され、抵抗Ｒ２を介してグランドＧＮＤに
接続される。
線３が接続され、ドレインにはビット線４が接続され
る。前記セルトランジスタＴrcのソースには、容量５の
充電電極が接続される。前記容量５の対向電極Ｎ１には
ＰチャネルＭＯＳトランジスタＴr1のドレインが接続さ
れ、同トランジスタＴr1のソースは抵抗Ｒ１を介して電
源Ｖccに接続され、抵抗Ｒ２を介してグランドＧＮＤに
接続される。
【００２１】前記抵抗Ｒ１，Ｒ２の抵抗値は同一に設定
されている。前記トランジスタＴr1のゲートには電位切
替信号φ１が入力される。従って、前記電位切替信号φ
１がＬレベルとなって、トランジスタＴr1がオンされる
と、前記容量５の対向電極Ｎ１には１／２Ｖccが供給さ
れる。
されている。前記トランジスタＴr1のゲートには電位切
替信号φ１が入力される。従って、前記電位切替信号φ
１がＬレベルとなって、トランジスタＴr1がオンされる
と、前記容量５の対向電極Ｎ１には１／２Ｖccが供給さ
れる。
【００２２】前記容量５の対向電極Ｎ１には、Ｎチャネ
ルＭＯＳトランジスタＴr2のドレインが接続され、同ト
ランジスタＴr2のゲートには前記電位切替信号φ１が入
力される。
ルＭＯＳトランジスタＴr2のドレインが接続され、同ト
ランジスタＴr2のゲートには前記電位切替信号φ１が入
力される。
【００２３】前記トランジスタＴr2のソースは抵抗Ｒ３
を介して電源Ｖccに接続され、抵抗Ｒ４を介してグラン
ドＧＮＤに接続される。前記抵抗Ｒ３の抵抗値は抵抗Ｒ
４の抵抗値より大きく設定される。
を介して電源Ｖccに接続され、抵抗Ｒ４を介してグラン
ドＧＮＤに接続される。前記抵抗Ｒ３の抵抗値は抵抗Ｒ
４の抵抗値より大きく設定される。
【００２４】従って、前記電位切替信号φ１がＨレベル
となってトランジスタＴr2がオンされると、前記対向電
極Ｎ１は１／２Ｖccより低いレベルとなる。前記電位切
替信号φ１は、図３に示す構成に基づいて生成され、こ
れらの構成はこのＤＲＡＭのチップ上に搭載される。
となってトランジスタＴr2がオンされると、前記対向電
極Ｎ１は１／２Ｖccより低いレベルとなる。前記電位切
替信号φ１は、図３に示す構成に基づいて生成され、こ
れらの構成はこのＤＲＡＭのチップ上に搭載される。
【００２５】このＤＲＡＭでは、例えばＨレベルのセル
フリフレッシュモード信号ＳＲに基づいてセルフリフレ
ッシュ動作が開始される。前記セルフリフレッシュモー
ド信号ＳＲは、発振器６と、切替信号生成回路７とに入
力される。
フリフレッシュモード信号ＳＲに基づいてセルフリフレ
ッシュ動作が開始される。前記セルフリフレッシュモー
ド信号ＳＲは、発振器６と、切替信号生成回路７とに入
力される。
【００２６】前記発振器６は、セルフリフレッシュモー
ド信号ＳＲに基づいて、所定周波数のクロック信号をカ
ウンタ８に出力する。前記カウンタ８は前記クロック信
号を所定数カウントすると、制御信号生成回路９にカウ
ントアップ信号を出力する。
ド信号ＳＲに基づいて、所定周波数のクロック信号をカ
ウンタ８に出力する。前記カウンタ８は前記クロック信
号を所定数カウントすると、制御信号生成回路９にカウ
ントアップ信号を出力する。
【００２７】前記制御信号生成回路９は、前記カウント
アップ信号に基づいて制御信号ＲＡＳバーを生成して、
前記ＤＲＡＭの周辺回路に出力する。前記制御信号ＲＡ
Ｓバーは、図４に示すように一定周期でＬレベルとな
り、この制御信号ＲＡＳバーがＬレベルとなる度に、１
本のワード線に接続される記憶セルに対し、セルフリフ
レッシュ動作が行われる。
アップ信号に基づいて制御信号ＲＡＳバーを生成して、
前記ＤＲＡＭの周辺回路に出力する。前記制御信号ＲＡ
Ｓバーは、図４に示すように一定周期でＬレベルとな
り、この制御信号ＲＡＳバーがＬレベルとなる度に、１
本のワード線に接続される記憶セルに対し、セルフリフ
レッシュ動作が行われる。
【００２８】前記制御信号ＲＡＳバーは、前記切替信号
生成回路７に入力される。切替信号生成回路７は、前記
セルフリフレッシュモード信号ＳＲと制御信号ＲＡＳバ
ーとに基づいて、図４に示すように同制御信号ＲＡＳバ
ーがＨレベルとなっている範囲でＨレベルとなる前記電
位切替信号φ１を出力する。また、切替信号生成回路７
はＨレベルのセルフリフレッシュモード信号ＳＲが入力
されない状態ではＬレベルの電位切替信号φ１を出力す
る。
生成回路７に入力される。切替信号生成回路７は、前記
セルフリフレッシュモード信号ＳＲと制御信号ＲＡＳバ
ーとに基づいて、図４に示すように同制御信号ＲＡＳバ
ーがＨレベルとなっている範囲でＨレベルとなる前記電
位切替信号φ１を出力する。また、切替信号生成回路７
はＨレベルのセルフリフレッシュモード信号ＳＲが入力
されない状態ではＬレベルの電位切替信号φ１を出力す
る。
【００２９】また、前記切替信号生成回路７は、前記カ
ウンタ８のカウントアップ信号に基づいて、前記電位切
替信号φ１を出力するようにしてもよい。さて、上記の
ように構成されたＤＲＡＭにおけるセルフリフレッシュ
動作では、セルフリフレッシュモード信号ＳＲに基づい
て制御信号生成回路９から制御信号ＲＡＳバーが出力さ
れ、その制御信号ＲＡＳバーがＬレベルとなると、セル
フリフレッシュ動作が行われる。
ウンタ８のカウントアップ信号に基づいて、前記電位切
替信号φ１を出力するようにしてもよい。さて、上記の
ように構成されたＤＲＡＭにおけるセルフリフレッシュ
動作では、セルフリフレッシュモード信号ＳＲに基づい
て制御信号生成回路９から制御信号ＲＡＳバーが出力さ
れ、その制御信号ＲＡＳバーがＬレベルとなると、セル
フリフレッシュ動作が行われる。
【００３０】このとき、電位切替信号φ１はＬレベルと
なり、前記記憶セルに接続されたトランジスタＴr1はオ
ンされるとともに、トランジスタＴr2はオフされる。す
ると、容量５の対向電極Ｎ１には通常電位である１／２
Ｖccが供給され、この状態で容量５が再充電されて、セ
ルフリフレッシュ動作が行われる。
なり、前記記憶セルに接続されたトランジスタＴr1はオ
ンされるとともに、トランジスタＴr2はオフされる。す
ると、容量５の対向電極Ｎ１には通常電位である１／２
Ｖccが供給され、この状態で容量５が再充電されて、セ
ルフリフレッシュ動作が行われる。
【００３１】制御信号ＲＡＳバーがＨレベルとなって、
セルフリフレッシュ動作が待機状態となると、電位切替
信号φ１がＨレベルとなる。Ｈレベルの電位切替信号φ
１に基づいて、トランジスタＴr1はオフされるととも
に、トランジスタＴr2はオンされる。
セルフリフレッシュ動作が待機状態となると、電位切替
信号φ１がＨレベルとなる。Ｈレベルの電位切替信号φ
１に基づいて、トランジスタＴr1はオフされるととも
に、トランジスタＴr2はオンされる。
【００３２】すると、容量５の対向電極Ｎ１は通常電位
である１／２Ｖccから、抵抗Ｒ３，Ｒ４で設定される電
位に低下する。対向電極Ｎ１の電位が低下すると、容量
結合によりセルトランジスタＴrcのソース電位も低下す
る。
である１／２Ｖccから、抵抗Ｒ３，Ｒ４で設定される電
位に低下する。対向電極Ｎ１の電位が低下すると、容量
結合によりセルトランジスタＴrcのソース電位も低下す
る。
【００３３】セルトランジスタＴrcのソース電位が低下
すると、そのソースを構成するＮ型拡散領域と基板との
電位差が縮まり、そのＮ型拡散領域から基板へのリーク
電流が減少する。
すると、そのソースを構成するＮ型拡散領域と基板との
電位差が縮まり、そのＮ型拡散領域から基板へのリーク
電流が減少する。
【００３４】次いで、制御信号ＲＡＳバーがＬレベルと
なると、電位切替信号φ１は制御信号ＲＡＳバーの立ち
下がりに先立ってＬレベルとなり、対向電極Ｎ１は通常
電位である１／２Ｖccまで引き上げられた状態で、セル
フリフレッシュ動作が行われる。また、通常の書き込み
及び読み出し動作時には対向電極Ｎ１は通常電位である
１／２Ｖccに維持される。
なると、電位切替信号φ１は制御信号ＲＡＳバーの立ち
下がりに先立ってＬレベルとなり、対向電極Ｎ１は通常
電位である１／２Ｖccまで引き上げられた状態で、セル
フリフレッシュ動作が行われる。また、通常の書き込み
及び読み出し動作時には対向電極Ｎ１は通常電位である
１／２Ｖccに維持される。
【００３５】以上のようにこのＤＲＡＭでは、セルフリ
フレッシュモード時において、制御信号ＲＡＳバーがＨ
レベルとなって、セルフリフレッシュ動作が待機状態と
なるときには、記憶セルの容量５の対向電極Ｎ１の電位
を通常電位より引き下げて、セルトランジスタＴrcのソ
ースから基板へのリーク電流を抑制することができる。
フレッシュモード時において、制御信号ＲＡＳバーがＨ
レベルとなって、セルフリフレッシュ動作が待機状態と
なるときには、記憶セルの容量５の対向電極Ｎ１の電位
を通常電位より引き下げて、セルトランジスタＴrcのソ
ースから基板へのリーク電流を抑制することができる。
【００３６】従って、容量５から基板への電荷の抜けを
抑制して、セルフリフレッシュ動作の周期を延長するこ
とができ、この結果消費電力を低減することができる。
なお、前記実施例では対向電極Ｎ１の電位を、抵抗Ｒ
３，Ｒ４で設定される固定された電位に引き下げる構成
としたが、複数の電位の中から任意の電位を選択する構
成としてもよい。
抑制して、セルフリフレッシュ動作の周期を延長するこ
とができ、この結果消費電力を低減することができる。
なお、前記実施例では対向電極Ｎ１の電位を、抵抗Ｒ
３，Ｒ４で設定される固定された電位に引き下げる構成
としたが、複数の電位の中から任意の電位を選択する構
成としてもよい。
【００３７】また、対向電極Ｎ１の電位を引き下げると
き、セルトランジスタＴrcのソース電位を非選択状態に
あるワード線３の電位よりセルトランジスタＴrcのしき
い値Ｖth以上低いレベルとしないようにする必要があ
る。セルトランジスタＴrcのソース電位が非選択状態に
あるワード線３の電位よりセルトランジスタＴrcのしき
い値Ｖth以上低いレベルとなると、非選択状態にあるセ
ルトランジスタＴrcがオンされてしまうからである。
き、セルトランジスタＴrcのソース電位を非選択状態に
あるワード線３の電位よりセルトランジスタＴrcのしき
い値Ｖth以上低いレベルとしないようにする必要があ
る。セルトランジスタＴrcのソース電位が非選択状態に
あるワード線３の電位よりセルトランジスタＴrcのしき
い値Ｖth以上低いレベルとなると、非選択状態にあるセ
ルトランジスタＴrcがオンされてしまうからである。
【００３８】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項１において、前記電位切替信号φ１はセル
フリフレッシュモード信号ＳＲと、同セルフリフレッシ
ュモード信号ＳＲに基づいて生成されてリフレッシュ動
作を制御する制御信号ＲＡＳバーとに基づいて、切替信
号生成回路７で生成される。セルフリフレッシュモード
信号ＳＲと、制御信号ＲＡＳバーとに基づいて、セルフ
リフレッシュ動作に同期する電位切替信号φ１を容易に
生成することができる。
術思想について、以下にその効果とともに記載する。 （１）請求項１において、前記電位切替信号φ１はセル
フリフレッシュモード信号ＳＲと、同セルフリフレッシ
ュモード信号ＳＲに基づいて生成されてリフレッシュ動
作を制御する制御信号ＲＡＳバーとに基づいて、切替信
号生成回路７で生成される。セルフリフレッシュモード
信号ＳＲと、制御信号ＲＡＳバーとに基づいて、セルフ
リフレッシュ動作に同期する電位切替信号φ１を容易に
生成することができる。
【００３９】
【発明の効果】以上詳述したように、請求項１の発明で
は、記憶セルから半導体基板へのリーク電流を抑制し
て、リフレッシュ動作の周期を延長することにより、消
費電力を低減し得るＤＲＡＭを提供することができる。
は、記憶セルから半導体基板へのリーク電流を抑制し
て、リフレッシュ動作の周期を延長することにより、消
費電力を低減し得るＤＲＡＭを提供することができる。
【００４０】請求項２の発明では、電位切替信号により
スイッチ回路を切り替えて、セルフリフレッシュ動作時
には、第一の電位供給回路から容量の対向電極に通常電
位を供給することができ、セルフリフレッシュ動作の待
機時には、第二の電位供給回路から通常電位より低い電
位を供給して、容量から基板へのリーク電流を抑制する
ことができる。
スイッチ回路を切り替えて、セルフリフレッシュ動作時
には、第一の電位供給回路から容量の対向電極に通常電
位を供給することができ、セルフリフレッシュ動作の待
機時には、第二の電位供給回路から通常電位より低い電
位を供給して、容量から基板へのリーク電流を抑制する
ことができる。
【００４１】請求項３の発明では、通常電位と、通常電
位より低い電位とは、高電位側電源と、低電位側電源と
の間に直列に接続される抵抗でそれぞれ生成することが
できる。
位より低い電位とは、高電位側電源と、低電位側電源と
の間に直列に接続される抵抗でそれぞれ生成することが
できる。
【００４２】請求項４の発明では、Ｌレベルの電位切替
信号で対向電極に通常電位を供給することができ、Ｈレ
ベルの電位切替信号で対向電極に通常電位より低い電位
を供給することができる。
信号で対向電極に通常電位を供給することができ、Ｈレ
ベルの電位切替信号で対向電極に通常電位より低い電位
を供給することができる。
【図１】本発明の原理説明図である。
【図２】一実施例を示す回路図である。
【図３】セルフリフレッシュ制御回路を示すブロック図
である。
である。
【図４】セルフリフレッシュ制御回路の動作を示す波形
図である。
図である。
【図５】ＤＲＡＭの記憶セルを示す断面図である。
３ ワード線 ４ ビット線 ５ 容量 １０ 電位切替回路 Ｔrc セルトランジスタ Ｎ１ 対向電極 φ１ 電位切替信号
Claims (4)
- 【請求項１】 セルトランジスタ（Ｔrc）のゲートにワ
ード線（３）を接続し、前記セルトランジスタ（Ｔrc）
のドレインにビット線（４）を接続し、前記セルトラン
ジスタ（Ｔrc）のソースに容量（５）の充電電極を接続
し、前記容量（５）の対向電極（Ｎ１）にはあらかじめ
設定された対向電極電位を供給し、前記ワード線（３）
及びビット線（４）の選択に基づいて、前記ビット線
（４）及びセルトランジスタ（Ｔrc）を介して前記容量
（５）にセル情報を書き込む書き込みモードと、前記ワ
ード線（３）及びビット線（４）の選択に基づいて、前
記容量（５）から前記セルトランジスタ（Ｔrc）及びビ
ット線（４）を介して前記セル情報を読み出す読み出し
モードと、前記セルトランジスタ（Ｔrc）を介して前記
容量（５）に対し一定の周期でセルフリフレッシュ動作
を行うセルフリフレッシュモードと、を備えた半導体記
憶装置であって、 前記容量（５）の対向電極（Ｎ１）には、前記セルフリ
フレッシュモードにおいて、前記各セルフリフレッシュ
動作の待機時に入力される電位切替信号（φ１）に基づ
いて、該対向電極（Ｎ１）の電位を下降させる電位切替
回路（１０）を接続したことを特徴とする半導体記憶装
置。 - 【請求項２】 前記電位切替回路（１０）は、前記対向
電極（Ｎ１）にセルフリフレッシュ動作を行うための通
常電位を供給する第一の電位供給回路と、前記通常電位
より低い電位を供給する第二の電位供給回路とをそれぞ
れ第一及び第二のスイッチ回路（Ｔr1，Ｔr2）を介して
接続し、前記第一のスイッチ回路（Ｔr1）はセルフリフ
レッシュ動作時に前記電位切替信号（φ１）によりオン
され、前記第二のスイッチ回路（Ｔr2）は前記セルフリ
フレッシュ動作の待機時に前記電位切替信号（φ１）に
よりオンされることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 前記第一の電位供給回路は高電位側電源
（Ｖcc）と低電位側電源（ＧＮＤ）との電位差を同一抵
抗値の抵抗（Ｒ１，Ｒ２）で分割して生成し、第二の電
位供給回路は高電位側電源（Ｖcc）と低電位側電源（Ｇ
ＮＤ）との電位差を異なる抵抗値の抵抗（Ｒ３，Ｒ４）
で分割して生成することを特徴とする請求項２記載の半
導体記憶装置。 - 【請求項４】 前記第一のスイッチ回路は、Ｐチャネル
ＭＯＳトランジスタ（Ｔr1）で構成し、前記第二のスイ
ッチ回路はＮチャネルＭＯＳトランジスタ（Ｔr2）で構
成したことを特徴とする請求項２記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153938A JPH0822693A (ja) | 1994-07-05 | 1994-07-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153938A JPH0822693A (ja) | 1994-07-05 | 1994-07-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822693A true JPH0822693A (ja) | 1996-01-23 |
Family
ID=15573367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6153938A Withdrawn JPH0822693A (ja) | 1994-07-05 | 1994-07-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822693A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027646A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 메모리 소자 |
| JP2001308295A (ja) * | 2000-04-24 | 2001-11-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の使用方法と半導体記憶装置およびその製造方法 |
| JP2008522346A (ja) * | 2004-12-03 | 2008-06-26 | マイクロン テクノロジー，インコーポレイテッド | ダイナミックランダムアクセスメモリデバイスの拡張リフレッシュ期間中の電力消費を低減させるためのシステムおよび方法 |
| US8441840B2 (en) | 2010-01-15 | 2013-05-14 | Elpida Memory, Inc. | Semiconductor device and data processing system |
-
1994
- 1994-07-05 JP JP6153938A patent/JPH0822693A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027646A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 메모리 소자 |
| JP2001308295A (ja) * | 2000-04-24 | 2001-11-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の使用方法と半導体記憶装置およびその製造方法 |
| JP2008522346A (ja) * | 2004-12-03 | 2008-06-26 | マイクロン テクノロジー，インコーポレイテッド | ダイナミックランダムアクセスメモリデバイスの拡張リフレッシュ期間中の電力消費を低減させるためのシステムおよび方法 |
| US7995415B2 (en) | 2004-12-03 | 2011-08-09 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
| US8441840B2 (en) | 2010-01-15 | 2013-05-14 | Elpida Memory, Inc. | Semiconductor device and data processing system |
| US8982608B2 (en) | 2010-01-15 | 2015-03-17 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4775959A (en) | Semiconductor integrated circuit device having back-bias voltage generator | |
| US7626883B2 (en) | Semiconductor memory device | |
| US7227792B2 (en) | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same | |
| KR0165755B1 (ko) | 펄스신호 발생회로 및 그것을 구비한 반도체 기억장치와 동적 기억장치의 동작방법 | |
| US6396761B2 (en) | Semiconductor integrated circuit device and method of activating the same | |
| KR100222749B1 (ko) | 반도체 기억회로의 데이터 유지시간 연장장치 및 연장방법 | |
| JPH09231751A (ja) | 半導体記憶装置 | |
| KR19980033971A (ko) | 반도체 집적 회로 장치 | |
| JP2002298586A (ja) | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 | |
| US6137732A (en) | Semiconductor memory device having voltage boosting circuit | |
| US6879537B2 (en) | Semiconductor storage device having a plurality of operation modes | |
| US20020075067A1 (en) | Semiconductor integrated circuit | |
| KR950009391B1 (ko) | 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치 | |
| KR100244837B1 (ko) | 기판 전압의 크기를 모드에 따라서 설정할 수 있는 반도체 기억 장치 | |
| KR100215535B1 (ko) | 반도체 기억 장치 | |
| JP2000040366A (ja) | 半導体装置 | |
| JPH0822693A (ja) | 半導体記憶装置 | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| JP3182071B2 (ja) | 半導体記憶回路のデータ保持時間の延長装置及び延長方法 | |
| JPH11328966A (ja) | 半導体記憶装置及びデータ処理装置 | |
| US5768200A (en) | Charging a sense amplifier | |
| US5757717A (en) | Semiconductor circuit having circuit supplying voltage higher than power supply voltage | |
| JP3866333B2 (ja) | 半導体記憶装置 | |
| JP3225895B2 (ja) | 半導体装置 | |
| JPH0785677A (ja) | 半導体記憶装置、及びデータ処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |