JPH0822693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0822693A JPH0822693A JP6153938A JP15393894A JPH0822693A JP H0822693 A JPH0822693 A JP H0822693A JP 6153938 A JP6153938 A JP 6153938A JP 15393894 A JP15393894 A JP 15393894A JP H0822693 A JPH0822693 A JP H0822693A
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- self
- capacitor
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Abstract
(57)【要約】
【目的】本発明は記憶セルから半導体基板へのリーク電
流を抑制して、リフレッシュ動作の周期を延長すること
により、消費電力を低減し得るDRAMを提供すること
を目的とする。 【構成】ワード線3及びビット線4の選択に基づいて、
書き込みモードと、読み出しモードと、セルフリフレッ
シュモードとが備えられる。容量5の対向電極N1に
は、セルフリフレッシュモードにおいて、各セルフリフ
レッシュ動作の待機時に入力される電位切替信号φ1に
基づいて、該対向電極N1の電位を下降させる電位切替
回路10が接続される。
流を抑制して、リフレッシュ動作の周期を延長すること
により、消費電力を低減し得るDRAMを提供すること
を目的とする。 【構成】ワード線3及びビット線4の選択に基づいて、
書き込みモードと、読み出しモードと、セルフリフレッ
シュモードとが備えられる。容量5の対向電極N1に
は、セルフリフレッシュモードにおいて、各セルフリフ
レッシュ動作の待機時に入力される電位切替信号φ1に
基づいて、該対向電極N1の電位を下降させる電位切替
回路10が接続される。
Description
【0001】
【産業上の利用分野】この発明は、セル情報の記憶保持
動作(セルフリフレッシュ動作)を必要とするDRAM
に関するものである。
動作(セルフリフレッシュ動作)を必要とするDRAM
に関するものである。
【0002】近年の半導体記憶装置は益々低消費電力化
が必要となっている。半導体記憶装置の一種類であるD
RAMでは、セル情報を保持するためにセルフリフレッ
シュ動作が必要である。従って、DRAMにおいても、
セルフリフレッシュ動作にともなう消費電力を低減する
ことが必要となっている。
が必要となっている。半導体記憶装置の一種類であるD
RAMでは、セル情報を保持するためにセルフリフレッ
シュ動作が必要である。従って、DRAMにおいても、
セルフリフレッシュ動作にともなう消費電力を低減する
ことが必要となっている。
【0003】
【従来の技術】図5は従来のDRAMにおける記憶セル
の構造を示す。半導体基板1上にはN型拡散領域2a,
2bが形成され、そのN型拡散領域2aはNチャネルM
OSトランジスタで構成されるセルトランジスタのドレ
インを構成し、N型拡散領域2bはセルトランジスタの
ソースを構成する。
の構造を示す。半導体基板1上にはN型拡散領域2a,
2bが形成され、そのN型拡散領域2aはNチャネルM
OSトランジスタで構成されるセルトランジスタのドレ
インを構成し、N型拡散領域2bはセルトランジスタの
ソースを構成する。
【0004】前記N型拡散領域2a,2b間において、
基板1上にはセルトランジスタのゲート電極となるワー
ド線3が形成される。前記N型拡散領域2aには、アル
ミ配線にて形成されるビット線4が接続され、前記N型
拡散領域2bには容量5が接続される。
基板1上にはセルトランジスタのゲート電極となるワー
ド線3が形成される。前記N型拡散領域2aには、アル
ミ配線にて形成されるビット線4が接続され、前記N型
拡散領域2bには容量5が接続される。
【0005】このように構成された記憶セルに書き込み
動作を行う場合には、ワード線3をHレベルとした状態
で、ビット線4に書き込み電圧を供給すると、セルトラ
ンジスタがオンされて、容量5に電荷が蓄積されること
により、セル情報が格納される。
動作を行う場合には、ワード線3をHレベルとした状態
で、ビット線4に書き込み電圧を供給すると、セルトラ
ンジスタがオンされて、容量5に電荷が蓄積されること
により、セル情報が格納される。
【0006】前記セル情報を保持するために、セルフリ
フレッシュ動作が一定周期毎に行われる。このセルフリ
フレッシュ動作は、ワード線3をHレベルとすると、セ
ルトランジスタがオンされて、容量5に格納されたセル
情報がビット線4を介してセンスアンプに読み出され、
そのセンスアンプによりセルトランジスタを介して容量
5に書き込み動作が行われる。
フレッシュ動作が一定周期毎に行われる。このセルフリ
フレッシュ動作は、ワード線3をHレベルとすると、セ
ルトランジスタがオンされて、容量5に格納されたセル
情報がビット線4を介してセンスアンプに読み出され、
そのセンスアンプによりセルトランジスタを介して容量
5に書き込み動作が行われる。
【0007】
【発明が解決しようとする課題】上記のように構成され
た記憶セルにおいて、容量5に電荷が蓄積されて、Hレ
ベルのセル情報が格納されている状態では、容量5の充
電電極が接続されるN型拡散領域2bの電位と基板1の
電位との電位差は、ほぼこのDRAMの高電位側電源と
低電位側電源との電位差に近くなる。
た記憶セルにおいて、容量5に電荷が蓄積されて、Hレ
ベルのセル情報が格納されている状態では、容量5の充
電電極が接続されるN型拡散領域2bの電位と基板1の
電位との電位差は、ほぼこのDRAMの高電位側電源と
低電位側電源との電位差に近くなる。
【0008】この状態では、N型拡散領域2bから基板
1に向かってリーク電流が発生して、容量5の充電電位
が低下しやすい。従って、セルフリフレッシュ動作の周
期を短くして、セル情報の保持動作を確実に行う必要が
ある。
1に向かってリーク電流が発生して、容量5の充電電位
が低下しやすい。従って、セルフリフレッシュ動作の周
期を短くして、セル情報の保持動作を確実に行う必要が
ある。
【0009】ところが、セルフリフレッシュ動作時に
は、それぞれ充電電流が各記憶セルに流れるため、セル
フリフレッシュ動作の周期が短くなると、消費電力が増
大するという問題点がある。
は、それぞれ充電電流が各記憶セルに流れるため、セル
フリフレッシュ動作の周期が短くなると、消費電力が増
大するという問題点がある。
【0010】この発明の目的は、記憶セルから半導体基
板へのリーク電流を抑制して、リフレッシュ動作の周期
を延長することにより、消費電力を低減し得るDRAM
を提供することにある。
板へのリーク電流を抑制して、リフレッシュ動作の周期
を延長することにより、消費電力を低減し得るDRAM
を提供することにある。
【0011】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、セルトランジスタTrcのゲートに
ワード線3が接続され、前記セルトランジスタTrcのド
レインにビット線4が接続され、前記セルトランジスタ
Trcのソースに容量5の充電電極が接続され、前記容量
5の対向電極N1にはあらかじめ設定された対向電極電
位が供給される。前記ワード線3及びビット線4の選択
に基づいて、前記ビット線4及びセルトランジスタTrc
を介して前記容量5にセル情報を書き込む書き込みモー
ドと、前記ワード線3及びビット線4の選択に基づい
て、前記容量5から前記セルトランジスタTrc及びビッ
ト線4を介して前記セル情報を読み出す読み出しモード
と、前記ワード線3の選択に基づいて前記セルトランジ
スタTrcを介して前記容量5に対し一定の周期でセルフ
リフレッシュ動作を行うセルフリフレッシュモードとが
備えられる。前記容量5の対向電極N1には、前記セル
フリフレッシュモードにおいて、前記各セルフリフレッ
シュ動作の待機時に入力される電位切替信号φ1に基づ
いて、該対向電極N1の電位を下降させる電位切替回路
10が接続される。
図である。すなわち、セルトランジスタTrcのゲートに
ワード線3が接続され、前記セルトランジスタTrcのド
レインにビット線4が接続され、前記セルトランジスタ
Trcのソースに容量5の充電電極が接続され、前記容量
5の対向電極N1にはあらかじめ設定された対向電極電
位が供給される。前記ワード線3及びビット線4の選択
に基づいて、前記ビット線4及びセルトランジスタTrc
を介して前記容量5にセル情報を書き込む書き込みモー
ドと、前記ワード線3及びビット線4の選択に基づい
て、前記容量5から前記セルトランジスタTrc及びビッ
ト線4を介して前記セル情報を読み出す読み出しモード
と、前記ワード線3の選択に基づいて前記セルトランジ
スタTrcを介して前記容量5に対し一定の周期でセルフ
リフレッシュ動作を行うセルフリフレッシュモードとが
備えられる。前記容量5の対向電極N1には、前記セル
フリフレッシュモードにおいて、前記各セルフリフレッ
シュ動作の待機時に入力される電位切替信号φ1に基づ
いて、該対向電極N1の電位を下降させる電位切替回路
10が接続される。
【0012】また、図2に示すように前記電位切替回路
10は、前記対向電極N1にセルフリフレッシュ動作を
行うための通常電位を供給する第一の電位供給回路と、
前記通常電位より低い電位を供給する第二の電位供給回
路とがそれぞれ第一及び第二のスイッチ回路Tr1,Tr2
を介して接続され、前記第一のスイッチ回路Tr1はセル
フリフレッシュ動作時に前記電位切替信号φ1によりオ
ンされ、前記第二のスイッチ回路Tr2は前記セルフリフ
レッシュ動作の待機時に前記電位切替信号φ1によりオ
ンされる。
10は、前記対向電極N1にセルフリフレッシュ動作を
行うための通常電位を供給する第一の電位供給回路と、
前記通常電位より低い電位を供給する第二の電位供給回
路とがそれぞれ第一及び第二のスイッチ回路Tr1,Tr2
を介して接続され、前記第一のスイッチ回路Tr1はセル
フリフレッシュ動作時に前記電位切替信号φ1によりオ
ンされ、前記第二のスイッチ回路Tr2は前記セルフリフ
レッシュ動作の待機時に前記電位切替信号φ1によりオ
ンされる。
【0013】また、図2に示すように前記第一の電位供
給回路は、高電位側電源Vccと低電位側電源GNDとの
間に直列に接続された同一抵抗値の抵抗R1,R2で所
定の電位を生成し、前記第二の電位生成回路は高電位側
電源Vccと低電位側電源GNDとの間に直列に接続され
た異なる抵抗値の抵抗R3,R4で所定の電位を生成す
る。
給回路は、高電位側電源Vccと低電位側電源GNDとの
間に直列に接続された同一抵抗値の抵抗R1,R2で所
定の電位を生成し、前記第二の電位生成回路は高電位側
電源Vccと低電位側電源GNDとの間に直列に接続され
た異なる抵抗値の抵抗R3,R4で所定の電位を生成す
る。
【0014】また、図2に示すように前記第一のスイッ
チ回路は、PチャネルMOSトランジスタTr1で構成さ
れ、前記第二のスイッチ回路はNチャネルMOSトラン
ジスタTr2で構成される。
チ回路は、PチャネルMOSトランジスタTr1で構成さ
れ、前記第二のスイッチ回路はNチャネルMOSトラン
ジスタTr2で構成される。
【0015】
【作用】セルフリフレッシュ動作の待機時には、電位切
替回路10により対向電極N1の電位が下降されて、容
量5の充電電極と半導体基板との間の電位差が小さくな
る。この結果、容量5の充電電極から基板へのリーク電
流が抑制される。
替回路10により対向電極N1の電位が下降されて、容
量5の充電電極と半導体基板との間の電位差が小さくな
る。この結果、容量5の充電電極から基板へのリーク電
流が抑制される。
【0016】また、図2においては、セルフリフレッシ
ュ動作時には電位切替信号φ1により第一の電位供給回
路から対向電極N1に通常電位が供給され、セルフリフ
レッシュ動作の待機時には、電位切替信号φ1により第
二の電位供給回路から対向電極N1に通常電位より低い
電位が供給される。
ュ動作時には電位切替信号φ1により第一の電位供給回
路から対向電極N1に通常電位が供給され、セルフリフ
レッシュ動作の待機時には、電位切替信号φ1により第
二の電位供給回路から対向電極N1に通常電位より低い
電位が供給される。
【0017】また、図2においては、第一の電位供給回
路は高電位側電源Vccと低電位側電源GNDとの電位差
を同一抵抗値の抵抗R1,R2で分割して生成し、第二
の電位供給回路は高電位側電源Vccと低電位側電源GN
Dとの電位差を異なる抵抗値の抵抗R3,R4で分割し
て生成する。
路は高電位側電源Vccと低電位側電源GNDとの電位差
を同一抵抗値の抵抗R1,R2で分割して生成し、第二
の電位供給回路は高電位側電源Vccと低電位側電源GN
Dとの電位差を異なる抵抗値の抵抗R3,R4で分割し
て生成する。
【0018】また、図2においては、電位切替信号φ1
がLレベルとなると、第一のスイッチ回路を構成するP
チャネルMOSトランジスタTr1がオンされて、対向電
極N1に通常電位が供給され、制御信号φ1がHレベル
となると、第二のスイッチ回路を構成するNチャネルM
OSトランジスタTr2がオンされて、対向電極N1に通
常電位より低い電位が供給される。
がLレベルとなると、第一のスイッチ回路を構成するP
チャネルMOSトランジスタTr1がオンされて、対向電
極N1に通常電位が供給され、制御信号φ1がHレベル
となると、第二のスイッチ回路を構成するNチャネルM
OSトランジスタTr2がオンされて、対向電極N1に通
常電位より低い電位が供給される。
【0019】
【実施例】図2は、この発明を具体化した一実施例の記
憶セルを示す。なお、前記従来例と同一構成部分は同一
符号を付して説明する。
憶セルを示す。なお、前記従来例と同一構成部分は同一
符号を付して説明する。
【0020】セルトランジスタTrcのゲートにはワード
線3が接続され、ドレインにはビット線4が接続され
る。前記セルトランジスタTrcのソースには、容量5の
充電電極が接続される。前記容量5の対向電極N1には
PチャネルMOSトランジスタTr1のドレインが接続さ
れ、同トランジスタTr1のソースは抵抗R1を介して電
源Vccに接続され、抵抗R2を介してグランドGNDに
接続される。
線3が接続され、ドレインにはビット線4が接続され
る。前記セルトランジスタTrcのソースには、容量5の
充電電極が接続される。前記容量5の対向電極N1には
PチャネルMOSトランジスタTr1のドレインが接続さ
れ、同トランジスタTr1のソースは抵抗R1を介して電
源Vccに接続され、抵抗R2を介してグランドGNDに
接続される。
【0021】前記抵抗R1,R2の抵抗値は同一に設定
されている。前記トランジスタTr1のゲートには電位切
替信号φ1が入力される。従って、前記電位切替信号φ
1がLレベルとなって、トランジスタTr1がオンされる
と、前記容量5の対向電極N1には1/2Vccが供給さ
れる。
されている。前記トランジスタTr1のゲートには電位切
替信号φ1が入力される。従って、前記電位切替信号φ
1がLレベルとなって、トランジスタTr1がオンされる
と、前記容量5の対向電極N1には1/2Vccが供給さ
れる。
【0022】前記容量5の対向電極N1には、Nチャネ
ルMOSトランジスタTr2のドレインが接続され、同ト
ランジスタTr2のゲートには前記電位切替信号φ1が入
力される。
ルMOSトランジスタTr2のドレインが接続され、同ト
ランジスタTr2のゲートには前記電位切替信号φ1が入
力される。
【0023】前記トランジスタTr2のソースは抵抗R3
を介して電源Vccに接続され、抵抗R4を介してグラン
ドGNDに接続される。前記抵抗R3の抵抗値は抵抗R
4の抵抗値より大きく設定される。
を介して電源Vccに接続され、抵抗R4を介してグラン
ドGNDに接続される。前記抵抗R3の抵抗値は抵抗R
4の抵抗値より大きく設定される。
【0024】従って、前記電位切替信号φ1がHレベル
となってトランジスタTr2がオンされると、前記対向電
極N1は1/2Vccより低いレベルとなる。前記電位切
替信号φ1は、図3に示す構成に基づいて生成され、こ
れらの構成はこのDRAMのチップ上に搭載される。
となってトランジスタTr2がオンされると、前記対向電
極N1は1/2Vccより低いレベルとなる。前記電位切
替信号φ1は、図3に示す構成に基づいて生成され、こ
れらの構成はこのDRAMのチップ上に搭載される。
【0025】このDRAMでは、例えばHレベルのセル
フリフレッシュモード信号SRに基づいてセルフリフレ
ッシュ動作が開始される。前記セルフリフレッシュモー
ド信号SRは、発振器6と、切替信号生成回路7とに入
力される。
フリフレッシュモード信号SRに基づいてセルフリフレ
ッシュ動作が開始される。前記セルフリフレッシュモー
ド信号SRは、発振器6と、切替信号生成回路7とに入
力される。
【0026】前記発振器6は、セルフリフレッシュモー
ド信号SRに基づいて、所定周波数のクロック信号をカ
ウンタ8に出力する。前記カウンタ8は前記クロック信
号を所定数カウントすると、制御信号生成回路9にカウ
ントアップ信号を出力する。
ド信号SRに基づいて、所定周波数のクロック信号をカ
ウンタ8に出力する。前記カウンタ8は前記クロック信
号を所定数カウントすると、制御信号生成回路9にカウ
ントアップ信号を出力する。
【0027】前記制御信号生成回路9は、前記カウント
アップ信号に基づいて制御信号RASバーを生成して、
前記DRAMの周辺回路に出力する。前記制御信号RA
Sバーは、図4に示すように一定周期でLレベルとな
り、この制御信号RASバーがLレベルとなる度に、1
本のワード線に接続される記憶セルに対し、セルフリフ
レッシュ動作が行われる。
アップ信号に基づいて制御信号RASバーを生成して、
前記DRAMの周辺回路に出力する。前記制御信号RA
Sバーは、図4に示すように一定周期でLレベルとな
り、この制御信号RASバーがLレベルとなる度に、1
本のワード線に接続される記憶セルに対し、セルフリフ
レッシュ動作が行われる。
【0028】前記制御信号RASバーは、前記切替信号
生成回路7に入力される。切替信号生成回路7は、前記
セルフリフレッシュモード信号SRと制御信号RASバ
ーとに基づいて、図4に示すように同制御信号RASバ
ーがHレベルとなっている範囲でHレベルとなる前記電
位切替信号φ1を出力する。また、切替信号生成回路7
はHレベルのセルフリフレッシュモード信号SRが入力
されない状態ではLレベルの電位切替信号φ1を出力す
る。
生成回路7に入力される。切替信号生成回路7は、前記
セルフリフレッシュモード信号SRと制御信号RASバ
ーとに基づいて、図4に示すように同制御信号RASバ
ーがHレベルとなっている範囲でHレベルとなる前記電
位切替信号φ1を出力する。また、切替信号生成回路7
はHレベルのセルフリフレッシュモード信号SRが入力
されない状態ではLレベルの電位切替信号φ1を出力す
る。
【0029】また、前記切替信号生成回路7は、前記カ
ウンタ8のカウントアップ信号に基づいて、前記電位切
替信号φ1を出力するようにしてもよい。さて、上記の
ように構成されたDRAMにおけるセルフリフレッシュ
動作では、セルフリフレッシュモード信号SRに基づい
て制御信号生成回路9から制御信号RASバーが出力さ
れ、その制御信号RASバーがLレベルとなると、セル
フリフレッシュ動作が行われる。
ウンタ8のカウントアップ信号に基づいて、前記電位切
替信号φ1を出力するようにしてもよい。さて、上記の
ように構成されたDRAMにおけるセルフリフレッシュ
動作では、セルフリフレッシュモード信号SRに基づい
て制御信号生成回路9から制御信号RASバーが出力さ
れ、その制御信号RASバーがLレベルとなると、セル
フリフレッシュ動作が行われる。
【0030】このとき、電位切替信号φ1はLレベルと
なり、前記記憶セルに接続されたトランジスタTr1はオ
ンされるとともに、トランジスタTr2はオフされる。す
ると、容量5の対向電極N1には通常電位である1/2
Vccが供給され、この状態で容量5が再充電されて、セ
ルフリフレッシュ動作が行われる。
なり、前記記憶セルに接続されたトランジスタTr1はオ
ンされるとともに、トランジスタTr2はオフされる。す
ると、容量5の対向電極N1には通常電位である1/2
Vccが供給され、この状態で容量5が再充電されて、セ
ルフリフレッシュ動作が行われる。
【0031】制御信号RASバーがHレベルとなって、
セルフリフレッシュ動作が待機状態となると、電位切替
信号φ1がHレベルとなる。Hレベルの電位切替信号φ
1に基づいて、トランジスタTr1はオフされるととも
に、トランジスタTr2はオンされる。
セルフリフレッシュ動作が待機状態となると、電位切替
信号φ1がHレベルとなる。Hレベルの電位切替信号φ
1に基づいて、トランジスタTr1はオフされるととも
に、トランジスタTr2はオンされる。
【0032】すると、容量5の対向電極N1は通常電位
である1/2Vccから、抵抗R3,R4で設定される電
位に低下する。対向電極N1の電位が低下すると、容量
結合によりセルトランジスタTrcのソース電位も低下す
る。
である1/2Vccから、抵抗R3,R4で設定される電
位に低下する。対向電極N1の電位が低下すると、容量
結合によりセルトランジスタTrcのソース電位も低下す
る。
【0033】セルトランジスタTrcのソース電位が低下
すると、そのソースを構成するN型拡散領域と基板との
電位差が縮まり、そのN型拡散領域から基板へのリーク
電流が減少する。
すると、そのソースを構成するN型拡散領域と基板との
電位差が縮まり、そのN型拡散領域から基板へのリーク
電流が減少する。
【0034】次いで、制御信号RASバーがLレベルと
なると、電位切替信号φ1は制御信号RASバーの立ち
下がりに先立ってLレベルとなり、対向電極N1は通常
電位である1/2Vccまで引き上げられた状態で、セル
フリフレッシュ動作が行われる。また、通常の書き込み
及び読み出し動作時には対向電極N1は通常電位である
1/2Vccに維持される。
なると、電位切替信号φ1は制御信号RASバーの立ち
下がりに先立ってLレベルとなり、対向電極N1は通常
電位である1/2Vccまで引き上げられた状態で、セル
フリフレッシュ動作が行われる。また、通常の書き込み
及び読み出し動作時には対向電極N1は通常電位である
1/2Vccに維持される。
【0035】以上のようにこのDRAMでは、セルフリ
フレッシュモード時において、制御信号RASバーがH
レベルとなって、セルフリフレッシュ動作が待機状態と
なるときには、記憶セルの容量5の対向電極N1の電位
を通常電位より引き下げて、セルトランジスタTrcのソ
ースから基板へのリーク電流を抑制することができる。
フレッシュモード時において、制御信号RASバーがH
レベルとなって、セルフリフレッシュ動作が待機状態と
なるときには、記憶セルの容量5の対向電極N1の電位
を通常電位より引き下げて、セルトランジスタTrcのソ
ースから基板へのリーク電流を抑制することができる。
【0036】従って、容量5から基板への電荷の抜けを
抑制して、セルフリフレッシュ動作の周期を延長するこ
とができ、この結果消費電力を低減することができる。
なお、前記実施例では対向電極N1の電位を、抵抗R
3,R4で設定される固定された電位に引き下げる構成
としたが、複数の電位の中から任意の電位を選択する構
成としてもよい。
抑制して、セルフリフレッシュ動作の周期を延長するこ
とができ、この結果消費電力を低減することができる。
なお、前記実施例では対向電極N1の電位を、抵抗R
3,R4で設定される固定された電位に引き下げる構成
としたが、複数の電位の中から任意の電位を選択する構
成としてもよい。
【0037】また、対向電極N1の電位を引き下げると
き、セルトランジスタTrcのソース電位を非選択状態に
あるワード線3の電位よりセルトランジスタTrcのしき
い値Vth以上低いレベルとしないようにする必要があ
る。セルトランジスタTrcのソース電位が非選択状態に
あるワード線3の電位よりセルトランジスタTrcのしき
い値Vth以上低いレベルとなると、非選択状態にあるセ
ルトランジスタTrcがオンされてしまうからである。
き、セルトランジスタTrcのソース電位を非選択状態に
あるワード線3の電位よりセルトランジスタTrcのしき
い値Vth以上低いレベルとしないようにする必要があ
る。セルトランジスタTrcのソース電位が非選択状態に
あるワード線3の電位よりセルトランジスタTrcのしき
い値Vth以上低いレベルとなると、非選択状態にあるセ
ルトランジスタTrcがオンされてしまうからである。
【0038】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 (1)請求項1において、前記電位切替信号φ1はセル
フリフレッシュモード信号SRと、同セルフリフレッシ
ュモード信号SRに基づいて生成されてリフレッシュ動
作を制御する制御信号RASバーとに基づいて、切替信
号生成回路7で生成される。セルフリフレッシュモード
信号SRと、制御信号RASバーとに基づいて、セルフ
リフレッシュ動作に同期する電位切替信号φ1を容易に
生成することができる。
術思想について、以下にその効果とともに記載する。 (1)請求項1において、前記電位切替信号φ1はセル
フリフレッシュモード信号SRと、同セルフリフレッシ
ュモード信号SRに基づいて生成されてリフレッシュ動
作を制御する制御信号RASバーとに基づいて、切替信
号生成回路7で生成される。セルフリフレッシュモード
信号SRと、制御信号RASバーとに基づいて、セルフ
リフレッシュ動作に同期する電位切替信号φ1を容易に
生成することができる。
【0039】
【発明の効果】以上詳述したように、請求項1の発明で
は、記憶セルから半導体基板へのリーク電流を抑制し
て、リフレッシュ動作の周期を延長することにより、消
費電力を低減し得るDRAMを提供することができる。
は、記憶セルから半導体基板へのリーク電流を抑制し
て、リフレッシュ動作の周期を延長することにより、消
費電力を低減し得るDRAMを提供することができる。
【0040】請求項2の発明では、電位切替信号により
スイッチ回路を切り替えて、セルフリフレッシュ動作時
には、第一の電位供給回路から容量の対向電極に通常電
位を供給することができ、セルフリフレッシュ動作の待
機時には、第二の電位供給回路から通常電位より低い電
位を供給して、容量から基板へのリーク電流を抑制する
ことができる。
スイッチ回路を切り替えて、セルフリフレッシュ動作時
には、第一の電位供給回路から容量の対向電極に通常電
位を供給することができ、セルフリフレッシュ動作の待
機時には、第二の電位供給回路から通常電位より低い電
位を供給して、容量から基板へのリーク電流を抑制する
ことができる。
【0041】請求項3の発明では、通常電位と、通常電
位より低い電位とは、高電位側電源と、低電位側電源と
の間に直列に接続される抵抗でそれぞれ生成することが
できる。
位より低い電位とは、高電位側電源と、低電位側電源と
の間に直列に接続される抵抗でそれぞれ生成することが
できる。
【0042】請求項4の発明では、Lレベルの電位切替
信号で対向電極に通常電位を供給することができ、Hレ
ベルの電位切替信号で対向電極に通常電位より低い電位
を供給することができる。
信号で対向電極に通常電位を供給することができ、Hレ
ベルの電位切替信号で対向電極に通常電位より低い電位
を供給することができる。
【図1】本発明の原理説明図である。
【図2】一実施例を示す回路図である。
【図3】セルフリフレッシュ制御回路を示すブロック図
である。
である。
【図4】セルフリフレッシュ制御回路の動作を示す波形
図である。
図である。
【図5】DRAMの記憶セルを示す断面図である。
3 ワード線 4 ビット線 5 容量 10 電位切替回路 Trc セルトランジスタ N1 対向電極 φ1 電位切替信号
Claims (4)
- 【請求項1】 セルトランジスタ(Trc)のゲートにワ
ード線(3)を接続し、前記セルトランジスタ(Trc)
のドレインにビット線(4)を接続し、前記セルトラン
ジスタ(Trc)のソースに容量(5)の充電電極を接続
し、前記容量(5)の対向電極(N1)にはあらかじめ
設定された対向電極電位を供給し、前記ワード線(3)
及びビット線(4)の選択に基づいて、前記ビット線
(4)及びセルトランジスタ(Trc)を介して前記容量
(5)にセル情報を書き込む書き込みモードと、前記ワ
ード線(3)及びビット線(4)の選択に基づいて、前
記容量(5)から前記セルトランジスタ(Trc)及びビ
ット線(4)を介して前記セル情報を読み出す読み出し
モードと、前記セルトランジスタ(Trc)を介して前記
容量(5)に対し一定の周期でセルフリフレッシュ動作
を行うセルフリフレッシュモードと、を備えた半導体記
憶装置であって、 前記容量(5)の対向電極(N1)には、前記セルフリ
フレッシュモードにおいて、前記各セルフリフレッシュ
動作の待機時に入力される電位切替信号(φ1)に基づ
いて、該対向電極(N1)の電位を下降させる電位切替
回路(10)を接続したことを特徴とする半導体記憶装
置。 - 【請求項2】 前記電位切替回路(10)は、前記対向
電極(N1)にセルフリフレッシュ動作を行うための通
常電位を供給する第一の電位供給回路と、前記通常電位
より低い電位を供給する第二の電位供給回路とをそれぞ
れ第一及び第二のスイッチ回路(Tr1,Tr2)を介して
接続し、前記第一のスイッチ回路(Tr1)はセルフリフ
レッシュ動作時に前記電位切替信号(φ1)によりオン
され、前記第二のスイッチ回路(Tr2)は前記セルフリ
フレッシュ動作の待機時に前記電位切替信号(φ1)に
よりオンされることを特徴とする請求項1記載の半導体
記憶装置。 - 【請求項3】 前記第一の電位供給回路は高電位側電源
(Vcc)と低電位側電源(GND)との電位差を同一抵
抗値の抵抗(R1,R2)で分割して生成し、第二の電
位供給回路は高電位側電源(Vcc)と低電位側電源(G
ND)との電位差を異なる抵抗値の抵抗(R3,R4)
で分割して生成することを特徴とする請求項2記載の半
導体記憶装置。 - 【請求項4】 前記第一のスイッチ回路は、Pチャネル
MOSトランジスタ(Tr1)で構成し、前記第二のスイ
ッチ回路はNチャネルMOSトランジスタ(Tr2)で構
成したことを特徴とする請求項2記載の半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6153938A JPH0822693A (ja) | 1994-07-05 | 1994-07-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6153938A JPH0822693A (ja) | 1994-07-05 | 1994-07-05 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0822693A true JPH0822693A (ja) | 1996-01-23 |
Family
ID=15573367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6153938A Withdrawn JPH0822693A (ja) | 1994-07-05 | 1994-07-05 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0822693A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000027646A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 메모리 소자 |
JP2001308295A (ja) * | 2000-04-24 | 2001-11-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の使用方法と半導体記憶装置およびその製造方法 |
JP2008522346A (ja) * | 2004-12-03 | 2008-06-26 | マイクロン テクノロジー,インコーポレイテッド | ダイナミックランダムアクセスメモリデバイスの拡張リフレッシュ期間中の電力消費を低減させるためのシステムおよび方法 |
US8441840B2 (en) | 2010-01-15 | 2013-05-14 | Elpida Memory, Inc. | Semiconductor device and data processing system |
-
1994
- 1994-07-05 JP JP6153938A patent/JPH0822693A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000027646A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 메모리 소자 |
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US7995415B2 (en) | 2004-12-03 | 2011-08-09 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
US8441840B2 (en) | 2010-01-15 | 2013-05-14 | Elpida Memory, Inc. | Semiconductor device and data processing system |
US8982608B2 (en) | 2010-01-15 | 2015-03-17 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system |
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