KR100268908B1 - 에스더블유엘(swl) 강유전체 메모리 장치 및 그 구동회로 - Google Patents

에스더블유엘(swl) 강유전체 메모리 장치 및 그 구동회로 Download PDF

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Abstract

본 발명은 비휘발성 강유전체 메모리에 관한 것으로, 특히 플레이트 라인(Plate Line)을 사용하지 않은 SWL(Split Word Line) 강유전체 메모리 장치 및 그의 구동회로에 관한 것으로, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 스플리트 워드 라인(SWL)과, 상기 각 SWL에 수직한 방향으로 일정 간격을 갖고 배열되는 복수개의 비트 라인과, 인접한 2개의 SWL과 인접한 2개의 비트 라인을 한 쌍으로 하여 각 쌍에 형성되는 단위 셀을 포함하여 강유전체 메모리 장치가 구성되고, 구동회로는 입력되는 X,Z-어드레스를 디코딩하여 해당 셀 어레이 블록이 동작되도록 제어하는 최종 X 디코더부와, 외부에서 입력되는 CSBpad 신호에 따라 데이터 기록 및 읽기에 필요한 제어 펄스를 출력하는 글로벌 콘트롤 펄스 발생부와, 상기 글로벌 콘트롤 펄스 발생부의 제어 펄스를 입력하여 데이터 기록 및 읽에 필요한 제어 신호를 출력하는 로칼 콘트롤 펄스 발생부와, 데이터를 저정하는 SWL 셀 어레이 블록과, 상기 최종 X 디코더부 및 상기 로칼 콘트롤 펄스 발생부의 제어신호에 따라 SWL 셀 어레이 블록을 구동하는 SWL 구동부와, 외부에서 입력되는 Y-어드레스 신호를 디코딩하여 출력하는 Y-어드레스 디코더부와, 상기 로칼 콘트롤 펄스 발생부의 제어신호와 상기 Y-어드레스 디코더부의 디코딩 신호에 따라 칼럼을 제어하는 칼럼 제어부와, 상기 로칼 콘트롤 펄스 발생부의 제어신호 및 칼럼 제어부의 제어에 따라 상기 SWL 셀 어레이 블록의 데이터를 센싱하고 SWL 셀 어레이 블록에 데이터를 기록하기 위한 센싱 및 데이터 입출력 제어부를 포함하여 구성된 것이다.

Description

에스더블유엘(ＳＷＬ) 강유전체 메모리 장치 및 그 구동회로
본 발명은 비휘발성 강유전체 메모리에 관한 것으로, 특히 플레이트 라인(Plate Line)을 사용하지 않은 SWL(Split Word Line) 강유전체 메모리 장치 및 그의 구동회로에 관한 것이다.
일반적으로 반도체 기억 소자로 가장 많이 사용되는 DRAM(Dynamic Random Access Memory)정도의 데이터 처리 속도를 갖고 전원의 OFF시에도 데이터가 보존되는 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)이 차세대 기억 소자로 주목받고 있다.
FRAM은 DRAM과 같이 기억 소자로 커패시터를 이용하고 있으나, 커패시터의 유전체 물질로써 강유전체를 사용하고, 강유전체의 특성인 높은 잔류 분극을 이용하여 전계를 제거해도 데이터가 지워지지 않는 원리를 이용한 기억 소자이다.
도 1 (a)는 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이고, 도 1 (b)는 일반적인 강유전체 메모리의 단위 커패시터 구성도이다.
즉, 도 1 (a)의 히스테리시스 루프에서와 같이, 전계에 의해 유기된 분극이 전계를 제거해도 자발 분극의 존재로 인하여 소멸되지 않고 일정량(d,a 상태)을 유지하고 있는 것을 알 수 있다. 이 d,a 상태를 각각 1,0로 대응시켜 기억 소자로 응용한 것이다.
즉, 도 1 (b)에서 노드 1(Node 1)에 양의 전압을 가한 상태가 도 1 (a)에서 c 상태이고, 그 후 전압을 가하지 않은 상태가 d가 되게 된다. 다시 반대로 노드 1에 음의 전압을 가하면 d의 상태에서 f의 상태로 이동하게 된다. 그리고 노드 1에 전압을 가하지 않으면 a의 상태로 되고 다시 노드 1에 양의 전압을 가하면 b의 상태를 거쳐 c의 상태로 된다.
결국, 커패시터 양단에 전압이 없어도 a와 d의 두 안정된 상태로 데이터가 기억되는 것이다. 히스터리시스 루프상 c, d 상태가 논리 값 "1"의 상태이고, a, f 상태가 논리 값 "0"의 상태가 된다.
그리고 커패시터에 저장된 데이터를 읽어내는 방법으로는 d 상태를 파괴시키는 방법을 이용하여 커패시터에 저장된 데이터를 읽어내게 된다.
종래의 기술은 기준 전압 발생기에서 생성된 전압과 메인 셀 어레이(Main Cell Array)에서 발생한 전압을 이용하여 데이터를 읽어내기 위한 센스 엠프(Sense Amplifier)를 이용하는 것이다.
강유전체 기준 셀에는 1 극성과 0극성의 두가지 모드 상태를 이용하여 기준 비트 라인에 기준 전압을 생성하게 된다. 따라서 메인 셀의 비트 라인 전압과 기준 셀의 기준 비트 라인 전압을 센스 엠프가 비교함으로써 메인 셀의 정보를 읽어낼 수 있다.
읽어낸 데이터는 같은 싸이클(Cycle)에서 다시 쓰기(rewrite)하여 파괴된 데이터를 복구하게 된다. 특히 종래 기술에서는 기준 전압을 공급하기 위한 복수개로 구성된 강유전체 셀과 관련된 센스 엠프 회로 기술과 메인 메모리 셀 어레이에 있어서의 메인 셀에 저장된 데이터를 감지하여 증폭하는 센스 엠프와 메인 셀 어레이 회로 기술에 관한 것이다.
복수개의 강유전체 기준 셀 개수는 짝수가 되는데 반은 1극성 상태이고 다른 반은 0극성 상태가 된다.
이하, 첨부된 도면을 참고하여 종래 기술의 강유전체 메모리에 관하여 설명하면 다음과 같다.
이와 같은 FRAM은 단위 셀이 하나의 트랜지스터와 하나의 커패시터로 구성되는 1T/1C FRAM과 두 개의 트랜지스터와 두 개의 커패시터로 구성되는 2T/2C FRAM이 있다.
도 2는 종래의 1T/1C 강유전체 메모리 셀 어레이 구성도이다.
종래의 1T/1C FRAM의 단위 셀 구조는 DRAM과 유사하게 하나의 트랜지스터와 하나의 커패시터로 구성된 1T/1C이다.
즉, 일정 간격을 갖고 일 방향으로 복수개의 워드 라인(W/L)이 형성되고, 각 워드 라인(W/L) 사이에는 워드 라인과 평행하게 복수개의 플레이트 라인(Plate Line, P/L)이 형성되며, 상기 각 워드 라인(W/L) 및 플레이트 라인(P/L)과 수직한 방향으로 일정한 간격을 갖고 복수개의 비트 라인(B1 … Bn)이 형성된다. 그리고 단위 메모리 셀을 구성하는 하나의 트랜지스터의 게이트 전극은 워드 라인(W/L)에 연결되고 상기 트랜지스터의 소오스 전극은 인접한 비트 라인(B/L)에 연결되며 트트랜지스터의 드레인 전극은 커패시터의 제 1 전극과 연결되고 커패시터의 제 2 전극은 인접한 플레이트 라인(P/L)에 연결된다.
이와 같은 종래의 1T/1C 강유전체 메모리 장치의 구동회로 및 동작을 설명하면 다음과 같다.
도 3 (a) 내지 (b)는 종래 1T/1C 강유전체 메모리 장치의 구동회로 구성도이고, 도 4 (a)는 종래 1T/1C 강유전체 메모리 셀의 기록 동작을 설명하기 위한 타이밍도이고, 도 4 (b)는 종래 1T/1C 강유전체 메모리 셀의 읽기 동작을 설명하기 위한 타이밍도이다.
종래의 1T/1C 강유전체 메모리 장치의 구동회로는 기준전압을 발생하는 기준전압 발생부(1)와, 복수개의 트랜지스터(Q1∼Q4), 커패시터(C1) 등으로 이루어져 상기 기준 전압 발생부(1)에서 출력되는 기준 전압을 바로 센스 엠프에 공급할 수 없으므로 인접한 두 개의 비트 라인(B1, B2)의 기준 전압을 안정화 시키기 위한 기준 전압 안정화부(2)와, 복수개의 트랜지스터(Q6∼Q7), 커패시터(C2∼C3) 등으로 이루어져 인접한 비트 라인에 각각 로직 값 "1"과 로직 값 "0"의 기준 전압을 저장하고 있는 제 1 기준 전압 저장부(3)와, 트랜지스터(Q5)로 이루어져 인접한 두 개의 비트 라인을 등전위화(EQULIZING)시키기 위한 제 1 이퀄라이저부(4)와, 복수개의 트랜지스터(Q8, Q9, …), 강유전체 커패시터(C5, C6, …)등으로 구성되어 워드 라인(W/L) 및 플레이트 라인(P/L)에 연결되어 데이터를 저장하는 제 1 메인 셀 어레이부(5)와, 복수개의 트랜지스터(Q10∼Q15), P-센스엠프(PSA) 등으로 이루어져 상기 메인 셀 어레이부(5)의 복수개의 셀 중 상기 워드 라인에 의해 선택된 셀의 데이터를 센싱하기 위한 제 1 센스 엠프부(6)와, 복수개의 트랜지스터(Q26, Q27, …), 커패시터(C7, C8, …) 등으로 구성되어 서로 다른 워드 라인 및 플레이트 라인에 연결되어 데이터를 저장하는 제 2 메인 셀 어레이부(7)와, 복수개의 트랜지스터(Q28∼Q29), 커패시터(C9∼C10) 등으로 이루어져 인접한 비트 라인에 각각 로직 값 "1"과 로직 값 "0"의 기준 전압을 저장하고 있는 제 2 기준 전압 저장부(8)와, 복수개의 트랜지스터(Q16∼Q25), N-센스엠프(NSA) 등으로 이루어져 상기 제 2 메인 셀 어레이부(7)의 데이터를 센싱하여 출력하는 제 2 센싱 엠프부(9)를 구비하여 구성된다.
이와 같이 구성된 종래의 1T/1C 강유전체 메모리 셀의 동작은 다음과 같다.
먼저, 기록 모드와 읽기 모드를 구분하여 설명하면 다음과 같다.
기록 모드시는 도 4 (a)와 같이, 외부에서 칩(Chip) 인에이블 신호인 CSBpad 신호를 "하이"에서 "로우"로 인에이블 시키면 동시에 기록 모드 인에이블 신호(WEBpad)도 "하이"에서 "로우"로 천이되어 기록 모드가 시작된다. 그리고, 어드레스의 디코딩이 시작되어 선택된 셀의 워드 라인에는 "로우"에서 "하이"로 천이하여 셀이 선택된다. 그리고 워드 라인이 "하이"를 유지하고 있는 기간에서 해당 플레이트 라인(P/L)에는 차례로 일정 기간의 "하이" 신호와 일정 기간의 "로우" 신호가 인가된다. 그리고 선택된 셀에 로직 값 "1" 또는 "0"를 기록하기 위해서 해당 비트 라인에 상기 기록 인에이블 신호에 동기되어 "하이" 또는 "로우" 신호를 인가한다.
즉, 로직 값 "1"을 기록하기 위해서 비트 라인에 "하이"신호를 인가하면 워드 라인이 "하이"인 구간에 플레이트 라인 신호가 "로우"일 때 강유전체 커패시터에 로직 값 "1"이 기록되고, 로직 값 "0"을 기록하기 위해서 비트 라인에 "로우"신호를 인가하면 플레이트 라인 신호가 "하이"일 때 강유전체 커패시터에는 로직 값 "0"이 기록된다.
이와 같이 로직 값 "1" 또는 "0"이 기록된다.
셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 도 4 (b)와 같이, 외부에서 칩(Chip) 인에이블 신호인 CSBpad 신호를 "하이"에서 "로우"로 인에이블 되면, 해당 어드 라인이 선택되기 전에 모든 비트 라인은 이퀄라이저 신호에 의해 로우로 등전위가 된다. 즉, 도 3에서 이퀄라이저부(4)에 "하이" 신호를 인가하고 트랜지스터(Q19, Q20)에 "하이"신호를 인가하면 비트 라인은 상기 트랜지스터(Q19, Q20)를 통해 접지되므로 저 전압으로 등전위가 된다. 그리고 트랜지스터(Q5, Q19, Q20)를 오프시켜 각 비트 라인은 비 활성화 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드 라인에 "로우"에서 "하이"로 신호가 천이되어 해당 셀을 선택한다. 그리고 선택된 셀의 플레이트 라인에 "하이"신호를 인가하여 강유전체 메모리에 저장된 로직 값 "1"에 상응하는 데이터를 파괴시킨다. 만약 강유전체 메모리에 로직 값 "0"가 저장되어 있다면 그에 상응하는 데이터는 파괴되지 않는다.이와 같이 데이터가 파괴된 데이터와 파괴되지 않는 데이터는 상술한 바와 같은 히스터리시스 로프의 원리에 의해 서로 다른 값을 출력하게 된다.
따라서 비트 라인을 통해 출력되는 데이터를 센스 엠프가 센스하게 되면 로직 값 "1" 또는 "0"을 센싱한다.
즉, 데이터가 파괴된 경우는 도 1의 히스터리시스 루프에서 d에서 f로 변경되는 경우이고 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이므로 일정 시간 후 센스 엠프가 인에이블되면 데이터가 파괴된 경우는 증폭되어 로직 값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 증폭되어 로직 값 "0"을 출력하게 된다.
이와 같이 센스 엠프가 증폭하여 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드 라인에 "하이"를 인가한 상태에서 플레이트 라인을 "하이"에서 로우"로 비 활성화 시킨다.
그러나, 1T/1C의 종래 강유전체 메모리 셀에 있어서는 기준 셀이 메인 메모리 셀 보다 더욱 많은 동작을 하여야 하므로 기준 셀의 열화 특성이 급격히 악화되어 기준 전압이 안정적이지 못하다. 또한, 전압 조정 회로에 의한 기준 전압 발생 방법은 외부 전원 특성에 의해 기준 전압이 영향을 받음으로써 이것 또한 안정하지 못하고 외부의 노이즈 특성에 영향을 받게 된다.
이와 같은 문제를 갖고 있는 1T/1C의 FRAM을 대신하여 현실적인 모든 사항(대체 전극 물질의 개발 정도,집적도,강유전체 박막의 안정성,동작 신뢰성 등의)을 고려하여 제시된 것이 2T/2C 강유전체 메모리 셀이다.
도 5은 종래의 2T/2C 강유전체 메모리 셀 어레이 구성도이고, 도 6 (a)는 종래 2T/2C 강유전체 메모리 셀의 기록 동작을 설명하기 위한 타이밍도이고, 도 6 (b)는 종래 2T/2C 강유전체 메모리 셀의 읽기 동작을 설명하기 위한 타이밍도이다.
종래의 2T/2C 강유전체 메모리 셀 구성은 단위 셀의 구성이 2개의 트랜지스터와 2개의 커패시터로 구성된다.
즉, 일정 간격을 갖고 일 방향으로 복수개의 워드 라인(W/L)이 형성되고, 각 워드 라인(W/L) 사이에는 워드 라인과 평행하게 복수개의 플레이트 라인(Plate Line, P/L)이 형성되며, 상기 각 워드 라인(W/L) 및 플레이트 라인(P/L)과 수직한 방향으로 일정한 간격을 갖고 복수개의 비트 라인과 비트 바 라인(B1, BB1, B2, BB2)이 연속적으로 형성된다. 그리고 단위 메모리 셀을 구성하는 2개 트랜지스터의 게이트 전극은 공통으로 인접한 하나의 워드 라인(W/L)에 연결되고, 상기 각 트랜지스터의 소오스 전극은 인접한 비트 라인(b)과 비트 바 라인(BB)에 연결되며, 각 트랜지스터의 드레인 전극은 각각 2개 커패시터의 제 1 전극과 연결되고 2개의 커패시터의 제 2 전극은 공통으로 인접한 플레이트 라인(P/L)에 연결된다.
이와 같은 종래의 2T/2C 강유전체 메모리 셀의 구동회로 및 동작은 다음과 같다.
종래의 2T/2C 강유전체 메모리 셀은 1T/1C의 강유전체 메모리 셀과는 다르게 로직 값 "1" 또는 "0"를 기록하고 리드한다.
즉, 도 6 (a)와 같이, 기록 모드시는 외부에서 칩(Chip) 인에이블 신호인 CSBpad 신호가 "하이"에서 "로우"로 천이되어 인에이블 되면, 동시에 기록 모드 인에이블 신호(WEBpad)도 "하이"에서 "로우"로 천이됨과 동시에 기록하고자하는 로직 값에 따라 비트 라인 및 비트 바 라인에 각각 "하이" 및 "로우" 또는 "로우" 및 "하이"신호를 인가한다.
그리고 어드레스의 디코딩이 시작되어 선택된 셀의 워드 라인에는 "로우"에서 "하이"로 천이하여 셀이 선택된다. 그리고 워드 라인이 "하이"를 유지하고 있는 기간에서 해당 플레이트 라인(P/L)에는 차례로 일정 기간의 "하이" 신호와 일정 기간의 "로우" 신호가 인가된다.
즉, 로직 값 "1"을 기록하기 위해서 비트 라인(B-n)에 "하이"신호를, 비트 바 라인(BB-n)에 "로우" 신호를 인가하고, 로직 값 "0"을 기록하기 위해서 비트 라인(B-n)에 "로우"신호를 비트 바 라인(BB-n)에 "하이"신호를 인가하면 된다. 이와 같은 방법에 의해 로직 값 "1" 또는 "0"이 기록된다.
셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
도 6 (b)와 같이, 외부에서 칩(Chip) 인에이블 신호인 CSBpad 신호를 "하이"에서 "로우"로 인에이블 되면, 읽기 모드가 인에이블된다. 즉, 기록 모드 인에이블 신호(WEBpad) 신호가 "로우"에서 "하이"로 천이되어 기록 모드는 끝나고 읽기 모드임을 인에이블 시킨다.
그리고, 해당 워드 라인이 선택되기 전에 모든 비트 라인은 이퀄라이저 신호에 의해 로우로 등전위가 된다. 이는 도 3의 1T/1C 강유전체 메모리의 동작과 같다.
저전압으로 등전위를 완료한 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드 라인에 "로우"에서 "하이"로 신호가 천이되어 해당 셀을 선택한다. 그리고 선택된 셀의 플레이트 라인에 "하이"신호를 인가하여 비트 라인 또는 비트 바 라인의 데이터를 파괴시킨다. 즉, 로직 값 "1"이 기록되어 있다면 비트 라인에 연결된 커패시터의 데이터가 파괴되고 로직 값 "0"이 기록되어 있다면 비트 바 라인에 연결된 커패시터의 데이터가 파괴될 것이다. 이와 같이 비트 라인 또는 비트 바 라인 중 어느 쪽의 데이터가 파괴되느냐에 따라 상술한 바와 같은 히스터리시스 루프의 원리에 의해 서로 다른 값을 출력하게 된다.
따라서 비트 라인 및 비트 바 라인을 통해 출력되는 데이터를 센스 엠프가 센스하게 되면 로직 값 "1" 또는 "0"을 센싱한다.
이와 같이 센스 엠프가 증폭하여 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드 라인에 "하이"를 인가한 상태에서 플레이트 라인을 "하이"에서 로우"로 비 활성화 시킨다.
이와 같은 종래의 강유전체 메모리 장치 및 구동회로에 있어서는 다음과 같은 문제점이 있었다.
첫째, 전원 OFF시에도 데이터가 보존된다는 장점이 있음에도 불구하고 종래의 FRAM에는 셀 플레이트 라인을 별도로 구성하여야 하므로 레이 아웃이 복잡하고, 그에 따른 제조 공정 역시 복잡하여 양산 측면에서 불리하다.
둘째, 별도의 플레이트 라인을 이용하여야 하므로 데이터의 읽기, 쓰기 동작에서 플레이트 라인에 컨트롤 신호를 공급하여야 하므로 기억 소자로서의 효율성이 떨어진다.
셋째, 종래의 강유전체 메모리 셀은 새로운 전극 물질 및 베리어(Barrier)재료가 제시되지 않으면 집적도를 해결할 수 없다.
넷째, 집적도 측면에서 문제를 일으키는 또 다른 이유는 강유전체막을 실리콘 표면에 직접 형성하는 기술이 미흡하기 때문에 커패시터를 실리콘 기판 또는 폴리 실리콘 위에 직접 형성할 수 없으므로 동일 용량의 DRAM보다 면적이 커지게 된다.
다섯째, 특히 종래의 1T/1C에 있어서는 강유전체막의 특성이 완벽하게 확보되지 않은 상태에서 기준 셀 하나가 약 수백 배 이상 많은 메인 메모리의 읽기 동작에 사용되도록 구성되어 있기 때문에 기준 셀이 메인 메모리 셀보다 더욱 많은 동작을 하여야 하므로 기준 셀의 열화 특성이 급격히 악화되어 기준 전압이 안정적이지 못하다.
본 발명은 이와 같은 종래 기술의 FRAM의 문제점을 해결하기 위하여 안출한 것으로, 별도의 셀 플레이트 라인을 구성하지 않는 강유전체 메모리 장치 및 구동회로를 제공하는데 그 목적이 있다.
도 1 (a)는 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 1 (b)는 일반적인 강유전체 메모리의 단위 커패시터 구성도
도 2는 종래의 1T/1C 강유전체 메모리 셀 어레이 구성도
도 3 (a) 내지 도 3 (b)는 종래 1T/1C 강유전체 메모리 셀의 구동회로 구성도
도 4 (a)는 종래 1T/1C 강유전체 메모리 셀의 기록 동작을 설명하기 위한 타이밍도
도 4 (b)는 종래 1T/1C 강유전체 메모리 셀의 읽기 동작을 설명하기 위한 타이밍도
도 5는 종래 2T/2C 강유전체 메모리 셀 어레이 구성도
도 6 (a)는 종래 2T/2C 강유전체 메모리 셀의 기록 동작을 설명하기 위한 타이밍도
도 6 (b)는 종래 2T/2C 강유전체 메모리 셀의 읽기 동작을 설명하기 위한 타이밍도
도 7은 본 발명의 SWL 강유전체 메모리 셀 어레이 구성 블록도
도 8은 본 발명 제 1 실시예의 SWL 강유전체 메모리 셀 어레이 회로 구성도
도 9는 본 발명 제 2 실시예의 SWL 강유전체 메모리 셀 어레이 회로 구성도
도 10은 본 발명 제 3 실시예의 SWL 강유전체 메모리 설 어레이 회로 구성도
도 11은 본 발명 SWL 강유전체 메모리 장치의 구동회로 불럭 구성도
도 12는 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부의 블럭 구성도
도 13는 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부의 블럭 구성도
도 14는 본 발명 제 1 실시예의 입력 버퍼부의 회로 구성도
도 15는 본 발명 제 2 실시예의 입력 버퍼부의 회로 구성도
도 16는 본 발명 제 3 실시예의 입력 버퍼부의 회로 구성도
도 17는 본 발명 제 4 실시예의 입력 버퍼부의 회로 구성도
도 18는 본 발명 제 1 실시예의 파워-엎 검출부 회로 구성도
도 19는 본 발명 제 1 실시예의 저전압 동작 및 노이즈 방지부의 회로 구성도
도 20는 본 발명 제 2 실시예의 저전압 동작 및 노이즈 방지부의 회로 구성도
도 21는 본 발명 제 3 실시예의 저전압 동작 및 노이즈 방지부의 회로 구성도
도 22는 본 발명 제 4 실시예의 저전압 동작 및 노이즈 방지부의 회로 구성도
도 23는 본 발명 제 1 실시예의 제 1 콘트롤부의 회로 구성도
도 24는 본 발명 제 1 실시예의 제 2 콘트롤부의 회로 구성도
도 25는 본 발명 제 1 실시예의 제 3 콘트롤부의 회로 구성도
도 26는 본 발명 제 2 실시예의 제 3 콘트롤부의 회로 구성도
도 27는 본 발명 제 3 실시예의 제 3 콘트롤부의 회로 구성도
도 28는 본 발명 제 1 실시예의 제 4 콘트롤부의 회로 구성도
도 29는 본 발명 제 2 실시예의 제 4 콘트롤부의 회로 구성도
도 30은 본 발명의 파워-엎 검출부의 동작 타이밍도
도 31은 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부 동작 타이밍도
도 32은 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부 동작 타이밍도
도 33은 본 발명 제 3 실시예의 글로벌 콘트롤 펄스 발생부 동작 타이밍도
도 34은 본 발명 제 4 실시예의 글로벌 콘트롤 펄스 발생부 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
11 : X-어드레스 버퍼부 12 : X 프리-디코더부
13 : Z-어드레스 버퍼부 14 : Z 프리-디코더부
15 : X,Z-ATD 발생부 16 : 글로벌 콘트롤 펄스 발생부
17 : Y-어드레스 버퍼부 18 : Y 프리-디코더부
19 : Y-ATD 발생부 20 : 로칼 콘트롤 펄스 발생부
21 : 최종 X 디코더부 22 : SWL 구동부
23 : SWL 셀 어레이부 24 : 칼럼 제어부
25 : 센스 엠프 및 입/출력 제어부 26 : 입/출력 버스 제어부
31 : 입력 버퍼부 32 : 저전압 동작 및 노이즈 방지부
33 : 제 1 콘트롤부 34 : 제 2 콘트롤부
35 : 제 3 콘트롤부 36 : 제 4 콘트롤부
44 : 파워-엎 검출부 68 : 저전압 감지 및 딜레이부
61, 62, 104, 148, 149, 150, 151, 173, 179 : 딜레이부
69 : 노이즈 제거부 152 : P2 펄스 신호 출력부
172 : 신호 확장부 174 : 제 5 콘트롤 신호 출력부
199 : 센스 엠프 제어신호 출력부 200 : 비트 라인 제어신호 출력부
201 : 칼럼 제어신호 출력부 202 : 프리-차지 제어신호 출력부
233 : 전원 전압 상승 감지부 234 : 증폭부
235 : 피드-백 부 236 : 파워-엎 신호 출력부
237 : S1 신호 출력부 238 : S2 신호 출력부
이와 같은 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 스플리트 워드 라인(SWL)과, 상기 각 SWL에 수직한 방향으로 일정 간격을 갖고 배열되는 복수개의 비트 라인과, 인접한 2개의 SWL과 인접한 2개의 비트 라인을 한 쌍으로 하여 각 쌍에 형성되는 단위 셀을 포함하여 구성됨에 그 특징이 있다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치의 구동회로는 입력되는 X,Z-어드레스를 디코딩하여 해당 셀 어레이 블록이 동작되도록 제어하는 최종 X 디코더부와, 외부에서 입력되는 CSBpad 신호에 따라 데이터 기록 및 읽기에 필요한 제어 펄스를 출력하는 글로벌 콘트롤 펄스 발생부와, 상기 글로벌 콘트롤 펄스 발생부의 제어 펄스를 입력하여 데이터 기록 및 읽에 필요한 제어 신호를 출력하는 로칼 콘트롤 펄스 발생부와, 데이터를 저정하는 SWL 셀 어레이 블록과, 상기 최종 X 디코더부 및 상기 로칼 콘트롤 펄스 발생부의 제어신호에 따라 SWL 셀 어레이 블록을 구동하는 SWL 구동부와, 외부에서 입력되는 Y-어드레스 신호를 디코딩하여 출력하는 Y-어드레스 디코더부와, 상기 로칼 콘트롤 펄스 발생부의 제어신호와 상기 Y-어드레스 디코더부의 디코딩 신호에 따라 칼럼을 제어하는 칼럼 제어부와, 상기 로칼 콘트롤 펄스 발생부의 제어신호 및 칼럼 제어부의 제어에 따라 상기 SWL 셀 어레이 블록의 데이터를 센싱하고 SWL 셀 어레이 블록에 데이터를 기록하기 위한 센싱 및 데이터 입출력 제어부를 포함하여 구성됨에 그 특징이 있다.
이와 같은 본 발명의 강유전체 메모리 장치 및 그 구동회로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
본 발명의 강유전체 메모리 장치는 다음과 같다.
도 7은 본 발명의 강유전체 메모리 장치의 전체 구성을 간단하게 나타낸 구성 블록도이다.
본 발명의 강유전체 메모리 장치의 Chip은 크게 스플리트 워드 라인(Split Word Line)을 구동하는 SWL 구동부(SWL Driver)와, 데이터를 저장하기 위한 셀 어레이부(Cell Array)와, 데이터를 센싱하기 위한 센스 엠프 블록과 비트 라인을 콘트롤하는 바트 라인 콘트롤 블록을 포함하고 있는 코어부(Core)로 구성된다.
여기서, 셀 어레이부는 하나의 SWL 구동부를 중심으로 좌우측에 각각 배열되고, 코어부는 각 셀 어레이부의 상하 방향으로 셀 어레이부 사이 사이에 배치된다.
이와 같이 구성되는 본 발명의 셀 어레이부를 좀 더 상세히 설명하면 다음과 같다.
도 8은 본 발명 제 1 실시예의 SWL 강유전체 메모리 셀 서브-블럭 어레이 구성도이다.
본 발명 제 1 실시예의 SWL 강유전체 메모리 셀 어레이의 구성은 일정 간격을 갖고 일 방향으로 복수개의 스플리트 워드 라인(Split Word Line, 이하 "SWL" 이라함)(SWL1-n,SWL2-n, … SWL2-n+3)이 배열되고, 상기 각 SWL에 수직한 방향으로 일정 간격을 갖고 복수개의 비트 라인(Bit-n, Bit-n+1, … RBit-n, RBit-n+1)이 배열된다.
그리고, 인접한 2개의 SWL과 인접한 2개의 비트 라인을 한 쌍으로 하여 각 쌍에는 단위 셀이 형성된다. 즉 단위 셀은 한 쌍의 SWL 중 제 1 SWL에 게이트 전극이 연결되고 소오스 전극은 한 쌍의 비트 라인 제 1 비트 라인에 연결되는 제 1 트랜지스터와, 한 쌍의 SWL 중 제 2 SWL에 게이트 전극이 연결되고 소오스 전극은 한 쌍의 비트 라인 중 제 2 비트 라인에 연결되는 제 2 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 제 2 SWL에 연결되는 제 1 커패시터와, 상기 제 2 트랜지스터의 드레인 전극에 제 1 전극이 연결되고제 2 전극은 상기 제 1 SWL에 연결되는 제 2 커패시터로 구성된다.
이 때, 상술한 바와 같이 셀 어레이부는 실질적으로 데이터를 기록하기 위한 메인 셀 블록(Main cell region)과 데이터를 읽기 위한 기준 값을 저장하고 있는 기준 셀 블록(Reference cell region)을 포함하고 있다. 따라서, 메인 셀을 위한 비트 라인이 복수개 배치되어 하나의 메인 셀 서브-블록(Sub-block)을 구성하고, 상기 메인 셀 서브-블럭마다 한 쌍의 기준 셀 비트 라인(RBit-n, RBit-n+1)이 배열되어 기준 셀 서브-블럭을 구성하고, 이와 같은 메인 셀 서브-블럭 및 기준 셀 서브-블럭이 복수개 구성되어 하나의 셀 어레이부를 이룬다.
본 발명 제 1 실시예의 SWL 셀 어레이는 메인 셀 서브-블록이 4 칼럼(Column) 단위이고 기준 셀 서브-블록이 2칼럼 단위로 구성된 것이다.
도 9는 본 발명 제 2 실시예의 SWL 강유전체 메모리 셀 서브-블럭 어레이의 구성도이다.
본 발명 제 2 실시예의 SWL 강유전체 메모리 셀 어레이 구성은 본 발명 제 1 실시예의 SWL 셀 어레이와 동일하나, 메인 셀 서브-블록이 8칼럼 단위로 되고 기준 셀 서브-블록이 2 칼럼 단위로 구성된 것이다.
이 밖에도 필요에 따라 메인 셀 서브-블록은 2n 칼럼 단위(n = 2 이상의 자연수)로 구성하고 기준 셀 블록은 2 칼럼 단위로 구성할 수도 있다.
도 10은 본 발명 제 3 실시예의 SWL 강유전체 메모리 셀 어레이부의 구성도이다.
본 발명 제 3 실시예의 SWL 강유전체 메모리 셀 어레이 구성은 일정 간격을 갖고 일 방향으로 복수개의 스플리트 워드 라인(Split Word Line, 이하 "SWL" 이라함)(SWL1-n,SWL2-n, … SWL2-n+3)이 배열되고, 상기 각 SWL에 수직한 방향으로 일정 간격을 갖고 복수개의 비트 라인(B-n, B-n+1)과 비트 바 라인(BB-n, BB-n+1))이 서로 교번되어 배열된다.
그리고, 인접한 2개의 SWL과 인접한 비트 라인(b)과 비트 바 라인(BB)을 한 쌍으로 하여 각 쌍에는 단위 셀이 형성된다. 즉 단위 셀은 한 쌍의 SWL 중 제 1 SWL에 게이트 전극이 연결되고 소오스 전극은 비트 라인(b)에 연결되는 제 1 트랜지스터와, 한 쌍의 SWL 중 제 2 SWL에 게이트 전극이 연결되고 소오스 전극은 비트 바 라인(BB)에 연결되는 제 2 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 제 2 SWL에 연결되는 제 1 커패시터와, 상기 제 2 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 상기 제 1 SWL에 연결되는 제 2 커패시터로 구성된다.
본 발명 제 3 실시예의 SWL 강유전체 메모리 셀 어레이는 본 발명 제 1, 제 2 실시예의 셀 어레이와 거의 비슷하다. 그러나, 제 3 실시예는 본 발명 제 1, 제 2 실시예의 짝수번째 비트 라인(b)을 비트 바 라인(BB)으로 대치하고, 본 발명 제 1, 제 2 실시예의 기준 셀 서브-블럭이 모두 메인 셀로 사용되도록 대치되었다.
이와 같이 구성되는 본 발명의 강유전체 메모리 장치의 구동회로는 다음과 같다.
도 11은 본 발명의 강유전체 메모리 장치 구동회로 불럭 구성도이다.
본 발명의 강유전체 메모리 장치의 구동회로는 상기 제 1, 제 2, 제 3 실시예의 셀 어레이 구성에서 모두 사용할 수 있도록 구성한 것이다.
외부에서 입력되는 X, Y, Z 어드레스 중 X 어드레스 신호를 버퍼링하는 X-어드레스 버퍼부와(11), 상기 X-어드레스 버퍼부(11)에서 출력되는 신호를 예비 디코딩하는 X-프리-디코더(X-Pre-Decoder)부(12)와, 외부에서 입력되는 X, Y, Z 어드레스 중 Z 어드레스를 버퍼링하는 Z-어드레스 버퍼부(13)와, 상기 Z-어드레스 버퍼부(13)에서 출력되는 신호를 예비 디코딩하는 Z-프리-디코더(X-Pre-Decoder)부(14)와, 상기 X-어드레스 버퍼부(11) 및 Z-어드레스 버퍼부(13)에서 출력되는 X-어드레스 및 Z-어드레스 신호의 어드레스 천이점을 검출하여 출력하는 X,Z-ATD 발생부(15)와, 상기 X,Z-ATD 발생부(15)의 출력신호와 외부에서 입력되는 CSB-pad 신호를 입력하고 자체에서 power-up 감지 신호를 생성하여 상기 X,Z-ATD 신호, CSBpad 신호 및 power-up 감지 신호에 따라 메모리 제어에 관한 기본 펄스를 출력하는 글로벌 콘트롤 펄스 발생부(16)와, 외부에서 입력되는 X, Y, Z 어드레스 중 Y 어드레스를 버퍼링하는 Y-어드레스 버퍼부와(17), 상기 Y-어드레스 버퍼부(17)에서 출력되는 신호를 예비 디코딩하는 Y-프리-디코더(X-Pre-Decoder)부(18)와, 상기 Y-어드레스 버퍼부(17)에서 출력되는 Y-어드레스 신호의 어드레스 천이점을 검출하여 출력하는 Y-ATD 발생부(19)와, 상기 글로벌 콘트롤 펄스 발생부(16)에서 출력된 신호와 상기 Z-프리 디코더부(14)에서 출력되는 Z-프리 디코딩 신호와 Y-ATD 발생부(19)의 출력신호를 합성하여 각 메모리 블록에 필요한 펄스를 발생하는 로칼 콘트롤 펄스 발생부(20)와, 상기 X-프리-디코더부(12) 및 Z-프리-디코더부(14)에서 출력되는 X-프리 디코딩 신호와 Z-프리 디코딩 신호를 합성하여 해당 메모리 셀 블록을 선택하는 X-최종-디코더부(21)와, 상기 X-포스트-디코더부(21)와 상기 로칼 콘트롤 펄스 발생부(20)에서 출력되는 신호를 합성하여 각 SWL 셀 블럭(23)의 각 스플리트 워드 라인을 구동하는 SWL 구동부(22)와, 상기 Y-프리-디코더부(18) 및 로칼 콘트롤 펄스 발생부(20)의 출력신호를 합성하여 해당 비트 라인(또는 비트 바 라인)을 선택하는 칼럼 제어부(24)와, 상기 로칼 콘트롤 펄스 발생부(20)의 출력신호와 상기 칼럼 제어부(24)의 출력신호를 합성하여 센스 엠프(Sense Amp)의 동작 및 입/출력(I/O)을 제어하는 센스 엠프 및 입/출력 제어부(25)와, 외부의 데이터 버스와 상기 센스 엠프 및 입/출력 제어부(25)를 인터페이스시키기 위한 입/출력 버스 제어부(26)를 구비하여 구성된다.
여기서, 글로벌 콘트롤 펄스 발생부를 좀더 구체적으로 설명하면 다음과 같다.
도 12는 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부의 블록 구성도이다.
본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부는 외부에서 입력되는 CSBpad 신호, X,Z-ATD 발생부(15)의 X,Z-ATD 신호 또는 파워-엎 검출신호 중 적어도 CSBpad 신호를 포함한 신호를 입력 받아 제 1, 제 2 동기신호를 발생하는 입력버퍼부(31)와; 상기 입력 버퍼부(31)의 제 1 동기신호와 피드백 신호(제 2 콘트롤부의 제 4 콘트롤 신호)를 받아 저전압시에는 동작이 이루어지지 않도록 하는 저전압 검출신호 및 상기 제 1 동기신호의 노이즈를 필터링하는 노이즈 제거신호와, 비트 라인 등의 예비 충전을 위한 예비 활성화 펄스를 각 출력하는 저전압 동작 및 노이즈 방지부(32)와; 상기 저전압 동작 및 노이즈 방지부(32)에서 정상 전원 전압이 공급될 때 상기 노이즈 제거된 신호를 입력하여 센스 엠프의 인에이블 시점을 조절하기 위한 제 1 콘트롤 신호와, 칼럼 선택 인에이블 시점을 조절하고 기준 셀의 비트 라인의 플-엎(pull-up)을 조정하기 위한 제 2 콘트롤 신호와, SWL 구동부의 입력신호 및 기타 콘트롤 신호를 생성하기 위한 제 3 콘트롤 신호를 각각 출력하는 제 1 콘트롤부(33)와; 상기 제 1 콘트롤부(33)의 제 3 콘트롤 신호를 입력하여 상기 SWL 구동부의 한 쌍의 SWL을 위한 SWL1의 기본 파형 발생 신호(S1) 및 SWL2의 기본 파형 발생 신호(S2)와, 상기 신호(S1, S2)의 활성화 기간을 조절하기 위한 기본 펄스 신호인 제 4 콘트롤 신호와, 상기 제 4 콘트롤 신호의 구동 능력을 향상시킨 펄스 신호(P2)를 각각 생성하여 상기 제 4 콘트롤 신호는 상기 저전압 동작 및 노이즈 방지부(32)의 피드백 신호로 출력하고 상기 펄스 신호(P2)를 로칼 콘트롤 펄스 발생부(20)로 출력하는 제 2 콘트롤부(34)와; 상기 입력 버퍼부(31)의 제 1, 제 2 동기신호와 상기 제 2 콘트롤부(34)의 제 4 콘트롤 신호를 입력하여 상기 SWL1의 기본 파형 발생 신호(S1)과 상기 SWL2의 기본 파형 발생 신호(S2)를 제외한 모든 신호 디스에이블 시 상기 CSBpad 신호에 동기되도록 조절하기 위한 제 5 콘트롤 신호와, 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 인에이블된 상태에서 만약 CSBpad 신호가 디스에이블 되면 디스에이블을 차단하여 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 정상적으로 동작이 완료될 때까지 인에이블상태를 연장시켜주기 위한 제 6 콘트롤 신호를 출력하는 제 3 콘트롤부(35)와; 상기 제 3 콘트롤부(35)의 제 5, 제 6 콘트롤 신호와 상기 제 1 콘트롤부(33)의 제 1, 제 2, 제 3 콘트롤 신호와 상기 저전압 동작 및 노이즈 방지부(32)의 예비 활성화 펄스를 입력하여 센스엠프의 n-MOS 소자의 인에이블 신호(SAN) 및 p-MOS 소자의 인에이블 신호(SAP)와, 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C1)와, 기준 셀 블록의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C2)와, 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호(C3)와, 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하는 콘트롤 신호(C4)를 출력하는 제 4 콘트롤부(36)를 포함하여 구성된다.
한편, 상기 제 1 실시예의 글로벌 콘트롤 펄스 발생부에서 외부의 입력신호(CSBpad 신호, A,Z-ATD 신호 및 파워-엎 검출신호)가 안정하게 입력된다고 가정하면 상기 저전압 동작 및 노이즈 방지부가 없이도 충분히 동작된다. 이를 제 2 실시예로 설명하면 다음과 같다.
도 13은 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부의 블록 구성도이다.
즉, 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부는 외부에서 입력되는 CSBpad 신호, X,Z-ATD 발생부(15)의 X,Z-ATD 신호 또는 파워-엎 검출신호 중 적어도 CSBpad 신호를 포함한 신호를 입력 받아 제 1, 제 2 동기신호를 발생하는 입력버퍼부(31)와; 상기 입력 버퍼부(31)의 제 1 동기신호를 입력하여 센스 엠프의 인에이블 시점을 조절하기 위한 제 1 콘트롤 신호와, 칼럼 선택 인에이블 시점을 조절하고 기준 셀의 비트 라인의 플-엎(pull-up)을 조정하기 위한 제 2 콘트롤 신호와, SWL 구동부의 입력신호 및 기타 콘트롤 신호를 생성하기 위한 제 3 콘트롤 신호를 각각 출력하는 제 1 콘트롤부(33)와; 상기 제 1 콘트롤부(33)의 제 3 콘트롤 신호를 입력하여 상기 SWL 구동부의 한 쌍의 SWL을 위한 SWL1의 기본 파형 발생 신호(S1) 및 SWL2의 기본 파형 발생 신호(S2)와, 상기 신호(S1, S2)의 활성화 기간을 조절하기 위한 기본 펄스 신호인 제 4 콘트롤 신호와, 상기 제 4 콘트롤 신호의 구동 능력을 향상시킨 펄스 신호(P2)를 생성하여 상기 펄스 신호(P2)를 로칼 콘트롤 펄스 발생부(20)로 출력하는 제 2 콘트롤부(34)와, 상기 입력 버퍼부(31)의 제 1, 제 2 동기신호와 상기 제 2 콘트롤부(34)의 제 4 콘트롤 신호를 입력하여 상기 SWL1의 기본 파형 발생 신호(S1)과 상기 SWL2의 기본 파형 발생 신호(S2)를 제외한 모든 신호 디스에이블 시 상기 CSBpad 신호에 동기되도록 조절하기 위한 제 5 콘트롤 신호와, 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 인에이블된 상태에서 만약 CSBpad 신호가 디스에이블 되면 디스에이블을 차단하여 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 정상적으로 동작이 완료될 때까지 인에이블상태를 연장시켜주는 제 6 콘트롤 신호를 출력하는 제 3 콘트롤부(35)와; 상기 제 3 콘트롤부(35)의 제 5, 제 6 콘트롤 신호와 상기 제 1 콘트롤부(33)의 제 1, 제 2, 제 3 콘트롤 신호와 상기 입력 버퍼부(31)의 제 1 동기신호를 입력하여 센스엠프의 n-MOS 소자의 인에이블 신호(SAN) 및 p-MOS 소자의 인에이블 신호(SAP)와, 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C1)와, 기준 셀 블록의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C2)와, 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호(C3)와, 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하는 콘트롤 신호(C4)를 출력하는 제 4 콘트롤부(36)를 포함하여 구성된다.
또 한편, 도면에는 도시되지 않았지만, 상기 제 1 실시예의 글로벌 콘트롤 펄스 발생부에서 저전압 동작 및 노이즈 방지부를 저전압 시에는 동작이 되지 않도록 하는 저전압 동작 방지부 또는 노이즈를 제거하는 기능만 갖는 노이즈 제거부로 구성할 수도 있다.
이와 같이 구성되는 본 발명의 글로벌 콘트롤 펄스 발생부의 각 부를 좀더 상세히 설명하면 다음과 같다.
도 14는 본 발명 제 1 실시예의 입력 버퍼부의 회로 구성도이고, 도 15는 본 발명 제 2 실시예의 입력 버퍼부의 회로 구성도이고, 도 16는 본 발명 제 3 실시예의 입력 버퍼부의 회로 구성도이고, 도 17는 본 발명 제 4 실시예의 입력 버퍼부의 회로 구성도이다.
본 발명 제 1 실시예의 입력 버퍼부의 구성은 도 14와 같이, 외부에서 입력되는 CSBpad 신호만을 이용한 것으로, 3개의 인버터(41, 42, 43)가 직렬 연결되어 입력되는 CSBpad 신호를 반전하여 인버터(43)의 출력을 제 1 동기 신호로 출력하고 인버터(42)의 출력을 제 2 동기 신호로 출력한다.
본 발명 제 2 실시예의 입력 버퍼부의 구성은 도 15와 같이, 외부에서 입력되는 CSBpad 신호와 파워-엎 검출 신호를 이용한 것이다. 즉, 회로 동작을 안정된 상태에서 동작되도록 하기 위하여 전원이 안정화될 때까지 "하이" 신호를 내보내다가 전원이 안정화되면 "로우" 신호로 천이하는 파워-엎 검출부(44)와, 외부에서 입력되는CSBpd 신호와 상기 파워-엎 검출부(44)에서 출력되는 신호를 논리 합 연산하고 반전하여 출력하는 노아 게이트(NOR GATE)(45)와, 상기 노아 게이트(45)의 출력을 반전하여 제 2 동기 신호를 출력하는 인버터(46)와, 인버터(46)의 출력을 반전하여 제 1 동기 신호로 출력하는 인버터(47)로 구성된다.
본 발명 제 3 실시예의 입력 버퍼부의 구성은 도 16과 같이, 외부에서 입력되는 CSBpad 신호와 상기 도 11의 X,Z-ATD 발생부(15)에서 출력되는 X,Z-ATD 신호를 이용한 것이다. 그 구성은 도 15와 같고 단지 상기 노아 게이트(45)의 일 입력단에 X,Z-ATD 신호가 입력되도록한 것이다.
본 발명 제 4 실시예의 입력 버퍼부는 도 17과 같이, 외부에서 입력되는 CSBpad 신호와 상기 도 11의 X,Z-ATD 발생부(15)에서 출력되는 X,Z-ATD 신호와 파워-엎 검출신호를 이용한 것이다. 그 구성은 도 15와 같고, 단지 노아 게이트(45) 대신에 3 입력 노아 게이트(48)를 이용하여 X,Z-ATD 신호, CSBpad 신호와 및 파워-엎 검출 신호를 논리 합 연산하여 반전 출력하도록 한 것이다.
여기서, 상기 파워-엎 검출부의 상세 회로 구성은 다음과 같다.
도 18은 본 발명의 파워-엎 검출부의 회로 구성도이다.
본 발명의 파워-엎 검출부는 도 18과 같이, PMOS 트랜지스터(211∼214), NMOS 트랜지스터(215∼218) 등으로 구성되어 전원의 전압 상승을 감지하여 출력하는 전원 전압 상승 감지부(233)와, PMOS 트랜지스터(219∼220), NMOS 트랜지스터(221∼224) 등으로 구성되어 상기 전원 전압 상승 감지부의 출력신호와 전원 전압을 비교하고 증폭하여 출력하는 증폭부(234)와, PMOS 트랜지스터(225, 229), NMOS 트랜지스터(230), 인버터(226∼228) 등으로 구성되어 상기 증폭부(234)의 출력을 피드-백하여 전원 전압의 안정 상태와 불안정 상태를 나타낼 수 있는 신호를 출력하는 피드-백부(235)와, 인버터(231, 232) 등으로 구성되어 상기 피드-백부(235)의 출력을 글로벌 콘트롤 펄스 발생부(16)에서 사용할 수 있도록 구동 능력을 향상시켜 출력하는 파워-엎 출력부(236)를 포함하여 구성된다.
본 발명의 저전압 동작 및 노이즈 방지부의 구성은 다음과 같다.
도 19는 본 발명 제 1 실시예의 저전압 동작 및 노이즈 방지부의 회로 구성도이고, 도 20은 본 발명 제 2 실시예의 저전압 동작 및 노이즈 방지부의 회로 구성도이다.
본 발명의 저전압 동작 및 노이즈 방지부는 크게 3가지 기능으로 나눌 수 있다.
첫째, 저전압을 감지하여 저전압에서는 제어 펄스가 디스에이블(disable)되도록하여 메모리 셀 데이터를 보호한다.
둘째, 지연 역할을 수행하여 센스 엠프의 저전압 프리차지를 조정하기 위한 콘트롤 신호(C3)의 펄스 폭을 조정하기 위한 것이다.
셋째, 외부에서 입력되는 신호(CSBpad 신호)의 노이즈를 제거한다.
따라서, 본 발명 제 1 실시예의 저전압 동작 및 노이즈 방지부는 도 19와 같이, 저전압 감지 및 콘트롤 신호(C3)의 펄스 폭을 딜레이시키기 위한 저전압 감지 및 딜레이부(68)와 노이즈를 제거하기 위한 노이즈 제거부(69)로 구성된다.
저전압 감지 및 딜레이부(68)은 인버터(79,80)으로 구성되어 상기 입력 버퍼부(31)의 제 1 동기 신호를 일정 시간 지연시키는 제 1 딜레이부(61)와, PMOS의전류 구동 능력을 작게하기 위한 인버터(76, 78)와 PMOS 및 NMOS 구동 능력을 크게하기 위한 인버터(75,77)로 구성되어 상기 입력 버퍼부(31)의 제 1 동기 신호의 "하이" 펄스 폭을 줄이기 위해 제 1 동기 신호의 상승 에지를 딜레이 시키는 제 2 딜레이부(62)와, 상기 제 1, 제 2 딜레이부(61, 62)의 출력을 각각 반전시키는 인버터(63, 64)와, 게이트 전극과 소오스 전극이 공통으로 전원단(Vcc)에 연결되고 드레인 전극은 상기 인버터(63)의 출력단에 연결되는 NMOS 트랜지터(65)와, 게이트 전극은 상기 인버터(63)의 출력단에 연결되고 소오스 전극은 상기 인버터(64)에 연결되고 드레인 전극으로 신호를 출력하는 NMOS 트랜지스터(67)와, 게이트 전극은 접지되고 소오스 전극 및 드레인 전극은 각각 전원단과 NMOS 트랜지스터(67)의 드레인 전극에 연결되는 PMOS 트랜지스터(66)로 구성된다.
그리고 노이즈 제거부(69)는 상기 제 2 콘트롤부(34)에서 피드백(feed-back)되는 제 4 콘트롤 신호를 반전시키는 인버터(70)와, 상기 저전압 검출 및 딜레이부(68)의 출력과 상기 인버터(70)의 출력을 논리 곱 연산하여 반전 출력하는 낸드 게이트(NAND GATA)(71)와, 상기 낸드 게이트(71)의 출력을 반전하는 인버터(72)와, 상기 입력 버퍼부(31)의 제 1 동기 신호와 상기 인버터(72)의 출력을 논리 곱 연산하고 반전하여 상기 센스 엠프의 프리차지 조정용 예비 활성화 펄스를 출력하는 낸드 게이트(74)와, 상기 인버터(72)의 출력을 반전하여 저전압 검출 및 노이즈 제거 신호를 출력하는 인버터(73)으로 구성된다.
한편, 본 발명 제 2 실시예의 저전압 동작 및 노이즈 방지부는 도 20과 같이, 본 발명 제 1 실시예의 도 19에서, 저전압 감지 및 딜레이부(69)의 인버터(64)와 NMOS 트랜지스터(67) 사이에 노이즈 제거부(69)를 설치한 것이다.
즉, 노이즈 제거부(69)는 인버터(64)와 NMOS 트랜지스터(67) 사이에 연결되는 NMOS 트랜지스터(85)와, 상기 제 2 콘트롤부(34)의 피드백 신호(제 4 콘트롤 신호)를 반전하여 상기 NMOS 트랜지스터(85)에 출력하는 인버터(86)와, 상기 피드백 신호에 따라 상기 NMOS 트랜지스터(67)의 출력을 접지시키는 NMOS 트랜지스터(87)로 구성된다. 그리고 상기 NMOS 트랜지스터(67)의 출력을 반전시키는 인버터(81)와, 상기 인버터(81)의 출력을 반전시키는 인버터(82)와, 상기 인버터(82)의 출력과 상기 입력 버퍼부(31)의 제 1 동기 신호를 논리 곱 연산하고 반전하여 예비 활성화 펄스로 출력하는 낸드 게이트(84)와, 상기 인버터(82)의 출력을 반전하여 저전압 검출 및 노이즈 제거 신호를 출력하는 인버터(83)를 추가 구성하여 저전압 동작 및 노이즈 방지부를 구성할 수 있다.
또한, 상기 도 19 및 도 20 과 같은 저전압 동작 및 노이즈 방지부에서 저전압 감지 및 딜레이부(68)를 생략하고 구성할 수도 있고, 반대로 노이즈 제거부(69)를 생략하여 구성할 수도 있다.
즉, 도 21은 도 19에서 저전압 감지 및 딜레이부를 제외하고 노이즈 제거부(69)만 설치한 경우를 도시한 것이다.
도 22는 도 20에서 노이즈 제거부를 제외하고 저전압 감지 및 딜레이부(68)만 설치한 경우를 도시한 것이다.
본 발명의 글로벌 콘트롤 펄스 발생부의 제 1 콘트롤부의 구성은 도 23과 같다.
도 23은 도 12 또는 도 13의 본 발명 제 1 콘트롤부의 회로 구성도이다.
본 발명의 제 1 콘트롤부는 인버터(91∼100)로 구성되어 상기 저전압 동작 및 노이즈 방지부(32)의 저전압 검출 및 노이즈 제거 신호 또는 입력 버퍼부(31)의 제 1 동기 신호를 일정 시간 지연시켜 제 1 콘트롤 신호를 출력하는 제 3 딜레이부(104)와, 상기 제 3 딜레이부(104)에서 출력된 신호를 반전시키는 인버터(101)와, 상기 저전압 동작 및 노이즈 방지부(32)의 저전압 검출 및 노이즈 제거 신호 또는 입력 버퍼부(31)의 제 1 동기 신호와 상기 인버터(101)의 출력신호를 논리 곱 연산하고 반전하여 제 2 콘트롤 신호를 출력하는 낸드 게이트(102)와, 상기 낸드 게이트(102)의 출력을 반전하여 제 3 콘트롤 신호를 출력하는 인버터(103)으로 구성된다.
본 발명의 제 2 콘트롤부의 구성은 다음과 같다.
도 24는 본 발명의 제 2 콘트롤부의 회로 구성도이다.
제 2 콘트롤부의 구성은 센스 엠프부의 PMOS의 전류 구동 능력을 작게하고 NMOS의 전류 구동 능력을 크게하기 위한 복수개의 인버터(111, 113, 115, 117, 119)와 상기 PMOS 및 NMOS의 전류 구동 능력을 크게하기 위한 인버터(112, 114, 116, 118, 120)으로 구성되어 상기 제 1 콘트롤부(33)에서 출력되는 제 3 콘트롤 신호의 하강 에지를 소정 시간 딜레이시키는 제 3 딜레이부(148)와, 상기 제 3 딜레이부(148)의 출력과 상기 제 3 콘트롤 신호를 논리 합 연산하고 반전 출력하는 노아 게이트(121)와, 센스 엠프부의 PMOS의 전류 구동 능력을 작게하고 NMOS의 전류 구동 능력을 크게하기 위한 복수개의 인버터(123, 125, 127, 129, 131)와 상기 PMOS 및 NMOS의 전류 구동 능력을 크게하기 위한 인버터(122, 124, 126, 128, 130)으로 구성되어 상기 노아 게이트(121)의 출력 신호의 상승 에지를 소정 시간 딜레이시키는 제 4 딜레이부(149)와, 상기 제 3 콘트롤 신호를 반전시키는 인버터(132)와, 상기 인버터(132)의 출력과 상기 노아 게이트(121)의 출력과 상기 제 4 딜레이부(149)의 출력을 논리 곱하고 반전하여 제 4 콘트롤 신호를 출력하는 낸드 게이트(133)와, 상기 인버터(132)의 출력과 상기 제 3 딜레이부(148)의 출력과 상기 낸드 게이트(133)의 출력을 논리 곱하고 반전하여 출력하는 낸드 게이트(134)와, 인버터(135∼138)로 구성되어 상기 낸드 게이트(133)의 출력의 상승 에지를 소정 시간 딜레이시키는 제 5 딜레이부(150)와, 상기 인버터(113)의 출력과 낸드 게이트(134)의 출력과 낸드 게이트(133)의 출력을 논리 곱 연산하여 반전 출력하는 낸드 게이트(141)와, 인버터(142, 143)로 구성되어 상기 낸드 게이트(141) 출력의 상승 에지를 소정 시간 딜레이시키는 제 6 딜레이부(151)와, 낸드 게이트(139)와 인버터(140)로 구성되어 상기 제 5 딜레이부(150)의 출력과 상기 낸드 게이트(133)의 출력을 논리 곱 연산하여 상기 SWL1의 기본 파형 발생 신호(S1)를 출력하는 S1 신호 출력부(237)와, 낸드 게이트(144)와 인버터(145)로 구성되어 상기 낸드 게이트(133)의 출력과 상기 제 6 딜레이부(151)의 출력을 논리 연산하여 상기 SWL2의 기본 파형 발생 신호(S2)를 출력하는 S2 신호 출력부(238)와, 인버터(146, 147)로 구성되어 상기 낸드 게이트(133)의 신호의 구동 능력을 크게하여 펄스 신호(P2)를 출력하는 펄스 신호 출력부(152)로 구성된다.
본 발명의 제 3 콘트롤부의 구성은 다음과 같다.
도 25는 본 발명 제 1 실시예의 제 3 콘트롤부의 회로 구성도이고, 도 26는 본 발명 제 2 실시예의 제 3 콘트롤부의 회로 구성도이며, 도 27 본 발명 제 3 실시예의 제 3 콘트롤부의 회로 구성도이다.
본 발명 제 1 실시예의 제 3 콘트롤부는 도 25와 같이, 인버터(161), 낸드 게이트(162, 163, 164) 등으로 구성되어 상기 입력 버퍼부(31)의 제 1 동기 신호와 상기 제 2 콘트롤부(34)의 제 4 콘트롤 신호를 입력하여 상기 제 2 콘트롤부(34)에서 출력되는 펄스 신호(P2)의 하이 펄스를 CSBpad 신호가 "로우"로 인에이블되어 있는 동안까지 활장하는 신호 확장부(172)와, 인버터(165∼168)등으로 구성되어 상기 신호 확장부(172) 출력 신호의 상승 에지를 소정 시간 지연시키는 제 7 딜레이부(173)와, 상기 제 4 콘트롤 신호의 반전 신호와 상기 입력 버퍼부(31)의 제 2 동기 신호를 논리 곱 연산하고 반전하여 제 6 콘트롤 신호를 출력하는 낸드 게이트(171)와, 낸드 게이트(169), 인버터(170)으로 구성되어 상기 상기 제 7 딜레이부(173)의 출력과 낸드 게이트(171)의 출력을 논리 곱 연산하여 제 5 콘트롤 신호를 출력하는 콘트롤 신호 출력부(174)로 구성된다.
본 발명 제 2 실시예의 제3 콘트롤부의 구성은 도 26과 같이, 도 25에서 신호 확장부(172)를 생략한 것이다. 즉, 제 4 콘트롤 신호를 바로 제 7 딜레이부(173)에 입력하도록 한 것이다.
본 발명 제 3 실시예의 제 3 콘트롤부의 구성은 도 27과 같이, 도 25에서는 제 7 딜레이부(173)가 신호 확장부(171)의 출력 신호의 상승 에지를 딜레이시켰으나, 신호 확장부(171)의 출력신호를 모두( 상승 에지와 하강 에지를 포함함) 딜레이시키는 제 8 딜레이부(179)로 구성된 것이다.
도 28은 도 12의 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부에 따른 제 4 콘트롤부 구성 회로도이고, 도 29은 도 13의 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부에 따른 제 4 콘트롤부 구성 회로도이다.
먼저, 본 발명 제 1 실시예에 따른 제 4 콘트롤부의 구성은 도 28과 같이, 인버터(181, 183, 184, 185), 낸드 게이트(182) 등으로 구성되어 상기 제 1 콘트롤부(33)의 제 1 콘트롤 신호와 제 3 콘트롤부(35)의 제 5 콘트롤 신호를 논리 연산하여 센스 엠프의 NMOS 소자의 인에이블 신호(SAN) 및 센스 엠프의 PMOS 소자의 인에이블 신호(SAP)를 출력하는 센스 엠프 제어신호 출력부(199)와, 낸드 게이트(186), 인버터(187∼191) 등으로 구성되어 상기 제 1 콘트롤부(33)의 제 3 콘트롤 신호와 제 3 콘트롤부(35)의 제 5 콘트롤 신호를 논리 연산하여 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 연결하기 위한 콘트롤 신호(C1)과 기준 셀 불럭의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 연결하기 위한 콘트롤 신호(C2)를 출력하는 비트 라인 스위칭 신호 출력부(200)와, 낸드 게이트(192), 인버터(193, 193, 195) 등으로 구성되어 상기 제 1 콘트롤부(33)의 제2 콘트롤 신호와 제 3 콘트롤부(35)의 제 5 콘트롤 신호를 논리 연산하여 칼럼 제어 신호를 출력하는 콘트롤 신호(C4)를 출력하는 칼럼 제어신호 출력부(201)와, 낸드 게이트(196), 인버터(197, 198) 등으로 구성되어 상기 저전압 동작 및 노이즈 방지부(32)의 예비 활성화 펄스와 제 3 콘트롤부(35)의 제 6 콘트롤 신호를 논리 연산하여 프리-차지 제어신호(C3)를 출력하는 프리-차지 제어 신호 출력부(202)를 포함하여 구성된다.
또한, 본 발명 제 2 실시예에 따른 제 4 콘트롤부의 구성은 도 29과 같이, 인버터(181, 183, 184, 185), 낸드 게이트(182) 등으로 구성되어 상기 제 1 콘트롤부(33)의 제 1 콘트롤 신호와 제 3 콘트롤부(35)의 제 5 콘트롤 신호를 논리 연산하여 센스 엠프의 NMOS 소자의 인에이블 신호(SAN) 및 센스 엠프의 PMOS 소자의 인에이블 신호(SAP)를 출력하는 센스 엠프 제어신호 출력부(199)와, 낸드 게이트(186), 인버터(187∼191) 등으로 구성되어 상기 제 1 콘트롤부(33)의 제 3 콘트롤 신호와 제 3 콘트롤부(35)의 제 5 콘트롤 신호를 논리 연산하여 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 연결하기 위한 콘트롤 신호(C1)과 기준 셀 불럭의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 연결하기 위한 콘트롤 신호(C2)를 출력하는 비트 라인 스위칭 신호 출력부(200)와, 낸드 게이트(192), 인버터(193, 193, 195) 등으로 구성되어 상기 제 1 콘트롤부(33)의 제2 콘트롤 신호와 제 3 콘트롤부(35)의 제 5 콘트롤 신호를 논리 연산하여 칼럼 제어 신호를 출력하는 콘트롤 신호(C4)를 출력하는 칼럼 제어신호 출력부(201)와, 인버터(197, 198, 203) 등으로 구성되어 상기 입력 버퍼부(31)의 제 1 동기 신호 또는 제 3 콘트롤부(35)의 제 6 콘트롤 신호를 논리 연산하여 프리-차지 제어신호(C3)를 출력하는 프리-차지 제어 신호 출력부(202)를 포함하여 구성된다.
이와 같이 구성되는 본 발명의 SWL 강유전체 메모리 장치의 구동 방법을 설명하면 다음과 같다.
도 31은 본 발명의 파워-엎 검출부의 각부 출력 파형도이다.
먼저, 칩 인에이블 신호인 CSBpad 신호는 접지 전압(Ground Voltage)으로 픽스(fix)시켜 파워-엎(Power-up)시에 전 구간에서 칩이 인에이블 상태라고 가정하자.
먼저, t1이전에는 아직 파워가 가하지 않은 상태로써 각 노드(N1∼N6) 신호는 접지 상태에 있다.
[t1 ∼ t2 구간]
그리고 t1∼t2 구간에서 전원이 접지 상태에서 Vcc 상태로 파워-엎 하게 된다.
노드(N1)의 신호는 PMOS 트랜지스터(219)의 풀-엎으로 상승하나 기울기는 완만하게 된다.
노드 (N2)의 신호는 지연(Delay)되어 서서히 상승하게 된다.
노드(N4)의 신호는 증폭되어 접지 전압이 된다.
노드(N5)의 신호는 NMOS 트랜지스터(230)가 오프 상태이므로 플로우팅(floating) 상태로 상승하고, 노드(N6)의 신호도 상기 노드(N4) 신호 영향으로상승하게 된다.
[t2 ∼ t3 구간]
노드(N2)의 신호 전압이 문턱전압(Vtn) 이상으로 상승하여 NMOS 트랜지스터(221)를 온 시킴으로써 증폭부가 동작하여 노드(N1)의 신호가 서서히 하강하고, 노드 (N4)의 신호가 인버터(226)의 출력을 반전시킬 전압까지 상승하지 못한 상태로 노드(N5, N6)의 신호는 Vcc를 유지한다.
[t3 이상의 구간]
노드(N4)의 신호가 계속 상승하다가 인버터(226)의 문턱 값(Vt)을 지나게 되면 노드(N5, N6)의 신호는 하이에서 로우로 반전하여 NMOS 트랜지스터(224)를 오프시켜 증폭부(234)를 디스에이블 시킨다.
노드(N4)는 PMOS 트랜지스터(225)의 전류에 의해 Vcc로 상승하고 파워 엎 신호는 로우 상태로 된다.
따라서 CSBpad 신호는 로우로 픽스되었지만, 입력 신호 중의 하나인 파워-엎 신호는 입력 버퍼부(31)에서 디스에이블 상태인 하이에서 인에이블 상태인 로우로 바뀌게 된다.
상기와 같은 파워-엎 검출부를 이용한 본 발명의 글로벌 콘트롤 펄스 발생부의 동작 출력 파형을 설명하면 다음과 같다.
도 31은 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부의 동작 타이밍도이고, 도 32은 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부의 동작 타이밍도이고, 도 33은 본 발명 제 3 실시예의 글로벌 콘트롤 펄스 발생부의 동작 타이밍도이고, 도 34은 본 발명 제 4 실시예의 글로벌 콘트롤 펄스 발생부의 동작 타이밍도이다.
본 발명의 글로벌 콘트롤 펄스 발생부의 동작은 셀 어레이의 구성과 X,Z-어드레스 토글 또는 Y-어드레스 토글에 따라 다소 다르게 동작된다.
즉, 셀 어레이 구성이 도 8 또는 도 9와 같이 구성되고 Y-어드레스가 토들되는 경우의 글로벌 콘트롤 펄스 발생부의 동작은 제 1 실시예인 도 31과 같다.
칩 인에이블신호인 CSBpad신호는 칩 인에이블 핀을 통해 외부에서 인가되는 것으로, 칩 인에이블신호는 "로우"상태를 인에이블 상태로 하기 때문에 상기 CSBpad신호가 "하이(high)"에서 "로우(low)"로 천이될 때가 인에이블상태가 된다.
따라서, 새로운 읽기동작이나 쓰기동작을 수행하기 위해서는 반드시 "하이" 상태로의 비활성화(disable)구간이 요구된다.
먼저, 도 31를 t1에서부터 t15구간으로 분할하여 각 구간별로 신호의 변화 상태를 설명하면 다음과 같다.
CSBpad 신호가 t1 구간 시작점에서 t14 구간의 끝점까지 Low로 활성화되고 t15구간의 시작점에서 High가되어 비활성화 된다고 가정한다.
또한, CSBpad 신호가 활성화되어 있는 동안 X와 Z 어드레스는 변하지 않으나 Y 어드레스는 t7 구간의 시작점과 t11의 시작점에서 각각 천이가 일어난다고 가정한다.
Y-ATD는 Y 어드레스의 변화를 감지하여 t7에서 t8 구간과 t11에서 t12 구간 동안에서 High 펄스를 발생한다.
여기서, S1, S2는 SWL셀의 워드라인(SWL1,SWL2)의 기본 파형을 형성하는데 사용하는 펄스이다.
먼저, t1 구간에서는 CSBpad신호를 하이(high)에서 로우(low)로 인에이블시킨다.
이때, X, Y, Z-어드레스는 t1이전의 상태를 계속 유지하고, t7이 시작되는 시점에서 Y-어드레스가 천이되면 이때에 Y-ATD신호는 t7에서 부터 t8 구간까지 하이상태가 된다.
그리고 Y-어드레스가 t11이 시작되는 시점에서 천이될 때 Y-ATD신호는 t11에서부터 t12구간까지 하이상태가 된다.
S1 신호는 t1 구간까지 "로우" 상태를 유지하고 있다가, t2에서 t3 구간까지 "하이"상태를 유지하고, t4 구간에서는 "로우" 상태가 되며, t5 구간에서 "하이"가 되고, t6에서 t15까지 "로우" 상태가 된다.
이때, S2 신호는 t3에서부터 t4 구간동안에 하이상태를 유지하게 되고, 그 이외에는 "로우"가 된다.
그리고 메인 셀 비트라인과 센스 앰프의 한쪽 입출력단과의 신호 흐름을 조정하는 기본 신호인 C1 신호는 t3 구간에서만 Low 상태가 되고 그 이외의 구간에서는 "하이" 상태가 된다.
그러므로 t3 구간에서만 메인 셀 비트라인과 센스 앰프의 한쪽 입출력단과의 신호 흐름이 차단된다.
그리고 기준 셀 비트라인과 센스 앰프의 다른쪽 입출력단과의 신호 흐름을 조정하는 기본 신호인 C2신호는 t3 구간에서 t14 구간 동안 Low 상태가 되는 펄스를 발생한다.
그러므로 t3 구간에서 t14 구간 동안 메인 셀 비트라인과 센스 앰프의 다른쪽 입출력단과의 신호 흐름이 차단된다.
그리고 메인셀의 비트 라인과 외부 데이터 버스의 신호 전달을 조정하고 기준 셀 비트 라인의 풀업을 조정하는 C4 신호는 t4에서 t14까지 "하이"상태로 되고 CSBpad 신호가 디스에이블되는 시점(t14 구간의 끝점)에서 다시 로우상태로 천이된다.
그러므로 t4 구간에서 t14 구간 동안만 메인 셀의 비트라인과 외부 데이터 버스의 신호 전달을 조정하는 것이 가능하고 기준 셀 비트라인의 풀업을 조정하는 것이 가능하다.
S1과 S2가 정상 펄스를 발생하는 구간에서 다른 펄스에 의한 방해를 방지하는 P2신호는 S1, S2 신호가 하이상태로 되는 t2 구간에서 t5 구간까지 "하이"상태가 되고, t6가 시작되는 시점에서 다시 로우상태로 천이된다.
그리고 S1과 S2가 활성화되기 전에 메인 셀과 기준 셀 비트 라인의 Low전압을 프리차지시키는 C3 신호는 t1 구간까지는 이전상태인 하이(high)상태를 유지하다가 t2가 시작되는 시점에서 로우상태로 천이되어 t14 구간 동안 "로우"상태를 유지하여 프리-차지(pre-charge)가 비활성화되고 이 구간 외의 영역(CSBpad신호가 디스에이블되는 시점)에서 다시 "하이"상태로 천이된다.
그리고 SAN 신호(센스앰프 ＆ 입/출력 제어부의 센스앰프를 동작시키기 위해 앤모스로 구성된 트랜지스터를 제어하는 신호인 SAN_C신호를 만들기 위해 예비신호)는 t2구간까지는 이전상태인 로우상태를 유지하다가 t3가 시작되는 시점에서 하이상태로 천이되고 CSBpad신호가 디스에이블되는 시점에서 로우상태로 천이된다.
SAP 신호(센스앰프 및 입/출력 제어부의 센스앰프를 동작시키기 위해 피모스 구성된 트랜지스터를 제어하는 신호인 SAP_P신호의 예비신호)는 상기 SAN신호와 반대로 변화한다. 즉, t2구간까지는 이전상태인 하이상태를 유지하다가 t3가 시작되는 시점에서 로우상태로 천이되고 CSBpad신호가 디스에이블되는 시점에서 하이상태로 천이된다.
이와 같이, CSDpad 신호가 활성화되어 있는 상태에서 Y-어드리스가 변하여 Y-ATD가 발생하면, 기록 모드인 경우, S1, S2 신호 모두가 "하이" 상태인 구간 즉, t2 구간에서 t3 구간 동안에서 해당 셀에 로직 "0"가 기록된다. 그리고 S1 또는 S2 신호 중 하나만 "하이" 상태인 구간 즉, t4 구간에서 t5 구간 동안에서 해당 셀에 로직 "1"이 기록된다.
한편, 셀 어레이 구성이 도 8 또는 도 9와 같이 구성되고 X,Z-어드레스가 토들되는 경우의 글로벌 콘트롤 펄스 발생부의 동작은 제 2 실시예인 도 32과 같다.
전체의 타이밍 구간을 t1 구간에서 t21 구간으로 나누어서 설명하고, X,Z-어드레스가 t7 구간과 t14 구간의 시작점에서 각각 변한다고 가정한다.
즉, X,Z-어드레스 토글시의 글로벌 콘트롤 펄스 발생부의 동작도 Y-어드레스 토글시의 동작과 유사하므로 서로 다른 동작을 하는 부분만 설명하면 다음과 같다.
도 31에서는 Y-어드레스가 변화하는 시점에서 Y-ATD신호가 하이상태로 되는 반면, 본 발명 제 2 실시예에서는 X,Z-어드레스가 t7 구간과 t14 구간의 시작점에서 변화된다고 가정하였기 때문에, X,Z-ATD 신호는 상기 t7 구간과 t14 구간에서 "하이" 상태가 되고 나머지 구간에서는 "로우" 상태가 된다.
글로벌 콘트롤 펄스 발생부에서는 X,Z-어드레스가 변화하면 X,Z-ATD신호를 CSBpad신호와 함께 합성하여 사용하게 된다.
그러므로 X,Z-ATD 신호의 "하이" 상태 구간(t7,t14)이 존재하면 글로벌 콘트롤 펄스 발생부에서는 그 구간 동안 CSBpad 신호가 다시 인에이블된 것으로 인식한다.
따라서, 글로벌 콘트롤 펄스 발생부에서는 모든 출력신호가 다시 발생하게 되어 해당 X,Z-어드레스가 정상적으로 억세스(Access)되도록 한다.
S1, S2 신호는 CSBpad 신호가 "로우" 상태로 인에이블되어 일정 구간(t1) 후 시작되고 또한 X,Z-ATD 신호가 "로우"로 천이되는 시점에서 일정 구간(t8, t15) 후 시작된다.
즉, S1 신호는 t2-t3 구간, t5 구간, t9-t10 구간, t12 구간, t16-t17 구간 및 t19 구간에서 "하이" 상태를 유지하고 나머지 구간에서는 "로우" 상태를 유지한다. 그리고 S2 신호는 t2-t4 구간, t9-t11 구간 및 t16-t18 구간에서 "하이"상태를 유지하고 나머지 구간에서 "로우" 상태를 유지한다.
C1 신호는 S1, S2의 두 신호가 모두 High상태인 구간(t2-t3, t9-t10, t16-t17)에서 일 구간(t3,t10,t17) 동안 Low로 천이되었다가 다시 "하이"로 천이된다.
C2 신호는 상기와 같이 C1 신호가 Low로 천이되는 시점에서 High상태에서 Low로 천이되고, X,Z-ATD 신호가 High로 천이되는 시점에서 Low 상태에서 High로 천이된다.
C4 신호는 C2 신호가 High로 천이하는 시점에서 High에서 Low로 천이되고, X,Z-ATD 신호가 High로 천이되는 시점에서 High 상태에서 Low로 천이된다.
P2 신호는 S1, S2 신호가 모두 High로 천이하는 시점에서 Low에서 High로 천이되고, S1, S2 신호가 모두 Low로 천이하는 시점에서 High에서 Low로 천이된다.
C3 신호는 S1, S2 신호가 모두 High로 천이하는 시점에서 High에서 Low로 천이되고 X,Z-ATD신호가 High로 천이되는 시점에서 Low에서 High로 천이된다.
SAN 신호와 SAP 신호는 상기 C2 신호가 변화하는 시점에서 각각 반대 상태로 천이된다.
따라서, S1, S2 신호 모두가 "하이" 상태인 구간 즉, t2-t3, t9-t10, t16-t17 등의 구간에서 해당 셀에 로직 "0"가 기록된다. 그리고 S1 또는 S2 신호 중 하나만 "하이" 상태인 구간 즉, t4-t5, t11-t12, t18-t19 등의 구간에서 해당 셀에 로직 "1"이 기록된다.
또 한편, 본 발명의 셀 어레이 구성이 도 10과 같고 Y-어드레스가 토글되는 경우의 글로벌 콘트롤 펄스 발생부의 동작은 도 33과 같다.
즉, 도 33의 파형을 t1에서부터 t15구간으로 분할하여 각 구간별로 신호의 변화상태를 설명하기로 한다.
도 10은 비트 라인과 비트 바 라인으로 구성되고 기준 셀이 구성되지 않으므로 C1, C2 신호가 필요없게 된다.
CSBpad신호가 t1 구간의 시작점에서 t14 구간의 종점까지 "로우"상태로 활성화되고 t15 구간의 시작점에서 하이(high)상태로 비활성화되고, CSBpad 신호가 활성화 되어 있는 동안 X,Z-어드레스는 변하지 않으나 Y-어드레스는 t7 구간의 시작점과 t11의 시작점에서 각각 천이가 일어난다고 가정한다.
그러면, Y-ATD 신호는 Y-어드레스의 변화를 감지하여 t7 구간에서 t8 구간 동안과 t11 구간에서 t12 구간 동안에 각각 "하이"상태가 된다.
S1, S2 신호는 SWL 메모리 셀의 스플리트 워드 라인인 SWL1, SWL2의 기본 파형을 형성하는데 사용되는 신호이므로, S1 신호는 t2-t3 구간과 t5 구간에서 "하이" 상태인 펄스로 발생되고, S2 신호는 t2-t4 구간에서 "하이" 상태인 펄스로 발생된다.
C4 신호는 메인 셀의 비트 라인과 외부 데이터 버스의 신호 전달을 조정하고 메인 셀의 비트 라인과 비트 바 라인의 플-엎(full-up)을 조정하기 위한 것으로, t4 구간이 시작되는 시점에서 "로우"상태에서 "하이"로 천이되어 CSBpad신호가 디스에이블되는 시점(t15가 시작되기 이전)에서 다시 "로우"상태로 천이된다.
따라서, t4구간에서 t14구간동안 메인셀의 비트라인과 데이터라인간의 신호전달이 가능하게 한다.
P2 신호는 S1, S2 신호가 정상 펄스(하이상태)를 발생하는 구간인 t2-t5 구간에서 "하이" 상태를 유지하는 신호로써, 이 구간 동안 다른 신호가 S1, S2 신호가 정상 펄스를 방해하지 못하도록 인터록(Interlock) 기능을 한다.
즉, S1, S2 신호가 정상적인 신호를 발생하는 구간인 t2에서 t5구간 사이에 하이상태를 유지하는 신호로써 이 구간동안 다른 신호가 S1,S2신호의 정상적인 신호를 방해하지 못하도록 하는 신호이다.
C3 신호는 t2-t4 구간에서 프리-차지가 비활성화되고 이 구간 이외에서 프리-차지가 활성화되도록 하기 위한 것으로, t1구간까지는 하이(high)상태를 유지하다가 t2 구간이 시작되는 시점에서 로우상태로 천이되고 다시 CSBpad 신호가 디스에이블(disable)되는 시점에서 다시 하이상태로 천이된다.
그리고 SAN 신호는 센스앰프 및 입/출력 제어부의 센스앰프를 동작시키기 위해 앤모스 트랜지스터를 제어하는 신호인 SAN_C신호를 만들기 위한 예비신호로써, t2구간까지는 "로우"상태를 유지하다가 t3가 시작되는 시점에서 "하이"상태로 천이되고 CSBpad 신호가 디스에이블되는 시점에서 다시 "로우"상태로 천이된다.
SAP 신호는 센스앰프 및 입/출력 제어부의 센스앰프를 동작시키기 위해 피모스 트랜지스터를 제어하는 신호인 SAP_P신호의 예비신호로써, 상기 SAN 신호와 반대로 변화한다. 즉, t2구간까지는 "하이"상태를 유지하다가 t3가 시작되는 시점에서 "로우"상태로 천이되고 CSBpad신호가 디스에이블되는 시점에서 다시 "하이"상태로 천이된다.
따라서, S1, S2 신호 모두가 "하이" 상태인 구간 즉, t2 구간에서 t3 구간 동안에서 해당 셀에 로직 "0"가 기록된다. 그리고 S1 또는 S2 신호 중 하나만 "하이" 상태인 구간 즉, t4 구간에서 t5 구간 동안에서 해당 셀에 로직 "1"이 기록된다.
한편, 셀 어레이 구성이 도 10과 같고 X,Z-어드레스가 토들되는 경우의 글로벌 콘트롤 펄스 발생부의 동작은 제 2 실시예인 도 34과 같다.
즉, X,Z-어드레스 토글시의 글로벌 콘트롤 펄스 발생부의 동작도 Y-어드레스 토글시의 동작과 유사하므로 서로 다른 동작을 하는 부분만 설명하면 다음과 같다.
도 33에서 Y-어드레스가 변화하는 시점에서 Y-ATD신호가 하이상태로 되는 반면에 도 34에서는 X,Z-어드레스가 변화할 경우에는 X,Z-ATD 신호가 하이상태로 된다.
글로벌 콘트롤 펄스 발생부에서는 X,Z-어드레스가 변화하면 X,Z-ATD신호를 CSBpad신호와 함께 합성하여 사용하게 된다.
그러므로 X,Z-ATD 신호의 하이 상태 구간(t7,t14)이 존재하면 글로벌 콘트롤 펄스 발생부에서는 그 구간동안 CSBpad신호가 하이상태로 된 것으로 인식한다.
따라서, 글로벌 콘트롤 펄스 발생부에서는 모든 출력신호가 다시 발생하게 되어 해당 X,Z-어드레스가 정상적으로 억세스(Access)되도록 한다.
즉, S1, S2 신호는 CSBpad 신호가 "로우" 상태로 인에이블되어 일정 구간(t1) 후 시작되고 또한 X,Z-ATD 신호가 "로우"로 천이되는 시점에서 일정 구간(t8, t15) 후 시작된다.
C4 신호는 S1 신호가 "로우"로 천이되고 S2 신호가 "하이"인 시점에서 High에서 Low로 천이되고, X,Z-ATD 신호가 High로 천이되는 시점에서 High 상태에서 Low로 천이된다.
P2 신호는 S1, S2 신호가 모두 High로 천이하는 시점에서 Low에서 High로 천이되고, S1, S2 신호가 모두 Low로 천이하는 시점에서 High에서 Low로 천이된다.
C3 신호는 S1, S2 신호가 모두 High로 천이하는 시점에서 High에서 Low로 천이되고 X,Z-ATD신호가 High로 천이되는 시점에서 Low에서 High로 천이된다.
SAN 신호와 SAP 신호는 상기 S1, S2 신호가 모두 "하이"인 시점에서 소정 시간 지연된 후 변화하고 A,Z-ATD 신호가 "하이"로 천이하는 시점에서 각각 반대 상태로 천이된다.
따라서, S1, S2 신호 모두가 "하이" 상태인 구간 즉, t2-t3, t9-t10, t16-t17 등의 구간에서 해당 셀에 로직 "0"가 기록된다. 그리고 S1 또는 S2 신호 중 하나만 "하이" 상태인 구간 즉, t4-t5, t11-t12, t18-t19 등의 구간에서 해당 셀에 로직 "1"이 기록된다.
상기에서 설명한 바와 같은 본 발명의 SWL 강유전체 메모리 장치 및 구동회로에 있어서는 다음과 같은 효과를 갖는다.
첫째, 플레이트 라인을 별도로 구성하지 않고 스플리트 워드 라인을 이용하여 셀 플레이트 기능을 갖도록 강유전체 메모리 장치를 구성하므로 집적도를 향상시킬 수 있으며, 더블어 데이터의 읽기, 쓰기 동작에서 별도로 플레이트 라인 콘트롤 신호가 필요 없으므로 기억 소자로서의 효율성이 향상된다.
둘째, 종래에는 강유전체막의 특성이 완벽하게 확보되지 않은 상태에서 기준 셀 하나가 약 수백 배 이상 많은 메인 메모리의 읽기 동작에 사용되도록 구성되어 있기 때문에 기준 셀이 메인 메모리 셀보다 더욱 많은 동작을 하여야 하므로 기준 셀의 열화 특성이 급격히 악화되어 기준 전압이 안정적이지 못하였다. 그러나 본 발명은 기준 셀과 그에 해당하는 메인 메모리 셀의 비율을 현저히 낮추었기 때문에 기준 셀의 열화 특성을 방지할 수 있다
셋째, 통상 강유전체 메모리를 인에이블 시키기 위한 신호로 CSBpad 신호만을 이용하고 있지만, 본 발명은 상기의 CSBpad신호와 더불어 X,Y,X-ATD 신호를 이용하므로 패스트 칼럼 억세스 모드(Fast Column Access Mode)로 동작시켜 칩 억세스속도와 성능을 향상시킬 수 있는 등의 메모리 동작을 효율성 있게 운용할 수 있다.
즉, 어드레스의 변화를 크게 X,Z-어드레스만 변화하는 경우와, Y-어드레스만 변화하는 경우로 분류하여 동작시키고, CSBpad 신호에 의해 인에이블되어 아직 동작이 끝나지 않았을 시는 X,Y,Z-어드레스가 들어와도 동작을 방해하지 못하도록 한다.
그리고, X,Z-어드레스만 변화하는 경우, 센스 엠프에 래치된 유효 데이터가 없으므로 CSBpad 신호를 인에이블시킨 것과 같은 동작을 X,Z-ATD신호를 이용하여 구현할 수 있고, Y-어드레스만 변화하는 경우, 로우(Row)어드레스에 해당하는 스플리트 워드라인(SWL1, SWL2)이 변하지 않으므로 센스 엠프에 기 래치된 데이터를 읽어낼 수 있고, 기록 모드에서는 Y-ATD신호를 이용하여 정상적으로 기록 동작이 이루어지도록 할 수 있다.

Claims (31)

  1. 스플리트 워드 라인(SWL)을 구동하는 SWL 구동부와,
    데이터를 저장하기 위한 셀 어레이부(Cell Array)와,
    데이터를 센싱하기 위한 센스 엠프 블록과 비트 라인을 콘트롤하는 바트 라인 콘트롤 블록을 구비한 코어부를 포함하여 구성되어, 상기 셀 어레이부는 셀 어레이부는 하나의 SWL 구동부를 중심으로 좌우측에 각각 배열되고, 코어부는 각 셀 어레이부의 상하 방향으로 셀 어레이부 사이 사이에 배치됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 셀 어레이부는 실질적으로 데이터를 기록하기 위한 메인 셀 블록과 데이터를 읽기 위한 기준 값을 저장하고 있는 기준 셀 블록을 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메인 셀 서브-블럭은 복수개의 짝수 칼럼 단위로 구성되고 상기 기준 셀 서브-블럭은 2 칼럼 단위로 구성되어, 상기 메인 셀 서브-블럭 및 기준 셀 서브-블럭이 복수개 구성되어 하나의 셀 어레이부를 구성함을 특징으로 하는 SWL 강유전체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 셀 어레이부는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 스플리트 워드 라인(SWL)과,
    상기 각 SWL에 수직한 방향으로 일정 간격을 갖고 배열되는 복수개의 비트 라인과,
    상기 인접한 2개의 SWL과 인접한 2개의 비트 라인을 한 쌍으로 하여 각 쌍에형성되는 강유전체 단위 메모리 셀을 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 강유전체 단위 메모리 셀은 상기 한 쌍의 SWL 중 제 1 SWL에 게이트 전극이 연결되고 소오스 전극은 한 쌍의 비트 라인 중 제 1 비트 라인에 연결되는 제 1 트랜지스터와,
    상기 한 쌍의 SWL 중 제 2 SWL에 게이트 전극이 연결되고 소오스 전극은 한 쌍의 비트 라인 중 제 2 비트 라인에 연결되는 제 2 트랜지스터와,
    상기 제 1 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 상기 제 2 SWL에 연결되는 제 1 커패시터와,
    상기 제 2 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 상기 제 1 SWL에 연결되는 제 2 커패시터를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 복수개의 비트 라인은 복수개의 서브-블럭으로 나누어지고, 각 서브-블럭은 데이터를 저장하기 위한 메인 셀용 복수 칼럼의 비트 라인과 데이터 센싱에 필요한 기준 전압을 발생하기 위한 기준 셀용 2개 칼럼의 비트 라인으로 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 셀 어레이 구성은 일정 간격을 갖고 일 방향으로 배열되는 복수개의 스플리트 워드 라인(SWL)과,
    상기 각 SWL에 수직한 방향으로 일정 간격을 갖고 서로 교번되어 배열되는 복수개의 비트 라인과 비트 바 라인과,
    그리고, 인접한 2개의 SWL과 인접한 비트 라인 및 비트 바 라인을 한 쌍으로 하여 각 쌍에 형성되는 단위 셀을 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 단위 셀은 한 쌍의 SWL 중 제 1 SWL에 게이트 전극이 연결되고 소오스 전극은 비트 라인에 연결되는 제 1 트랜지스터와,
    상기 한 쌍의 SWL 중 제 2 SWL에 게이트 전극이 연결되고 소오스 전극은 비트 바 라인에 연결되는 제 2 트랜지스터와,
    상기 제 1 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 제 2 SWL에 연결되는 제 1 커패시터와,
    상기 제 2 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 상기 제 1 SWL에 연결되는 제 2 커패시터로 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  9. 입력되는 X,Z-어드레스를 디코딩하여 해당 셀 어레이 블록이 동작되도록 제어하는 최종 X 디코더부와,
    외부에서 입력되는 CSBpad 신호에 따라 데이터 기록 및 읽기에 필요한 제어 펄스를 출력하는 글로벌 콘트롤 펄스 발생부와,
    상기 글로벌 콘트롤 펄스 발생부의 제어 펄스를 입력하여 데이터 기록 및 읽에 필요한 제어 신호를 출력하는 로칼 콘트롤 펄스 발생부와,
    데이터를 저정하는 SWL 셀 어레이 블록과,
    상기 최종 X 디코더부 및 상기 로칼 콘트롤 펄스 발생부의 제어신호에 따라 SWL 셀 어레이 블록을 구동하는 SWL 구동부와,
    외부에서 입력되는 Y-어드레스 신호를 디코딩하여 출력하는 Y-어드레스 디코더부와,
    상기 로칼 콘트롤 펄스 발생부의 제어신호와 상기 Y-어드레스 디코더부의 디코딩 신호에 따라 칼럼을 제어하는 칼럼 제어부와,
    상기 로칼 콘트롤 펄스 발생부의 제어신호 및 칼럼 제어부의 제어에 따라 상기 SWL 셀 어레이 블록의 데이터를 센싱하고 SWL 셀 어레이 블록에 데이터를 기록하기 위한 센싱 및 데이터 입출력 제어부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  10. 제 9 항에 있어서,
    글로벌 콘트롤 펄스 발생부는 입력되는 CSBpad 신호 포함한 신호를 입력 받아 제 1, 제 2 동기신호를 발생하는 입력버퍼부;
    상기 입력 버퍼부의 제 1 동기신호를 입력하여 센스 엠프의 인에이블 시점을 조절하기 위한 제 1 콘트롤 신호와, 칼럼 선택 인에이블 시점을 조절하고 기준 셀의 비트 라인의 플-엎(pull-up)을 조정하기 위한 제 2 콘트롤 신호와, SWL 구동부의 입력신호 및 기타 콘트롤 신호를 생성하기 위한 제 3 콘트롤 신호를 각각 출력하는 제 1 콘트롤부;
    상기 제 1 콘트롤부의 제 3 콘트롤 신호를 입력하여 상기 SWL 구동부의 한 쌍의 SWL을 위한 SWL1의 기본 파형 발생 신호(S1) 및 SWL2의 기본 파형 발생 신호(S2)와, 상기 신호(S1, S2)의 활성화 기간을 조절하기 위한 기본 펄스 신호인 제 4 콘트롤 신호와, 상기 제 4 콘트롤 신호의 구동 능력을 향상시킨 펄스 신호(P2)를 생성하여 상기 펄스 신호(P2)를 로칼 콘트롤 펄스 발생부로 출력하는 제 2 콘트롤부;
    상기 입력 버퍼부의 제 1, 제 2 동기신호와 상기 제 2 콘트롤부의 제 4 콘트롤 신호를 입력하여 상기 SWL1의 기본 파형 발생 신호(S1)과 상기 SWL2의 기본 파형 발생 신호(S2)를 제외한 모든 신호 디스에이블 시 상기 CSBpad 신호에 동기되도록 조절하기 위한 제 5 콘트롤 신호와, 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 인에이블된 상태에서 만약 CSBpad 신호가 디스에이블 되면 디스에이블을 차단하여 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 정상적으로 동작이 완료될 때까지 인에이블상태를 연장시켜주는 제 6 콘트롤 신호를 출력하는 제 3 콘트롤부;
    상기 제 3 콘트롤부의 제 5, 제 6 콘트롤 신호와 상기 제 1 콘트롤부의 제 1, 제 2, 제 3 콘트롤 신호와 상기 입력 버퍼부의 제 1 동기신호를 입력하여 센스엠프의 n-MOS 소자의 인에이블 신호(SAN) 및 p-MOS 소자의 인에이블 신호(SAP)와, 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C1)와, 기준 셀 블록의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C2)와, 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호(C3)와, 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하는 콘트롤 신호(C4)를 출력하는 제 4 콘트롤부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  11. 제 10 항에 있어서,
    상기 입력 버퍼부는 전원의 상태를 검출하여 출력하는 파워-엎 검출부와,
    외부에서 입력되는 X,Z-ATD 신호, CSBpad 신호 및 상기 파워-엎 검출부의 출력 신호를 논리 연산하여 출력하는 제 1 노아 게이트와,
    상기 제 1 노아 게이트의 출력을 반전하여 상기 제 2 동기 신호를 출력하는 제 1 인버터와,
    상기 제 1 인버터의 출력을 반전하여 제 1 동기 신호를 출력하는 제 2 인버터를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  12. 제 11 항에 있어서,
    상기 파워-엎 검출부는 전원 전압 상승을 감지하여 출력하는 전원 전압 상승 감지부와,
    상기 전원 전압 상승 감지부의 출력신호와 전원 전압을 비교하고 증폭하여 출력하는 증폭부와,
    상기 증폭부의 출력을 피드-백하여 전원 전압의 안정 상태와 불안정 상태를 나타낼 수 있는 신호를 출력하는 피드-백부와,
    피드-백부 출력의 구동 능력을 향성시켜 입력 버퍼부로 출력하는 파워-엎 출력부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  13. 제 10 항에 있어서,
    상기 제 1 콘트롤부는 상기 입력 버퍼부의 제 1 동기 신호를 서로 다른 시간으로 분할하여 딜레이시킨 제 1, 제 2 딜레이 신호를 출력하고 상기 제 1 딜레이 신호를 제 1 콘트롤 신호로 출력하는 제 1 딜레이부와,
    상기 제 1 딜레이의 제 2 딜레이 신호를 반전시키는 제 3 인버터와,
    상기 입력 버퍼부의 제 1 동기 신호와 상기 제 3 인버터의 출력신호를 논리 연산하여 제 2 콘트롤 신호를 출력하는 제 1 낸드 게이트와,
    상기 제 1 낸드 게이트의 출력을 반전하여 제 3 콘트롤 신호를 출력하는 제 4 인버터를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  14. 제 10 항에 있어서,
    상기 제 2 콘트롤부은 상기 제 1 콘트롤부에서 출력되는 제 3 콘트롤 신호의 하강 에지를 서로 다른 시간으로 분할하여 딜레이시킨 제 3, 제 4 딜레이 신호를 출력하는 제 2 딜레이부와,
    상기 제 2 딜레이부의 제 4 딜레이신호와 상기 제 1 콘트롤부의 상기 제 3 콘트롤 신호를 논리 연산하는 제 2 노아 게이트와,
    상기 제 2 노아 게이트의 출력 신호의 상승 에지를 소정 시간 딜레이시키는 제 3 딜레이부와,
    상기 제 3 콘트롤 신호를 반전시키는 제 5 인버터와,
    상기 제 5 인버터의 출력과 상기 제 2 노아 게이트의 출력 신호와 상기 제 3 딜레이부의 출력을 논리 연산하여 제 4 콘트롤 신호를 출력하는 제 2 낸드 게이트와,
    상기 제 5 인버터의 출력과 상기 제 2 딜레이부의 제 4 딜레이 신호와 상기 제 2 낸드 게이트의 출력을 논리 연산하는 제 3 낸드 게이트와,
    상기 제 3 낸드 게이트 출력의 상승 에지를 소정 시간 딜레이시키는 제 4 딜레이부와,
    상기 제 2 딜레이부의 제 3 딜레이 신호와 상기 제 3 낸드 게이트의 출력과 상기 제 2 낸드 게이트의 출력을 논리 연산하는 제 4 낸드 게이트와,
    상기 제 4 낸드 게이트 출력의 상승 에지를 소정 시간 딜레이시키는 제 5 딜레이부와,
    상기 제 4 딜레이부의 출력과 제 2 낸드 게이트의 출력을 논리 연산하여 상기 SWL1의 기본 파형 발생 신호(S1)를 출력하는 S1 신호 출력부와,
    상기 제 2 낸드 게이트의 출력과 상기 제 5 딜레이부의 출력을 논리 연산하여 상기 SWL2의 기본 파형 발생 신호(S2)를 출력하는 S2 신호 출력부와,
    상기 제 2 낸드 게이트의 신호의 구동 능력을 크게하여 펄스 신호(P2)를 출력하는 펄스 신호 출력부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  15. 제 10 항에 있어서,
    상기 제 3 콘트롤부는 상기 입력 버퍼부의 제 1 동기 신호와 상기 제 2 콘트롤부의 제 4 콘트롤 신호를 입력하여 상기 제 2 콘트롤부에서 출력되는 펄스 신호(P2)의 하이 펄스를 CSBpad 신호가 "로우"로 인에이블되어 있는 동안까지 확장하는 신호 확장부와,
    상기 신호 확장부의 출력 신호의 상승 에지를 소정 시간 지연시키는 제 6 딜레이부와,
    상기 제 2 콘트롤부의 제 4 콘트롤 신호의 반전 신호와 상기 입력 버퍼부의 제 2 동기 신호를 논리 연산하여 제 6 콘트롤 신호를 출력하는 제 5 낸드 게이트와,
    상기 제 6 딜레이부의 출력과 상기 제 5 낸드 게이트의 출력을 논리 곱 연산하여 제 5 콘트롤 신호를 출력하는 콘트롤 신호 출력부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  16. 제 10 항에 있어서,
    상기 제 3 콘트롤부는 상기 제 2 콘트롤부의 제 4 콘트롤 신호의 상승 에지를 소정 시간 지연시키는 제 7 딜레이부와,
    상기 제 2 콘트롤부의 제 4 콘트롤 신호의 반전 신호와 상기 입력 버퍼부의 제 2 동기 신호를 논리 연산하여 제 6 콘트롤 신호를 출력하는 제 6 낸드 게이트와,
    상기 제 7 딜레이부의 출력과 상기 제 6 낸드 게이트의 출력을 논리 연산하여 제 5 콘트롤 신호를 출력하는 콘트롤 신호 출력부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  17. 제 10 항에 있어서,
    상기 제 3 콘트롤부는 상기 입력 버퍼부의 제 1 동기 신호와 상기 제 2 콘트롤부의 제 4 콘트롤 신호를 입력하여 상기 제 2 콘트롤부에서 출력되는 펄스 신호(P2)의 하이 펄스를 CSBpad 신호가 "로우"로 인에이블되어 있는 동안까지 확장하는 신호 확장부와,
    상기 신호 확장부의 출력 신호의 상승 에지 및 하강 에지를 소정 시간 지연시키는 제 8 딜레이부와,
    상기 제 2 콘트롤부의 제 4 콘트롤 신호의 반전 신호와 상기 입력 버퍼부(31)의 제 2 동기 신호를 논리 연산하여 제 6 콘트롤 신호를 출력하는 제 7 낸드 게이트와,
    상기 제 8 딜레이부의 출력과 상기 제 5 낸드 게이트의 출력을 논리 곱 연산하여 제 5 콘트롤 신호를 출력하는 콘트롤 신호 출력부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  18. 제 10 항에 있어서,
    상기 제 4 콘트롤부의 구성은 상기 제 1 콘트롤부의 제 1 콘트롤 신호와 제 3 콘트롤부의 제 5 콘트롤 신호를 논리 연산하여 센스 엠프의 NMOS 소자의 인에이블 신호(SAN) 및 센스 엠프의 PMOS 소자의 인에이블 신호(SAP)를 출력하는 센스 엠프 제어신호 출력부와,
    상기 제 1 콘트롤부의 제 3 콘트롤 신호와 제 3 콘트롤부의 제 5 콘트롤 신호를 논리 연산하여 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 연결하기 위한 콘트롤 신호(C1)와 기준 셀 불럭의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 연결하기 위한 콘트롤 신호(C2)를 출력하는 비트 라인 스위칭 신호 출력부와,
    상기 제 1 콘트롤부의 제 2 콘트롤 신호와 제 3 콘트롤부의 제 5 콘트롤 신호를 논리 연산하여 칼럼 제어 신호인 C4 신호를 출력하는 칼럼 제어신호 출력부와,
    상기 입력 버퍼부의 제 1 동기 신호 또는 제 3 콘트롤부의 제 6 콘트롤 신호를 논리 연산하여 프리-차지 제어신호(C3)를 출력하는 프리-차지 제어 신호 출력부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  19. 제 18 항에 있어서,
    상기 비트 라인 스위칭 신호 출력부는 상기 제 1 콘트롤부의 제 3 콘트롤 신호와 제 3 콘트롤부의 제 5 콘트롤 신호를 논리 연산하여 비트 라인과 센스 엠프의 제 1 입/출력 노드를 연결하기 위한 콘트롤 신호(C1)와 비트 바 라인과 센스 엠프의 제 2 입/출력 노드를 연결하기 위한 콘트롤 신호(C2)를 출력함을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  20. 제 9 항에 있어서,
    상기 글로벌 콘트롤 펄스 발생부는 외부에서 입력되는 CSBpad 신호를 포함한 신호를 입력 받아 제 1, 제 2 동기신호를 발생하는 입력버퍼부;
    상기 입력 버퍼부의 제 1 동기신호와 피드백 신호를 받아 저전압시에는 동작이 이루어지지 않도록 하는 저전압 검출신호 및 상기 제 1 동기신호의 노이즈를 필터링하는 노이즈 제거신호를 출력하는 저전압 동작 및 노이즈 방지부;
    상기 저전압 동작 및 노이즈 방지부에서 정상 전원 전압이 공급될 때 상기 노이즈 제거된 신호를 입력하여 센스 엠프의 인에이블 시점을 조절하기 위한 제 1 콘트롤 신호와, 칼럼 선택 인에이블 시점을 조절하고 기준 셀의 비트 라인의 플-엎(pull-up)을 조정하기 위한 제 2 콘트롤 신호와, SWL 구동부의 입력신호 및 기타 콘트롤 신호를 생성하기 위한 제 3 콘트롤 신호를 각각 출력하는 제 1 콘트롤부;
    상기 제 1 콘트롤부의 제 3 콘트롤 신호를 입력하여 상기 SWL 구동부의 한 쌍의 SWL을 위한 SWL1의 기본 파형 발생 신호(S1) 및 SWL2의 기본 파형 발생 신호(S2)와, 상기 신호(S1, S2)의 활성화 기간을 조절하기 위한 기본 펄스 신호인 제 4 콘트롤 신호와, 상기 제 4 콘트롤 신호의 구동 능력을 향상시킨 펄스 신호(P2)를 각각 생성하여 상기 제 4 콘트롤 신호는 상기 저전압 동작 및 노이즈 방지부의 피드백 신호로 출력하고 상기 펄스 신호(P2)를 로칼 콘트롤 펄스 발생부로 출력하는 제 2 콘트롤부;
    상기 입력 버퍼부의 제 1, 제 2 동기신호와 상기 제 2 콘트롤부의 제 4 콘트롤 신호를 입력하여 상기 SWL1의 기본 파형 발생 신호(S1)과 상기 SWL2의 기본 파형 발생 신호(S2)를 제외한 모든 신호 디스에이블 시 상기 CSBpad 신호에 동기되도록 조절하기 위한 제 5 콘트롤 신호와, 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 인에이블된 상태에서 만약 CSBpad 신호가 디스에이블 되면 디스에이블을 차단하여 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 정상적으로 동작이 완료될 때까지 인에이블상태를 연장시켜주기 위한 제 6 콘트롤 신호를 출력하는 제 3 콘트롤부;
    상기 제 3 콘트롤부의 제 5, 제 6 콘트롤 신호와 상기 제 1 콘트롤부의 제 1, 제 2, 제 3 콘트롤 신호를 입력하여 센스엠프의 n-MOS 소자의 인에이블 신호(SAN) 및 p-MOS 소자의 인에이블 신호(SAP)와, 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C1)와, 기준 셀 블록의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C2)와, 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호(C3)와, 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하는 콘트롤 신호(C4)를 출력하는 제 4 콘트롤부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  21. 제 20 항에 있어서,
    저전압 동작 및 노이즈 제거부는 상기 입력 버퍼부의 제 1 동기 신호를 일정 시간 지연시키는 제 8 딜레이부와,
    상기 입력 버퍼부의 제 1 동기 신호의 상승 에지를 딜레이 시키는 제 9 딜레이부와,
    상기 제 8, 제 9 딜레이부의 출력을 각각 반전시키는 제 6, 제 7 인버터부와,
    게이트 전극과 소오스 전극이 공통으로 전원단(Vcc)에 연결되고 드레인 전극은 상기 제 6 인버터의 출력단에 연결되는 제 1 NMOS 트랜지터와,
    게이트 전극은 상기 제 6 인버터의 출력단에 연결되고 소오스 전극은 상기 제 7 인버터에 연결되고 드레인 전극으로 신호를 출력하는 제 2 NMOS 트랜지스터와,
    게이트 전극은 접지되고 소오스 전극 및 드레인 전극은 각각 전원단과 제 2 NMOS 트랜지스터의 드레인 전극에 연결되는 제 1 PMOS 트랜지스터와,
    상기 제 2 콘트롤부에서 피드백(feed-back)되는 제 4 콘트롤 신호를 반전시키는 제 8 인버터와,
    상기 제 2 NMOS 트랜지스터의 출력과 상기 제 8 인버터의 출력을 논리 연산하는 제 6 낸드 게이트와,
    상기 제 6 낸드 게이트의 출력을 반전하는 제 9 인버터와,
    상기 입력 버퍼부의 제 1 동기 신호와 상기 제 9 인버터의 출력을 논리 연산하여 상기 센스 엠프의 프리차지 조정용 예비 활성화 펄스를 출력하는 제 7 낸드 게이트와,
    상기 제 9 인버터의 출력을 반전하여 저전압 검출 및 노이즈 제거 신호를 출력하는 제 10 인버터를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  22. 제 20 항에 있어서,
    저전압 동작 및 노이즈 제거부는 상기 입력 버퍼부의 제 1 동기 신호를 일정 시간 지연시키는 제 10 딜레이부와,
    상기 입력 버퍼부의 제 1 동기 신호의 상승 에지를 딜레이 시키는 제 11 딜레이부와,
    상기 제 10, 제 11 딜레이부의 출력을 각각 반전시키는 제 11, 제 12 인버터부와,
    게이트 전극과 소오스 전극이 공통으로 전원단(Vcc)에 연결되고 드레인 전극은 상기 제 11 인버터의 출력단에 연결되는 제 3 NMOS 트랜지터와,
    상기 제 2 콘트롤부에서 피드백(feed-back)되는 제 4 콘트롤 신호를 반전시키는 제 13 인버터와,
    게이트 전극은 상기 제 13 인버터의 출력단에 연결되고 소오스 전극은 상기 제 12 인버터의 출력단에 연결되는 제 4 NMOS 트랜지스터와,
    게이트 전극은 상기 제 11 인버터의 출력단에 연결되고 소오스 전극은 상기 제 4 NMOS 트랜지스터의 드레인단에 연결되고 드레인 전극으로 신호를 출력하는 제 5 NMOS 트랜지스터와,
    게이트 전극은 접지되고 소오스 전극 및 드레인 전극은 각각 전원단과 상기 제 4 NMOS 트랜지스터의 드레인 전극에 연결되는 제 2 PMOS 트랜지스터와,
    상기 피드백 신호에 따라 상기 제 5 NMOS 트랜지스터의 출력을 접지단에 온/오프시키는 제 6 NMOS 트랜지스터와,
    상기 제 5 NMOS 트랜지스터의 출력을 반전하여 저전압 검출 및 노이즈 제거 신호를 출력하는 제 15, 16, 17 인버터와,
    상기 입력 버퍼부의 제 1 동기 신호와 제 5 NMOS 트랜지스터의 출력을 논리 연산하여 상기 센스 엠프의 프리차지 조정용 예비 활성화 펄스를 출력하는 제 8 낸드 게이트를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  23. 제 20 항에 있어서,
    상기 저전압 동작 및 노이즈 방지부 대신에 상기 입력 버퍼부의 제 1 동기 신호를 입력하여 전원의 저전압을 감지하여 저전압에서는 동작되지 않도록 하는 저전압 감지부로 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  24. 제 20 항에 있어서,
    상기 저전압 동작 및 노이즈 방지부 대신에 상기 제 1 동기신호의 노이즈를 제거하는 노이즈 제거부로 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  25. 제 20 항에 있어서,
    상기 제 1 콘트롤부는 상기 저전압 동작 및 노이즈 방지부의 저전압 검출 및 노이즈 제거 신호를 서로 다른 시간으로 분할하여 제 5, 제 6 딜레이 신호를 출력하고 상기 제 5 딜레이 신호를 제 1 콘트롤 신호로 출력하는 제 10 딜레이부와,
    상기 제 10 딜레이부에서 출력된 제 6 딜레이 신호를 반전시키는 제 18 인버터와,
    상기 저전압 동작 및 노이즈 방지부의 저전압 검출 및 노이즈 제거 신호와 상기 제 18 인버터의 출력신호를 논리 연산하여 제 2 콘트롤 신호를 출력하는 제 9 낸드 게이트와,
    상기 제 9 낸드 게이트의 출력을 반전하여 제 3 콘트롤 신호를 출력하는 제 19 인버터를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  26. 제 20 항에 있어서,
    상기 제 4 콘트롤부의 구성은 상기 제 1 콘트롤부의 제 1 콘트롤 신호와 제 3 콘트롤부의 제 5 콘트롤 신호를 논리 연산하여 센스 엠프의 NMOS 소자의 인에이블 신호(SAN) 및 센스 엠프의 PMOS 소자의 인에이블 신호(SAP)를 출력하는 센스 엠프 제어신호 출력부와,
    상기 제 1 콘트롤부의 제 3 콘트롤 신호와 제 3 콘트롤부의 제 5 콘트롤 신호를 논리 연산하여 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 연결하기 위한 콘트롤 신호(C1)과 기준 셀 불럭의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 연결하기 위한 콘트롤 신호(C2)를 출력하는 비트 라인 스위칭 신호 출력부와,
    상기 제 1 콘트롤부의 제2 콘트롤 신호와 제 3 콘트롤부의 제 5 콘트롤 신호를 논리 연산하여 칼럼 제어 신호를 출력하는 콘트롤 신호(C4)를 출력하는 칼럼 제어신호 출력부와,
    상기 저전압 동작 및 노이즈 방지부의 예비 활성화 펄스와 제 3 콘트롤부의 제 6 콘트롤 신호를 논리 연산하여 프리-차지 제어신호(C3)를 출력하는 프리-차지 제어 신호 출력부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  27. 제 26 항에 있어서,
    상기 비트 라인 스위칭 신호 출력부는 상기 제 1 콘트롤부의 제 3 콘트롤 신호와 제 3 콘트롤부의 제 5 콘트롤 신호를 논리 연산하여 비트 라인과 센스 엠프의 제 1 입/출력 노드를 연결하기 위한 콘트롤 신호(C1)와 비트 바 라인과 센스 엠프의 제 2 입/출력 노드를 연결하기 위한 콘트롤 신호(C2)를 출력함을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  28. 제 9 항에 있어서,
    상기 글로벌 콘트롤 펄스 발생부는 외부에서 입력되는 CSBpad 신호의 인에이블 구간을 t1-t14로 구분하여, t2-t3 구간과 t5 구간에서 "하이"상태를 유지하고 나머지 구간에서는 '로우" 상태를 유지하는 제 1 SWL 기본 파형 발생신호 S1와,
    t2-t4 구간에서 "하이" 상태를 유지하고 나머지 구간에서는 "로우"상태를 유지하는 제 2 SWL 기본 파형 발생신호 S2와,
    t3 구간에서 "로우"로 천이되고 나머지 구간에서는 "하이" 상태를 유지하는 메인 셀의 비트 라인과 센스 엠프의 제 1 노드를 연결하기 위한 콘트롤 신호 C1와,
    t3-t14 구간에서 "로우"상태를 유지하고 나머지 구간에서 "하이" 상태를 유지하는 기준 셀의 비트 라인과 센스 엠프의 제 2 노드를 연결하기 위한 콘트롤 신호 C2와,
    t4-t14 구간에서 "하이"상태를 우지하고 나머지 구간에서 "로우"상태를 유지하는 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하기 위한 콘트롤 신호 C4와,
    t2-t5 구간에서 "하이"상태를 유지하고 나머지 구간에서 "로우"상태를 유지하는 상기 제 1, 제 2 기본 파형 발생 신호 S1, S2의 활성화 기간을 조절하기 위한 펄스 신호 P2와,
    t2-t14 구간에서 "로우"상태를 유지하고 나머지 구간에서 "하이"상태를 유지하는 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호 C3와,
    t3-t14 구간에서 "하이"상태를 유지하고 나머지 구간에서 "로우"상태를 유지하는 센스 엠프의 제 1 인에이블 신호 SAP와,
    t3-t14 구간에서 "로우"상태를 유지하고 나머지 구간에서 "하이"상태를 유지하는 센스 엠프의 제 2 인에이블 신호 SAN를 출력함을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  29. 제 9 항에 있어서,
    상기 글로벌 콘트롤 펄스 발생부는 외부에서 입력되는 CSBpad 신호의 인에이블 구간을 t1-t20로 구분하고, X,Z-어드레스 신호가 t7 구간과 t14 구간의 시작점에서 천이된다고 가정하여,
    t2-t3 구간, t5 구간, t9-t10 구간, t12 구간, t16-t17 구간 및 t19 구간에서 "하이"상태를 유지하고 나머지 구간에서는 '로우" 상태를 유지하는 제 1 SWL 기본 파형 발생신호 S1와,
    t2-t4 구간, t9-t11 구간 및 t16-t18 구간에서 "하이" 상태를 유지하고 나머지 구간에서는 "로우"상태를 유지하는 제 2 SWL 기본 파형 발생신호 S2와,
    t3 구간, t10 구간 및 t17 구간에서 "로우"로 천이되고 나머지 구간에서는 "하이" 상태를 유지하는 메인 셀의 비트 라인과 센스 엠프의 제 1 노드를 연결하기 위한 콘트롤 신호 C1와,
    t2, t10, t17 구간의 끝점에서 "하이"에서 "로우"로 천이되고, t7, t14 구간의 시작점에서 "로우"에서 "하이"로 천이되는 기준 셀의 비트 라인과 센스 엠프의 제 2 노드를 연결하기 위한 콘트롤 신호 C2와,
    t4-t6 구간, t11-t13 구간 및 t18-t20 구간에서 "하이"상태를 유지하고 나머지 구간에서 "로우"상태를 유지하는 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하기 위한 콘트롤 신호 C4와,
    t2-t5 구간, t9-t12 구간 및 t16-t19 구간에서 "하이"상태를 유지하고 나머지 구간에서 "로우"상태를 유지하는 상기 제 1, 제 2 기본 파형 발생 신호 S1, S2의 활성화 기간을 조절하기 위한 펄스 신호 P2와,
    t2-t6 구간, t9-t13 구간 및 t16-t20 구간에서 "로우"상태를 유지하고 나머지 구간에서 "하이"상태를 유지하는 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호 C3와,
    t3-t6 구간, t10-t13 구간 및 t17-t20 구간에서 "하이"상태를 유지하고 나머지 구간에서 "로우"상태를 유지하는 센스 엠프의 제 1 인에이블 신호 SAP와,
    t3-t6 구간, t10-t13 구간 및 t17-t20 구간에서 "로우"상태를 유지하고 나머지 구간에서 "하이"상태를 유지하는 센스 엠프의 제 2 인에이블 신호 SAN 를 출력함을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  30. 외부에서 입력되는 X,Y,Z 어드레스 신호를 버퍼링하는 X,Y,Z 어드레스 버퍼부와,
    상기 X,Y,Z 어드레스 버퍼부에서 출력되는 X,Y,Z 어드레스를 각각 예비 디코딩하여 출력하는 X,Y,Z 프리-디코더부와,
    상기 X,Y,Z 프리-디코더부의 X,Z 예비 디코딩 신호를 디코딩하여 해당 셀 어레이 블록이 동작되도록 제어하는 최종 X 디코더부와,
    외부에서 입력되는 CSBpad 신호에 따라 데이터 기록 및 읽기에 필요한 제어 펄스를 출력하는 글로벌 콘트롤 펄스 발생부와,
    상기 글로벌 콘트롤 펄스 발생부의 제어 펄스에 따라 제어신호를 출력하는 로칼 콘트롤 펄스 발생부와,
    데이터를 저정하는 SWL 셀 어레이 블록과,
    상기 최종 X 디코더부 및 상기 로칼 콘트롤 펄스 발생부의 제어신호에 따라 SWL 셀 어레이 블록을 구동하는 SWL 구동부와,
    상기 로칼 콘트롤 펄스 발생부의 제어신호와 상기 X,Y,Z 프리 디코더부의 Y 예비 디코딩 신호에 따라 칼럼을 제어하는 칼럼 제어부와,
    상기 로칼 콘트롤 펄스 발생부의 제어신호 및 칼럼 제어부의 제어에 따라 상기 SWL 셀 어레이 블록의 데이터를 센싱하고 SWL 셀 어레이 블록에 데이터를 기록하기 위한 센싱 및 데이터 입출력 제어부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
  31. 제 30 항에 있어서,
    글로벌 콘트롤 펄스 발생부는 외부에서 입력되는 CSBpad 신호를 포함한 신호를 입력 받아 제 1, 제 2 동기신호를 발생하는 입력버퍼부;
    상기 입력 버퍼부의 제 1 동기신호와 피드백 신호를 받아 저전압시에는 동작이 이루어지지 않도록 하는 저전압 검출신호 및 상기 제 1 동기신호의 노이즈를 필터링하는 노이즈 제거신호를 출력하는 저전압 동작 및 노이즈 방지부;
    상기 저전압 동작 및 노이즈 방지부에서 정상 전원 전압이 공급될 때 상기 노이즈 제거된 신호를 입력하여 센스 엠프의 인에이블 시점을 조절하기 위한 제 1 콘트롤 신호와, 칼럼 선택 인에이블 시점을 조절하고 기준 셀의 비트 라인의 플-엎(pull-up)을 조정하기 위한 제 2 콘트롤 신호와, SWL 구동부의 입력신호 및 기타 콘트롤 신호를 생성하기 위한 제 3 콘트롤 신호를 각각 출력하는 제 1 콘트롤부;
    상기 제 1 콘트롤부의 제 3 콘트롤 신호를 입력하여 상기 SWL 구동부의 한 쌍의 SWL을 위한 SWL1의 기본 파형 발생 신호(S1) 및 SWL2의 기본 파형 발생 신호(S2)와, 상기 신호(S1, S2)의 활성화 기간을 조절하기 위한 기본 펄스 신호인 제 4 콘트롤 신호와, 상기 제 4 콘트롤 신호의 구동 능력을 향상시킨 펄스 신호(P2)를 각각 생성하여 상기 제 4 콘트롤 신호는 상기 저전압 동작 및 노이즈 방지부의 피드백 신호로 출력하고 상기 펄스 신호(P2)를 로칼 콘트롤 펄스 발생부로 출력하는 제 2 콘트롤부;
    상기 입력 버퍼부의 제 1, 제 2 동기신호와 상기 제 2 콘트롤부의 제 4 콘트롤 신호를 입력하여 상기 SWL1의 기본 파형 발생 신호(S1)과 상기 SWL2의 기본 파형 발생 신호(S2)를 제외한 모든 신호 디스에이블 시 상기 CSBpad 신호에 동기되도록 조절하기 위한 제 5 콘트롤 신호와, 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 인에이블된 상태에서 만약 CSBpad 신호가 디스에이블 되면 디스에이블을 차단하여 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 정상적으로 동작이 완료될 때까지 인에이블상태를 연장시켜주기 위한 제 6 콘트롤 신호를 출력하는 제 3 콘트롤부;
    상기 제 3 콘트롤부의 제 5, 제 6 콘트롤 신호와 상기 제 1 콘트롤부의 제 1, 제 2, 제 3 콘트롤 신호를 입력하여 센스엠프의 n-MOS 소자의 인에이블 신호(SAN) 및 p-MOS 소자의 인에이블 신호(SAP)와, 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C1)와, 기준 셀 블록의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C2)와, 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호(C3)와, 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하는 콘트롤 신호(C4)를 출력하는 제 4 콘트롤부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치의 구동회로.
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