JP3226433B2 - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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Description
関するものである。
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。
のタイプの強誘電体メモリ装置が開示されている。第1
のタイプはメモリセルが1ビットあたり1トランジスタ
及び1キャパシタ(1T1C)で構成されるものであ
り、例えば256個の本体メモリセル(ノーマルセル)
毎に1個のダミーメモリセル(レファレンスセル)が設
けられる。第2のタイプはダミーメモリセルを全く設け
ずにメモリセルが1ビットあたり2トランジスタ及び2
キャパシタ(2T2C)で構成されるものであり、1対
の相補データが1対の強誘電体キャパシタに記憶され
る。
は、硝酸カリウム(KNO3 )、PLZT(PbLa2
O3 −ZrO2 −TiO2 )、PZT(PbTiO3 −
PbZrO3 )などが知られている。PCT国際公開公
報WO93/12542によれば、強誘電体メモリ装置
に適した、PZTに比べて極端に疲労の小さい強誘電体
材料も知られている。
1Cタイプの強誘電体メモリ装置によれば、ダミーメモ
リセルキャパシタは、本体メモリセルキャパシタの少な
くとも2倍の容量、すなわち少なくとも2倍の面積を有
する。しかも、本体メモリセルキャパシタは、読み出し
の際に記憶データに応じて、分極が反転した後に元の分
極状態に戻り、あるいは反転せずに元の分極状態を保持
する。これに対して、ダミーメモリセルキャパシタは、
本体メモリセルの記憶データの如何にかかわらず、反転
せずに元の分極状態を保持するようになっている。つま
り、本体メモリセルキャパシタは電極間にかかる電圧を
正及び負の両極で動作させるのに対して、ダミーメモリ
セルキャパシタは電極間にかかる電圧を常に片極で動作
させる。本体メモリセルキャパシタのセルプレート電極
の印加電圧と、ダミーメモリセルキャパシタのセルプレ
ート電極(ダミーセルプレート電極)の印加電圧と、本
体メモリセルトランジスタのゲート電極に接続されたワ
ード線の印加電圧と、ダミーメモリセルトランジスタの
ゲート電極に接続されたワード線(ダミーワード線)の
印加電圧とは、いずれも電源電圧と等しく5Vであっ
た。しかも、本体メモリセルの記憶データの如何にかか
わらず、本体メモリセルキャパシタのセルプレート電極
の電圧を立ち下げた後にワード線及びダミーワード線の
電圧を立ち下げ、かつワード線及びダミーワード線の電
圧の立ち下げと同時にダミーメモリセルキャパシタのセ
ルプレート電極の電圧を立ち下げることとしていた。
の強誘電体メモリ装置では上記のようにダミーメモリセ
ルキャパシタを片極動作させていたので、いわゆるイン
プリント効果のために使用中に、そのヒステリシス特性
に大きな変化が生じる。この結果、強誘電体メモリ装置
の動作マージンが小さくなり、誤動作を生じる。また、
本体メモリセルキャパシタの何倍もの面積を有するダミ
ーメモリセルキャパシタをレファレンスセルとして設け
ていたので、製造上のばらつきによりダミーメモリセル
キャパシタの容量値がばらつき、動作マージンが少なく
なることがあった。
イプであるとを問わず、電源電圧が低下してくると、メ
モリセルキャパシタの残留分極による電荷が少なくな
り、動作マージンが少なくなるという問題があった。更
に、メモリセルキャパシタに論理電圧“H”を再書き込
みするとき、メモリセルキャパシタの再書き込み電圧は
メモリセルトランジスタのゲート電極の電位よりも該ト
ランジスタのしきい値電圧Vtだけ低下していわゆる
「Vt落ち」が生じるので、残留分極による電荷が少な
くなり、動作マージンが少なくなるという問題もあっ
た。
動作及び低電圧動作を実現するように、強誘電体メモリ
装置の動作マージンを大きくすることにある。
め、請求項1〜3、16及び17の発明は、1T1Cタ
イプの強誘電体メモリ装置において、もはや容量特性に
変化が生じなくなるまで本体メモリセルキャパシタを繰
り返し動作させたときのその容量特性に応じて、ダミー
メモリセルキャパシタの読み出し電荷量が、本体メモリ
セルキャパシタの読み出し電荷量が多い場合と少ない場
合との中間の電荷量になるように、ダミーメモリセルキ
ャパシタの容量値、すなわちその面積を設定することと
したものである。インプリント効果の効果的な抑制のた
めには、本体メモリセルキャパシタばかりでなくダミー
メモリセルキャパシタをも両極動作させる。
強誘電体メモリ装置において本体メモリセルキャパシタ
とほぼ同等の面積を有するダミーメモリセルキャパシタ
を採用できることを目的として、本体メモリセルキャパ
シタの読み出し電荷量とダミーメモリセルキャパシタの
読み出し電荷量との差が大きくなるように、ダミーメモ
リセルキャパシタの印加電圧を設定することとしたもの
である。具体的には、データの読み出し時に、ダミーメ
モリセルキャパシタの印加電圧が本体メモリセルキャパ
シタの印加電圧より、トランジスタのしきい値の整数倍
分だけ低く設定される。あるいは、データの再書き込み
時に、ダミーメモリセルキャパシタの印加電圧が本体メ
モリセルキャパシタの印加電圧よりも低く設定される。
あるいは、データの読み出し時に、ダミーメモリセルキ
ャパシタの印加電圧が本体メモリセルキャパシタの印加
電圧よりも高く設定される。
又は2T2Cタイプの強誘電体メモリ装置においてメモ
リセルキャパシタの読み出し電荷量を増大させるよう
に、データの読み出し時にメモリセルキャパシタのセル
プレート電極に印加される電圧と、データの再書き込み
時にメモリセルキャパシタのセルプレート電極に印加さ
れる電圧とのうちの少なくとも一方を、電源電圧よりも
高く設定することとしたものである。
2T2Cタイプの強誘電体メモリ装置においてデータの
再書き込み時のメモリセルトランジスタのVt落ちを防
止するように、メモリセルトランジスタのゲート電極に
接続されたワード線を論理電圧“H”又は“L”で選択
した後に該ワード線をフローティング状態とすることに
よって再書き込み電圧の自己ブートを実現したものであ
る。
誘電体メモリ装置において本体メモリセルキャパシタの
再書き込み電荷量を増大させるように、本体メモリセル
のデータの再書き込み時に、本体メモリセルトランジス
タのゲート電極に接続されたワード線の電圧立ち下げ
と、本体メモリセルキャパシタのセルプレート電極の電
圧立ち下げとの順番を、本体メモリセルの記憶データに
応じて変えることとしたものである。
イプの強誘電体メモリ装置において再書き込み電荷量を
増大させるように、相補メモリセルキャパシタの各々に
個別のセルプレート電極を設け、あるいは相補メモリセ
ルトランジスタの各々のゲート電極を個別のワード線に
接続することとしたものである。
1T1Cタイプの強誘電体メモリ装置において容量特性
に変化が生じなくなるまで本体メモリセルキャパシタを
繰り返し動作させたときのその容量特性に応じて、ダミ
ーメモリセルキャパシタの読み出し電荷量が、本体メモ
リセルキャパシタの読み出し電荷量が多い場合と少ない
場合との中間の電荷量になるように、ダミーメモリセル
キャパシタの容量値を設定することとしたので、インプ
リント効果の影響が緩和され、大きい動作マージンが確
保される。特に、請求項3の発明によれば、本体メモリ
セルキャパシタばかりでなくダミーメモリセルキャパシ
タをも両極動作させることとしたので、インプリント効
果の発生が防止される。
イプの強誘電体メモリ装置において本体メモリセルキャ
パシタの読み出し電荷量とダミーメモリセルキャパシタ
の読み出し電荷量との差が大きくなるように、データの
読み出し時又はデータの再書き込み時のダミーメモリセ
ルキャパシタの印加電圧を設定したので、本体メモリセ
ルキャパシタと同等の面積を有するダミーメモリセルキ
ャパシタを採用でき、ダミーメモリセルキャパシタの容
量値のばらつきが低減され、大きい動作マージンが確保
される。
タイプ又は2T2Cタイプの強誘電体メモリ装置におい
てデータ読み出し時にセルプレート電極に印加される電
圧とデータ再書き込み時にセルプレート電極に印加され
る電圧とのうちの少なくとも一方を電源電圧よりも高く
設定することとしたので、電源電圧の低下に対しても充
分な残留分極が得られ、大きい動作マージンが確保され
る。
プ又は2T2Cタイプの強誘電体メモリ装置においてメ
モリセルトランジスタのゲート電極に接続されたワード
線の選択後に該ワード線をフローティング状態とするこ
とによって再書き込み電圧の自己ブートを実現したの
で、メモリセルキャパシタに論理電圧“H”を再書き込
みする時のメモリセルトランジスタのVt落ちが防止さ
れ、充分な残留分極が得られ、大きい動作マージンが確
保される。
プの強誘電体メモリ装置において本体メモリセルのデー
タの再書き込み時に、本体メモリセルトランジスタのゲ
ート電極に接続されたワード線の電圧立ち下げと本体メ
モリセルキャパシタのセルプレート電極の電圧立ち下げ
との順番を本体メモリセルの記憶データに応じて変える
こととしたので、本体メモリセルキャパシタの再書き込
み電荷量が増大し、大きい動作マージンが確保される。
2Cタイプの強誘電体メモリ装置において相補メモリセ
ルキャパシタに個別のセルプレート電極を設け、あるい
は相補メモリセルトランジスタのゲート電極を個別のワ
ード線に接続することとしたので、再書き込み電荷量を
増大させることができ、大きい動作マージンが確保され
る。
装置について、図面を参照しながら詳細に説明する。
誘電体メモリ装置の回路構成を示す図、図2は図1の強
誘電体メモリ装置の動作タイミングを示す図である。図
3の曲線4が本体メモリセルを構成する強誘電体キャパ
シタのヒステリシス特性、曲線3がダミーメモリセルを
構成する強誘電体キャパシタのヒステリシス特性であ
る。図4は、図3中の曲線4の決定方法を示している。
ド線、DWL0,DWL1はダミーワード線、BL,/
BLはビット線、CPはセルプレート電極、DCPはダ
ミーセルプレート電極、BPはビット線プリチャージ制
御信号、DCRSTはダミーメモリセルデータ初期化用
制御信号、SAEはセンスアンプ制御信号、VSSは接
地電圧、SAはセンスアンプ、C0〜C255は本体メ
モリセルキャパシタ、DC0,DC1はダミーメモリセ
ルキャパシタ、Qn0〜Qn255、QnD0,QnD
1、QnR0,QnR1、及び、QnBP0,QnBP
1はNチャネル型MOSトランジスタであり、以下Qn
0〜Qn255を本体メモリセルトランジスタ、QnD
0及びQnD1をダミーメモリセルトランジスタとい
う。図3において、QLは本体メモリセル“L”データ
読み出し電荷量、QHは本体メモリセル“H”データ読
み出し電荷量、QDはダミーメモリセルデータ読み出し
電荷量である。
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。ダミーメモリセルキャパシタDC0
の第1の電極は、ゲート電極がダミーワード線DWL0
に接続されたダミーメモリセルトランジスタQnD0を
介してビット線/BLに接続され、第2の電極はダミー
セルプレート電極DCPに接続されている。ダミーメモ
リセルキャパシタDC1の第1の電極は、ゲート電極が
ダミーワード線DWL1に接続されたダミーメモリセル
トランジスタQnD1を介してビット線BLに接続さ
れ、第2の電極はダミーセルプレート電極DCPに接続
されている。また、両ダミーメモリセルキャパシタDC
0,DC1の第1の電極は、ダミーメモリセルデータ初
期化用制御信号DCRSTがゲート電極に印加されるN
チャネル型MOSトランジスタQnR0,QnR1を介
して、ダミーメモリセルデータ初期化電圧である接地電
圧VSSに接続されている。一方、本体メモリセルキャ
パシタC0の第1の電極は、ゲート電極がワード線WL
0に接続された本体メモリセルトランジスタQn0を介
してビット線BLに接続され、第2の電極はセルプレー
ト電極CPに接続されている。本体メモリセルキャパシ
タC1の第1の電極は、ゲート電極がワード線WL1に
接続された本体メモリセルトランジスタQn1を介して
ビット線/BLに接続され、第2の電極はセルプレート
電極CPに接続されている。
る電界を、縦軸は該メモリセルキャパシタの蓄積電荷を
各々示している。点A4から点B4、点D4及び点E4
を通って点A4へ戻るループをなす曲線4は本体メモリ
セルの強誘電体キャパシタのヒステリシス特性であっ
て、電界が零のときでも点B4、点E4のように残留分
極が残る。このように、電源がオフした後にも強誘電体
のキャパシタに残った残留分極を不揮発性のデータとし
て利用し、不揮発性メモリ装置を実現する。本体メモリ
セルキャパシタは、メモリセルのデータが“H”である
場合には図3の点B4の状態で、メモリセルのデータが
“L”である場合には図3の点E4の状態である。ま
た、点A3から点B3、点D3及び点E3を通って点A
3へ戻るループをなす曲線3はダミーメモリセルの強誘
電体キャパシタのヒステリシス特性で、これは、点B4
と点E4の間の原点Oを通るように曲線4を所定の倍率
で縦軸方向に拡大することによって曲線3としている。
図3の曲線3及び曲線4の傾きがキャパシタの容量を示
している。
タを読み出す場合の動作タイミングを図2に示す。ま
ず、初期状態として、ビット線プリチャージ制御信号B
Pを論理電圧“H”とすることによって、ビット線B
L,/BLを論理電圧“L”とする。また、ワード線W
L0〜WL255、ダミーワード線DWL0,DWL
1、セルプレート電極CP、ダミーセルプレート電極D
CPを論理電圧“L”とする。また、ダミーメモリセル
データ初期化用制御信号DCRSTを論理電圧“H”と
し、図3の曲線3の点E3の状態に両ダミーメモリセル
キャパシタDC0,DC1を初期化する。次に、ビット
線プリチャージ制御信号BPを論理電圧“L”とするこ
とによってビット線BL,/BLをフローティング状態
とし、かつダミーメモリセルデータ初期化用制御信号D
CRSTを論理電圧“L”とすることによって両ダミー
メモリセルキャパシタDC0,DC1の第1の電極をフ
ローティング状態とする。次に、ワード線WL0とダミ
ーワード線DWL0とセルプレート電極CPとダミーセ
ルプレート電極DCPを論理電圧“H”とすることによ
って、本体メモリセルキャパシタC0のデータをビット
線BLに、ダミーメモリセルキャパシタDC0のデータ
をビット線/BLに読み出す。ここで、本体メモリセル
キャパシタC0の状態は、データが“H”の場合には図
3の点B4から点D4に遷移して電荷QHを、データが
“L”の場合には図3の点E4から点D4に遷移して電
荷QLを、それぞれビット線BLに読み出す。ダミーメ
モリセルキャパシタDC0の状態は、図3の点E3から
点D3に遷移して電荷QDをビット線/BLに読み出
す。次に、センスアンプ制御信号SAEを論理電圧
“H”とし、センスアンプSAを動作させる。これによ
り、本体メモリセルキャパシタC0の状態は、データが
“H”の場合には図3の点D4から点E4に遷移し、デ
ータが“L”の場合には図3の点D4の状態を保持して
いる。ダミーメモリセルキャパシタDC0の状態は、デ
ータが“H”の場合には図3の点D3の状態を保持し、
データが“L”の場合には図3の点D3から点E3に遷
移する。次に、セルプレート電極CPを論理電圧“L”
とすることにより、本体メモリセルキャパシタC0のデ
ータを再書き込みする。これにより、本体メモリセルキ
ャパシタC0の状態は、データが“H”の場合には図3
の点E4から点A4に遷移し、データが“L”の場合に
は図3の点D4から点E4に遷移する。次に、ワード線
WL0とダミーワード線DWL0とを論理電圧“L”と
することにより、本体メモリセルキャパシタC0及びダ
ミーメモリセルキャパシタDC0をビット線BL,/B
Lから切り離す。これにより、本体メモリセルキャパシ
タC0及びダミーメモリセルキャパシタDC0に電圧が
かからないようになる。この結果、本体メモリセルキャ
パシタC0の状態は、データが“H”の場合には図3の
点A4から点B4に遷移し、データが“L”の場合には
図3の点E4の状態を保持する。次に、ダミーセルプレ
ート電極DCPを論理電圧“L”とすることによりダミ
ーメモリセルキャパシタDC0の状態を図3の点E3の
状態とし、またセンスアンプ制御信号SAEを論理電圧
“L”とすることによりセンスアンプSAの動作を停止
させる。次に、ビット線プリチャージ制御信号BPを論
理電圧“H”とすることによってビット線BL,/BL
を接地電圧VSSとする。また、ダミーメモリセルデー
タ初期化用制御信号DCRSTを論理電圧“H”とする
ことによってダミーメモリセルキャパシタDC0にかか
る電圧を零とし、その結果としてダミーメモリセルキャ
パシタDC0の状態を図3の点E3の状態に確実に復帰
させる。このようにして、データの読み出し及び再書き
込みを終了する。
特徴はダミーメモリセルキャパシタの容量値の設定にあ
る。まず、図4において曲線1は従来の本体メモリセル
の強誘電体キャパシタのヒステリシス特性である。この
曲線1は本体メモリセルキャパシタの両電極間に正負の
電圧を数回かけて測定したものである。ところが、両電
極間に正負の電圧をかける回数を増やしていくと、イン
プリント効果によりヒステリシス特性は図4の曲線4の
ように同じ電界でも電荷が大きくなる方向にシフトし、
やがて飽和する。ダミーメモリセルキャパシタは何回も
同じ動作を繰り返して使うため、この図4の曲線4のよ
うにヒステリシス特性が飽和した状態でのデータで容量
値を設定しなければ理想状態の設定からずれる。そこ
で、本実施例の強誘電体メモリ装置では、キャパシタの
両電極間に電圧をかける回数を増やした状態で得られた
特性を持つ本体メモリセルの強誘電体キャパシタを採用
する。そのヒステリシス特性を図3の曲線4で示す。こ
こで、メモリセルのデータが“H”のときの読み出し電
荷量はQHで、メモリセルのデータが“L”のときの読
み出し電荷量はQLである。次にメモリセルのデータの
“H”の状態である点B4と、“L”の状態である点E
4との中央の点を通るように、曲線4を縦方向に所定の
倍率で拡大した曲線3を、ダミーメモリセルキャパシタ
のヒステリシス特性として設定する。図3の曲線4及び
曲線3の傾きがキャパシタの容量を示している。したが
って、ここではダミーメモリセルキャパシタの容量値は
本体メモリセルキャパシタの容量値の3.5倍の設定が
理想状態である。ダミーメモリセルキャパシタの動作は
両電極間に正又は負の一方の電圧がかかる状態での動作
である。従来のように、ダミーメモリセルキャパシタの
容量値を本体メモリセルキャパシタの容量値の2倍に設
定していたとすると、メモリセルのデータ“L”の読み
出しの電荷量差は本実施例の40%にしかならなかった
ことがわかる。
差を最大となるように設計することにより、センスアン
プのセンス感度がばらついた場合にも誤動作することが
なく、また電源電圧が低い状態で読み出し電荷量差が小
さくなった場合にも動作し、より低電圧で動作する強誘
電体メモリ装置とすることができる。
リセルキャパシタの両電極間に印加する電圧を正又は負
のどちらか一方で何回も繰り返して動作させたときのヒ
ステリシス特性のデータでダミーメモリセルキャパシタ
の容量値を設定するものである。回路構成図及び動作タ
イミング図は第1の実施例と同様で図1が回路構成図、
図2が図1の動作タイミング図である。図6の曲線4が
本体メモリセルの強誘電体キャパシタのヒステリシス特
性、曲線6がダミーメモリセルの強誘電体キャパシタの
ヒステリシス特性である。図7は、図6中の曲線6の決
定方法を示している。
徴は、ダミーメモリセルキャパシタに印加する電圧を正
又は負のどちらか一方で何回も繰り返して動作させたと
きのデータで最適な容量値を設定することにより、第1
の実施例より更に理想に近い状態での容量値が設定でき
ることである。第1の実施例にまして、ダミーメモリセ
ルキャパシタのヒステリシス特性は、インプリント効果
により、電圧を正負の両方で何回も繰り返して動作させ
たときのヒステリシス特性の曲線4に比べて、図7の曲
線7のように傾きが小さくなる。この曲線7のデータを
用いてダミーメモリセルキャパシタの最適な容量値を決
定する。決定方法は、メモリセルのデータの“H”の状
態である点B4と、“L”の状態である点E4との中央
の点を通るように、図7の曲線7を縦方向に所定の倍率
で拡大した図6の曲線6を、ダミーメモリセルキャパシ
タのヒステリシス特性として設定する。図7の曲線7及
び図6の曲線6の傾きがキャパシタの容量を示してい
る。したがって、ここではダミーメモリセルキャパシタ
の容量値は、本体メモリセルキャパシタの容量値の7倍
の設定が理想状態である。従来のようにダミーメモリセ
ルキャパシタの容量値を本体メモリセルキャパシタの容
量値の2倍に設定していたとすると、メモリセルのデー
タ“L”の読み出しの電荷量差は零となり、正常に動作
しない。
ルキャパシタの動作状態に対応したヒステリシス特性で
読み出し電荷量差を最大となるように設計することが、
正常動作する強誘電体メモリ装置とするために重要であ
る。
のように、本体メモリセルキャパシタの両電極間に印加
する電圧を正負の両方で動作させ、本体メモリセルキャ
パシタに印加する電圧を正負の両方で何回も繰り返して
動作させたときのヒステリシス特性のデータでダミーメ
モリセルキャパシタの容量値を設定し、また実際のダミ
ーメモリセルキャパシタの動作もその両電極間に印加す
る電圧を正負の両方で動作させるものである。図8が回
路構成図、図9が図8の動作タイミング図である。図3
の曲線4が本体メモリセルの強誘電体キャパシタのヒス
テリシス特性、曲線3がダミーメモリセルの強誘電体キ
ャパシタのヒステリシス特性である。
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RSTはダミーメモリセルデータ初期化用制御信号、S
AEはセンスアンプ制御信号、VSSは接地電圧、SA
はセンスアンプ、C0〜C255は本体メモリセルキャ
パシタ、DC0,DC1はダミーメモリセルキャパシ
タ、Qn0〜Qn255、QnD0,QnD1、QnR
0,QnR1、QnBP0,QnBP1はNチャネル型
MOSトランジスタ、QpR0〜QpR1はPチャネル
型MOSトランジスタ、QLは本体メモリセル“L”デ
ータ読み出し電荷量、QHは本体メモリセル“H”デー
タ読み出し電荷量、QDはダミーメモリセルデータ読み
出し電荷量、RSTDTがダミーメモリセルキャパシタ
リセット電圧である。
る。この回路構成は第1の実施例の図1とほぼ同様であ
って、センスアンプSAにビット線BL,/BLが接続
されている。センスアンプSAはセンスアンプ制御信号
SAEで制御される。ダミーメモリセルキャパシタの第
1の電極はゲート電極がダミーワード線に接続されたダ
ミーメモリセルトランジスタを介してビット線に接続さ
れ、第2の電極はダミーセルプレート電極DCPに接続
されている。本体メモリセルキャパシタの第1の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第2の電極はセ
ルプレート電極CPに接続されている。また、ダミーメ
モリセルキャパシタの第1の電極は、ダミーメモリセル
データ初期化用制御信号DCRSTをゲート電極とする
Nチャネル型MOSトランジスタQnR0,QnR1及
び信号DCRSTの反転信号をゲート電極とするPチャ
ネル型MOSトランジスタQpR0,QpR1を介して
ダミーメモリセルデータ初期化電圧であるダミーメモリ
セルキャパシタリセット電圧RSTDTに接続されてい
る。
いて、図9の動作タイミング図と図3の本体メモリセル
キャパシタとダミーメモリセルの強誘電体キャパシタの
ヒステリシス特性図を参照しながら説明する。まず、メ
モリセルのデータを読み出すために、初期状態として、
ビット線プリチャージ制御信号BPを論理電圧“H”と
することによって、ビット線BL,/BLを論理電圧
“L”とする。また、ワード線WL0〜WL255、ダ
ミーワード線DWL0,DWL1、セルプレート電極C
P、ダミーセルプレート電極DCPを論理電圧“L”と
する。また、ダミーメモリセルデータ初期化用制御信号
DCRSTを論理電圧“H”、ダミーメモリセルキャパ
シタリセット電圧RSTDTを論理電圧“L”とし、図
3の曲線3の点E3の状態にダミーメモリセルを初期化
する。次に、ビット線プリチャージ制御信号BPを論理
電圧“L”とすることによって、ビット線BL,/BL
をフローティング状態とし、ダミーメモリセルデータ初
期化用制御信号DCRSTを論理電圧“L”とすること
によって、ダミーメモリセルキャパシタの第1の電極を
フローティング状態とする。次に、ワード線WL0とダ
ミーワード線DWL0とセルプレート電極CPとダミー
セルプレート電極DCPを論理電圧“H”とし、本体メ
モリセルのデータをビット線BLに、ダミーメモリセル
のデータをビット線/BLに読み出す。ここで、本体メ
モリセルの状態は、データが“H”の場合には図3の点
B4から点D4に遷移して電荷QHを、データが“L”
の場合には図3の点E4から点D4に遷移して電荷QL
をビット線BLに読み出し、ダミーメモリセルの状態
は、図3の点E3から点D3(D4)に遷移して電荷Q
Dをビット線/BLに読み出す。次にセンスアンプ制御
信号SAEを論理電圧“H”とし、センスアンプSAを
動作させる。これにより、データが“H”の場合には、
本体メモリセルの状態は図3の点D4から点E4に遷移
し、ダミーメモリセルは図3の点D3の状態を保持し、
データが“L”の場合には、本体メモリセルは図3の点
D4の状態を保持し、ダミーメモリセルの状態は図3の
点D3から点E3に遷移する。次に、セルプレート電極
CPを論理電圧“L”とし、本体メモリセルのデータを
再書き込みする。これにより、本体メモリセルの状態
は、データが“H”の場合には図3の点E4から点A4
に遷移し、データが“L”の場合には図3の点D4から
点E4に遷移する。また、ダミーセルプレート電極DC
Pも論理電圧“L”とする。次に、ワード線WL0とダ
ミーワード線DWL0を論理電圧“L”とし、本体メモ
リセルキャパシタ及びダミーメモリセルキャパシタに電
圧がかからないようにする。次に、センスアンプ制御信
号SAEを論理電圧“L”とし、センスアンプSAの動
作を停止させる。また、ダミーメモリセルデータ初期化
用制御信号DCRSTを論理電圧“H”、ダミーメモリ
セルキャパシタリセット電圧RSTDTを論理電圧
“H”とし、ダミーメモリセルの状態を図3の点E3か
ら点A3に遷移させる。この後、ダミーセルプレート電
極DCPを論理電圧“H”とし、ダミーメモリセルキャ
パシタリセット電圧RSTDTを論理電圧“L”とし、
ダミーメモリセルの状態を図3の点A3から点D3に遷
移させ、更に、ダミーセルプレート電極DCPを論理電
圧“L”とし、ダミーメモリセルの状態を図3の点D3
から点E3に遷移させることによって、ダミーメモリセ
ルの状態を初期状態とする。また、ビット線プリチャー
ジ制御信号BPを論理電圧“H”とすることによって、
ビット線BL,/BLを論理電圧“L”とし初期状態と
する。
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。
セルキャパシタの両電極間に印加する電圧値を本体メモ
リセルキャパシタの両電極間に印加する電圧値と異なる
値に設定することによりダミーメモリセルキャパシタか
ら読み出される電荷量を設定するものである。まず、こ
の第4の実施例では、電荷の再書き込み時にはダミーメ
モリセルキャパシタの両電極間に印加する電圧値と本体
メモリセルキャパシタの両電極間に印加する電圧値とを
同じにし、電荷の読み出し時にダミーメモリセルキャパ
シタの両電極間に印加する電圧値を本体メモリセルキャ
パシタの両電極間に印加する電圧値より小さくすること
によって、ダミーメモリセルキャパシタからの基準電荷
量を設定するものである。図10が全体回路構成図、図
11が図10の動作タイミング図である。図12の曲線
4が本体メモリセルの強誘電体キャパシタのヒステリシ
ス特性、曲線12がダミーメモリセルの強誘電体キャパ
シタのヒステリシス特性、図13(a)及び図13
(b)がセルプレート電極CP及びダミーセルプレート
電極DCPの信号発生回路構成図である。
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RST、DCRST2はダミーメモリセルデータ初期化
用制御信号、SAEはセンスアンプ制御信号、VSSは
接地電圧、VDDは電源電圧、SAはセンスアンプ、C
0〜C255は本体メモリセルキャパシタ、DC0,D
C1はダミーメモリセルキャパシタ、Qn0〜Qn25
5、QnD0,QnD1、QnBP0,QnBP1、Q
nC131〜QnC135、及び、QnR0〜QnR3
はNチャネル型MOSトランジスタ、QpC131〜Q
pC134はPチャネル型MOSトランジスタ、QLは
本体メモリセル“L”データ読み出し電荷量、QHは本
体メモリセル“H”データ読み出し電荷量、QDはダミ
ーメモリセルデータ読み出し電荷量、CPCはセルプレ
ート電極コントロール信号、DCPCはダミーセルプレ
ート電極コントロール信号である。
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。ダミーメモリセルキャパシタの第1
の電極はゲート電極がダミーワード線に接続されたダミ
ーメモリセルトランジスタを介してビット線に接続さ
れ、第2の電極はダミーセルプレート電極DCPに接続
されている。本体メモリセルキャパシタの第3の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第4の電極はセ
ルプレート電極CPに接続されている。また、ダミーメ
モリセルキャパシタの第1の電極は、ダミーメモリセル
データ初期化用制御信号DCRSTの反転信号をゲート
電極とするPチャネル型MOSトランジスタQpR1を
介してダミーメモリセルデータ初期化電圧である電源電
圧VDDに接続されている。また、図13(a)の回路
構成は、セルプレート電極コントロール信号CPCを入
力信号とし、これと同相で振幅が接地電圧VSSと電源
電圧VDDであるセルプレート電極信号CPを出力信号
とする回路である。図13(b)の回路構成は、ダミー
セルプレート電極コントロール信号DCPCを入力信号
とし、これと同相で振幅がVSSと“VDD−Vtn
(VtnはNチャネル型MOSトランジスタのしきい値
電圧)”であるダミーセルプレート電極信号DCPを出
力信号とする回路である。ここでは、ダミーセルプレー
ト電極信号DCPの論理電圧“H”の電圧を“VDD−
Vtn”としているが、使用する強誘電体キャパシタの
ヒステリシス特性にあわせて所定の電圧値にする。例え
ば“VDD−2Vtn”や“VDD−3Vtn”の電圧
は、容易に作り出すことができる。QD=(QH+Q
L)/2の関係を実現できるダミーセルプレート電極信
号DCPの電圧が理想的である。
いて、図11の動作タイミング図と図12の本体メモリ
セルとダミーメモリセルとの強誘電体キャパシタのヒス
テリシス特性図を参照しながら説明する。図12の強誘
電体キャパシタのヒステリシス特性図では、横軸がメモ
リセルキャパシタにかかる電界で、縦軸がそのときの電
荷を示している。曲線4は本体メモリセルの強誘電体キ
ャパシタのヒステリシス特性で強誘電体のキャパシタで
は電界が零のときでも点B4、点E4のように残留分極
が残る。曲線12はダミーメモリセルの強誘電体キャパ
シタのヒステリシス特性で初期状態で強誘電体に電界が
かからないようにし、電界が零のときに点B12とす
る。まず、メモリセルのデータを読み出すために、ダミ
ーメモリセルデータ初期化用制御信号DCRST、DC
RST2をともに論理電圧“H”とし、ダミーメモリセ
ルを図12の曲線12の点A12の状態にする。また、
ビット線プリチャージ制御信号BPを論理電圧“H”と
することによって、ビット線BL,/BLを論理電圧
“L”とする。また、ワード線WL0〜WL255、ダ
ミーワード線DWL0,DWL1、セルプレート電極C
P、ダミーセルプレート電極DCPを論理電圧“L”と
する。次に、ダミーメモリセルデータ初期化用制御信号
DCRSTを論理電圧“L”とし、図12の曲線12の
点B12の状態にダミーメモリセルを初期化する。次
に、ビット線プリチャージ制御信号BPを論理電圧
“L”とすることによって、ビット線BL,/BLをフ
ローティング状態とし、ダミーメモリセルデータ初期化
用制御信号DCRST2を論理電圧“L”とすることに
よって、ダミーメモリセルキャパシタの第1の電極をフ
ローティング状態とする。次に、ワード線WL0とダミ
ーワード線DWL0とセルプレート電極CPとダミーセ
ルプレート電極DCPを論理電圧“H”とし、本体メモ
リセルのデータをビット線BLに、ダミーメモリセルの
データをビット線/BLに読み出す。ここで、本体メモ
リセルの状態は、データが“H”の場合には図12の点
B4から点D4に遷移して電荷QHを、データが“L”
の場合には図12の点E4から点D4に遷移して電荷Q
Lをビット線BLに読み出し、ダミーメモリセルの状態
は、図12の点B12から点D12に遷移して電荷QD
をビット線/BLに読み出す。次にセンスアンプ制御信
号SAEを論理電圧“H”とし、センスアンプSAを動
作させる。これにより、データが“H”の場合は、本体
メモリセルの状態は図12の点D4から点E4に遷移
し、ダミーメモリセルの状態は図12の点D12の状態
を保持し、データが“L”の場合は、本体メモリセルの
状態は図12の点D4の状態を保持し、ダミーメモリセ
ルの状態は図12の点D12から点E12に遷移する。
次に、セルプレート電極CPを論理電圧“L”とし、本
体メモリセルのデータを再書き込みする。これにより、
本体メモリセルの状態は、データが“H”の場合には図
12の点E4から点A4に遷移し、データが“L”の場
合には図12の点D4から点E4に遷移する。次に、ワ
ード線WL0とダミーワード線DWL0を論理電圧
“L”とし、本体メモリセルキャパシタ及びダミーメモ
リセルキャパシタに電圧がかからないようにする。次
に、ダミーセルプレート電極DCPも論理電圧“L”と
し、また、センスアンプ制御信号SAEを論理電圧
“L”とし、センスアンプSAの動作を停止させる。次
に、ダミーメモリセルデータ初期化用制御信号DCRS
T、DCRST2を論理電圧“H”とし、ダミーメモリ
セルの状態を図12の点E12から点A12に遷移させ
る。また、ビット線プリチャージ制御信号BPを論理電
圧“H”とすることによって、ビット線BL,/BLを
論理電圧“L”とし初期状態とする。
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。また、本体メモリセル
キャパシタとダミーメモリセルキャパシタの大きさをほ
ぼ同じにしておき、データを読み出すためのダミーメモ
リセルキャパシタの両電極間にかける電圧を適当に設定
することにより基準電圧を作るため、メモリセルキャパ
シタの製造上のばらつきによる基準電圧のずれはほとん
どない。また、ダミーメモリセルキャパシタの両電極間
に印加する電圧が電源電圧VDDより小さいためそれだ
け消費電力が少なくなる。
と同様にダミーメモリセルキャパシタの両電極間に印加
する電圧値を本体メモリセルキャパシタの両電極間に印
加する電圧値と異なる値に設定することによりダミーメ
モリセルキャパシタから読み出される電荷量を設定する
ものである。この第5の実施例では、電荷の読み出し時
にはダミーメモリセルキャパシタの両電極間に印加する
電圧値と本体メモリセルキャパシタの両電極間に印加す
る電圧値とを同じにし、電荷の再書き込み時にダミーメ
モリセルキャパシタの両電極間に印加する電圧値を本体
メモリセルキャパシタの両電極間に印加する電圧値より
小さくすることによって、ダミーメモリセルキャパシタ
からの基準電荷量を設定するものである。図14が全体
回路構成図、図15が図14の動作タイミング図であ
る。図16の曲線4が本体メモリセルの強誘電体キャパ
シタのヒステリシス特性、曲線16がダミーメモリセル
の強誘電体キャパシタのヒステリシス特性である。
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RST、DCRST2はダミーメモリセルデータ初期化
用制御信号、SAEはセンスアンプ制御信号、VSSは
接地電圧、VDDは電源電圧、SAはセンスアンプ、C
0〜C255は本体メモリセルキャパシタ、DC0,D
C1はダミーメモリセルキャパシタ、Qn0〜Qn25
5、QnD0,QnD1、QnBP0,QnBP1、Q
nR0〜QnR3はNチャネル型MOSトランジスタ、
QLは本体メモリセル“L”データ読み出し電荷量、Q
Hは本体メモリセル“H”データ読み出し電荷量、QD
はダミーメモリセルデータ読み出し電荷量である。
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。ダミーメモリセルキャパシタの第1
の電極はゲート電極がダミーワード線に接続されたダミ
ーメモリセルトランジスタを介してビット線に接続さ
れ、第2の電極はダミーセルプレート電極DCPに接続
されている。本体メモリセルキャパシタの第3の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第4の電極はセ
ルプレート電極CPに接続されている。また、ダミーメ
モリセルキャパシタの第1の電極は、ダミーメモリセル
データ初期化用制御信号DCRSTをゲート電極とする
Nチャネル型MOSトランジスタQnR1を介してダミ
ーメモリセルデータ初期化電圧である電源電圧VDDに
接続され、制御信号DCRST2をゲート電極とするN
チャネル型MOSトランジスタQnR3を介してダミー
メモリセルデータ初期化電圧である接地電圧VSSに接
続されている。この回路では、ダミーメモリセルキャパ
シタの第1の電極を“VDD−Vtn(VtnはNチャ
ネル型MOSトランジスタのしきい値電圧)”とするこ
とができる。
いて、図15の動作タイミング図と図16の本体メモリ
セルキャパシタとダミーメモリセルの強誘電体キャパシ
タのヒステリシス特性図を参照しながら説明する。図1
6の強誘電体キャパシタのヒステリシス特性図では、横
軸がメモリセルキャパシタにかかる電界で、縦軸がその
ときの電荷を示している。曲線4は本体メモリセルの強
誘電体キャパシタのヒステリシス特性で強誘電体のキャ
パシタでは電界が零のときでも点B4、点E4のように
残留分極が残る。曲線16はダミーメモリセルの強誘電
体キャパシタのヒステリシス特性で初期状態で強誘電体
に電界がかからないようにし、電界が零のときに点B1
6とする。まず、メモリセルのデータを読み出すため
に、ダミーメモリセルデータ初期化用制御信号DCRS
Tを論理電圧“H”、DCRST2を論理電圧“L”と
し、図16の曲線16の点A16の状態にダミーメモリ
セルをする。また、ビット線プリチャージ制御信号BP
を論理電圧“H”とすることによって、ビット線BL,
/BLを論理電圧“L”とする。また、ワード線WL0
〜WL255、ダミーワード線DWL0,DWL1、セ
ルプレート電極CP、ダミーセルプレート電極DCPを
論理電圧“L”とする。次に、ダミーメモリセルデータ
初期化用制御信号DCRSTを論理電圧“L”、制御信
号DCRST2を論理電圧“H”とし、図16の曲線1
6の点B16の状態にダミーメモリセルを初期化する。
次に、ビット線プリチャージ制御信号BPを論理電圧
“L”とすることによって、ビット線BL,/BLをフ
ローティング状態とし、ダミーメモリセルデータ初期化
用制御信号DCRST2を論理電圧“L”とすることに
よって、ダミーメモリセルキャパシタの第1の電極をフ
ローティング状態とする。次に、ワード線WL0とダミ
ーワード線DWL0とセルプレート電極CPとダミーセ
ルプレート電極DCPを論理電圧“H”とし、本体メモ
リセルのデータをビット線BLに、ダミーメモリセルの
データをビット線/BLに読み出す。ここで、本体メモ
リセルの状態は、データが“H”の場合には図16の点
B4から点D4に遷移して電荷QHを、データが“L”
の場合には図16の点E4から点D4に遷移して電荷Q
Lをビット線BLに読み出し、ダミーメモリセルの状態
は、図16の点B16から点D16に遷移して電荷QD
をビット線/BLに読み出す。次にセンスアンプ制御信
号SAEを論理電圧“H”とし、センスアンプSAを動
作させる。これにより、データが“H”の場合は、本体
メモリセルの状態は図16の点D4から点E4に遷移
し、ダミーメモリセルの状態は図16の点D16の状態
を保持し、データが“L”の場合は、本体メモリセルの
状態は図16の点D4の状態を保持し、ダミーメモリセ
ルの状態は図16の点D16から点E16に遷移する。
次に、セルプレート電極CPを論理電圧“L”とし、本
体メモリセルのデータを再書き込みする。これにより、
本体メモリセルの状態は、データが“H”の場合には図
16の点E4から点A4に遷移し、データが“L”の場
合には図16の点D4から点E4に遷移する。次に、ワ
ード線WL0とダミーワード線DWL0を論理電圧
“L”とし、本体メモリセルキャパシタ及びダミーメモ
リセルキャパシタに電圧がかからないようにする。次
に、ダミーセルプレート電極DCPも論理電圧“L”と
し、また、センスアンプ制御信号SAEを論理電圧
“L”とし、センスアンプSAの動作を停止させる。次
に、ダミーメモリセルデータ初期化用制御信号DCRS
T、DCRST2を論理電圧“H”とし、ダミーメモリ
セルの状態を図16の点E16から点A16に遷移させ
る。また、ビット線プリチャージ制御信号BPを論理電
圧“H”とすることによって、ビット線BL,/BLを
論理電圧“L”とし初期状態とする。
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。また、本体メモリセル
キャパシタとダミーメモリセルキャパシタの大きさをほ
ぼ同じにしておき、データを読み出すためのダミーメモ
リセルキャパシタの両電極間にかける電圧を適当に設定
することにより基準電圧を作るため、メモリセルキャパ
シタの製造上のばらつきによる基準電圧のずれはほとん
どない。また、第4の実施例と同様にダミーメモリセル
キャパシタの両電極間に印加する電圧が電源電圧VDD
より小さいためそれだけ消費電力が少ない。
と同様にダミーメモリセルキャパシタの両電極間に印加
する電圧値を本体メモリセルキャパシタの両電極間に印
加する電圧値と異なる値に設定することによりダミーメ
モリセルキャパシタから読み出される電荷量を設定する
ものである。この第6の実施例では、電荷の読み出し時
にダミーメモリセルキャパシタの両電極間に印加する電
圧値を本体メモリセルキャパシタの両電極間に印加する
電圧値より大きくすることによって、ダミーメモリセル
キャパシタからの基準電荷量を設定するものである。ま
た、ダミーメモリセルキャパシタに電荷の再書き込みは
行わずに、その1つの残留分極状態のみを使用してい
る。全体回路構成図は第1の実施例の図1と同様で、図
17がダミーセルプレート信号発生回路、図18が図1
の動作タイミング図である。図19の曲線4が本体メモ
リセルの強誘電体キャパシタのヒステリシス特性、曲線
19がダミーメモリセルの強誘電体キャパシタのヒステ
リシス特性である。
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RSTはダミーメモリセルデータ初期化用制御信号、S
AEはセンスアンプ制御信号、S1は制御信号、N17
01〜N1703はノード名、VDDは電源電圧、VS
Sは接地電圧、SAはセンスアンプ、C0〜C255は
本体メモリセルキャパシタ、DC0,DC1はダミーメ
モリセルキャパシタ、C1701はキャパシタ、Qn0
〜Qn255、QnD0,QnD1、QnBP0,Qn
BP1、QnR0,QnR1はNチャネル型MOSトラ
ンジスタ、QLは本体メモリセル“L”データ読み出し
電荷量、QHは本体メモリセル“H”データ読み出し電
荷量、QDはダミーメモリセルデータ読み出し電荷量で
ある。
様である。まず、図1のダミーセルプレートDCPの信
号を供給する図17のダミーセルプレ−ト信号発生回路
について簡単に説明する。ダミーセルプレート電極DC
Pの信号は制御信号S1と同相で振幅が接地電圧VSS
と電源電圧VDDより高い電圧である。ここでは“2×
VDD”を発生する。制御信号S1が論理電圧“L”の
ときはノードN1701がVDDでトランジスタQn1
702はオン、トランジスタQp1701はオフで電極
DCPの信号はVSSである。また、トランジスタQp
1702がオンでノードN1703はVDDになってい
る。次に、制御信号S1が論理電圧“H”となるとノー
ドN1701はVSSとなりトランジスタQn1702
はオフ、トランジスタQp1703がオンしノードN1
703の電圧が信号DCPに伝達される。この際、ノー
ドN1703の電圧は当初はVDDであるがキャパシタ
C1701によって昇圧され理想的には“2×VDD”
となる。
いて、図18の動作タイミング図と図19の本体メモリ
セルキャパシタとダミーメモリセルの強誘電体キャパシ
タのヒステリシス特性図を参照しながら説明する。図1
9の強誘電体キャパシタのヒステリシス特性図では、横
軸がメモリセルキャパシタにかかる電界で、縦軸がその
ときの電荷を示している。曲線4は本体メモリセルの強
誘電体キャパシタのヒステリシス特性で強誘電体のキャ
パシタでは電界が零のときでも点B4、点E4のように
残留分極が残る。曲線19はダミーメモリセルの強誘電
体キャパシタのヒステリシス特性で初期状態で強誘電体
に電界がかからないようにし、電界が零のときに点B1
9とする。まず、メモリセルのデータを読み出すため
に、ダミーメモリセルデータ初期化用制御信号DCRS
Tを論理電圧“H”とし、図19の曲線19の点B19
の状態にダミーメモリセルをする。また、ビット線プリ
チャージ制御信号BPを論理電圧“H”とすることによ
って、ビット線BL,/BLを論理電圧“L”とする。
また、ワード線WL0〜WL255、ダミーワード線D
WL0,DWL1、セルプレート電極CP、ダミーセル
プレート電極DCPを論理電圧“L”である接地電圧V
SSとする。ダミーメモリセルデータ初期化用制御信号
DCRSTを論理電圧“L”とし、ダミーメモリセルの
第1の電極をフローティング状態とし、また、ビット線
プリチャージ制御信号BPを論理電圧“L”とすること
によって、ビット線BL,/BLをフローティング状態
とする。次に、ワード線WL0とダミーワード線DWL
0とセルプレート電極CPとダミーセルプレート電極D
CPを論理電圧“H”とし、本体メモリセルのデータを
ビット線BLに、ダミーメモリセルのデータをビット線
/BLに読み出す。ここで、ダミーセルプレート電極D
CPの論理電圧“H”は電源電圧VDDより昇圧された
電圧(2×VDD)である。本体メモリセルの状態は、
データが“H”の場合には図19の点B4から点D4に
遷移して電荷QHを、データが“L”の場合には図19
の点E4から点D4に遷移して電荷QLをビット線BL
に読み出し、ダミーメモリセルの状態は、図19の点B
19から点D19に遷移して電荷QDをビット線/BL
に読み出す。次にセンスアンプ制御信号SAEを論理電
圧“H”とし、センスアンプSAを動作させる。これに
より、データが“H”の場合は、本体メモリセルの状態
は図19の点D4から点E4に遷移し、ダミーメモリセ
ルの状態は図19の点D19の状態を保持し、データが
“L”の場合は、本体メモリセルの状態は図19の点D
4の状態を保持し、ダミーメモリセルの状態は図19の
点D19から点B19に遷移する。次に、セルプレート
電極CPを論理電圧“L”とし、本体メモリセルのデー
タを再書き込みする。これにより、本体メモリセルの状
態は、データが“H”の場合には図19の点E4から点
A4に遷移し、データが“L”の場合には図19の点D
4から点E4に遷移する。次に、ワード線WL0とダミ
ーワード線DWL0を論理電圧“L”とし、本体メモリ
セルキャパシタ及びダミーメモリセルキャパシタに電圧
がかからないようにする。次に、ダミーセルプレート電
極DCPも論理電圧“L”とし、また、センスアンプ制
御信号SAEを論理電圧“L”とし、センスアンプSA
の動作を停止させる。次に、ダミーメモリセルデータ初
期化用制御信号DCRSTを論理電圧“H”とし、ダミ
ーメモリセルの状態を図19の点B19の状態にする。
また、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とし初期状態とする。
ャパシタの動作において本体メモリセルキャパシタとダ
ミーメモリセルキャパシタの大きさをほぼ同じにしてお
き、データを読み出すためのダミーメモリセルキャパシ
タの両電極間にかける電圧を本体メモリセルキャパシタ
の両電極間にかける電圧よりも大きくすることにより基
準電圧を作るため、メモリセルキャパシタの製造上のば
らつきによる基準電圧のずれはほとんどないという効果
がある。
ルのデータ読み出し時にその読み出し電荷量を多く読み
出せるようにするもので、この実施例では、データ読み
出し時にセルプレート電極CPの電圧を電源電圧VDD
より高くすることで本体メモリセルキャパシタの両電極
間にかかる電圧値を大きくし読み出し電荷量を多くする
ものである。全体回路構成図は第1の実施例の図1と同
様で、セルプレート信号発生回路も第6の実施例の図1
7と同様で図17のダミーセルプレート信号DCPがセ
ルプレート信号CPとなるものである。図20が動作タ
イミング図である。図21の曲線4が第1の実施例の本
体メモリセルの強誘電体キャパシタのヒステリシス特
性、曲線21が本実施例の本体メモリセルの強誘電体キ
ャパシタのヒステリシス特性である。
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RSTはダミーメモリセルデータ初期化用制御信号、S
AEはセンスアンプ制御信号、S1は制御信号、N14
01〜N1403はノード名、VDDは電源電圧、VS
Sは接地電圧、SAはセンスアンプ、C0〜C255は
本体メモリセルキャパシタ、DC0,DC1はダミーメ
モリセルキャパシタ、C1401はキャパシタ、Qn0
〜Qn255、QnD0,QnD1、QnBP0,Qn
BP1、QnR0,QnR1はNチャネル型MOSトラ
ンジスタ、QLは第1の実施例の本体メモリセル“L”
データ読み出し電荷量、QHは第1の実施例の本体メモ
リセル“H”データ読み出し電荷量、QSは第1の実施
例の本体メモリセルの“L”データ読み出し電荷量QL
と“H”データ読み出し電荷量QHの差、QL21は本
実施例の本体メモリセル“L”データ読み出し電荷量、
QH21は本実施例の本体メモリセル“H”データ読み
出し電荷量、QS21は本実施例の本体メモリセルの
“L”データ読み出し電荷量QL21と“H”データ読
み出し電荷量QH21の差である。
様である。また、セルプレート信号発生回路は第6の実
施例の図17と同様である。この強誘電体メモリ装置の
回路の動作について、図20の動作タイミング図と図2
1の本体メモリセルの強誘電体キャパシタのヒステリシ
ス特性図を参照しながら説明する。図21の強誘電体キ
ャパシタのヒステリシス特性図では、横軸がメモリセル
キャパシタにかかる電界で、縦軸がそのときの電荷を示
している。図20の動作タイミングについては、第1の
実施例の図2とほぼ同様であるがセルプレート信号CP
の論理電圧“H”レベルが電源電圧VDDより高いこと
が特徴である。図21において、曲線21が本体メモリ
セルの強誘電体キャパシタのヒステリシス特性で強誘電
体のキャパシタでは電界が零のときでも点B21、点E
21のように残留分極が残る。まず、メモリセルのデー
タを読み出すために、ダミーメモリセルデータ初期化用
制御信号DCRSTを論理電圧“H”とし、ダミーメモ
リセルに電圧がかからないように初期状態とする。ま
た、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とする。また、ワード線WL0〜WL25
5、ダミーワード線DWL0,DWL1、セルプレート
電極CP、ダミーセルプレート電極DCPを論理電圧
“L”である接地電圧VSSとする。次に、ダミーメモ
リセルデータ初期化用制御信号DCRSTを論理電圧
“L”とし、ダミーメモリセルの第1の電極をフローテ
ィング状態とし、また、ビット線プリチャージ制御信号
BPを論理電圧“L”とすることによって、ビット線B
L,/BLをフローティング状態とする。次に、ワード
線WL0とダミーワード線DWL0とセルプレート電極
CPとダミーセルプレート電極DCPを論理電圧“H”
とし、本体メモリセルのデータをビット線BLに、ダミ
ーメモリセルのデータをビット線/BLに読み出す。こ
こで、セルプレート電極CPを論理電圧“H”は電源電
圧VDDより昇圧された電圧である(2×VDD)とす
る。本体メモリセルの状態は、データが“H”の場合に
は図21の点B21から点D21に遷移して電荷QH
を、データが“L”の場合には図21の点E21から点
D21に遷移して電荷QLをビット線BLに読み出され
る。また、ダミーメモリセルからは第1の実施例と同様
に電荷(QH21+QL21)/2が読み出されるよう
にダミーメモリセルが設定されている。次にセンスアン
プ制御信号SAEを論理電圧“H”とし、センスアンプ
SAを動作させる。これにより、データが“H”の場合
は、本体メモリセルの状態は図21の点D21から点E
21に遷移し、ダミーメモリセルの状態は図21の点D
21の状態を保持し、データが“L”の場合は、本体メ
モリセルの状態は図21の点D21の状態を保持し、ダ
ミーメモリセルの状態は図21の点D21から点B21
に遷移する。次に、セルプレート電極CPを論理電圧
“L”とし、本体メモリセルのデータを再書き込みす
る。これにより、本体メモリセルの状態は、データが
“H”の場合には図21の点E21から点A21に遷移
し、データが“L”の場合には図21の点D21から点
E21に遷移する。次に、ワード線WL0とダミーワー
ド線DWL0を論理電圧“L”とし、本体メモリセルキ
ャパシタ及びダミーメモリセルキャパシタに電圧がかか
らないようにする。次に、ダミーセルプレート電極DC
Pも論理電圧“L”とし、また、センスアンプ制御信号
SAEを論理電圧“L”とし、センスアンプSAの動作
を停止させる。次に、ダミーメモリセルデータ初期化用
制御信号DCRSTを論理電圧“H”とし、ダミーメモ
リセルの状態を初期状態にする。また、ビット線プリチ
ャージ制御信号BPを論理電圧“H”とすることによっ
て、ビット線BL,/BLを論理電圧“L”とし初期状
態とする。
パシタの動作において、データ読み出し時にセルプレー
ト電極CPの電圧を電源電圧VDDより高くすることで
本体メモリセルキャパシタの両電極間にかかる電圧値を
大きくし読み出し電荷量を多くし、読み出し電荷量差を
大きくし安定動作あるいは低電圧動作を可能としたこと
が特徴である。具体的にデータ“H”とデータ“L”と
の読み出し電荷量差は、図21において第1の実施例が
電荷量差QSであるのに対して、本実施例では電荷量差
QS21で約20%大きくなっている。
と同様にメモリセルのデータ読み出し時に読み出し電荷
量を多くするものである。第8の実施例では1ビットの
メモリセルは2つの強誘電体キャパシタと2つのトラン
ジスタで構成され、それぞれの強誘電体キャパシタには
相補データが記憶されるものである。まず、図22が全
体回路構成図で、セルプレート発生回路は第6の実施例
の図17と同様である。図23が動作タイミング図であ
る。図24の曲線4が第1の実施例のメモリセルのデー
タ読み出し書き込みのヒステリシス特性、曲線24が本
実施例のメモリセルのデータ読み出し書き込みのヒステ
リシス特性である。
BLはビット線、CP0〜CP255はセルプレート電
極、BPはビット線プリチャージ制御信号、SAEはセ
ンスアンプ制御信号、VSSは接地電圧、SAはセンス
アンプ、C0〜C255、C0B〜C255Bはメモリ
セルキャパシタ、Qn0〜Qn255、Qn0B〜Qn
255B、QnBP0〜QnBP2はNチャネル型MO
Sトランジスタ、QLは第1の実施例の“L”データ読
み出し電荷量、QHは第1の実施例の“H”データ読み
出し電荷量、QSは第1の実施例の“L”データ読み出
し電荷量QLと“H”データ読み出し電荷量QHとの電
荷量差、QL24は本実施例の“L”データ読み出し電
荷量、QH24は本実施例の“H”データ読み出し電荷
量、QS24は本実施例の“L”データ読み出し電荷量
QL24と“H”データ読み出し電荷量QH24との電
荷量差である。
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。メモリセルキャパシタC0の第1の
電極は、ゲート電極がワード線WL0に接続されたメモ
リセルトランジスタQn0を介してビット線BLに接続
され、第2の電極はセルプレート電極CP0に接続され
ている。このメモリセルキャパシタC0と対をなすメモ
リセルキャパシタC0Bの第1の電極は、ゲート電極が
ワード線WL0に接続されたメモリセルトランジスタQ
n0Bを介してビット線/BLに接続され、第2の電極
はセルプレート電極CP0に接続されている。他のメモ
リセルキャパシタC1〜C255及びC1B〜C255
Bの接続は、メモリセルキャパシタC0及びC0Bと同
様である。また、ビット線BLと/BLはNチャネル型
MOSトランジスタQnBP2で接続され、ビット線B
Lと接地電圧VSS、ビット線/BLと接地電圧VSS
はそれぞれNチャネル型MOSトランジスタQnBP
0、QnBP1で接続され、Nチャネル型MOSトラン
ジスタQnBP0〜QnBP2のゲート電極はビット線
プリチャージ制御信号BPに接続されている。また、セ
ルプレート信号発生回路は第6の実施例の図17と同様
で論理電圧“H”の電位レベルが電源電圧VDDより高
く昇圧される回路である。
いて、図23の動作タイミング図と図24のメモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら説明する。図24の強誘電体キャパシタのヒステリ
シス特性図では、横軸がメモリセルキャパシタにかかる
電界で、縦軸がそのときの電荷を示している。図23の
動作タイミングについては、図20の第7の実施例とほ
ぼ同様である。図24において、曲線24がメモリセル
の強誘電体キャパシタのヒステリシス特性であって、強
誘電体のキャパシタでは電界が零のときでも点B24、
点E24のように残留分極が残る。メモリセルは相補デ
ータを記憶する2つの強誘電体キャパシタで構成され、
点B24と点E24が記憶された相補データである残留
分極を示している。
に、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とする。また、ワード線WL0〜WL25
5、セルプレート電極CPを論理電圧“L”である接地
電圧VSSとする。次に、ビット線プリチャージ制御信
号BPを論理電圧“L”とすることによって、ビット線
BL,/BLをフローティング状態とする。次に、ワー
ド線WL0とセルプレート電極CPを論理電圧“H”と
し、メモリセルキャパシタC0及びC0Bのデータをビ
ット線BL及びビット線/BLに読み出す。ここで、セ
ルプレート電極CPを論理電圧“H”は電源電圧VDD
より昇圧された電圧とする。メモリセルキャパシタC0
及びC0Bの状態は、メモリセルキャパシタC0につい
てみると、データが“H”の場合には図24の点B24
から点D24に遷移して電荷QH24を、データが
“L”の場合には図24の点E24から点D24に遷移
して電荷QL24をビット線BLに読み出す。また、メ
モリセルキャパシタC0Bについてみると、メモリセル
キャパシタC0に対して逆のデータ状態で動作する。次
に、センスアンプ制御信号SAEを論理電圧“H”と
し、センスアンプSAを動作させる。これにより、デー
タが“H”の場合は、メモリセルキャパシタC0の状態
は図24の点D24から点E24に遷移し、メモリセル
キャパシタC0Bの状態は図24の点D24の状態を保
持し、データが“L”の場合は、メモリセルキャパシタ
C0の状態は図24の点D24の状態を保持し、メモリ
セルキャパシタC0Bの状態は図24の点D24から点
B24に遷移する。次に、セルプレート電極CPを論理
電圧“L”とし、メモリセルキャパシタC0及びC0B
のデータを再書き込みする。これにより、データが
“H”の場合には、メモリセルキャパシタC0の状態は
図24の点E24から点A24に遷移し、メモリセルキ
ャパシタC0Bの状態は図24の点D24から点E24
に遷移する。また、データが“L”の場合には、メモリ
セルキャパシタC0の状態は図24の点D24から点E
24に遷移し、メモリセルキャパシタC0Bの状態は図
24の点E24から点A24に遷移する。次に、ワード
線WL0を論理電圧“L”とし、メモリセルキャパシタ
C0及びC0Bに電圧がかからないようにする。次に、
センスアンプ制御信号SAEを論理電圧“L”とし、セ
ンスアンプSAの動作を停止させる。次に、ビット線プ
リチャージ制御信号BPを論理電圧“H”とすることに
よって、ビット線BL,/BLを論理電圧“L”とし初
期状態とする。
に、メモリセルキャパシタの動作において、データ読み
出し時にセルプレート電極CPの電圧を電源電圧VDD
より高くすることでメモリセルキャパシタの両電極間に
かかる電圧値を大きくし読み出し電荷量を多くし、読み
出し電荷量差を大きくし安定動作あるいは低電圧動作を
可能としたことが特徴である。具体的にデータ“H”と
データ“L”との読み出し電荷量差は、図24において
第1の実施例が電荷量差QSであるのに対して、本実施
例では電荷量差QS24で約20%大きくなっている。
と同様に本体メモリセルのデータ読み出し時にその読み
出し電荷量を多く読み出せるようにするものであるが、
この実施例では、データ再書き込み時に論理電圧が
“H”となるビット線の電圧レベルを電源電圧VDDよ
り高くすることで本体メモリセルキャパシタの両電極間
にかかる電圧値を大きくし保持電荷量を多くするもので
ある。全体回路構成図は第1の実施例の図1と同様であ
る。データ再書き込み時に保持電荷量を多くする方法と
して、ここではセンスアンプSAの電源電圧レベルを電
源電圧VDDより高い電圧源VPPとしている。図25
がセンスアンプSAの電圧源レベルを電圧源VPPとす
る回路図である。図26が動作タイミング図である。図
27の曲線4が第1の実施例の本体メモリセルの強誘電
体キャパシタのヒステリシス特性、曲線27が本実施例
の本体メモリセルの強誘電体キャパシタのヒステリシス
特性である。
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RSTはダミーメモリセルデータ初期化用制御信号、S
AEはセンスアンプ制御信号、S1は制御信号、N14
01〜N1403、SAP、SANはノード名、VDD
は電源電圧、VSSは接地電圧、SAはセンスアンプ、
C0〜C255は本体メモリセルキャパシタ、DC0,
DC1はダミーメモリセルキャパシタ、C1401はキ
ャパシタ、Qn0〜Qn2513、QnD0,QnD
1、QnBP0,QnBP1、QnR0,QnR1はN
チャネル型MOSトランジスタ、Qp2501〜Qp2
513はPチャネル型MOSトランジスタ、VLSは電
圧レベルシフタ、VPPは電圧源、QLは第1の実施例
の本体メモリセル“L”データ読み出し電荷量、QHは
第1の実施例の本体メモリセル“H”データ読み出し電
荷量、QSは第1の実施例の本体メモリセルの“L”デ
ータ読み出し電荷量QLと“H”データ読み出し電荷量
QHの差、QL27は本実施例の本体メモリセル“L”
データ読み出し電荷量、QH27は本実施例の本体メモ
リセル“H”データ読み出し電荷量、QS27は本実施
例の本体メモリセルの“L”データ読み出し電荷量QL
27と“H”データ読み出し電荷量QH27の差であ
る。
様である。まず、図25のセンスアンプSAの電圧源レ
ベルを電圧源VPPとする回路図について簡単に説明す
る。この回路はセンスアンプ制御信号SAEを入力と
し、この入力電圧レベルが電源電圧VDDである信号S
AEを出力電圧レベルが電源電圧VCCである信号SA
PとSANとを出力する電圧レベルシフタVLSと、こ
の信号SAPとSANで制御され電圧源がVPPである
センスアンプSAから構成されている。信号SANは信
号SAEと論理電圧が同相の信号で、信号SAPは信号
SAEと論理電圧が逆相の信号であり、信号SAEが論
理電圧“H”のときセンスアンプSAは動作する。
作について、図26の動作タイミング図と図27の本体
メモリセルの強誘電体キャパシタのヒステリシス特性図
を参照しながら説明する。図27の強誘電体キャパシタ
のヒステリシス特性図では、横軸がメモリセルキャパシ
タにかかる電界で、縦軸がそのときの電荷を示してい
る。図26の動作タイミングについては、第1の実施例
の図2とほぼ同様であるが、ビット線BL,/BLの論
理電圧“H”レベルが電源電圧VDDより高いことが特
徴である。図27において、曲線27が本体メモリセル
の強誘電体キャパシタのヒステリシス特性で強誘電体の
キャパシタでは電界が零のときでも点B27、点E27
のように残留分極が残る。まず、メモリセルのデータを
読み出すために、ダミーメモリセルデータ初期化用制御
信号DCRSTを論理電圧“H”とし、ダミーメモリセ
ルに電圧がかからないように初期状態とする。また、ビ
ット線プリチャージ制御信号BPを論理電圧“H”とす
ることによって、ビット線BL,/BLを論理電圧
“L”とする。また、ワード線WL0〜WL255、ダ
ミーワード線DWL0,DWL1、セルプレート電極C
P、ダミーセルプレート電極DCPを論理電圧“L”で
ある接地電圧VSSとする。次に、ダミーメモリセルデ
ータ初期化用制御信号DCRSTを論理電圧“L”と
し、ダミーメモリセルの第1の電極をフローティング状
態とし、また、ビット線プリチャージ制御信号BPを論
理電圧“L”とすることによって、ビット線BL,/B
Lをフローティング状態とする。次に、ワード線WL0
とダミーワード線DWL0とセルプレート電極CPとダ
ミーセルプレート電極DCPを論理電圧“H”とし、本
体メモリセルのデータをビット線BLに、ダミーメモリ
セルのデータをビット線/BLに読み出す。本体メモリ
セルの状態は、データが“H”の場合には図27の点B
27から点D27に遷移して電荷QHを、データが
“L”の場合には図27の点E27から点D27に遷移
して電荷QLをビット線BLに読み出される。また、ダ
ミーメモリセルからは第1の実施例と同様に電荷(QH
27+QL27)/2が読み出されるようにダミーメモ
リセルが設定されている。次にセンスアンプ制御信号S
AEを論理電圧“H”とし、センスアンプSAを動作さ
せる。ここで、センスアンプSAの電圧源は電源電圧V
DDより昇圧された電圧であるVPPであるため、セン
スアンプSAが動作したときの論理電圧が“H”となる
ビット線の電圧レベルもVPPとなる。これにより、デ
ータが“H”の場合は、本体メモリセルの状態は図27
の点D27から点E27に遷移し、ダミーメモリセルの
状態は図27の点D27の状態を保持し、データが
“L”の場合は、本体メモリセルの状態は図27の点D
27の状態を保持し、ダミーメモリセルの状態は図27
の点D27から点B27に遷移する。次に、セルプレー
ト電極CPを論理電圧“L”とし、本体メモリセルのデ
ータを再書き込みする。これにより、本体メモリセルの
状態は、データが“H”の場合には図27の点E27か
ら点A27に遷移し、データが“L”の場合には図27
の点D27から点E27に遷移する。次に、ワード線W
L0とダミーワード線DWL0を論理電圧“L”とし、
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタに電圧がかからないようにする。次に、ダミーセル
プレート電極DCPも論理電圧“L”とし、また、セン
スアンプ制御信号SAEを論理電圧“L”とし、センス
アンプSAの動作を停止させる。次に、ダミーメモリセ
ルデータ初期化用制御信号DCRSTを論理電圧“H”
とし、ダミーメモリセルの状態を初期状態にする。ま
た、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とし初期状態とする。
パシタの動作において、データ再書き込み時に論理電圧
が“H”となるビット線の電圧レベルを電源電圧VDD
より高くすることで本体メモリセルキャパシタの両電極
間にかかる電圧値を大きくし読み出し電荷量を多くし、
読み出し電荷量差を大きくし安定動作あるいは低電圧動
作を可能としたことが特徴である。具体的にデータ
“H”とデータ“L”との読み出し電荷量差は、図27
において第1の実施例が電荷量差QSであるのに対し
て、本実施例では電荷量差QS27で約20%大きくな
っている。
施例と同様に本体メモリセルのデータ読み出し時にその
読み出し電荷量を多く読み出せるようにするものであっ
て、データ再書き込み時に論理電圧が“H”となるビッ
ト線の電圧レベルを電源電圧VDDより高くすることで
本体メモリセルキャパシタの両電極間にかかる電圧値を
大きくし保持電荷量を多くするものである。全体回路構
成図は図28である。データ再書き込み時に保持電荷量
を多くする方法として、ここではセンスアンプSAの動
作後に論理電圧が“H”となるビット線の電圧レベルを
電源電圧VDDより高く電源電圧レベルとしている。図
28の全体回路構成図にあるセンスアンプSAは、第9
の実施例で示した図25のセンスアンプSAで特に電圧
源レベルを電圧源VPPとするものでなくてもよい。図
29が動作タイミング図である。強誘電体キャパシタの
ヒステリシス特性図は第9の実施例と同様で図27であ
る。図27の曲線4が第1の実施例の本体メモリセルの
強誘電体キャパシタのヒステリシス特性、曲線27が本
実施例の本体メモリセルの強誘電体キャパシタのヒステ
リシス特性である。
のみ説明する。28はビット線昇圧回路、BBSはビッ
ト線昇圧制御信号、CB0〜CB1はビット線昇圧用キ
ャパシタである。
いて、図29の動作タイミング図と図27の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性図を参照
しながら説明する。図27の強誘電体キャパシタのヒス
テリシス特性図では、横軸がメモリセルキャパシタにか
かる電界で、縦軸がそのときの電荷を示している。図2
9の動作タイミングについては、第1の実施例の図2と
ほぼ同様であるが、ビット線昇圧制御信号BBSが論理
電圧“H”となるとビット線BL又は/BLのうち論理
電圧“H”の方のビット線の電圧レベルが昇圧されて電
源電圧VDDより高くなることが特徴である。図27に
おいて、曲線27が本体メモリセルの強誘電体キャパシ
タのヒステリシス特性で強誘電体のキャパシタでは電界
が零のときでも点B27、点E27のように残留分極が
残る。まず、メモリセルのデータを読み出すために、ダ
ミーメモリセルデータ初期化用制御信号DCRSTを論
理電圧“H”とし、ダミーメモリセルに電圧がかからな
いように初期状態とする。また、ビット線プリチャージ
制御信号BPを論理電圧“H”とすることによって、ビ
ット線BL,/BLを論理電圧“L”とする。ビット線
昇圧制御信号BBSは論理電圧“L”である。また、ワ
ード線WL0〜WL255、ダミーワード線DWL0,
DWL1、セルプレート電極CP、ダミーセルプレート
電極DCPを論理電圧“L”である接地電圧VSSとす
る。次に、ダミーメモリセルデータ初期化用制御信号D
CRSTを論理電圧“L”とし、ダミーメモリセルの第
1の電極をフローティング状態とし、また、ビット線プ
リチャージ制御信号BPを論理電圧“L”とすることに
よって、ビット線BL,/BLをフローティング状態と
する。次に、ワード線WL0とダミーワード線DWL0
とセルプレート電極CPとダミーセルプレート電極DC
Pを論理電圧“H”とし、本体メモリセルのデータをビ
ット線BLに、ダミーメモリセルのデータをビット線/
BLに読み出す。本体メモリセルの状態は、データが
“H”の場合には図27の点B27から点D27に遷移
して電荷QHを、データが“L”の場合には図27の点
E27から点D27に遷移して電荷QLをビット線BL
に読み出される。また、ダミーメモリセルからは第1の
実施例と同様に電荷(QH27+QL27)/2が読み
出されるようにダミーメモリセルが設定されている。次
にセンスアンプ制御信号SAEを論理電圧“H”とし、
センスアンプSAを動作させる。これにより、ビット線
BL,/BLは論理電圧“L”及び論理電圧“H”とな
る。次に、セルプレート電極CPを論理電圧“L”と
し、本体メモリセルのデータを再書き込みする。次にセ
ンスアンプ制御信号SAEを論理電圧“L”とし、セン
スアンプSAを停止させビット線BL,/BLをフロー
ティング状態とする。次にビット線昇圧制御信号BBS
を論理電圧“H”とし、論理電圧“H”であるビット線
を昇圧する。これにより、本体メモリセルの状態は、デ
ータが“H”の場合には図27の点E27から点A27
に遷移し、データが“L”の場合には図27の点D27
から点E27に遷移する。次に、ワード線WL0とダミ
ーワード線DWL0を論理電圧“L”とし、本体メモリ
セルキャパシタ及びダミーメモリセルキャパシタに電圧
がかからないようにする。次に、ダミーセルプレート電
極DCPも論理電圧“L”とし、また、ビット線昇圧制
御信号BBSを論理電圧“L”とする。次に、ダミーメ
モリセルデータ初期化用制御信号DCRSTを論理電圧
“H”とし、ダミーメモリセルの状態を初期状態にす
る。また、ビット線プリチャージ制御信号BPを論理電
圧“H”とすることによって、ビット線BL,/BLを
論理電圧“L”とし初期状態とする。
キャパシタの動作において、データ再書き込み時に論理
電圧が“H”となるビット線の電圧レベルを電源電圧V
DDより高くすることで本体メモリセルキャパシタの両
電極間にかかる電圧値を大きくし読み出し電荷量を多く
し、読み出し電荷量差を大きくし安定動作あるいは低電
圧動作を可能としたことが特徴である。具体的にデータ
“H”とデータ“L”との読み出し電荷量差は、図27
において第1の実施例が電荷量差QSであるのに対し
て、本実施例では電荷量差QS27で約20%大きくな
っている。この第10の実施例では第9の実施例に比べ
て電圧源VPPは特に必要なく回路構成が簡単である。
施例と第9の実施例を合成したものである。本体メモリ
セルのデータ読み出し時にその読み出し電荷量を多く読
み出せるようにするもので、データ読み出し時にセルプ
レート電極CPの電圧を電源電圧VDDより高くするこ
とで本体メモリセルキャパシタの両電極間にかかる電圧
値を大きくし読み出し電荷量を多くするとともに、デー
タ再書き込み時に論理電圧が“H”となるビット線の電
圧レベルを電源電圧VDDより高くすることで本体メモ
リセルキャパシタの両電極間にかかる電圧値を大きくし
保持電荷量を多くするものである。全体回路構成図は第
1の実施例と同様で図1である。セルプレート電極CP
の電圧を電源電圧VDDより高くする昇圧回路は図17
である。データ再書き込み時に論理電圧が“H”となる
ビット線の電圧レベルを電源電圧VDDより高くするた
めのセンスアンプ回路が図25である。図30が動作タ
イミング図である。図31が強誘電体キャパシタのヒス
テリシス特性図で、曲線4が第1の実施例の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性、曲線3
1が本実施例の本体メモリセルの強誘電体キャパシタの
ヒステリシス特性である。
いて、図30の動作タイミング図と図31の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性図を参照
しながら説明する。まず、メモリセルのデータを読み出
すために、ダミーメモリセルデータ初期化用制御信号D
CRSTを論理電圧“H”とし、ダミーメモリセルに電
圧がかからないように初期状態とする。また、ビット線
プリチャージ制御信号BPを論理電圧“H”とすること
によって、ビット線BL,/BLを論理電圧“L”とす
る。また、ワード線WL0〜WL255、ダミーワード
線DWL0,DWL1、セルプレート電極CP、ダミー
セルプレート電極DCPを論理電圧“L”である接地電
圧VSSとする。次に、ダミーメモリセルデータ初期化
用制御信号DCRSTを論理電圧“L”とし、ダミーメ
モリセルの第1の電極をフローティング状態とし、ま
た、ビット線プリチャージ制御信号BPを論理電圧
“L”とすることによって、ビット線BL,/BLをフ
ローティング状態とする。次に、ワード線WL0とダミ
ーワード線DWL0とセルプレート電極CPとダミーセ
ルプレート電極DCPを論理電圧“H”とし、本体メモ
リセルのデータをビット線BLに、ダミーメモリセルの
データをビット線/BLに読み出す。ここで、セルプレ
ート電極CPを論理電圧“H”は電源電圧VDDより昇
圧された電圧である。本体メモリセルの状態は、データ
が“H”の場合には図31の点B31から点D31に遷
移して電荷QHを、データが“L”の場合には図31の
点E31から点D31に遷移して電荷QLをビット線B
Lに読み出される。また、ダミーメモリセルからは第1
の実施例と同様に電荷(QH31+QL31)/2が読
み出されるように、ダミーメモリセルが設定されてい
る。次にセンスアンプ制御信号SAEを論理電圧“H”
とし、センスアンプSAを動作させる。ここでセンスア
ンプSAの電圧源は電源電圧VDDより昇圧された電圧
である。これにより、データが“H”の場合は、本体メ
モリセルの状態は図31の点D31から点E31に遷移
し、ダミーメモリセルの状態は図31の点D31の状態
を保持し、データが“L”の場合は、本体メモリセルの
状態は図31の点D31の状態を保持し、ダミーメモリ
セルの状態は図31の点D31から点B31に遷移す
る。次に、セルプレート電極CPを論理電圧“L”と
し、本体メモリセルのデータを再書き込みする。これに
より、本体メモリセルの状態は、データが“H”の場合
には図31の点E31から点A31に遷移し、データが
“L”の場合には図31の点D31から点E31に遷移
する。次に、ワード線WL0とダミーワード線DWL0
を論理電圧“L”とし、本体メモリセルキャパシタ及び
ダミーメモリセルキャパシタに電圧がかからないように
する。次に、ダミーセルプレート電極DCPも論理電圧
“L”とし、また、センスアンプ制御信号SAEを論理
電圧“L”とし、センスアンプSAの動作を停止させ
る。次に、ダミーメモリセルデータ初期化用制御信号D
CRSTを論理電圧“H”とし、ダミーメモリセルの状
態を初期状態にする。また、ビット線プリチャージ制御
信号BPを論理電圧“H”とすることによって、ビット
線BL,/BLを論理電圧“L”とし初期状態とする。
ャパシタの動作において、データ読み出し時にその読み
出し電荷量を多くし、また、データ再書き込み時に保持
電荷量を多くし、読み出し電荷量差を大きくし安定動作
あるいは低電圧動作を可能としたことが特徴である。具
体的にデータ“H”とデータ“L”との読み出し電荷量
差は、図31において第1の実施例が電荷量差QSであ
るのに対して、本実施例では電荷量差QS31で約60
%大きくなっている。第7の実施例と第9の実施例を合
成することによって、より大きな効果を得ている。
リセルのワード線を論理電圧“H”にした後にフローテ
ィング状態とし、セルプレート電極CPを論理電圧
“H”とする時やセンスアンプSAを動作させてデータ
“H”のビット線が論理電圧“H”になる時に、前記セ
ルプレート電極の電圧及び前記ビット線とワード線との
容量でワード線の電圧が昇圧されて高くなるようにした
ものである。
様である。図32が第12の実施例のワード線駆動回路
である。図33が動作タイミング図である。WL0はワ
ード線、CPはセルプレート電極、SAEはセンスアン
プ制御信号、WLG1、WLSは制御信号、Qn320
1はNチャネル型MOSトランジスタである。ワード線
駆動回路は、トランジスタQn3201のドレインにワ
ード線が接続され、ソースに制御信号WLSと同相の信
号が接続され、ゲート電極に制御信号WLG1が接続さ
れている。
動作について簡単に説明する。まず初期状態として、制
御信号WLS、SAEが論理電圧“L”、制御信号WL
G1が論理電圧“H”、ワード線WL0、セルプレート
電極CPが論理電圧“L”である。次に、制御信号WL
Sを論理電圧“H”とする。次に、制御信号WLG1を
更に電圧の高い論理電圧“H”とした後に制御信号WL
Sの論理電圧“H”の電圧と同じ電圧である元の論理電
圧“H”にする。このとき、ワード線WL0は制御信号
WLSの論理電圧“H”の電圧と同じ電圧の論理電圧
“H”であり、トランジスタQn3201はオフしてい
るためフローティング状態である。次に、セルプレート
電極CPを論理電圧“H”とすると、セルプレート電極
CPとワード線WL0との間にはメモリセルトランジス
タを介して強誘電体膜で構成された本体メモリセルキャ
パシタが接続されているため、その容量によるカップリ
ングによりワード線WL0の論理電圧“H”の電圧レベ
ルは高くなる。次に、センスアンプ制御信号SAEを論
理電圧“H”とし、センスアンプSAを動作させると、
ビット線が論理電圧“H”となる場合はワード線WL0
の論理電圧“H”の電圧レベルは更に高くなる。次に、
本体メモリセルキャパシタへのデータ再書き込みのため
にセルプレート電極CPを論理電圧“L”とする。この
とき、ワード線WL0の論理電圧“H”の電圧レベルは
同じくカップリングにより低下するが、元の論理電圧
“H”の電圧レベルよりは高い。このように、ワード線
WL0の論理電圧“H”の電圧レベルが充分に高くなる
ため、メモリセルトランジスタのしきい値電圧による電
圧降下(Vt落ち)がなく、本体メモリセルキャパシタ
の両電極間に充分に電圧がかかるため、本体メモリセル
キャパシタへの充分なデータ再書き込みを行うことがで
きる。この後、制御信号WLSを論理電圧“L”とし、
ワード線WL0は論理電圧“L”となり、センスアンプ
制御信号SAEを論理電圧“L”とし初期状態になる。
実施例と同様で本体メモリセルのワード線を論理電圧
“H”にした後にフローティング状態とし、セルプレー
ト電極CPを論理電圧“H”とする時やセンスアンプS
Aを動作させてデータ“H”のビット線が論理電圧
“H”になる時に、前記セルプレート電極及び前記ビッ
ト線とワード線との容量でワード線の電圧が昇圧されて
高くなるようにしたものである。第12の実施例との違
いはワード線がはじめに論理電圧“H”になったときの
電圧レベルを昇圧回路を用いてあらかじめ高い電圧にし
てあることである。
様である。図34が第13の実施例のワード線駆動回路
である。図35が動作タイミング図である。WL0はワ
ード線、CPはセルプレート電極、SAEはセンスアン
プ制御信号、WLG2〜WLG3、WLSは制御信号、
Qn3401〜Qn3404はNチャネル型MOSトラ
ンジスタ、C3401はキャパシタ、N3401〜N3
404はノード名である。ワード線駆動回路は、制御信
号WLSの反転信号をノードN3401とし、ノードN
3401の反転信号をノードN3402とし、ノードN
3402と同相で2段の否定回路の出力をノードN34
03とし、ノードN3403とノードN3404との間
にキャパシタC3401が接続され、ノードN3404
とワード線WL0との間にトランジスタQn3401が
接続され、トランジスタQn3401のゲート電極が制
御信号WLG3で、ノードN3402と制御信号WLG
3との間にトランジスタQn3404が接続され、トラ
ンジスタQn3404のゲート電極が制御信号WLG2
で、ワード線WL0と接地電圧VSSとの間にトランジ
スタQn3403が接続され、トランジスタQn340
3のゲート電極がノードN3401で、ノードN340
4と電源電圧VDDとの間にトランジスタQn3402
が接続され、トランジスタQn3402のゲート電極が
電源電圧VDDである。
動作について簡単に説明する。動作については第12の
実施例とほぼ同じで、第13の実施例の制御信号WLG
2を第12の実施例の制御信号WLG1のタイミングで
動作するものと考えればよい。まず初期状態として、制
御信号WLS、SAEが論理電圧“L”、制御信号WL
G2が論理電圧“H”、ワード線WL0、セルプレート
電極CPが論理電圧“L”である。次に、制御信号WL
Sを論理電圧“H”とする。次に、制御信号WLG2を
更に電圧の高い論理電圧“H”とした後に制御信号WL
Sの論理電圧“H”の電圧と同じ電圧である元の論理電
圧“H”にする。このとき、ノードN3404及びワー
ド線WL0は電源電圧VDDからNチャネル型MOSト
ランジスタのしきい値電圧Vtnだけ低い電圧“VDD
−Vtn”である。次に、制御信号WLSの信号遷移か
ら遅延してノードN3403が論理電圧“L”から論理
電圧“H”に遷移する。すると、ノードN3404はキ
ャパシタC3401によって、電圧(VDD−Vtn)
から電圧(2×VDD−Vtn)となる。また、このと
きトランジスタQn3401はオフしているためワード
線WL0はフローティング状態である。次に、セルプレ
ート電極CPを論理電圧“H”とすると、セルプレート
電極CPとワード線WL0との間にはメモリセルトラン
ジスタを介して強誘電体膜で構成された本体メモリセル
キャパシタが接続されているため、その容量によるカッ
プリングによりワード線WL0の論理電圧“H”の電圧
レベルは高くなる。次に、本体メモリセルキャパシタへ
のデータ再書き込みのためにセルプレート電極CPを論
理電圧“L”とする。このとき、ワード線WL0の論理
電圧“H”の電圧レベルは同じくカップリングにより低
下するが、元の論理電圧“H”の電圧レベルよりは高
い。このように、ワード線WL0の論理電圧“H”の電
圧レベルが充分に高くなるため、メモリセルトランジス
タのしきい値電圧による電圧降下(Vt落ち)がなく、
本体メモリセルキャパシタの両電極間に充分に電圧がか
かるため、本体メモリセルキャパシタへの充分なデータ
再書き込みを行うことができる。この後、制御信号WL
Sを論理電圧“L”とし、ワード線WL0は論理電圧
“L”となり初期状態になる。
T1Cタイプの強誘電体メモリ装置を2T2Cタイプへ
容易に変形できることは、上記第7の実施例と第8の実
施例との関係と同様である。
リセルのデータ再書き込み時に選択されている本体メモ
リセルキャパシタが電気的に接続されているビット線の
論理電圧“L”であるときにはワード線を論理電圧
“L”の非選択状態とした後にセルプレート電極を論理
電圧“L”としデータ“L”再書き込みの電荷量を大き
くし、読み出し時にその読み出し電荷量を多く読み出せ
るようにしたものである。
様である。図36がワード線駆動信号WLとセルプレー
ト電極信号CPとを発生させるための制御回路、図37
がワード線駆動信号WLとアドレス信号A0とからワー
ド線WL0、WL1への信号を発生させるための制御回
路である。図38がこれらの回路の動作タイミング図で
ある。図39が本体メモリセルの強誘電体キャパシタの
ヒステリシス特性図である。
図1と同様であるので説明を省略する。図36と図37
の制御回路について説明する。WLCPは制御信号、W
Lはワード線の駆動信号、CPはセルプレート電極及び
その信号、WL0〜WL1はワード線、A0はアドレス
信号、BLはビット線及びその信号、INV3601〜
INV3703は否定回路、NAND3601〜NAN
D3702は論理積の否定回路、NOR3601〜NO
R3602は論理和の否定回路、EXNOR3601は
排他的論理和の否定回路、N3601〜N3703はノ
ード名である。回路構成は、排他的論理和の否定回路E
XNOR3601はビット線信号BLとアドレス信号A
0とを入力としノードN3601を出力とし、否定回路
INV3606はN3601を入力としノードN360
2を出力とし、制御信号WLCPを入力とし否定回路I
NV3601〜INV3605の5段の否定回路の出力
をノードN3603とし、論理積の否定回路NAND3
601はノードN3602とノードN3603とを入力
としノードN3604を出力とし、論理積の否定回路N
AND3602はノードN3601とノードN3603
とを入力としノードN3605を出力とし、論理和の否
定回路NOR3601は制御信号WLCPとノードN3
604とを入力としノードN3606を出力とし、論理
和の否定回路NOR3602は制御信号WLCPとノー
ドN3605とを入力としノードN3607を出力と
し、否定回路INV3607はN3606を入力としワ
ード線の駆動信号WLを出力とし、否定回路INV36
08はN3607を入力とし、セルプレート電極信号C
Pを出力としている。また、否定回路INV3701は
アドレス信号A0を入力としノードN3701を出力と
し、論理積の否定回路NAND3701はワード線の駆
動信号WLとノードN3701とを入力としノードN3
702を出力とし、論理積の否定回路NAND3702
はワード線の駆動信号WLとアドレス信号A0とを入力
としノードN3703を出力とし、否定回路INV37
02はN3702を入力としワード線WL0を出力と
し、否定回路INV3703はN3703を入力としワ
ード線WL1を出力としている。この回路はアドレス信
号A0が論理電圧“L”のときワード線WL0が選択さ
れ、アドレス信号A0が論理電圧“H”のときワード線
WL1が選択される。また、データ再書き込み時に、か
つ選択されている本体メモリセルキャパシタが電気的に
接続されているビット線の論理電圧“L”であるとき
に、ワード線を論理電圧“L”の非選択状態とした後に
セルプレート電極を論理電圧“L”とするものである。
図38は動作タイミング図で、図39の本体メモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら動作について簡単に説明する。P3801〜P38
04は期間で、期間P3801はアドレス信号A0が論
理電圧“L”でビット線BLのデータが“L”でありワ
ード線WL0が論理電圧“L”となってからセルプレー
ト信号CPが論理電圧“L”となる。このときデータが
再書き込みされた本体メモリセルの状態は図39の点D
4である。期間P3802はアドレス信号A0が論理電
圧“L”でビット線BLのデータが“H”でありセルプ
レート信号CPが論理電圧“L”となってからワード線
WL0が論理電圧“L”となる。このときデータが再書
き込みされた本体メモリセルの状態は図39の点A4で
ある。期間P3803はアドレス信号A0が論理電圧
“H”でビット線/BLのデータが“H”(ビット線B
Lのデータが“L”)でありセルプレート信号CPが論
理電圧“L”となってからワード線WL1が論理電圧
“L”となる。このときデータが再書き込みされた本体
メモリセルの状態は図39の点A4である。P3804
はアドレス信号A0が論理電圧“H”でビット線/BL
のデータが“L”(ビット線BLのデータが“H”)で
ありワード線WL1が論理電圧“L”となってからセル
プレート信号CPが論理電圧“L”となる。このときデ
ータが再書き込みされた本体メモリセルの状態は図39
の点D4である。
セルプレート電極の動作タイミングによって再書き込み
の電荷量を大きくし読み出し時にその読み出し電荷量を
多く読み出せ安定動作また低電圧動作が可能となる。
モリセルのデータ再書き込み時に選択されているダミー
メモリセルキャパシタが電気的に接続されているビット
線の論理電圧“L”であるときにはダミーセルプレート
電極を論理電圧“L”の非選択状態とした後にダミーワ
ード線を論理電圧“L”とすることによって、ダミーメ
モリセルの状態を初期状態にするものである。図40が
全体回路構成図で、第1の実施例の図1のダミーメモリ
セルに初期化回路がないものである。図41がダミーワ
ード線駆動信号DWLとダミーセルプレート電極信号D
CPとを発生させるための制御回路、図42がダミーワ
ード線駆動信号DWLとアドレス信号A0とからダミー
ワード線DWL0、DWL1への信号を発生させるため
の制御回路である。図43がこれらの回路の動作タイミ
ング図である。図44がダミーメモリセルの強誘電体キ
ャパシタのヒステリシス特性図である。図40の全体回
路構成図については第1の実施例の図1とほぼ同様であ
るので説明を省略する。
る。図41の回路図は図36の回路図と同様で、図42
の回路図は図37の回路図と同様である。DWLDCP
は制御信号、DWLはダミーワード線の駆動信号、DC
Pはダミーセルプレート電極及びその信号、DWL0,
DWL1はワード線、A0はアドレス信号、BLはビッ
ト線及びその信号、INV4101〜INV4203は
否定回路、NAND4101〜NAND4202は論理
積の否定回路、NOR4101〜NOR4102は論理
和の否定回路、EXNOR4101は排他的論理和の否
定回路、N4101〜N4203はノード名である。回
路構成は、排他的論理和の否定回路EXNOR4101
はビット線信号BLとアドレス信号A0とを入力としノ
ードN4101を出力とし、否定回路INV4106は
N4101を入力としノードN4102を出力とし、制
御信号DWLDCPを入力とし否定回路INV4101
〜INV4105の5段の否定回路の出力をノードN4
103とし、論理積の否定回路NAND4101はノー
ドN4102とノードN4103とを入力としノードN
4104を出力とし、論理積の否定回路NAND410
2はノードN4101とノードN4103とを入力とし
ノードN4105を出力とし、論理和の否定回路NOR
4101は制御信号DWLDCPとノードN4104と
を入力としノードN4106を出力とし、論理和の否定
回路NOR4102は制御信号DWLDCPとノードN
4105とを入力としノードN4107を出力とし、否
定回路INV4107はN4106を入力とし、ダミー
ワード線の駆動信号DWLを出力とし、否定回路INV
4108はN4107を入力とし、ダミーセルプレート
電極信号DCPを出力としている。また、否定回路IN
V4201はアドレス信号A0を入力としノードN42
01を出力とし、論理積の否定回路NAND4201は
ダミーワード線の駆動信号DWLとノードN4201と
を入力としノードN4202を出力とし、論理積の否定
回路NAND4202はダミーワード線の駆動信号DW
Lとアドレス信号A0とを入力としノードN4203を
出力とし、否定回路INV4202はN4202を入力
とし、ダミーワード線DWL0を出力とし、否定回路I
NV4203はN4203を入力とし、ダミーワード線
DWL1を出力としている。この回路はアドレス信号A
0が論理電圧“L”のときダミーワード線DWL0が選
択され、アドレス信号A0が論理電圧“H”のときダミ
ーワード線DWL1が選択される。また、データ再書き
込み時に選択されているダミーメモリセルキャパシタが
電気的に接続されているビット線の論理電圧“H”であ
るときにダミーワード線を論理電圧“L”の非選択状態
とした後にダミーセルプレート電極を論理電圧“L”と
するものである。図43は動作タイミング図で、図44
の本体メモリセルの強誘電体キャパシタのヒステリシス
特性図を参照しながら動作について簡単に説明する。P
4301〜P4304は期間で、期間P4301はアド
レス信号A0が論理電圧“L”でビット線BLのデータ
が“L”でありダミーセルプレート信号DCPが論理電
圧“L”となってからダミーワード線DWL0が論理電
圧“L”となる。期間P4302はアドレス信号A0が
論理電圧“L”でビット線BLのデータが“H”であり
ダミーワード線DWL0が論理電圧“L”となってから
ダミーセルプレート信号DCPが論理電圧“L”とな
る。期間P4303はアドレス信号A0が論理電圧
“H”でビット線/BLのデータが“H”(ビット線B
Lのデータが“L”)でありダミーワード線DWL1が
論理電圧“L”となってからダミーセルプレート信号D
CPが論理電圧“L”となる。P4304はアドレス信
号A0が論理電圧“H”でビット線/BLのデータが
“L”(ビット線BLのデータが“H”)でありダミー
セルプレート信号DCPが論理電圧“L”となってから
ダミーワード線DWL1が論理電圧“L”となる。この
期間P4301〜P4304のいずれにおいてもダミー
メモリセルの状態は図44の点Oとなる。
ド線とダミーセルプレート電極の動作タイミングによっ
て、ダミーメモリセルの状態を初期化状態とすることが
でき回路構成が簡単となる。
び第15の実施例と同様にメモリセルのデータ読み出し
時に読み出し電荷量を多くするものである。第16の実
施例では1ビットのメモリセルは2つの強誘電体キャパ
シタと2つのトランジスタで構成され、それぞれの強誘
電体キャパシタには相補データが記憶されるものであ
る。メモリセルのデータ再書き込み時に選択されている
2つのメモリセルキャパシタが電気的に接続されている
ビット線のうち論理電圧“L”である方はワード線を論
理電圧“L”の非選択状態とした後にセルプレート電極
を論理電圧“L”とすることによりデータ“L”の再書
き込みの電荷量を大きくし、また他方のメモリセルキャ
パシタに電気的に接続されている論理電圧“H”のビッ
ト線の方はセルプレート電極を論理電圧“L”とした後
にワード線を論理電圧“L”の非選択状態とすることに
よりデータ“H”の再書き込みの電荷量を大きくし、以
て読み出し時にその読み出し電荷量を多く読み出せるよ
うにしたものである。まず、図45が全体回路構成図で
ある。図46が動作タイミング図である。図47の曲線
47が本実施例のメモリセルのデータ読み出し書き込み
のヒステリシス特性である。この回路構成は図22の第
8の実施例に対して、相補データが記憶された2つの強
誘電体キャパシタのセルプレート電極がそれぞれ独立に
存在する構成である。
BLはビット線、CP0A〜CP255A、CP0B〜
CP255Bはセルプレート電極、BPはビット線プリ
チャージ制御信号、SAEはセンスアンプ制御信号、V
SSは接地電圧、SAはセンスアンプ、C0〜C25
5、C0B〜C255Bはメモリセルキャパシタ、Qn
0〜Qn255、Qn0B〜Qn255B、QnBP0
〜QnBP2はNチャネル型MOSトランジスタ、QL
47は本実施例の“L”データ読み出し電荷量、QH4
7は本実施例の“H”データ読み出し電荷量、QS47
は本実施例の“L”データ読み出し電荷量QL47と
“H”データ読み出し電荷量QH47との電荷量差であ
る。ここで、QL47はほぼ0であり、QH47は点A
47から点D47までの電荷量である。したがって、Q
S47はQH47とほぼ等しい電荷量である。
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。メモリセルキャパシタC0の第1の
電極は、ゲート電極がワード線WL0に接続されたメモ
リセルトランジスタQn0を介してビット線BLに接続
され、第2の電極はセルプレート電極CP0Aに接続さ
れている。このメモリセルキャパシタC0と対をなすメ
モリセルキャパシタC0Bの第1の電極は、ゲート電極
がワード線WL0に接続されたメモリセルトランジスタ
Qn0Bを介してビット線/BLに接続され、第2の電
極は他のセルプレート電極CP0Bに接続されている。
他のメモリセルキャパシタC1〜C255及びC1B〜
C255Bの接続は、メモリセルキャパシタC0及びC
0Bと同様である。また、ビット線BLと/BLはNチ
ャネル型MOSトランジスタQnBP2で接続され、ビ
ット線BLと接地電圧VSS、ビット線/BLと接地電
圧VSSはそれぞれNチャネル型MOSトランジスタQ
nBP0、QnBP1で接続され、Nチャネル型MOS
トランジスタQnBP0〜QnBP2のゲート電極はビ
ット線プリチャージ制御信号BPに接続されている。
いて、図46の動作タイミング図と図47のメモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら説明する。図47の強誘電体キャパシタのヒステリ
シス特性図では、横軸がメモリセルキャパシタにかかる
電界で、縦軸がそのときの電荷を示している。図47に
おいて、曲線47がメモリセルの強誘電体キャパシタの
ヒステリシス特性であって、強誘電体のキャパシタでは
電界が零のときでも点B47、点E47のように残留分
極が残る。また、ここでは、データの再書き込み時に強
誘電体キャパシタには電界がかかった状態で、メモリセ
ルは相補データを記憶する2つの強誘電体キャパシタで
構成され、状態は点A47、点D47にある。
に、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とする。また、ワード線WL0〜WL25
5、セルプレート電極CP0A,CP0Bを論理電圧
“L”である接地電圧VSSとする。次に、ビット線プ
リチャージ制御信号BPを論理電圧“L”とすることに
よって、ビット線BL,/BLをフローティング状態と
する。次に、ワード線WL0とセルプレート電極CP0
A,CP0Bを論理電圧“H”とし、メモリセルキャパ
シタC0及びC0Bのデータをビット線BL及びビット
線/BLに読み出す。メモリセルキャパシタC0及びC
0Bの状態は、メモリセルキャパシタC0についてみる
と、データが“H”の場合には図47の点A47から点
D47に遷移して電荷QH47を、データが“L”の場
合には図47の点D47の状態で電荷QL47(=0)
をビット線BLに読み出す。また、メモリセルキャパシ
タC0Bについてみると、メモリセルキャパシタC0に
対して逆のデータ状態で動作する。次に、センスアンプ
制御信号SAEを論理電圧“H”とし、センスアンプS
Aを動作させる。これにより、データが“H”の場合
は、メモリセルキャパシタC0の状態は図47の点D4
7から点E47に遷移し、メモリセルキャパシタC0B
の状態は図47の点D47の状態を保持し、次に、順次
セルプレート電極CP0Aを論理電圧“L”とし、ワー
ド線WL0を論理電圧“L”とし、セルプレート電極C
P0Bを論理電圧“L”とすることにより、メモリセル
キャパシタC0及びC0Bのデータを再書き込みする。
これにより、データが“H”の場合には、メモリセルキ
ャパシタC0の状態は図47の点E47から点A47に
遷移し、メモリセルキャパシタC0Bの状態は図47の
点D47の状態である。この後、センスアンプ制御信号
SAEを論理電圧“L”とし、センスアンプSAの動作
を停止させる。次に、ビット線プリチャージ制御信号B
Pを論理電圧“H”とすることによって、ビット線B
L,/BLを論理電圧“L”とし初期状態とする。これ
とは逆のデータである場合には、データの読み出しは同
じタイミングであるが、データの再書き込み時には、順
次セルプレート電極CP0Bを論理電圧“L”とし、ワ
ード線WL0を論理電圧“L”とし、セルプレート電極
CP0Aを論理電圧“L”とする。
あるメモリセルキャパシタのセルプレート電極を論理電
圧“L”とした後に、ワード線を論理電圧“L”とし、
その後に、データが“L”であるメモリセルキャパシタ
のセルプレート電極を論理電圧“L”とすることによ
り、データの再書き込み状態でのメモリセルキャパシタ
の両電極間に電圧がかかるようにし、読み出し時の読み
出し電荷量差を大きくし安定動作あるいは低電圧動作を
可能としたことが特徴である。
実施例と同様にメモリセルのデータ読み出し時に読み出
し電荷量を多くするものである。第17の実施例では1
ビットのメモリセルは2つの強誘電体キャパシタと2つ
のトランジスタで構成され、それぞれの強誘電体キャパ
シタには相補データが記憶されるものである。メモリセ
ルのデータ再書き込み時に選択されている2つのメモリ
セルキャパシタが電気的に接続されているビット線のう
ち論理電圧“L”である方はワード線を論理電圧“L”
の非選択状態とした後にセルプレート電極を論理電圧
“L”とすることによりデータ“L”の再書き込みの電
荷量を大きくし、また他方のメモリセルキャパシタに電
気的に接続されている論理電圧“H”のビット線の方は
セルプレート電極を論理電圧“L”とした後にワード線
を論理電圧“L”の非選択状態とすることによりデータ
“H”の再書き込みの電荷量を大きくし、以て読み出し
時にその読み出し電荷量を多く読み出せるようにしたも
のである。まず、図48が全体回路構成図である。図4
9が動作タイミング図である。この回路構成は図22の
第8の実施例に対して、相補データが記憶された2つの
強誘電体キャパシタの選択トランジスタ(メモリセルト
ランジスタ)のゲート電極であるワード線がそれぞれ独
立に存在する構成である。
255Bはワード線、BL,/BLはビット線、CP0
〜CP255はセルプレート電極、BPはビット線プリ
チャージ制御信号、SAEはセンスアンプ制御信号、V
SSは接地電圧、SAはセンスアンプ、C0〜C25
5、C0B〜C255Bはメモリセルキャパシタ、Qn
0〜Qn255、Qn0B〜Qn255B、QnBP0
〜QnBP2はNチャネル型MOSトランジスタであ
る。
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。メモリセルキャパシタC0の第1の
電極は、ゲート電極がワード線WL0Aに接続されたメ
モリセルトランジスタQn0を介してビット線BLに接
続され、第2の電極はセルプレート電極CP0に接続さ
れている。このメモリセルキャパシタC0と対をなすメ
モリセルキャパシタC0Bの第1の電極は、ゲート電極
が他のワード線WL0Bに接続されたメモリセルトラン
ジスタQn0Bを介してビット線/BLに接続され、第
2の電極はセルプレート電極CP0に接続されている。
他のメモリセルキャパシタC1〜C255及びC1B〜
C255Bの接続は、メモリセルキャパシタC0及びC
0Bと同様である。また、ビット線BLと/BLはNチ
ャネル型MOSトランジスタQnBP2で接続され、ビ
ット線BLと接地電圧VSS、ビット線/BLと接地電
圧VSSはそれぞれNチャネル型MOSトランジスタQ
nBP0、QnBP1で接続され、Nチャネル型MOS
トランジスタQnBP0〜QnBP2のゲート電極はビ
ット線プリチャージ制御信号BPに接続されている。
いて、図49の動作タイミング図を参照しながら説明す
る。ここでは、第16の実施例と同様にデータの再書き
込み時には相補データを記憶する2つの強誘電体キャパ
シタには電界がかかった状態である。また、データの再
書き込み時に強誘電体キャパシタに電界がかかった状態
とするために、第17の実施例では相補データを記憶す
る2つの強誘電体キャパシタのゲート電極であるワード
線を独立とし、セルプレート電極を共用して制御したも
のである。
に、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とする。また、ワード線WL0A〜WL2
55A、WL0B〜WL255B、セルプレート電極C
P0を論理電圧“L”である接地電圧VSSとする。次
に、ビット線プリチャージ制御信号BPを論理電圧
“L”とすることによって、ビット線BL,/BLをフ
ローティング状態とする。次に、ワード線WL0A,W
L0Bとセルプレート電極CP0を論理電圧“H”と
し、メモリセルキャパシタC0及びC0Bのデータをビ
ット線BL及びビット線/BLに読み出す。次に、セン
スアンプ制御信号SAEを論理電圧“H”とし、センス
アンプSAを動作させる。次に、順次ワード線WL0B
を論理電圧“L”とし、セルプレート電極CP0を論理
電圧“L”とし、ワード線WL0Aを論理電圧“L”と
することにより、メモリセルキャパシタC0及びC0B
のデータを再書き込みする。この後、センスアンプ制御
信号SAEを論理電圧“L”とし、センスアンプSAの
動作を停止させる。次に、ビット線プリチャージ制御信
号BPを論理電圧“H”とすることによって、ビット線
BL,/BLを論理電圧“L”とし初期状態とする。こ
れとは逆のデータである場合には、データの読み出しは
同じタイミングであるが、データの再書き込み時には、
順次ワード線WL0Aを論理電圧“L”とし、セルプレ
ート電極CP0を論理電圧“L”とし、ワード線WL0
Bを論理電圧“L”とする。
あるメモリセルキャパシタの選択トランジスタのゲート
電極であるワード線を論理電圧“L”とした後に、セル
プレート電極を論理電圧“L”とし、その後に、データ
が“H”であるメモリセルキャパシタの選択トランジス
タのゲート電極であるワード線を論理電圧“L”とする
ことにより、データの再書き込み状態でのメモリセルキ
ャパシタの両電極間に電圧がかかるようにし、読み出し
時の読み出し電荷量差を大きくし安定動作あるいは低電
圧動作を可能としたことが特徴である。
によれば、1T1Cタイプでは本体メモリセルキャパシ
タの読み出し電荷量とダミーメモリセルキャパシタの読
み出し電荷量との差を大きくするように、2T2Cタイ
プでは相補メモリセルキャパシタ間の読み出し電荷量の
差を大きくするようにそれぞれ構成したので、強誘電体
メモリ装置の動作マージンを大きくすることができる。
したがって、誤動作の防止、安定動作及び低電圧動作の
実現を達成することができる。
回路構成図である。
動作タイミング図である。
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタのヒステリシス特性図である。
するための本体メモリセルキャパシタのヒステリシス特
性図である。
体メモリ装置の本体メモリセルキャパシタ及びダミーメ
モリセルキャパシタのヒステリシス特性図である。
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタのヒステリシス特性図である。
リシス特性の決定方法を説明するためのヒステリシス特
性図である。
回路構成図である。
動作タイミング図である。
の回路構成図である。
の動作タイミング図である。
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。
強誘電体メモリ装置のセルプレート電極の信号及びダミ
ーセルプレート電極の信号を発生するための制御回路の
構成図である。
の回路構成図である。
の動作タイミング図である。
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。
のダミーセルプレート電極の信号を発生するための制御
回路の構成図である。
の動作タイミング図である。
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。
の動作タイミング図である。
パシタのヒステリシス特性図である。
の回路構成図である。
の動作タイミング図である。
の相補メモリセルキャパシタのヒステリシス特性図であ
る。
のセンスアンプ及びその駆動回路の構成図である。
の動作タイミング図である。
の本体メモリセルキャパシタのヒステリシス特性図であ
る。
置の回路構成図である。
置の動作タイミング図である。
置の動作タイミング図である。
置の本体メモリセルキャパシタのヒステリシス特性図で
ある。
置のワード線駆動回路の構成図である。
置の動作タイミング図である。
置のワード線駆動回路の構成図である。
置の動作タイミング図である。
置のワード線駆動信号及びセルプレート電極の信号を発
生するための制御回路の構成図である。
置のワード線駆動回路の構成図である。
置の動作タイミング図である。
置の本体メモリセルキャパシタのヒステリシス特性図で
ある。
置の回路構成図である。
置のダミーワード線駆動信号及びダミーセルプレート電
極の信号を発生するための制御回路の構成図である。
置のダミーワード線駆動回路の構成図である。
置の動作タイミング図である。
置のダミーメモリセルキャパシタのヒステリシス特性図
である。
置の回路構成図である。
置の動作タイミング図である。
置の相補メモリセルキャパシタのヒステリシス特性図で
ある。
置の回路構成図である。
置の動作タイミング図である。
B〜WL255B ワード線 DWL0,DWL1 ダミーワード線 BL,/BL ビット線及びその信号 CP、CP0〜CP255、CP0A〜CP255A、
CP0B〜CP255B セルプレート電極及びその信
号 DCP ダミーセルプレート電極及びその信号 BP ビット線プリチャージ制御信号 DCRST ダミーメモリセルデータ初期化用制御信号 SAE センスアンプ制御信号 S1、WLG1〜WLG3、WLS、WLCP、DWL
DCP 制御信号 VSS 接地電圧 VCC 電源電圧 VPP 電圧源 SA センスアンプ C0〜C255、C0B〜C255B 本体メモリセル
キャパシタ DC0,DC1 ダミーメモリセルキャパシタ C1701〜C3401 キャパシタ Qn0〜Qn3404、Qn0B〜Qn255B、Qn
D0,QnD1、QnR0〜QnR3、QnBP0〜Q
nBP2 Nチャネル型MOSトランジスタ Qp、QpR0〜QpR1、Qp1701〜Qp251
3 Pチャネル型MOSトランジスタ VLS 電圧レベルシフタ 28 ビット線昇圧回路 BBS ビット線昇圧制御信号 CB0〜CB1 ビット線昇圧用キャパシタ WL ワード線の駆動信号 DWL ダミーワード線の駆動信号 A0 アドレス信号 INV3601〜INV4203 否定回路 NAND3601〜NAND4202 論理積の否定回
路 NOR3601〜NOR4102 論理和の否定回路 EXNOR4101 排他的論理和の否定回路 SAP、SAN、N1701〜N4203 ノード名 QL、QL21〜QL47 本体メモリセル“L”デー
タ読み出し電荷量 QH、QH21〜QH47 本体メモリセル“H”デー
タ読み出し電荷量 QD ダミーメモリセルデータ読み出し電荷量 RSTDT ダミーメモリセルキャパシタリセット電圧 CPC セルプレート電極コントロール信号 DCPC ダミーセルプレート電極コントロール信号 QS、QS21〜QS47 本体メモリセルの“L”デ
ータ読み出し電荷量と “H”データ読み出し電荷量との差 P3801〜P4304 期間
Claims (17)
- 【請求項1】 1対のビット線と、 本体メモリセルを構成するように前記1対のビット線の
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1の強誘電体キャパシタの両極間に正負電圧を繰
り返し印加する動作を行って十分なインプリント効果を
与えた後、前記第2の強誘電体キャパシタの読み出し電
荷量が、前記第1の強誘電体キャパシタの読み出し電荷
量が多い場合と少ない場合との中間の電荷量になるよう
に、前記第2の強誘電体キャパシタの面積を設定したこ
とを特徴とする強誘電体メモリ装置。 - 【請求項2】 請求項1記載の強誘電体メモリ装置にお
いて、 前記第2の強誘電体キャパシタに印加される電圧が正又
は負のどちらか1方向のみであることを特徴とする強誘
電体メモリ装置。 - 【請求項3】 請求項1記載の強誘電体メモリ装置にお
いて、 前記第2の強誘電体キャパシタに印加される電圧が正及
び負の両方向であることを特徴とする強誘電体メモリ装
置。 - 【請求項4】 1対のビット線と、 本体メモリセルを構成するように前記1対のビット線の
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 データの読み出し時に、前記第2の強誘電体キャパシタ
に印加される電圧が前記第1の強誘電体キャパシタに印
加される電圧より、トランジスタのしきい値の整数倍分
だけ低く設定されたことを特徴とする強誘電体メモリ装
置。 - 【請求項5】 1対のビット線と、 本体メモリセルを構成するように前記1対のビット線の
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 データの再書き込み時に、前記第2の強誘電体キャパシ
タに印加される電圧が前記第1の強誘電体キャパシタに
印加される電圧よりも低く設定されたことを特徴とする
強誘電体メモリ装置。 - 【請求項6】 1対のビット線と、 本体メモリセルを構成するように前記1対のビット線の
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 データの読み出し時に、前記第2の強誘電体キャパシタ
に印加される電圧が前記第1の強誘電体キャパシタに印
加される電圧よりも高く設定されたことを特徴とする強
誘電体メモリ装置。 - 【請求項7】 1対のビット線と、 相補メモリセルのうちの一方のメモリセル又は本体メモ
リセルを構成するように前記1対のビット線のうちの一
方のビット線に接続された第1の強誘電体キャパシタ
と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
ーメモリセルを構成するように前記1対のビット線のう
ちの他方のビット線に接続された第2の強誘電体キャパ
シタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1又は第2の強誘電体キャパシタのうち少なくと
も一方に印加される電圧が、データの読み出し時におい
てデータの再書き込み時よりも高く設定されたこと を特
徴とする強誘電体メモリ装置。 - 【請求項8】 1対のビット線と、 相補メモリセルのうちの一方のメモリセル又は本体メモ
リセルを構成するように前記1対のビット線のうちの一
方のビット線に接続された第1の強誘電体キャパシタ
と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
ーメモリセルを構成するように前記1対のビット線のう
ちの他方のビット線に接続された第2の強誘電体キャパ
シタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1又は第2の強誘電体キャパシタのうち少なくと
も一方に印加される電圧が、データの再書き込み時にお
いてデータの読み出し時よりも高く設定され、かつ前記
再書き込み時において印加される電圧が電源電圧よりも
高いこと を特徴とする強誘電体メモリ装置。 - 【請求項9】 請求項8記載の強誘電体メモリ装置にお
いて、 前記ビット線に接続された増幅器と、論理電圧“H”が再書き込みされる前記第1又は第2の
いずれか一方の強誘電体キャパシタに印加される電圧
が、データの再書き込み時においてデータの読み出し時
よりも高くなるように 前記増幅器の電源電圧を昇圧する
ための手段とを更に備えたことを特徴とする強誘電体メ
モリ装置。 - 【請求項10】 請求項8記載の強誘電体メモリ装置に
おいて、論理電圧“H”が再書き込みされる前記第1又は第2の
いずれか一方の強誘電体キャパシタに印加される電圧
が、データの再書き込み時においてデータの読み出し時
よりも高くなるように 前記ビット線の電位を昇圧するた
めの手段を更に備えたことを特徴とする強誘電体メモリ
装置。 - 【請求項11】 1対のビット線と、 相補メモリセルのうちの一方のメモリセル又は本体メモ
リセルを構成するよう に前記1対のビット線のうちの一
方のビット線に接続された第1の強誘電体キャパシタ
と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
ーメモリセルを構成するように前記1対のビット線のう
ちの他方のビット線に接続された第2の強誘電体キャパ
シタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1又は第2の強誘電体キャパシタのうち少なくと
も一方に印加される電圧が、データの読み出し時及びデ
ータの再書き込み時のいずれにおいても 電源電圧よりも
高く設定されたことを特徴とする強誘電体メモリ装置。 - 【請求項12】 1対のビット線と、 ワ ード線に接続されたゲート電極を有する第1のトラン
ジスタと、 第1及び第2のプレート電極を有し、前記第1のトラン
ジスタとともに相補メモリセルのうちの一方のメモリセ
ル又は本体メモリセルを構成するように、前記第1のプ
レート電極は前記第1のトランジスタを介して前記1対
のビット線のうちの一方のビット線に接続され、かつ前
記第2のプレート電極はセルプレート線に接続された第
1の強誘電体キャパシタと、前記ワード線又はダミーワード線に接続されたゲート電
極を有する第2のトランジスタと、 第1及び第2のプレート電極を有し、前記第2のトラン
ジスタとともに前記相補メモリセルのうちの他方のメモ
リセル又はダミーメモリセルを構成するように、前記第
1のプレート電極は前記第2のトランジスタを介して前
記1対のビット線のうちの他方のビット線に接続され、
かつ前記第2のプレート電極は前記セルプレート線又は
ダミーセルプレート線に接続された第2の強誘電体キャ
パシタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記ワード線を論理電圧“H”又は“L”で選択した後
に前記ワード線をフローティング状態とした後、前記セ
ルプレート線又は前記一方のビット線のうち少 なくとも
一方を論理電圧“H”として前記ワード線を昇圧するた
めの手段を更に備えたことを特徴とする強誘電体メモリ
装置。 - 【請求項13】 1対のビット線と、 ワード線に接続されたゲート電極を有する第1のトラン
ジスタと、 第1及び第2のプレート電極を有し、前記第1のトラン
ジスタとともに本体メモリセルを構成するように、前記
第1のプレート電極は前記第1のトランジスタを介して
前記1対のビット線のうちの一方のビット線に接続され
かつ前記第2のプレート電極はセルプレート線に接続さ
れた第1の強誘電体キャパシタと、 ダミーワード線に接続されたゲート電極を有する第2の
トランジスタと、 第1及び第2のプレート電極を有し、前記第2のトラン
ジスタとともにダミーメモリセルを構成するように、前
記第1のプレート電極は前記第2のトランジスタを介し
て前記1対のビット線のうちの他方のビット線に接続さ
れかつ前記第2のプレート電極はダミーセルプレート線
に接続された第2の強誘電体キャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記本体メモリセルのデータの再書き込み時に、前記ワ
ード線を非選択とするタイミングと、前記セルプレート
線の論理電圧を遷移させるタイミングとの順番を、前記
一方のビット線上に読み出されたデータの論理電圧に応
じて変えるための手段を更に備えたことを特徴とする強
誘電体メモリ装置。 - 【請求項14】 1対のビット線と、 ワード線に接続されたゲート電極を有する第1のトラン
ジスタと、 第1及び第2のプレート電極を有し、前記第1のトラン
ジスタとともに相補メモリセルのうちの一方のメモリセ
ルを構成するように、前記第1のプレート電極は前記第
1のトランジスタを介して前記1対のビット線のうちの
一方のビット線に接続されかつ前記第2のプレート電極
は第1のセルプレート線に接続された第1の強誘電体キ
ャパシタと、 前記ワード線に接続されたゲート電極を有する第2のト
ランジスタと、 第1及び第2のプレート電極を有し、前記第2のトラン
ジスタとともに前記相 補メモリセルのうちの他方のメモ
リセルを構成するように、前記第1のプレート電極は前
記第2のトランジスタを介して前記1対のビット線のう
ちの他方のビット線に接続されかつ前記第2のプレート
電極は第2のセルプレート線に接続された第2の強誘電
体キャパシタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記相補メモリセルのデータの再書き込み時に、前記第
1のセルプレート線と前記一方のビット線との間に電圧
を印加した状態で前記ワード線を非選択とし、かつ前記
第2のセルプレート線と前記他方のビット線との間に電
圧を印加した状態で前記ワード線を非選択とするための
手段を更に備えたことを特徴とする強誘電体メモリ装
置。 - 【請求項15】 1対のビット線と、 第1のワード線に接続されたゲート電極を有する第1の
トランジスタと、 第1及び第2のプレート電極を有し、前記第1のトラン
ジスタとともに相補メモリセルのうちの一方のメモリセ
ルを構成するように、前記第1のプレート電極は前記第
1のトランジスタを介して前記1対のビット線のうちの
一方のビット線に接続されかつ前記第2のプレート電極
はセルプレート線に接続された第1の強誘電体キャパシ
タと、 第2のワード線に接続されたゲート電極を有する第2の
トランジスタと、 第1及び第2のプレート電極を有し、前記第2のトラン
ジスタとともに前記相補メモリセルのうちの他方のメモ
リセルを構成するように、前記第1のプレート電極は前
記第2のトランジスタを介して前記1対のビット線のう
ちの他方のビット線に接続されかつ前記第2のプレート
電極は前記セルプレート線に接続された第2の強誘電体
キャパシタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記相補メモリセルのデータの再書き込み時に、前記セ
ルプレート線と前記一方のビット線との間に電圧を印加
した状態で前記第1のワード線を非選択とし、かつ前記
セルプレート線と前記他方のビット線との間に電圧を印
加した状態で前記第2のワード線を非選択とするための
手段を更に備えたことを特徴とする強誘電体メモリ装
置。 - 【請求項16】 1対のビット線と、 本体メモリセルを構成するように前記1対のビット線の
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1の強誘電体キャパシタの両極間に正負電圧を繰
り返し印加する動作を行い、かつ前記第2の強誘電体キ
ャパシタの両極間に正又は負のどちらか1方向の電圧を
繰り返し印加する動作を行い、ともに十分なインプリン
ト効果を与えた後、前記第2の強誘電体キャパシタの読
み出し電荷量が、前記第1の強誘電体キャパシタの読み
出し電荷量が多い場合と少ない場合との中間の電荷量に
なるように、前記第2の強誘電体キャパシタの面積を設
定したことを特徴とする強誘電体メモリ装置。 - 【請求項17】 請求項16記載の強誘電体メモリ装置
において、 前記第2の強誘電体キャパシタの両極間に正又は負のど
ちらか1方向の電圧を繰り返し印加する動作を行い、十
分なインプリント効果を与えた後に、前記第2の強誘電
体キャパシタに印加される電圧は、前記第2の強誘電体
キャパシタの両極間に繰り返し印加された電圧と同一方
向の電圧であることを特徴とする強誘電体メモリ装置。
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