JPH0869693A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH0869693A JPH0869693A JP6204978A JP20497894A JPH0869693A JP H0869693 A JPH0869693 A JP H0869693A JP 6204978 A JP6204978 A JP 6204978A JP 20497894 A JP20497894 A JP 20497894A JP H0869693 A JPH0869693 A JP H0869693A
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- memory cell
- potential
- power supply
- circuit
- sram
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 低電圧動作が可能でかつ低消費電力のスタテ
ィック型半導体記憶装置を提供する。 【構成】 ＳＲＡＭ３００はメモリセルアレイ１０１
と、メモリセルアレイ１０１に接続されたビット線負荷
１０２、マルチプレクサ１０３等を含む周辺回路と降圧
回路３０１を含む。降圧回路３０１は電源電位Ｖｃｃを
受けてそれよりも低い電位Ｖｉｎを出力する。電位Ｖｉ
ｎはメモリセルアレイ１０１を除く周辺回路に印加さ
れ、メモリセルアレイ１０１には電源電位Ｖｃｃが直接
印加される。したがって、メモリセルアレイ１０１の作
動電位が周辺回路に対して相対的に高くなる。
ィック型半導体記憶装置を提供する。 【構成】 ＳＲＡＭ３００はメモリセルアレイ１０１
と、メモリセルアレイ１０１に接続されたビット線負荷
１０２、マルチプレクサ１０３等を含む周辺回路と降圧
回路３０１を含む。降圧回路３０１は電源電位Ｖｃｃを
受けてそれよりも低い電位Ｖｉｎを出力する。電位Ｖｉ
ｎはメモリセルアレイ１０１を除く周辺回路に印加さ
れ、メモリセルアレイ１０１には電源電位Ｖｃｃが直接
印加される。したがって、メモリセルアレイ１０１の作
動電位が周辺回路に対して相対的に高くなる。
Description
【０００１】
【産業上の利用分野】この発明はスタティック型半導体
記憶装置に関し、特に低電圧作動が可能なスタティック
型半導体記憶装置（以下「ＳＲＡＭ」という）に関する
ものである。
記憶装置に関し、特に低電圧作動が可能なスタティック
型半導体記憶装置（以下「ＳＲＡＭ」という）に関する
ものである。
【０００２】
【従来の技術】この発明に興味のあるＳＲＡＭがたとえ
ば特開平５−１２０８８２号公報に開示されている。図
５および図６は同公報に開示されたＳＲＡＭの構成を示
す模式図である。図５を参照して、従来のＳＲＡＭは、
電源電圧Ｖｃｃが印加される負荷ＭＯＳ５３と、負荷Ｍ
ＯＳ５３に接続された複数の対のビット線Ｖｂ１、Ｖｂ
２等と、ビット線対Ｖｂ１，Ｖｂ２およびメモリセル給
電線５７およびワード線Ｖｗに接続されたＴＦＴ（Thin
Film Transistor, 薄膜トランジスタ）型のメモリセル
５４〜５６と、ワード線Ｖｗに接続されたワードドライ
バ５２と、メモリセル給電線５７に接続され、電源電圧
Ｖｃｃを昇圧した昇圧電圧Ｖｃｈを出力する昇圧回路５
１とを含む。図５を参照して従来のＳＲＡＭにおいて
は、昇圧回路５１によって電源電圧Ｖｃｃ以上に昇圧さ
れた電圧Ｖｃｈをメモリセル給電線５７すなわちメモリ
セルの負荷素子の一方の電極に直接印加していた。
ば特開平５−１２０８８２号公報に開示されている。図
５および図６は同公報に開示されたＳＲＡＭの構成を示
す模式図である。図５を参照して、従来のＳＲＡＭは、
電源電圧Ｖｃｃが印加される負荷ＭＯＳ５３と、負荷Ｍ
ＯＳ５３に接続された複数の対のビット線Ｖｂ１、Ｖｂ
２等と、ビット線対Ｖｂ１，Ｖｂ２およびメモリセル給
電線５７およびワード線Ｖｗに接続されたＴＦＴ（Thin
Film Transistor, 薄膜トランジスタ）型のメモリセル
５４〜５６と、ワード線Ｖｗに接続されたワードドライ
バ５２と、メモリセル給電線５７に接続され、電源電圧
Ｖｃｃを昇圧した昇圧電圧Ｖｃｈを出力する昇圧回路５
１とを含む。図５を参照して従来のＳＲＡＭにおいて
は、昇圧回路５１によって電源電圧Ｖｃｃ以上に昇圧さ
れた電圧Ｖｃｈをメモリセル給電線５７すなわちメモリ
セルの負荷素子の一方の電極に直接印加していた。
【０００３】図６は図５に示したＴＦＴ型のメモリセル
５４〜５６の構成を示す模式図である。図６を参照し
て、ＴＦＴ型のＳＲＡＭは、４つのＮＭＯＳＦＥＴＮ１
〜Ｎ４の上に薄膜トランジスタ（ＴＦＴ）である、Ｔ
１，Ｔ２を積層したＴＦＴ型メモリセルを用いている。
この形式のＳＲＡＭメモリセルでは、高抵抗型メモリセ
ルとほぼ同等の面積でＳＲＡＭのメモリセルを実現で
き、またＴＦＴの電流により高抵抗型メモリセルよりも
低電圧動作が可能である。
５４〜５６の構成を示す模式図である。図６を参照し
て、ＴＦＴ型のＳＲＡＭは、４つのＮＭＯＳＦＥＴＮ１
〜Ｎ４の上に薄膜トランジスタ（ＴＦＴ）である、Ｔ
１，Ｔ２を積層したＴＦＴ型メモリセルを用いている。
この形式のＳＲＡＭメモリセルでは、高抵抗型メモリセ
ルとほぼ同等の面積でＳＲＡＭのメモリセルを実現で
き、またＴＦＴの電流により高抵抗型メモリセルよりも
低電圧動作が可能である。
【０００４】図５の下方には、メモリセルの各作動状態
における図６に示した各位置での動作波形図が示されて
いる。この動作波形図は、電源電圧Ｖｃｃが１．２Ｖで
あり、昇圧電圧Ｖｃｈが１．８Ｖのときのシミュレーシ
ョン波形を示したものである。波形図に示すように、書
込時にはメモリセル内部のノードＶ１はＶｃｃ−Ｖｔｈ
の電圧が書込まれる。その後電源電圧を大きくしたこと
により電流駆動能力が高められた負荷素子のＴＦＴの作
用により、Ｖ１が充電され、Ｖｃｃ−Ｖｔｈよりも高い
電圧になる。したがって、読出動作に入る前にはメモリ
セルノードＶ１は十分高い電圧になっており、結果とし
て読出時ビット線に十分大きな作動信号（ΔＶ）を取出
すことができ、センスアンプで十分この電圧を増幅でき
ることになる。
における図６に示した各位置での動作波形図が示されて
いる。この動作波形図は、電源電圧Ｖｃｃが１．２Ｖで
あり、昇圧電圧Ｖｃｈが１．８Ｖのときのシミュレーシ
ョン波形を示したものである。波形図に示すように、書
込時にはメモリセル内部のノードＶ１はＶｃｃ−Ｖｔｈ
の電圧が書込まれる。その後電源電圧を大きくしたこと
により電流駆動能力が高められた負荷素子のＴＦＴの作
用により、Ｖ１が充電され、Ｖｃｃ−Ｖｔｈよりも高い
電圧になる。したがって、読出動作に入る前にはメモリ
セルノードＶ１は十分高い電圧になっており、結果とし
て読出時ビット線に十分大きな作動信号（ΔＶ）を取出
すことができ、センスアンプで十分この電圧を増幅でき
ることになる。
【０００５】
【発明が解決しようとする課題】従来の、メモリセル面
積を小さくできる、高抵抗型またはＴＦＴ型のメモリセ
ルを用いた低電圧動作を達成することの可能なスタティ
ック型の半導体記憶装置は上記のように構成されてい
た。半導体記憶装置内に昇圧回路５１を設けてその電圧
をＴＦＴに供給してＴＦＴの電流駆動能力を大きくして
いた。したがって、書込時のメモリセルの“Ｈ”の電圧
をＴＦＴにより急速に充填して高くできるので、たとえ
ば２Ｖ以下の低電圧でＳＲＡＭの動作を可能にすること
ができた。
積を小さくできる、高抵抗型またはＴＦＴ型のメモリセ
ルを用いた低電圧動作を達成することの可能なスタティ
ック型の半導体記憶装置は上記のように構成されてい
た。半導体記憶装置内に昇圧回路５１を設けてその電圧
をＴＦＴに供給してＴＦＴの電流駆動能力を大きくして
いた。したがって、書込時のメモリセルの“Ｈ”の電圧
をＴＦＴにより急速に充填して高くできるので、たとえ
ば２Ｖ以下の低電圧でＳＲＡＭの動作を可能にすること
ができた。
【０００６】しかしながら、従来のこのようなスタティ
ック型の半導体記憶装置においては、昇圧回路を設けて
いたため消費電力が大きくなるという問題点があった。
ック型の半導体記憶装置においては、昇圧回路を設けて
いたため消費電力が大きくなるという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、小さいメモリセル面積で低電圧
動作が可能でありかつ消費電力の少ないスタティック型
半導体記憶装置を提供することを目的とする。
ためになされたもので、小さいメモリセル面積で低電圧
動作が可能でありかつ消費電力の少ないスタティック型
半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る、第１の
電位を有する電源電圧を受けるスタティック型半導体記
憶装置は、ＭＯＳトランジスタで構成されるスタティッ
ク型メモリセルと、スタティック型メモリセルを作動さ
せる周辺回路部と、周辺回路部への印加電圧として、第
１電位よりも低い第２電位を準備する手段とを含む。
電位を有する電源電圧を受けるスタティック型半導体記
憶装置は、ＭＯＳトランジスタで構成されるスタティッ
ク型メモリセルと、スタティック型メモリセルを作動さ
せる周辺回路部と、周辺回路部への印加電圧として、第
１電位よりも低い第２電位を準備する手段とを含む。
【０００９】請求項２に係るスタティック型半導体記憶
装置は、請求項１のスタティック型半導体記憶装置がさ
らに、第１電位よりも高い第３電位を準備する手段と、
第３電位をスタティック型メモリセルにその読出時に供
給する手段を含む。
装置は、請求項１のスタティック型半導体記憶装置がさ
らに、第１電位よりも高い第３電位を準備する手段と、
第３電位をスタティック型メモリセルにその読出時に供
給する手段を含む。
【００１０】
【作用】請求項１に係るスタティック型半導体記憶装置
においては、スタティック型メモリセルに印加される電
位は、周辺回路に印加される電位よりも低い。
においては、スタティック型メモリセルに印加される電
位は、周辺回路に印加される電位よりも低い。
【００１１】請求項２に係るスタティック型半導体記憶
装置においては、周辺回路部には電源電圧よりも低い電
位が印加され、スタティック型メモリセルにはその読出
時に電源電位よりも高い電位が印加される。
装置においては、周辺回路部には電源電圧よりも低い電
位が印加され、スタティック型メモリセルにはその読出
時に電源電位よりも高い電位が印加される。
【００１２】
【実施例】以下この発明の実施例を図面を参照して説明
する。
する。
【００１３】（１） 第１実施例 図１はこの発明の第１実施例を示すＳＲＡＭのブロック
図である。図１を参照して第１実施例に係るＳＲＡＭ３
００は行および列に配置されたメモリセル（図６参照）
を備えたメモリセルアレイ１０１と、ビット線負荷回路
１０２と、アクセスされるべきビット線対を選択するた
めのマルチプレクサ１０３と、データ書込みのための書
込バッファ１０４と、データ読出しのためのセンスアン
プ１０５と、外部から与えられる電源電位Ｖｃｃを降圧
する降圧回路３０１を含む。
図である。図１を参照して第１実施例に係るＳＲＡＭ３
００は行および列に配置されたメモリセル（図６参照）
を備えたメモリセルアレイ１０１と、ビット線負荷回路
１０２と、アクセスされるべきビット線対を選択するた
めのマルチプレクサ１０３と、データ書込みのための書
込バッファ１０４と、データ読出しのためのセンスアン
プ１０５と、外部から与えられる電源電位Ｖｃｃを降圧
する降圧回路３０１を含む。
【００１４】ＳＲＡＭ３００はさらに、外部から与えら
れる行アドレス信号ＲＡを受ける行アドレスバッファ１
０６と、外部から与えられる列アドレス信号ＣＡを受け
る列アドレスバッファ１０７と、行アドレス信号ＲＡを
デコードする行デコーダ１０８と、列アドレス信号ＣＡ
をデコードする列デコーダ１０９と、入力データＤＩを
受けるデータ入力バッファ１１０と、出力データ信号Ｄ
Ｏを出力するデータ出力バッファ１１１と、外部から与
えられるチップ選択信号／ＣＳ（ここで／はローアクテ
ィブを示す）および書込イネーブル信号／ＷＥに応答し
て動作する読出／書込制御回路１１２とを含む。
れる行アドレス信号ＲＡを受ける行アドレスバッファ１
０６と、外部から与えられる列アドレス信号ＣＡを受け
る列アドレスバッファ１０７と、行アドレス信号ＲＡを
デコードする行デコーダ１０８と、列アドレス信号ＣＡ
をデコードする列デコーダ１０９と、入力データＤＩを
受けるデータ入力バッファ１１０と、出力データ信号Ｄ
Ｏを出力するデータ出力バッファ１１１と、外部から与
えられるチップ選択信号／ＣＳ（ここで／はローアクテ
ィブを示す）および書込イネーブル信号／ＷＥに応答し
て動作する読出／書込制御回路１１２とを含む。
【００１５】ＳＲＡＭ３００において、ビット線負荷回
路１０２、マルチプレクサ１０３、書込バッファ１０
４、センスアンプ１０５、行アドレスバッファ１０６、
列アドレスバッファ１０７、行デコーダ１０８、列デコ
ーダ１０９、データ入力バッファ１１０、データ出力バ
ッファ１１１、読出／書込制御回路１１２は電源電位と
して降圧回路３０１から出力される電位Ｖｉｎに接続さ
れている。メモリセルアレイ１０１のみが電源電位Ｖｃ
ｃに接続されている。
路１０２、マルチプレクサ１０３、書込バッファ１０
４、センスアンプ１０５、行アドレスバッファ１０６、
列アドレスバッファ１０７、行デコーダ１０８、列デコ
ーダ１０９、データ入力バッファ１１０、データ出力バ
ッファ１１１、読出／書込制御回路１１２は電源電位と
して降圧回路３０１から出力される電位Ｖｉｎに接続さ
れている。メモリセルアレイ１０１のみが電源電位Ｖｃ
ｃに接続されている。
【００１６】降圧回路３０１は外部から与えられたＶｃ
ｃを降圧し、電源電位Ｖｃｃよりも低い電位Ｖｉｎを出
力する。その結果、電源電位としてメモリアレイ１０１
は外部から与えられる電源電位Ｖｃｃ、その他の回路に
は電源電位Ｖｃｃより低い電位Ｖｉｎが与えられる。な
お、ここで、低い電位Ｖｉｎは電源電位Ｖｃｃが５Ｖの
とき約３．６Ｖである。なお、このＶｉｎの値は周辺回
路の作動限度電圧である約３Ｖまで下げてもよい。
ｃを降圧し、電源電位Ｖｃｃよりも低い電位Ｖｉｎを出
力する。その結果、電源電位としてメモリアレイ１０１
は外部から与えられる電源電位Ｖｃｃ、その他の回路に
は電源電位Ｖｃｃより低い電位Ｖｉｎが与えられる。な
お、ここで、低い電位Ｖｉｎは電源電位Ｖｃｃが５Ｖの
とき約３．６Ｖである。なお、このＶｉｎの値は周辺回
路の作動限度電圧である約３Ｖまで下げてもよい。
【００１７】このようにＳＲＡＭを構成することによっ
て、メモリセルアレイ１０１を構成するＴＦＴにかかる
電源電位のみを周辺回路に対して高めに設定することが
できる。その結果、消費電力が少ない状態で、見かけ上
ＴＦＴのオン電流か増えることになり、メモリセルの安
定性が増す。
て、メモリセルアレイ１０１を構成するＴＦＴにかかる
電源電位のみを周辺回路に対して高めに設定することが
できる。その結果、消費電力が少ない状態で、見かけ上
ＴＦＴのオン電流か増えることになり、メモリセルの安
定性が増す。
【００１８】図２は図１に示した降圧回路３０１の構成
を示す回路図である。降圧回路３０１は、電源電位Ｖｃ
ｃと降圧された出力電位Ｖｉｎの間に接続されたＮＭＯ
Ｓトランジスタ３１０を含む。
を示す回路図である。降圧回路３０１は、電源電位Ｖｃ
ｃと降圧された出力電位Ｖｉｎの間に接続されたＮＭＯ
Ｓトランジスタ３１０を含む。
【００１９】ＮＭＯＳトランジスタ３１０のしきい値電
圧を｜Ｖｔｈ｜とする。トランジスタ３１０はゲートお
よびドレインが出力電位Ｖｉｎに接続され、ソースが電
源電位Ｖｃｃに接続されているので、電源電位Ｖｃｃと
出力電位Ｖｉｎの差が｜Ｖｔｈ｜より大きいとオンし、
小さいとオフする。このため、出力電位Ｖｉｎは常に電
源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い電位が得られる。
圧を｜Ｖｔｈ｜とする。トランジスタ３１０はゲートお
よびドレインが出力電位Ｖｉｎに接続され、ソースが電
源電位Ｖｃｃに接続されているので、電源電位Ｖｃｃと
出力電位Ｖｉｎの差が｜Ｖｔｈ｜より大きいとオンし、
小さいとオフする。このため、出力電位Ｖｉｎは常に電
源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い電位が得られる。
【００２０】（２） 第２実施例 図３はこの発明の第２実施例を示すＳＲＡＭのブロック
図である。図３を参照して第２実施例に係るＳＲＡＭ４
００は、読出／書込制御回路１１２に接続され、外部か
ら与えられる電源電位Ｖｃｃを変化させる昇圧回路４０
１と、昇圧回路４０１において出力された電位Ｖｐｐを
電源電位として接続されたメモリセルアレイ４０２とを
含む。昇圧回路４０１およびメモリセルアレイ４０２を
除き、ＳＲＡＭ４００の他の回路構成は図１に示したＳ
ＲＡＭ３００と同様であるのでその説明を省略する。
図である。図３を参照して第２実施例に係るＳＲＡＭ４
００は、読出／書込制御回路１１２に接続され、外部か
ら与えられる電源電位Ｖｃｃを変化させる昇圧回路４０
１と、昇圧回路４０１において出力された電位Ｖｐｐを
電源電位として接続されたメモリセルアレイ４０２とを
含む。昇圧回路４０１およびメモリセルアレイ４０２を
除き、ＳＲＡＭ４００の他の回路構成は図１に示したＳ
ＲＡＭ３００と同様であるのでその説明を省略する。
【００２１】図４は図３に示した昇圧回路４０１の構成
を示す回路図である。図４を参照して、昇圧回路４０１
は、電源電位Ｖｃｃと昇圧された出力電位Ｖｐｐの出力
ノード４１７との間に接続されたＰＭＯＳトランジスタ
４１１と、出力ノード４１７とＰＭＯＳトランジスタ４
１１のゲート間に接続されたＰＭＯＳトランジスタ４１
２と、接地電位とＰＭＯＳトランジスタ４１１のゲート
間に接続されたＮＭＯＳトランジスタ４１３とを含む。
を示す回路図である。図４を参照して、昇圧回路４０１
は、電源電位Ｖｃｃと昇圧された出力電位Ｖｐｐの出力
ノード４１７との間に接続されたＰＭＯＳトランジスタ
４１１と、出力ノード４１７とＰＭＯＳトランジスタ４
１１のゲート間に接続されたＰＭＯＳトランジスタ４１
２と、接地電位とＰＭＯＳトランジスタ４１１のゲート
間に接続されたＮＭＯＳトランジスタ４１３とを含む。
【００２２】また、昇圧回路４０１は読出／書込制御回
路１１２から与えられるチップ選択信号ＣＳおよび書込
イネーブル信号／ＷＥが入力されたＮＡＮＤゲート４１
４と、ＮＡＮＤゲート４１４の出力が入力されたインバ
ータ４１５と、インバータ４１５の出力と出力電位Ｖｐ
ｐの間に接続された容量４１６とを含む。ＰＭＯＳトラ
ンジスタ４１２とＮＭＯＳトランジスタ４１３のゲート
はＮＡＮＤゲート４１４とインバータ４１５との間に設
けられたノード４１８に接続されている。
路１１２から与えられるチップ選択信号ＣＳおよび書込
イネーブル信号／ＷＥが入力されたＮＡＮＤゲート４１
４と、ＮＡＮＤゲート４１４の出力が入力されたインバ
ータ４１５と、インバータ４１５の出力と出力電位Ｖｐ
ｐの間に接続された容量４１６とを含む。ＰＭＯＳトラ
ンジスタ４１２とＮＭＯＳトランジスタ４１３のゲート
はＮＡＮＤゲート４１４とインバータ４１５との間に設
けられたノード４１８に接続されている。
【００２３】昇圧回路４０１においては、書込時以外は
ＮＡＮＤゲート４１４は“Ｈ”レベルを出力するので、
ＮＭＯＳトランジスタ４１３がオンし、ＰＭＯＳトラン
ジスタ４１１のゲートは接地電位に接続される。そし
て、ＰＭＯＳトランジスタ４１１がオンする。また、Ｐ
ＭＯＳトランジスタ４１２をオフする。また、容量４１
６も充電されない。したがって、電位Ｖｐｐは外部から
与えられた電源電位Ｖｃｃをそのまま出力する。
ＮＡＮＤゲート４１４は“Ｈ”レベルを出力するので、
ＮＭＯＳトランジスタ４１３がオンし、ＰＭＯＳトラン
ジスタ４１１のゲートは接地電位に接続される。そし
て、ＰＭＯＳトランジスタ４１１がオンする。また、Ｐ
ＭＯＳトランジスタ４１２をオフする。また、容量４１
６も充電されない。したがって、電位Ｖｐｐは外部から
与えられた電源電位Ｖｃｃをそのまま出力する。
【００２４】しかし、書込時はＮＡＮＤゲート４１４は
“Ｌ”レベルを出力するので、ＮＭＯＳトランジスタ４
１３がオフし、ＰＭＯＳトランジスタ４１２がオンする
ので、ＰＭＯＳトランジスタ４１１のゲートはＰＭＯＳ
トランジスタ４１２を介して電位Ｖｐｐに接続される。
また、容量４１６は徐々に充電される。Ｖｐｐは電位が
Ｖｃｃ＋Ｖｔｈになるまで上昇する。その結果、電源電
位として読出時にはメモリセルアレイ２０２は外部から
与えられる電源電位Ｖｃｃより高い電位Ｖｐｐ、その他
の回路には電源電位Ｖｃｃが与えられる。なお、ここで
しきい値ＶｔｈはＰＭＯＳトランジスタ４１１のしきい
値である。
“Ｌ”レベルを出力するので、ＮＭＯＳトランジスタ４
１３がオフし、ＰＭＯＳトランジスタ４１２がオンする
ので、ＰＭＯＳトランジスタ４１１のゲートはＰＭＯＳ
トランジスタ４１２を介して電位Ｖｐｐに接続される。
また、容量４１６は徐々に充電される。Ｖｐｐは電位が
Ｖｃｃ＋Ｖｔｈになるまで上昇する。その結果、電源電
位として読出時にはメモリセルアレイ２０２は外部から
与えられる電源電位Ｖｃｃより高い電位Ｖｐｐ、その他
の回路には電源電位Ｖｃｃが与えられる。なお、ここで
しきい値ＶｔｈはＰＭＯＳトランジスタ４１１のしきい
値である。
【００２５】このように回路を構成することによって、
読出時のみメモリセルアレイ４０２を構成するＴＦＴに
かかる電源電位のみを高めに設定することができる。し
たがって、このように回路を構成すれば、常時は消費電
力が少ないにも関わらず、読出時にのみ見かけ上ＴＦＴ
のオン電流が増えることになり、メモリセルの安定性が
増す。
読出時のみメモリセルアレイ４０２を構成するＴＦＴに
かかる電源電位のみを高めに設定することができる。し
たがって、このように回路を構成すれば、常時は消費電
力が少ないにも関わらず、読出時にのみ見かけ上ＴＦＴ
のオン電流が増えることになり、メモリセルの安定性が
増す。
【００２６】なお、上記実施例においては、メモリセル
アレイ１０１，４０２を構成するメモリセル面積が小さ
いメモリセルとしてＴＦＴを用いた場合について説明し
たが、この発明はこれに限らず、メモリセルとして図７
に示す高抵抗型のメモリセルを用いた場合についても適
用できるのは言うまでもなく、この場合にも上記と同様
の効果を得ることができる。
アレイ１０１，４０２を構成するメモリセル面積が小さ
いメモリセルとしてＴＦＴを用いた場合について説明し
たが、この発明はこれに限らず、メモリセルとして図７
に示す高抵抗型のメモリセルを用いた場合についても適
用できるのは言うまでもなく、この場合にも上記と同様
の効果を得ることができる。
【００２７】
【発明の効果】以上のように請求項１に係る発明によれ
ば、メモリセルに対して周辺回路に電源電圧が降圧され
た電位が印加される。その結果、低電圧動作が可能でか
つ低消費電力のＳＲＡＭが提供できる。
ば、メモリセルに対して周辺回路に電源電圧が降圧され
た電位が印加される。その結果、低電圧動作が可能でか
つ低消費電力のＳＲＡＭが提供できる。
【００２８】請求項２に係るＳＲＡＭにおいては、周辺
回路部には低電圧が印加され、メモリセルには、その読
出時のみに電源電圧より高い電位が印加される。読出時
にのみ見かけ上メモリセルを構成するトランジスタのオ
ン電流が増え、メモリセルの安定性が増す。その結果、
低電圧動作が可能で、低消費電力でありかつメモリセル
の安定性が増すＳＲＡＭが提供できる。
回路部には低電圧が印加され、メモリセルには、その読
出時のみに電源電圧より高い電位が印加される。読出時
にのみ見かけ上メモリセルを構成するトランジスタのオ
ン電流が増え、メモリセルの安定性が増す。その結果、
低電圧動作が可能で、低消費電力でありかつメモリセル
の安定性が増すＳＲＡＭが提供できる。
【図１】 第１実施例に係るＳＲＡＭのブロック図であ
る。
る。
【図２】 降圧回路の回路図である。
【図３】 第２実施例に係るＳＲＡＭのブロック図であ
る。
る。
【図４】 昇圧回路の回路図である。
【図５】 従来のＳＲＡＭの構成を示す模式図および動
作波形図である。
作波形図である。
【図６】 ＴＦＴを用いたメモリセルの模式図である。
【図７】 高抵抗型メモリセルの模式図である。
１０１ メモリセルアレイ、１０２ ビット線負荷、１
０３ マルチプレクサ、３００ ＳＲＡＭ、３０１ 降
圧回路、４００ ＳＲＡＭ、４０１ 昇圧回路、４０２
メモリセルアレイ。
０３ マルチプレクサ、３００ ＳＲＡＭ、３０１ 降
圧回路、４００ ＳＲＡＭ、４０１ 昇圧回路、４０２
メモリセルアレイ。
Claims (2)
- 【請求項１】 第１の電位を有する電源電圧を受けるス
タティック型半導体記憶装置であって、 ＭＯＳトランジスタで構成されるスタティック型のメモ
リセルと、 前記スタティック型メモリセルを作動させる周辺回路部
と、 前記周辺回路部への印加電圧として前記第１の電位より
も低い第２の電位を準備する手段とを含む、スタティッ
ク型半導体記憶装置。 - 【請求項２】 前記第１電位よりも高い第３電位を準備
する手段を含み、前記第３電位を前記スタティック型メ
モリセルにその読出時に供給する、請求項１に記載のス
タティック型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204978A JPH0869693A (ja) | 1994-08-30 | 1994-08-30 | スタティック型半導体記憶装置 |
| US08/517,030 US5677889A (en) | 1994-08-30 | 1995-08-18 | Static type semiconductor device operable at a low voltage with small power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204978A JPH0869693A (ja) | 1994-08-30 | 1994-08-30 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0869693A true JPH0869693A (ja) | 1996-03-12 |
Family
ID=16499449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204978A Withdrawn JPH0869693A (ja) | 1994-08-30 | 1994-08-30 | スタティック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5677889A (ja) |
| JP (1) | JPH0869693A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657887B2 (en) | 2001-08-09 | 2003-12-02 | Renesas Technology Corporation | Semiconductor memory device having improved noise margin, faster read rate and reduced power consumption |
| KR100456990B1 (ko) * | 2001-06-28 | 2004-11-10 | 샤프 가부시키가이샤 | 반도체기억장치 및 이를 사용한 정보기기 |
| JP2007242124A (ja) * | 2006-03-07 | 2007-09-20 | New Industry Research Organization | 半導体記憶装置 |
| JP2008269751A (ja) * | 2007-04-25 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び当該半導体記憶装置を具備する電子機器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3704188B2 (ja) * | 1996-02-27 | 2005-10-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100190049B1 (ko) * | 1996-06-25 | 1999-06-01 | 윤종용 | 어레이회로 제어용 내부전압을 이용한 승압전원발생장치 |
| JPH1145574A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 半導体記憶装置 |
| US6928001B2 (en) | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
| JP5144219B2 (ja) * | 2007-11-07 | 2013-02-13 | パナソニック株式会社 | 半導体記憶装置 |
| US9177671B2 (en) * | 2012-02-23 | 2015-11-03 | Apple Inc. | Memory with bit line capacitive loading |
| TWI528362B (zh) * | 2013-05-30 | 2016-04-01 | 鈺創科技股份有限公司 | 靜態隨機存取記憶體系統及其操作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1215224B (it) * | 1983-08-04 | 1990-01-31 | Ates Componenti Elettron | Microcalcolatore a struttura integrata munito di memoria ram non volatile. |
| US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
| JPH03218667A (ja) * | 1989-11-01 | 1991-09-26 | Hitachi Ltd | 半導体記憶装置 |
| JP2800502B2 (ja) * | 1991-10-15 | 1998-09-21 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH05120882A (ja) * | 1991-10-29 | 1993-05-18 | Hitachi Ltd | 半導体記憶装置 |
| JPH05217370A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 内部降圧電源回路 |
| JPH05274876A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2768172B2 (ja) * | 1992-09-30 | 1998-06-25 | 日本電気株式会社 | 半導体メモリ装置 |
-
1994
- 1994-08-30 JP JP6204978A patent/JPH0869693A/ja not_active Withdrawn
-
1995
- 1995-08-18 US US08/517,030 patent/US5677889A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456990B1 (ko) * | 2001-06-28 | 2004-11-10 | 샤프 가부시키가이샤 | 반도체기억장치 및 이를 사용한 정보기기 |
| US6947342B2 (en) | 2001-06-28 | 2005-09-20 | Sharp Kabushiki Kaisha | Semiconductor storage device and information apparatus using the same |
| US6657887B2 (en) | 2001-08-09 | 2003-12-02 | Renesas Technology Corporation | Semiconductor memory device having improved noise margin, faster read rate and reduced power consumption |
| US6791895B2 (en) | 2001-08-09 | 2004-09-14 | Renesas Technology Corporation | Semiconductor memory device |
| US6876573B2 (en) | 2001-08-09 | 2005-04-05 | Renesas Technology Corporation | Semiconductor memory device |
| JP2007242124A (ja) * | 2006-03-07 | 2007-09-20 | New Industry Research Organization | 半導体記憶装置 |
| JP2008269751A (ja) * | 2007-04-25 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び当該半導体記憶装置を具備する電子機器 |
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| Publication number | Publication date |
|---|---|
| US5677889A (en) | 1997-10-14 |
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