JPH0869693A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH0869693A JPH0869693A JP6204978A JP20497894A JPH0869693A JP H0869693 A JPH0869693 A JP H0869693A JP 6204978 A JP6204978 A JP 6204978A JP 20497894 A JP20497894 A JP 20497894A JP H0869693 A JPH0869693 A JP H0869693A
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- Japan
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- memory cell
- potential
- power supply
- circuit
- sram
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 低電圧動作が可能でかつ低消費電力のスタテ
ィック型半導体記憶装置を提供する。 【構成】 SRAM300はメモリセルアレイ101
と、メモリセルアレイ101に接続されたビット線負荷
102、マルチプレクサ103等を含む周辺回路と降圧
回路301を含む。降圧回路301は電源電位Vccを
受けてそれよりも低い電位Vinを出力する。電位Vi
nはメモリセルアレイ101を除く周辺回路に印加さ
れ、メモリセルアレイ101には電源電位Vccが直接
印加される。したがって、メモリセルアレイ101の作
動電位が周辺回路に対して相対的に高くなる。
ィック型半導体記憶装置を提供する。 【構成】 SRAM300はメモリセルアレイ101
と、メモリセルアレイ101に接続されたビット線負荷
102、マルチプレクサ103等を含む周辺回路と降圧
回路301を含む。降圧回路301は電源電位Vccを
受けてそれよりも低い電位Vinを出力する。電位Vi
nはメモリセルアレイ101を除く周辺回路に印加さ
れ、メモリセルアレイ101には電源電位Vccが直接
印加される。したがって、メモリセルアレイ101の作
動電位が周辺回路に対して相対的に高くなる。
Description
【0001】
【産業上の利用分野】この発明はスタティック型半導体
記憶装置に関し、特に低電圧作動が可能なスタティック
型半導体記憶装置(以下「SRAM」という)に関する
ものである。
記憶装置に関し、特に低電圧作動が可能なスタティック
型半導体記憶装置(以下「SRAM」という)に関する
ものである。
【0002】
【従来の技術】この発明に興味のあるSRAMがたとえ
ば特開平5−120882号公報に開示されている。図
5および図6は同公報に開示されたSRAMの構成を示
す模式図である。図5を参照して、従来のSRAMは、
電源電圧Vccが印加される負荷MOS53と、負荷M
OS53に接続された複数の対のビット線Vb1、Vb
2等と、ビット線対Vb1,Vb2およびメモリセル給
電線57およびワード線Vwに接続されたTFT(Thin
Film Transistor, 薄膜トランジスタ)型のメモリセル
54〜56と、ワード線Vwに接続されたワードドライ
バ52と、メモリセル給電線57に接続され、電源電圧
Vccを昇圧した昇圧電圧Vchを出力する昇圧回路5
1とを含む。図5を参照して従来のSRAMにおいて
は、昇圧回路51によって電源電圧Vcc以上に昇圧さ
れた電圧Vchをメモリセル給電線57すなわちメモリ
セルの負荷素子の一方の電極に直接印加していた。
ば特開平5−120882号公報に開示されている。図
5および図6は同公報に開示されたSRAMの構成を示
す模式図である。図5を参照して、従来のSRAMは、
電源電圧Vccが印加される負荷MOS53と、負荷M
OS53に接続された複数の対のビット線Vb1、Vb
2等と、ビット線対Vb1,Vb2およびメモリセル給
電線57およびワード線Vwに接続されたTFT(Thin
Film Transistor, 薄膜トランジスタ)型のメモリセル
54〜56と、ワード線Vwに接続されたワードドライ
バ52と、メモリセル給電線57に接続され、電源電圧
Vccを昇圧した昇圧電圧Vchを出力する昇圧回路5
1とを含む。図5を参照して従来のSRAMにおいて
は、昇圧回路51によって電源電圧Vcc以上に昇圧さ
れた電圧Vchをメモリセル給電線57すなわちメモリ
セルの負荷素子の一方の電極に直接印加していた。
【0003】図6は図5に示したTFT型のメモリセル
54〜56の構成を示す模式図である。図6を参照し
て、TFT型のSRAMは、4つのNMOSFETN1
〜N4の上に薄膜トランジスタ(TFT)である、T
1,T2を積層したTFT型メモリセルを用いている。
この形式のSRAMメモリセルでは、高抵抗型メモリセ
ルとほぼ同等の面積でSRAMのメモリセルを実現で
き、またTFTの電流により高抵抗型メモリセルよりも
低電圧動作が可能である。
54〜56の構成を示す模式図である。図6を参照し
て、TFT型のSRAMは、4つのNMOSFETN1
〜N4の上に薄膜トランジスタ(TFT)である、T
1,T2を積層したTFT型メモリセルを用いている。
この形式のSRAMメモリセルでは、高抵抗型メモリセ
ルとほぼ同等の面積でSRAMのメモリセルを実現で
き、またTFTの電流により高抵抗型メモリセルよりも
低電圧動作が可能である。
【0004】図5の下方には、メモリセルの各作動状態
における図6に示した各位置での動作波形図が示されて
いる。この動作波形図は、電源電圧Vccが1.2Vで
あり、昇圧電圧Vchが1.8Vのときのシミュレーシ
ョン波形を示したものである。波形図に示すように、書
込時にはメモリセル内部のノードV1はVcc−Vth
の電圧が書込まれる。その後電源電圧を大きくしたこと
により電流駆動能力が高められた負荷素子のTFTの作
用により、V1が充電され、Vcc−Vthよりも高い
電圧になる。したがって、読出動作に入る前にはメモリ
セルノードV1は十分高い電圧になっており、結果とし
て読出時ビット線に十分大きな作動信号(ΔV)を取出
すことができ、センスアンプで十分この電圧を増幅でき
ることになる。
における図6に示した各位置での動作波形図が示されて
いる。この動作波形図は、電源電圧Vccが1.2Vで
あり、昇圧電圧Vchが1.8Vのときのシミュレーシ
ョン波形を示したものである。波形図に示すように、書
込時にはメモリセル内部のノードV1はVcc−Vth
の電圧が書込まれる。その後電源電圧を大きくしたこと
により電流駆動能力が高められた負荷素子のTFTの作
用により、V1が充電され、Vcc−Vthよりも高い
電圧になる。したがって、読出動作に入る前にはメモリ
セルノードV1は十分高い電圧になっており、結果とし
て読出時ビット線に十分大きな作動信号(ΔV)を取出
すことができ、センスアンプで十分この電圧を増幅でき
ることになる。
【0005】
【発明が解決しようとする課題】従来の、メモリセル面
積を小さくできる、高抵抗型またはTFT型のメモリセ
ルを用いた低電圧動作を達成することの可能なスタティ
ック型の半導体記憶装置は上記のように構成されてい
た。半導体記憶装置内に昇圧回路51を設けてその電圧
をTFTに供給してTFTの電流駆動能力を大きくして
いた。したがって、書込時のメモリセルの“H”の電圧
をTFTにより急速に充填して高くできるので、たとえ
ば2V以下の低電圧でSRAMの動作を可能にすること
ができた。
積を小さくできる、高抵抗型またはTFT型のメモリセ
ルを用いた低電圧動作を達成することの可能なスタティ
ック型の半導体記憶装置は上記のように構成されてい
た。半導体記憶装置内に昇圧回路51を設けてその電圧
をTFTに供給してTFTの電流駆動能力を大きくして
いた。したがって、書込時のメモリセルの“H”の電圧
をTFTにより急速に充填して高くできるので、たとえ
ば2V以下の低電圧でSRAMの動作を可能にすること
ができた。
【0006】しかしながら、従来のこのようなスタティ
ック型の半導体記憶装置においては、昇圧回路を設けて
いたため消費電力が大きくなるという問題点があった。
ック型の半導体記憶装置においては、昇圧回路を設けて
いたため消費電力が大きくなるという問題点があった。
【0007】この発明は上記のような問題点を解消する
ためになされたもので、小さいメモリセル面積で低電圧
動作が可能でありかつ消費電力の少ないスタティック型
半導体記憶装置を提供することを目的とする。
ためになされたもので、小さいメモリセル面積で低電圧
動作が可能でありかつ消費電力の少ないスタティック型
半導体記憶装置を提供することを目的とする。
【0008】
【課題を解決するための手段】この発明に係る、第1の
電位を有する電源電圧を受けるスタティック型半導体記
憶装置は、MOSトランジスタで構成されるスタティッ
ク型メモリセルと、スタティック型メモリセルを作動さ
せる周辺回路部と、周辺回路部への印加電圧として、第
1電位よりも低い第2電位を準備する手段とを含む。
電位を有する電源電圧を受けるスタティック型半導体記
憶装置は、MOSトランジスタで構成されるスタティッ
ク型メモリセルと、スタティック型メモリセルを作動さ
せる周辺回路部と、周辺回路部への印加電圧として、第
1電位よりも低い第2電位を準備する手段とを含む。
【0009】請求項2に係るスタティック型半導体記憶
装置は、請求項1のスタティック型半導体記憶装置がさ
らに、第1電位よりも高い第3電位を準備する手段と、
第3電位をスタティック型メモリセルにその読出時に供
給する手段を含む。
装置は、請求項1のスタティック型半導体記憶装置がさ
らに、第1電位よりも高い第3電位を準備する手段と、
第3電位をスタティック型メモリセルにその読出時に供
給する手段を含む。
【0010】
【作用】請求項1に係るスタティック型半導体記憶装置
においては、スタティック型メモリセルに印加される電
位は、周辺回路に印加される電位よりも低い。
においては、スタティック型メモリセルに印加される電
位は、周辺回路に印加される電位よりも低い。
【0011】請求項2に係るスタティック型半導体記憶
装置においては、周辺回路部には電源電圧よりも低い電
位が印加され、スタティック型メモリセルにはその読出
時に電源電位よりも高い電位が印加される。
装置においては、周辺回路部には電源電圧よりも低い電
位が印加され、スタティック型メモリセルにはその読出
時に電源電位よりも高い電位が印加される。
【0012】
【実施例】以下この発明の実施例を図面を参照して説明
する。
する。
【0013】(1) 第1実施例 図1はこの発明の第1実施例を示すSRAMのブロック
図である。図1を参照して第1実施例に係るSRAM3
00は行および列に配置されたメモリセル(図6参照)
を備えたメモリセルアレイ101と、ビット線負荷回路
102と、アクセスされるべきビット線対を選択するた
めのマルチプレクサ103と、データ書込みのための書
込バッファ104と、データ読出しのためのセンスアン
プ105と、外部から与えられる電源電位Vccを降圧
する降圧回路301を含む。
図である。図1を参照して第1実施例に係るSRAM3
00は行および列に配置されたメモリセル(図6参照)
を備えたメモリセルアレイ101と、ビット線負荷回路
102と、アクセスされるべきビット線対を選択するた
めのマルチプレクサ103と、データ書込みのための書
込バッファ104と、データ読出しのためのセンスアン
プ105と、外部から与えられる電源電位Vccを降圧
する降圧回路301を含む。
【0014】SRAM300はさらに、外部から与えら
れる行アドレス信号RAを受ける行アドレスバッファ1
06と、外部から与えられる列アドレス信号CAを受け
る列アドレスバッファ107と、行アドレス信号RAを
デコードする行デコーダ108と、列アドレス信号CA
をデコードする列デコーダ109と、入力データDIを
受けるデータ入力バッファ110と、出力データ信号D
Oを出力するデータ出力バッファ111と、外部から与
えられるチップ選択信号/CS(ここで/はローアクテ
ィブを示す)および書込イネーブル信号/WEに応答し
て動作する読出/書込制御回路112とを含む。
れる行アドレス信号RAを受ける行アドレスバッファ1
06と、外部から与えられる列アドレス信号CAを受け
る列アドレスバッファ107と、行アドレス信号RAを
デコードする行デコーダ108と、列アドレス信号CA
をデコードする列デコーダ109と、入力データDIを
受けるデータ入力バッファ110と、出力データ信号D
Oを出力するデータ出力バッファ111と、外部から与
えられるチップ選択信号/CS(ここで/はローアクテ
ィブを示す)および書込イネーブル信号/WEに応答し
て動作する読出/書込制御回路112とを含む。
【0015】SRAM300において、ビット線負荷回
路102、マルチプレクサ103、書込バッファ10
4、センスアンプ105、行アドレスバッファ106、
列アドレスバッファ107、行デコーダ108、列デコ
ーダ109、データ入力バッファ110、データ出力バ
ッファ111、読出/書込制御回路112は電源電位と
して降圧回路301から出力される電位Vinに接続さ
れている。メモリセルアレイ101のみが電源電位Vc
cに接続されている。
路102、マルチプレクサ103、書込バッファ10
4、センスアンプ105、行アドレスバッファ106、
列アドレスバッファ107、行デコーダ108、列デコ
ーダ109、データ入力バッファ110、データ出力バ
ッファ111、読出/書込制御回路112は電源電位と
して降圧回路301から出力される電位Vinに接続さ
れている。メモリセルアレイ101のみが電源電位Vc
cに接続されている。
【0016】降圧回路301は外部から与えられたVc
cを降圧し、電源電位Vccよりも低い電位Vinを出
力する。その結果、電源電位としてメモリアレイ101
は外部から与えられる電源電位Vcc、その他の回路に
は電源電位Vccより低い電位Vinが与えられる。な
お、ここで、低い電位Vinは電源電位Vccが5Vの
とき約3.6Vである。なお、このVinの値は周辺回
路の作動限度電圧である約3Vまで下げてもよい。
cを降圧し、電源電位Vccよりも低い電位Vinを出
力する。その結果、電源電位としてメモリアレイ101
は外部から与えられる電源電位Vcc、その他の回路に
は電源電位Vccより低い電位Vinが与えられる。な
お、ここで、低い電位Vinは電源電位Vccが5Vの
とき約3.6Vである。なお、このVinの値は周辺回
路の作動限度電圧である約3Vまで下げてもよい。
【0017】このようにSRAMを構成することによっ
て、メモリセルアレイ101を構成するTFTにかかる
電源電位のみを周辺回路に対して高めに設定することが
できる。その結果、消費電力が少ない状態で、見かけ上
TFTのオン電流か増えることになり、メモリセルの安
定性が増す。
て、メモリセルアレイ101を構成するTFTにかかる
電源電位のみを周辺回路に対して高めに設定することが
できる。その結果、消費電力が少ない状態で、見かけ上
TFTのオン電流か増えることになり、メモリセルの安
定性が増す。
【0018】図2は図1に示した降圧回路301の構成
を示す回路図である。降圧回路301は、電源電位Vc
cと降圧された出力電位Vinの間に接続されたNMO
Sトランジスタ310を含む。
を示す回路図である。降圧回路301は、電源電位Vc
cと降圧された出力電位Vinの間に接続されたNMO
Sトランジスタ310を含む。
【0019】NMOSトランジスタ310のしきい値電
圧を|Vth|とする。トランジスタ310はゲートお
よびドレインが出力電位Vinに接続され、ソースが電
源電位Vccに接続されているので、電源電位Vccと
出力電位Vinの差が|Vth|より大きいとオンし、
小さいとオフする。このため、出力電位Vinは常に電
源電位Vccより|Vth|だけ低い電位が得られる。
圧を|Vth|とする。トランジスタ310はゲートお
よびドレインが出力電位Vinに接続され、ソースが電
源電位Vccに接続されているので、電源電位Vccと
出力電位Vinの差が|Vth|より大きいとオンし、
小さいとオフする。このため、出力電位Vinは常に電
源電位Vccより|Vth|だけ低い電位が得られる。
【0020】(2) 第2実施例 図3はこの発明の第2実施例を示すSRAMのブロック
図である。図3を参照して第2実施例に係るSRAM4
00は、読出/書込制御回路112に接続され、外部か
ら与えられる電源電位Vccを変化させる昇圧回路40
1と、昇圧回路401において出力された電位Vppを
電源電位として接続されたメモリセルアレイ402とを
含む。昇圧回路401およびメモリセルアレイ402を
除き、SRAM400の他の回路構成は図1に示したS
RAM300と同様であるのでその説明を省略する。
図である。図3を参照して第2実施例に係るSRAM4
00は、読出/書込制御回路112に接続され、外部か
ら与えられる電源電位Vccを変化させる昇圧回路40
1と、昇圧回路401において出力された電位Vppを
電源電位として接続されたメモリセルアレイ402とを
含む。昇圧回路401およびメモリセルアレイ402を
除き、SRAM400の他の回路構成は図1に示したS
RAM300と同様であるのでその説明を省略する。
【0021】図4は図3に示した昇圧回路401の構成
を示す回路図である。図4を参照して、昇圧回路401
は、電源電位Vccと昇圧された出力電位Vppの出力
ノード417との間に接続されたPMOSトランジスタ
411と、出力ノード417とPMOSトランジスタ4
11のゲート間に接続されたPMOSトランジスタ41
2と、接地電位とPMOSトランジスタ411のゲート
間に接続されたNMOSトランジスタ413とを含む。
を示す回路図である。図4を参照して、昇圧回路401
は、電源電位Vccと昇圧された出力電位Vppの出力
ノード417との間に接続されたPMOSトランジスタ
411と、出力ノード417とPMOSトランジスタ4
11のゲート間に接続されたPMOSトランジスタ41
2と、接地電位とPMOSトランジスタ411のゲート
間に接続されたNMOSトランジスタ413とを含む。
【0022】また、昇圧回路401は読出/書込制御回
路112から与えられるチップ選択信号CSおよび書込
イネーブル信号/WEが入力されたNANDゲート41
4と、NANDゲート414の出力が入力されたインバ
ータ415と、インバータ415の出力と出力電位Vp
pの間に接続された容量416とを含む。PMOSトラ
ンジスタ412とNMOSトランジスタ413のゲート
はNANDゲート414とインバータ415との間に設
けられたノード418に接続されている。
路112から与えられるチップ選択信号CSおよび書込
イネーブル信号/WEが入力されたNANDゲート41
4と、NANDゲート414の出力が入力されたインバ
ータ415と、インバータ415の出力と出力電位Vp
pの間に接続された容量416とを含む。PMOSトラ
ンジスタ412とNMOSトランジスタ413のゲート
はNANDゲート414とインバータ415との間に設
けられたノード418に接続されている。
【0023】昇圧回路401においては、書込時以外は
NANDゲート414は“H”レベルを出力するので、
NMOSトランジスタ413がオンし、PMOSトラン
ジスタ411のゲートは接地電位に接続される。そし
て、PMOSトランジスタ411がオンする。また、P
MOSトランジスタ412をオフする。また、容量41
6も充電されない。したがって、電位Vppは外部から
与えられた電源電位Vccをそのまま出力する。
NANDゲート414は“H”レベルを出力するので、
NMOSトランジスタ413がオンし、PMOSトラン
ジスタ411のゲートは接地電位に接続される。そし
て、PMOSトランジスタ411がオンする。また、P
MOSトランジスタ412をオフする。また、容量41
6も充電されない。したがって、電位Vppは外部から
与えられた電源電位Vccをそのまま出力する。
【0024】しかし、書込時はNANDゲート414は
“L”レベルを出力するので、NMOSトランジスタ4
13がオフし、PMOSトランジスタ412がオンする
ので、PMOSトランジスタ411のゲートはPMOS
トランジスタ412を介して電位Vppに接続される。
また、容量416は徐々に充電される。Vppは電位が
Vcc+Vthになるまで上昇する。その結果、電源電
位として読出時にはメモリセルアレイ202は外部から
与えられる電源電位Vccより高い電位Vpp、その他
の回路には電源電位Vccが与えられる。なお、ここで
しきい値VthはPMOSトランジスタ411のしきい
値である。
“L”レベルを出力するので、NMOSトランジスタ4
13がオフし、PMOSトランジスタ412がオンする
ので、PMOSトランジスタ411のゲートはPMOS
トランジスタ412を介して電位Vppに接続される。
また、容量416は徐々に充電される。Vppは電位が
Vcc+Vthになるまで上昇する。その結果、電源電
位として読出時にはメモリセルアレイ202は外部から
与えられる電源電位Vccより高い電位Vpp、その他
の回路には電源電位Vccが与えられる。なお、ここで
しきい値VthはPMOSトランジスタ411のしきい
値である。
【0025】このように回路を構成することによって、
読出時のみメモリセルアレイ402を構成するTFTに
かかる電源電位のみを高めに設定することができる。し
たがって、このように回路を構成すれば、常時は消費電
力が少ないにも関わらず、読出時にのみ見かけ上TFT
のオン電流が増えることになり、メモリセルの安定性が
増す。
読出時のみメモリセルアレイ402を構成するTFTに
かかる電源電位のみを高めに設定することができる。し
たがって、このように回路を構成すれば、常時は消費電
力が少ないにも関わらず、読出時にのみ見かけ上TFT
のオン電流が増えることになり、メモリセルの安定性が
増す。
【0026】なお、上記実施例においては、メモリセル
アレイ101,402を構成するメモリセル面積が小さ
いメモリセルとしてTFTを用いた場合について説明し
たが、この発明はこれに限らず、メモリセルとして図7
に示す高抵抗型のメモリセルを用いた場合についても適
用できるのは言うまでもなく、この場合にも上記と同様
の効果を得ることができる。
アレイ101,402を構成するメモリセル面積が小さ
いメモリセルとしてTFTを用いた場合について説明し
たが、この発明はこれに限らず、メモリセルとして図7
に示す高抵抗型のメモリセルを用いた場合についても適
用できるのは言うまでもなく、この場合にも上記と同様
の効果を得ることができる。
【0027】
【発明の効果】以上のように請求項1に係る発明によれ
ば、メモリセルに対して周辺回路に電源電圧が降圧され
た電位が印加される。その結果、低電圧動作が可能でか
つ低消費電力のSRAMが提供できる。
ば、メモリセルに対して周辺回路に電源電圧が降圧され
た電位が印加される。その結果、低電圧動作が可能でか
つ低消費電力のSRAMが提供できる。
【0028】請求項2に係るSRAMにおいては、周辺
回路部には低電圧が印加され、メモリセルには、その読
出時のみに電源電圧より高い電位が印加される。読出時
にのみ見かけ上メモリセルを構成するトランジスタのオ
ン電流が増え、メモリセルの安定性が増す。その結果、
低電圧動作が可能で、低消費電力でありかつメモリセル
の安定性が増すSRAMが提供できる。
回路部には低電圧が印加され、メモリセルには、その読
出時のみに電源電圧より高い電位が印加される。読出時
にのみ見かけ上メモリセルを構成するトランジスタのオ
ン電流が増え、メモリセルの安定性が増す。その結果、
低電圧動作が可能で、低消費電力でありかつメモリセル
の安定性が増すSRAMが提供できる。
【図1】 第1実施例に係るSRAMのブロック図であ
る。
る。
【図2】 降圧回路の回路図である。
【図3】 第2実施例に係るSRAMのブロック図であ
る。
る。
【図4】 昇圧回路の回路図である。
【図5】 従来のSRAMの構成を示す模式図および動
作波形図である。
作波形図である。
【図6】 TFTを用いたメモリセルの模式図である。
【図7】 高抵抗型メモリセルの模式図である。
101 メモリセルアレイ、102 ビット線負荷、1
03 マルチプレクサ、300 SRAM、301 降
圧回路、400 SRAM、401 昇圧回路、402
メモリセルアレイ。
03 マルチプレクサ、300 SRAM、301 降
圧回路、400 SRAM、401 昇圧回路、402
メモリセルアレイ。
Claims (2)
- 【請求項1】 第1の電位を有する電源電圧を受けるス
タティック型半導体記憶装置であって、 MOSトランジスタで構成されるスタティック型のメモ
リセルと、 前記スタティック型メモリセルを作動させる周辺回路部
と、 前記周辺回路部への印加電圧として前記第1の電位より
も低い第2の電位を準備する手段とを含む、スタティッ
ク型半導体記憶装置。 - 【請求項2】 前記第1電位よりも高い第3電位を準備
する手段を含み、前記第3電位を前記スタティック型メ
モリセルにその読出時に供給する、請求項1に記載のス
タティック型半導体記憶装置。
Priority Applications (2)
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---|---|---|---|
JP6204978A JPH0869693A (ja) | 1994-08-30 | 1994-08-30 | スタティック型半導体記憶装置 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6204978A JPH0869693A (ja) | 1994-08-30 | 1994-08-30 | スタティック型半導体記憶装置 |
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Family Applications (1)
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---|---|---|---|
JP6204978A Withdrawn JPH0869693A (ja) | 1994-08-30 | 1994-08-30 | スタティック型半導体記憶装置 |
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Country | Link |
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JP (1) | JPH0869693A (ja) |
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1994
- 1994-08-30 JP JP6204978A patent/JPH0869693A/ja not_active Withdrawn
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1995
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