KR100215734B1 - 반도체 기억장치 및 데이타처리장치 - Google Patents

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히로시 가야모또
마사히꼬 나까지마
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야스카와 히데아키
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Abstract

구성
폴리실리콘 고저항 부하형 메모리 셀의 SRAM 주변회로에 있어서, 기록 동작시에 선택될 워드선(WL)의 전위를 전원 전위(VDD)보다 높은 전위(VVOL)로 설정하는 워드선 전위 변압 회로(50)를 설치한다. 이 워드선 전위 변압 회로(50)는 링 오실레이터 회로(51), 변압 타이밍 신호 발생 회로(54), 승압 게이트 제어 신호 작성 회로(55), 승압 전위 발생 회로(56), 워드선 공급 전위 합성 회로(57) 및 워드선 전위 인가 제어 회로를 갖고 있다.
효과
기록시에만 워드선(WL)의 전위를 높이는 것이 가능하고, 기록시에 요구되는 메모리셀의 기억 노드 전위의 값을 고전위로 설정할 수 있고, 그로 인해, 저전압 전원의 사용이 가능하게 된다.

Description

반도체 기억장치 및 데이타 처리장치
본 발명은 반도체 기억 장치 및 데이타 처리장치에 관한 것으로, 특히 플립플롭의 메모리 셀군을 구비한 RAM에 있어서 주변 회로의 개량에 관한다.
내부 동기 방식을 채용하는 고저항 부하형의 스타틱 RAM(SRAM)의 구성은, 예를 들면 제 21 도에 나타내는 바와 같이, 다수의 폴리 실리콘 고저항 부하형 메모리셀(1)을 매트릭스 형태로 배열한 메모리셀 어레이(블록) 20내지 215와, 그중의 메모리셀을 선택하여 정보의 기록 동작, 판독 동작을 실현하는 주변 회로로 되어 있다. 도 21 및 도 22에 나타나는 주변 회로의 개략 구성은, 외부에서 입력되는 제어 신호에 기초하여 칩내의 소정의 회로에 칩 셀렉트 신호[CS(바)], 기록 인에이블 신호[WE(바)], 출력 인에이블 신호[OE(바)]를 공급하는 칩 컨트롤 회로(21)와, 워드선(WL)의 선택을 하는 X-디코더(행디코더) 및 워드선 버퍼 회로(22)와 트랜스퍼 게이트 회로(23)의 선택을 하는 Y-디코더(열디코더)(24)와, 블록(20내지 215)중 어느 하나를 선택하기 위한 블록 신호 (BLOCK)를 송출하기 위한 소위 Z 어드레스 버퍼 회로(블록 신호 발생 회로)(25)와, X-디코더(22)에 정보를 보내는 X 어드에스 버퍼 회로(26)와, Y-디코더(24)에 정보를 보내는 Y 어드레스 버퍼 회로(27)와, X,Y 및 Z 어드레스 버퍼 회로의 어드레스 입력 신호의 천이를 검출하여 펄스를 발생하는 어드레스 천이 검출 회로(28,29,30)(ATD)와, 이들의 ATD에서 발생한 기본 펄스를 이용하여 예를 들면 판독 직전에 비트선[BL, BL(바)]을 프리차지 및 이코라이즈시키기 위한 제어 신호를 생성하는 내부 동기 회로(31)와, 기록시와 판독시의 데이타선 전위를 제어하는 데이타선 부하 회로(32)와, 판독시에 메모리셀(1)로부터 트랜스퍼 게이트 회로(23)를 통해서 데이타선에 나타나는 미소전압[SIN, SIN(바)]을 검출하여 증폭 출력[SO, SO(바)]을 출력하는 센스 앰프 회로(33)와, 기록시에 기록데이타를 비트선[BL, BL(바)]에 송출하는 기록 드라이버 회로(34)와, 기록시와 판독시의 비트선[BL, BL(바)]의 전위 또는 부하를 제어함과 동시에 판독 직전에 비트선[BL, BL(바)]을 같은 전위로 이코라이즈하는 비트선 부하 회로(35)와, 비트선 부하 회로(35) 및 데이타선 부하 회로(32)를 제어하는 비트선 데이타선 부하 컨트롤 회로(36)와, I/O 버퍼 회로(37)와, 내부 동기 회로(31)로부터의 신호를 기초로 센스앰프 회로(33)가 다이나믹으로 구동하도록 센스앰프 제어펄스(
Figure kpo00002
SA 1 3 1 3 0 0 1 2 DD
선택되는 워드선(WL)의 전위는 X-디코더 및 워드선 버퍼 회로(22)로 구성되는 논리 회로에 의하여 논리 진폭의 고레벨「H」인 전원 전위(VDD)로 설정되지만, 지금 비트선(BL)에 「H」비트선[BL(바)]에 접지 전압의 저레벨 전위(이하 간단히「L」로서 나타낸다)를 부여하여 데이타의 기록을 행하는 경우에 대하여 고찰하면, 메모리셀(1)의 기억 노드(n1, n2)의 전위는 다음과 같이 된다. 즉 워드선(WL)의 전위(VWL)는 전원 전위(VDD)로 설정됨으로 메모리셀(1)내의 기억 노드(n1)의 최대 전위(V1)는 다음식으로 나타낸다.
V1= VWL-VT1-VB= VDD-VT1-VB(1)
단, VDD는 전원 전위, VT1은 전달 게이트인 N 채널형 MOS 트랜지스터(N3, N4)의 임계값 전압, VB는백게이트 효과에 의한 전압 강하분이다. 또한 메모리셀(1)내의 기억노드(n1, n2)는 각각 폴리실리콘 고저항(HR1, HR2)을 거쳐 전원 전위(VDD)에 접속되어 있지만, 이 폴리실리콘 고저항(HR1, HR2)의 저항치는 대기시(정지시)의 소비 전류를 억제하기 위하여 일반적으로 수백기가(giga) 옴에서 수테라(tera) 옴의 값으로 설정되어 있다. 따라서 이 고저항(HR1, HR2)을 거쳐 흐르는 전류는 매우 미소하고, 식(1)에서 나타낸 기록시의 기억 노드(n1)의 최대 전위(V1)를 전원 전위(VDD)측으로 올릴 능력은 없다. 풀업 효과를 갖게 하기 위하여 폴리실리콘 고저항(HR1, HR2)의 저항치를 내린다면, 대기시(정지시)의 소비 전류가 증대하여 버린다. 따라서 기억 노드(n1)의 최대 전위(V1)는 식(1)에서 부여되지만, 메모리셀(1)의 플립플롭[트랜지스터(N1, N2)]이 데이타를 유지하기 위해서는
V1 ＞ VT2 : (2)
의 조건을 만족할 필요가 있다. 단 VT2는 N 채널형 MOS 트랜지스터(N1, N2)의 임계치 전압이다. 따라서 식(2)에 식(1)을 대입하면,
VWL-VT1-VB= VDD-VT1-VB＞VT2(3)
의 조건이 기록시에 있어서 만족시키지 않으면 안된다.
식(3)을 만족하지 않는 상태에서 기록 동작이 행해진다면, 플립플롭의 N 채널형 MOS 트랜지스터(N1, N2)가 함께 오프 상태로 되어 버려서 메모리셀(1)의 데이터 유지를 할 수 없게 되어 버린다. 이와 같이 메모리셀(1) 자체가 플립플롭으로서 동작하지 않는 상태에서, 어떠한 요인으로 메모리셀(1)에 노이즈가 실린다던가, 또는 데이타의 판독 동작이 개시되면, 메모리셀(1)의 데이타는 간단하게 파괴하여 버린다.
여기서, 반도체 기술상에서 일반적으로
VT1= VT2≒ 0.9v VB≒0.6v
로 가정하면,
VDD＞ 2.4v
의 조건을 만족할 필요가 있다. 따라서 이 가정에 의하면, 종래기술을 사용한 SRAM에서는 전원 전압(VDD)이 2.4v 보다도 높은 전위가 아니면 데이타의 기록 및 판독을 할 수 없게 된다.
그런데 일반적으로 전탁(탁상 계산기)등에서는 전지를 전원으로서 사용하고 있으며 그 전원전압은 3v이다. 그러나 전지는 수명에 따라서 그 전원 전압이 서서히 저하하여 3v에서 낮은 값으로 되어간다. 이 전탁 등에 종래의 SRAM을 3v 전지로서 구동하면 전지 전위가 0.6v 내려간 시점에서 SRAM의 동작이 불가능하게 됨으로 전지 교환의 빈도가 높다.
다른 한편으로는, 저전압 전원에서 사용되는 SRAM으로서 폴리실리콘 고저항(HR1, HR2)대신에 P채널형 MOS 트랜지스터로 한 완전 CMOS형의 메모리셀이 존재한다. 그러나 이 메모리셀의 경우는 반도체 기술상, N채널형 MOS 트랜지스터와 P채널형 MOS 트랜지스터 사이에 소자 분리를 위한 분리 영역을 확보할 필요가 있으므로, 셀사이즈의 증대를 초래한다. 이에 대해 고저항 부하형 메모리셀은 N채널형 MOS 트랜지스터상에 절연막을 통해 폴리실리콘 고저항 층을 형성한 3 차원 구조를 채용할 수 있으므로 셀 사이즈의 축소화의 이익이 있다. 그러나 고저항 부하형 메모리셀을 사용한 SRAM은 상기한 이유에 의하여 저전압 전원을 사용할 수 없다는 문제점이 있다.
그러므로 고저항 부하형 메모리셀을 이용한 SRAM을 저전압의 전지에서도 충분히 구동할 수 있도록 저전압 전원의 VDD로 식(3)을 성립시키기 위해서는 2개의 방법이 고려된다. 즉 임계치 전압(VT1, VT2)을 감소시키는 것, 백케이트 효과에 의해 전압 VB를 감소시키는 것이다. 우선 임계치 전압(VT1, VT2)을 감소시키는 것은 프로세스 조건의 복잡함과 해당하는 트랜지스터(N1, N2)의 임계치 전압을 변화시키는 것에 의해 메모리셀 자체의 안정성 열화를 초래한다. 따라서 이 방법은 실용적인 방법이 아니다. 다른 편으로는 기록시에 있어서 백게이트 효과에 의한 전압(VB)을 감소시키는 것은 메모리셀부의 기판 용량이 크고, 또한 신설의 제어 회로에 의한 소비 전력의 증대를 가져옴으로, 이것도 실용적이지 않다. 전지 수명등에 의한 전원 전압의 저하를 고려하면, 전원 전위(VDD)는 3v 이상이지 않으면 안된다. 따라서 전원 전위(VDD)가 3v 이하에서는 데이타의 기록 동작이 불가능하다.
본 발명은 상기 문제점을 해결하는 것이고, 그 과제는 완전 CMOS형의 메모리셀의 구성을 채용하지 않아도 고저항 부하, 부하 MOS나 박막 기술을 채용하는 부하수단을 갖춘 메모리셀의 SRAM에 있어서 메모리 사이즈의 축소화하에서 소비 전력의 절약을 할 수 있고, 또한 간단한 배터리 등의 사용에 의한 저전압 전원에서 기록 동작이 가능의 반도체 기억 장치 및 그것을 사용한 데이타 처리장치를 제공하는데 있다.
도 1은 본 발명을 적용한 실시예에 관한 폴리실리콘 고저항 부하형 메모리 셀을 구비하는 스타틱 RAM의 개략 전체 구성을 나타내는 블록도.
도 2는 반도체 기억 장치의 주변 회로에 있어서 새로운 회로 구성 중, 주로 기록 동작에 관련하는 부분을 나타내는 블록도.
도 3은 주변 회로에 있어서 링 오실레이터 회로 및 변압 타이밍 신호 발생회로를 나타내는 회로도.
도 4는 링 오실레이터 회로에 있어서 링 오실레이터의 상세를 나타내는 회로도.
도 5는 주변 회로에 있어서 승압 게이트 제어 신호 발생 회로의 상세를 나타내는 회로도.
도 6은 주변 회로에 있어서 승압 전위 발생 회로의 상세를 나타내는 회로도.
도 7은 주변 회로에 있어서 워드 선 공급 전의 합성 회로의 상세를 나타내는 회로도.
도 8은 주변회로에 있어서 X-디코더 및 워드 선 버퍼 회로와 워드선 전위 인가 제어 회로의 상세를 나타내는 회로도.
도 9는 주변 회로에 있어서 승압 검출 회로의 상세를 나타내는 회로도.
도 10은 주변 회로에 있어서 센스 앰프 제어 회로의 상세를 나타내는 회로도.
도 11은 주변 회로에 있어서 비트선, 데이타선 부하 컨트롤 회로의 상세를 나타내는 회로도.
도 12는 주변 회로에 있어서 데이타선 부하 회로 및 비트선 부하 회로의 상세를 나타내는 회로도.
도 13은 링 오실레이터 회로 및 변압 타이밍 신호 발생 회로에 있어서 각각의 신호 파형을 나타내는 타이밍도.
도 14는 승압 게이트 제어 신호 발생 회로에 있어서 각각의 신호 파형을 나타내는 타이밍도.
도 15는 승압 전위 발생회로에 있어서 각각의 신호 파형을 나타내는 타이밍도.
도 16은 공급 전위 합성회로에 있어서 각각의 신호 파형을 나타내는 타이밍도.
도 17은 워드선 전위 인가 제어 회로에 있어서 각각의 신호 파형을 나타내는 타이밍도.
도 18은 장치에 있어서 판독시의 노이즈 발생에 따른 불합리를 설명하기 위한 판독 회로계에 있어서의 각각의 신호 파형을 나타내는 타이밍도.
도 19는 장치에 있어서 판독시의 노이즈 발생에 따른 불합리를 개선한 판독회로계에 있어서의 각각의 신호 파형을 나타내는 타이밍도.
도 20은 장치의 응용예에 관련되는 전자메모장의 구성을 나타내는 블록도.
도 21은 스타틱 RAM의 일반적인 개략 전체구성을 나타내는 블록도.
도 22는 종래의 스타틱 RAM의 주변 회로를 나타내는 블록도.
도 23은 종래예에 있어서 X-디코더 및 워드 선 버퍼 회로의 상세를 나타내는 회로도.
도 24는 스타틱 RAM에 있어서 고저항 부하형 메모리셀을 나타내는 회로도.
도면의 주요부분에 대한 부호의 설명
1 : 폴리실리콘 고저항 부하형 메모리 셀
20내지 215: 메모리 셀 어레이(블록)
21 : 칩 컨트롤 회로 22 : X-디코더 및 워드선 버퍼 회로
23 : 트랜스퍼 게이트 회로 24 : Y-디코더
25 : Z-디코더 26 : X 어드레스 버퍼 회로
27 : Y 어드레스 버퍼 회로 28,29,30 : 어드레스 천이 검출 회로
31 : 내부 동기 회로 32 : 데이타선 부하 회로
34 : 기록 드라이버 회로 35 : 비트선 부하 회로
36 : 비트선, 데이타선 부하 컨트롤 회로 37 : I/O버퍼 회로
38 : 센스 앰프 제어 회로 39 : 승압 검출 회로
39a : 지연 회로 39b : 타이밍 회로
50 : 워드선 전위 변압 회로 51 : 링 오실레이터 회로
52 : 링 오실레이터 53 : 선택 구동 회로
54 : 변압 타이밍 신호 발생 회로 55 : 승압 게이트 제어 신호 작성 회로
55a : 제 1 승압 게이트 제어 신호 작성 회로
55aa, 55ba, 56a : 전하 주입 회로
55ab, 55bb, 55be, 56b, 56f : 전위 인가 회로
55ac, 55bc, 56c : 리미터 회로
55b : 제 2 승압 게이트 제어 신호 작성 회로
55bd, 56d, 57ab, 57ac, 57ad, 57bb, 57bc, 59a, 59b : 전위 전달 회로
55bf : 방전 회로 56 : 승압 전위 발생 회로
57 : 워드선 공급 전위 합성 회로 57a : 전원 전위 공급계
57b : 승압 전위 공급계 57aa : 버퍼 회로
57ba : 타이밍 및 버퍼 회로 59 : 워드선 전위 인가 제어 회로
59c : 방전 타이밍 회로 59d : 승압 캐패시터 방전 회로
59e : 워드선 방전 회로
본 발명은 제 1 전원 전위(예를 들면 고전위)와 제 2 전원 전위(예를 들면 저전위) 사이에 직렬 접속된 제 1 부하 수단(예를 들면 폴리실리콘 고저항 부하, 부하MOS, 박막 트랜지스터등) 및 제 1 절연 게이트형 전계 효과 트랜지스터 및 제 1 전원 전위와 제 2 전원 전위 사시에 직렬 접속된 제 2 부하 수단(예를 들면 폴리실리콘 고저항 부하, 부하 MOS, 박막 트랜지스터등) 및 제 2 절연 게이트형 전계효과 트랜지스터를 갖는 플립플롭과, 그 플립플롭 기억 노드와 비트선 사이에 접속되어 워드선의 전위를 게이트 입력으로 하는 억세스용 절연 게이트형 전계 효과 트랜지스터로 구성되는 메모리셀을 구비하는 반도체 기억 장치에 있어서 상기 과제를 해결하기 위하여 정보 기록 동작시에 있어서 선택될 워드선을 양쪽 전원 전위 사이에 속하지 않고 제 1 전원 전위를 초과하는 값의 기록 전위로 실질적으로 설정하는 워드선 전위 변압 수단을 채용한다. 이 신규 구성에 관한 워드선 전위 변압수단은 정보 기록시에 있어서 전원 전압 사이에 속하는 값의 전위와 상기 기록 전위 사이에서 승강압 동작을 반복하는 변압 반복 수단을 가지고, 또한 워드선 전위 변압 수단은 상기 기록 전위치를 2회 이상의 승압 조작으로 체증하여 생성하는 다단 승압 수단을 가진다. 구체적인 워드선 전위 변압 수단의 구성으로서는 발진 수단, 변압 타이밍 신호 발생 회로, 승압 전위 발생 수단, 승압 제어 신호 작성 수단, 워드선 공급 전위 합성 수단 및 워드선 전위 인가 제어 수단을 포함한다. 발진수단은 정보 기록 동작시에 반복 펄스를 발진한다. 변압 타이밍 신호 발생 회로는 이 발진 펄스를 기초로 복수의 소요의 타이밍 신호를 생성한다. 승압 전위 발생 수단은 소요의 타이밍 신호의 소요 신호를 기초로 예를 들면 전원의 고전위보다도 높은 승압전위를 생성한다. 승압 제어 신호 작성 수단은 소요의 타이밍 신호의 소정 신호를 기초로 예를 들면 전원의 고전위보다도 높은 승압 제어 신호를 작성한다. 워드선 공급 전위 합성 수단은 상기 전압 전위 발생 수단에서 공급되는 상기 승압전위와 전원에서 공급되는 고전위를 상기 승압 제어 신호에 기초하여 선택적으로 시리얼 출력인 워드선 공급 전위를 합성한다. 워드선 전위 인가 제어 수단은 상기 소요의 타이밍 신호의 소정 신호 및 상기 승압 제어 신호에 기초하여 상기 선택될 워드선으로의 상기 워드선 공급 전위의 인가를 제어한다. 이러한 판독 동작시에 있어서의 워드선 전위의 승압 조작에서, 승압 과정의 소요 시간내에 발생하는 노이즈의 악영향을 제거하기 위해, 본 발명에서는 데이타선 주변 회로의 개선책을 강구하고 있다. 즉 정보 판독시에 있어서 워드선이 기록 전위로 설정되는 시점을 검출하는 전위 설정 검출 수단과 그 전위 설정 검출 수단의 출력에 기초하여 센스앰프 수단을 능동화 하기 위한 센스 앰프 제어 신호를 송출하는 센스 앰프 제어 수단을 가지는 구성으로 되어 있다.
이러한 수단에 의하면 기록 동작시에서는 워드선 전위 변압 수단에 의하여 워드선의 전위가 예를 들면 전원 전위보다도 높은 승압 전위로 설정된다. 이 승압전위는 메모리셀의 억세스용 절연 게이트형 전계 효과 트랜지스터의 게이트 입력에 인가되지만, 비트선의 전위가「H」일때, 트랜지스터를 거쳐 메모리셀의 기억 노드에 전달되는 기록 전위는 승압 전위와 그 트랜지스터의 임계치 전압(일반적으로 배게이트 효과에 의한 전압 강하분도 포함한다)의 차 값이다. 이 차 값이 플립플롭을 구성하는 게이트형 전계 효과 트랜지스터의 임계치 전압보다도 클 때 기록 동작이 정상적으로 행하여진다. 전원 전위가 낮은 전압 전원이어도 상기 게이트 입력에 전원 전위보다 높은 승압 전위가 인가됨으로, 기록 동작이 지장 없이 행하여지게 된다. 바꾸어 말하면, 종래에 비하여 저전압의 전원의 사용이 가능하게 되고, 또한 전원 전지의 수량을 감소시킬 수 있다.
정보 기록 기간중, 워드선 전위를 일률적으로 승압 상태로 유지하는 것도 가능하지만 충분한 승압전위를 확실하게 확보하기 위하여 워드선 전위 변압 수단으로서는 정보 기록시에 상기 승압 전위와 저전원 전위 사시에서 승압, 강압 동작을 반복하는 변압 반복 수단을 가지는 구성으로 하는 것이 좋다. 이 변압 반복 수단에 의하면 기록 기간중, 동일한 데이타를 몇 번이나 기록하는 다중 체크 방식에 의한 기록 동작이 실현되고, 오류 기록을 방지할 수 있다. 또한 워드선 전위 변압수단이 승압 전위를 2회 이상의 승압 조작으로 체증하여 생성하는 다단 승압 수단을 가지는 경우에는 충분히 높은 승압 전위를 확보할 수 있다.
이와 같이 본 발명에서는 전원 전위를 선택시킨 워드선에 공급하는 것이 아니라, 워드선 전위 변압 수단으로부터의 승압 전위를 워드선에 공급하는 것이지만, 워드선이 소정의 승압 전위로 설정되기까지 어느 정도의 시간 지체가 생긴다. 그러므로 본 발명에 있어서 데이타선 주변 회로로서는 정보 판독시에서 워드선이 기록전위로 설정되는 시점을 검출하는 전위 설정 검출 수단과, 그 전위 설정 검출 수단의 출력에 기초하여 센스 앰프를 능동화하기 위한 센스 앰프 제어 신호를 송출하는 센스 앰프 제어 수단을 가지는 구성으로 되어 있다. 이러한 회로 구성에 의하면 워드선의 전위가 소정의 값으로 설정된 후, 센스 앰프가 능동화하는 것에 인하여, 데이타선상에 노이즈가 발생하고, 데이타선상에 반전 데이타가 나타나 있어도, 센스 앰프가 그것을 증폭하지 않으므로 반전 데이타가 나타나 있어도, 센스 앰프가 그것을 증폭하지 않으므로 반전 데이타의 증폭 전위를 상쇄 완화하는데 필요로 하는 시간을 없앨 수 있다. 따라서 오류 판독의 발생의 억제나 센스 앰프의 후단 회로에 있어서 각종 신호의 타이밍 조정이 용이하게 된다.
다음에, 본 발명에 관한 실시예를 첨부 도면에 따라서 설명한다.
도 1 은 본 발명의 실시예에 관한 모노리식의 폴리실리콘 고저항 부하형 메모리셀을 구비하는 SRAM의 전체 개략 구성을 나타내는 블록도이고, 도 2 는 SRAM의 주변 회로에 있어서 새로운 회로 구성 중, 주로 기록 동작에 관련되는 부분을 나타내는 블록도이다. 또한 도 1 에서 도 22 에 나타내는 부분과 동일 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다.
본 실시예에서는 워드선 펄스 구동 방식이 채용되고 있으며, 내부 동기 회로(31)는 워드선(WL)이 선택되어 판독 동작중의 메모리셀(1)에 유입하는 전류를 줄이기 위해, 어드레스 천이 검출 회로(28, 29, 30)(ATD)에서 발생한 기본 펄스를 기초로 하여 워드선(WL)을 일정 기간만큼 펄스 구동하기 위한 오토 파워다운 신호(APD)를 생성한다. 칩 컨트롤 회로(21)는 시스템 제어 신호[CS(바)], 라이트 이네이블신호[WE(바)] 및 아웃풋 이네이블 신호[OE(바)]를 생성한다. 본 실시예에 있어서 새로운 구성의 1개는 기록 동작의 워드선 선택시에 있어서 워드선(WL)의 전위를 전원 전위(VDD) 이상으로 설정하는 워드선 전위 변압 회로(50)를 가지는 것에 있다. 이 워드선 전위 변압 회로(50)의 내부 구성은 도 2에 나타나듯이 링 오실레이터 회로(51), 변압 타이밍 신호 발생 회로(54), 승압 게이트 제어 신호 작성 회로(55), 승압 전위 발생 회로(56), 워드선 공급 전위 합성 회로(57) 및 워드선 전위 인가 제어 회로(59)를 가진다.
링 오실레이터 회로(51)는 내부 동기 회로(31)로부터의 시스템 제어 신호[SC(바)]를 기초로 반복 펄스를 생성한다. 링 오실레이터 회로(51)는 도 3에 나타내는 바와 같이 링 오실레이터(52)와, 오토 파워다운 신호(APD), 라이트 이네이블 신호[WE(바)] 및 시스템 제어 신호[SC(바)]를 입력으로 하여 링 오실레이터(52)를 선택적으로 능동화시키는 선택 구동 회로(53)로 구성되어 있다. 링 오실레이터(52)는 도 4에 나타내는 복수의 논리 회로의 루프 접속으로 구성되고, 선택 구동 회로(53)의 출력[A(「H」)]의 인가 기간중 반복 발진 펄스(B)를 발생한다. 변압 타이밍 신호 발생 회로(54)는 도 3에 나타내는 바와 같이, 복수의 조합 논리 회로와 복수의 지연 회로로 구성되고, 시스템 제어 신호[SC(바)]와 링 오실레이터(51)의 출력인 반복 발진 펄스(B)를 기초로 전원 전위(VDD)를 펄스 파고(波高)로 하는 소요의 타이밍 신호(tR, t1, t2, t3)를 작성한다.
승압 게이트 제어 신호 작성 회로(55)는 타이밍 신호(tR, t1, t2, t3) 및 블록 신호(BLOCK)를 기초로 워드선 전위 변압 회로(50)에 있어서의 소정의 MOS 트랜지스터의 게이트를 구동 제어하는 승압 게이트 제어 신호(VTO, Vgate)를 작성한다. 승압 게이트 제어 신호 작성 회로(55)의 회로 구성은 도 5에 나타나듯이 승압 게이트 제어 신호 작성 회로(55)의 회로 구성은 도 5에 나타나듯이 승압 게이트 제어 신호(VTO)를 작성하는제 1 승압 게이트 제어 신호 작성 회로(55a)와 승압게이트 제어 신호(Vgate)를 작성하는 제 2 승압 게이트 제어 신호 작성 회로(55b)로서 이루어진다.
제 1 승압 게이트 제어 신호 작성 회로(55a)는 타이밍 신호(t1)와 블록 신호(BLOCK)를 기초로 승압 캐패시터(C1)를 충전하는 전하 주입 회로(55aa)와, 타이밍 신호(t1), 블록 신호(BLOCK) 및 타이밍 신호(tR)를 기초로 승압 캐패시터(C1)부극 전위를 높이는 전위 회로(55ab)와 승압시에 있어서 승압 게이트 제어 신호(VTO)가 필요 이상으로 승압되지 않도록 제어하는 리미터 회로(55ac)로 이루어진다. 또한 승압 캐패시터(C1)의 한쪽 전극은 게이트 전극과 동일중의 1층째의 폴리실리콘층을 이용하여 형성되고, 다른 쪽의 전극은 절연막을 거쳐 폴리실리콘 고저항 부하와 동일층의 2층째의 폴리실리콘층을 이요하여 형성된다. 제 2 승압 게이트 제어 신호작성 회로(55b)는 타이밍 신호(t1)와 블록 신호(BLOCK)를 기초로 1단째의 승압 캐패시터(C2)를 충전하는 1단째의 전하 주입 회로(55ba)[제 1 제어 신호 작성 회로(55a)의 전하 주입 회로(55aa)의 일부 회로 구성을 겸용하고 있다]와, 블록 신호(BLOCK) 및 타이밍 신호(t2)를 기초로 1 단째의 승압캐패시터(C2)의 부극 전위를 높이는 1단째의 전위 인가 회로(55bb)와, 승압시에 있어서 전하 주입 회로(55ba)의 MOS 트랜지스터(T4)의 파괴를 방지하는 리미터 회로(55bc)와 승압 캐패시터(C2)의 부극 전위를 전달하는 전위 전달 회로(55bd)와 블록 신호(BLOCK) 및 타이밍 신호(t3)를 기초로 2 단째의 승압 캐패시터(C3)의 부극 전위를 높이는 2 단째의 전위 인가 회로(55be)와 블록 신호(BLOCK) 및 타이밍 신호(t1)를 기초로 2 단째의 승압 캐패시터(C3)의 전하를 방전시키는 방전 회로(55bf)로 구성되어 있다. 1단째의 전하 주입 회로(55ba), 승압캐패시터(C2), 전위 인가 회로(55bb)는 2단째의 승압 캐패시터(C3)에 대한 실질적인 충전 회로를 구성하고 있다. 또한 승압 캐패시터(C2, C3)의 한쪽 전극은 게이트 전극과 동일한 층의 1층째의 폴리실리콘층을 이용하여 형성되고 그 다른쪽의 전극은 절연막을 거쳐 폴리실리콘 고저항 부하와 동일층의 2층째의 폴리실리콘층을 이용하여 형성된다.
승압 전위 발생 회로(56)는 라이트 이네이블 신호[WE(바)], 타이밍 신호(t1, t2, t3)를 기초로 전원 전위(VDD)이상의 값의 승압 전위(VPP)를 발생한다. 승압 전위 발생 회로(56)의 회로 구성은 도 6에 도시된 바와 같이 타이밍 신호(t1)를 기초로 1단째의 승압 캐패시터(C4)를 충전하는 1단째의 전하 주입 회로(56a)와 라이트 이네이블신호[WE(바)] 및 타이밍 신호(t2)를 기초로 1단째의 승압 캐패시터(C4)의 부극전위를 높이는 1단째의 전위 인가 회로(56b)와 승압시에 있어서 전위 전달 회로(56d)의, MOS 트랜지스터(T11)의 파괴를 방지하는 리미터 회로(56c)와 승압시에 있어서 전위 전달 회로(56d)와 라이트 이네이블 신호[WE(바)] 및 타이밍 신호(t2)를 기초로 전위 전달 회로(56d)에 전원 전위(VDD)를 인가하는 전위 인가 회로(56e)와 승압 캐패시터(C5)의 부극 전위를 높이는 2단째의 전위 인가 회로(56f)가지고 있다. 또한 승압 캐패시터(C4, C5)의 한쪽 전극은 게이트 전극과 동일층의 1층째의 폴리실리콘층을 이용하여 형성되고, 다른쪽의 전극은 절연막을 거쳐 폴리실리콘 고정항 부하와 동일층의 2층째의 폴리실리콘층을 이용하여 형성시킨다.
워드선 공급 전위 합성 회로(57)는 라이트 이네이블 신호[WE(바)], 블록 신호(BLOCK), 타이밍 신호(tR) 및 승압 게이트 제어 신호(VTO, Vgate)를 기초로 전원전위(VDD)와 승압 전위(VPP)를 선택적으로 전환하여 워드선에 인가하기 위한 워드선 공급 전위(VYOL)를 합성한다. 이 워드선 공급 전위 합성 회로(57)의 구성은 도 7에 도시하는 바와 같이 라이트 이네이블 신호[WE(바)] 및 승압 게이트 제어 신호(VTO, Vgate)를 기초로 전원 전위(VDD)와 거의 같은 전위를 판독 동작시에 워드선 전위 인가제어 회로(59)로 송출하는 전원 전위 공급계(57a)와 블록 신호(BLOCK), 타이밍 신호(tR) 및 승압 게이트 제어 신호(VTO, Vgate)를 기초로 승압 전위(VPP)와 거의 같은 전위를 기록시에 간결적으로 반복 송출하는 승압 전위 공급계(57b)로 이루어진다.
전원 전압 공급계(57a)는 라이트 이네이블 신호[WE(바)]의 버퍼 회로(57aa)와 승압 게이트 제어 신호(VTO)로 제어되는 전위 전달 회로(57ab)와 승압 게이트 제어 신호(Vgate)의 도래를 계기로 승압하는 승압 캐패시터(C6)와, 그 충전 전위로 제어되는 전위 전달 회로(57ac)와, 전위 전달 회로(57ac)의 MOS 트랜지스터(T14)의 파괴를 방지하는 리미터 회로(57ad)를 가지고 있다.
승압 전위 공급계(57b)는 라이트 이네이블 신호[WE(바)], 블록 신호(BLOCK), 타이밍 신호(tR)를 입력으로 하는 논리 회로(57ba)와 승압 게이트 제어 신호(VTO)로 제어되는 전위 전달 회로(57bb)와 승압 게이트 제어 신호(Vgate)의 도래를 계기로 승압하는 승압 캐패시터(C7)와 그 충전 전위로 제어되는 전위 전달 회로(57bc)를 가지고 있다. 또한 승압 캐패시터(C6, C7)의 한쪽 전극은 게이트 전극과 동일층의 1층째의 폴리실리콘층을 이용하여 형성되고, 다른 쪽의 전극은 절연막을 거쳐 폴리실리콘 고저항 부하와 동일층의 2층째의 폴리실리콘층을 이용하여 형성시킨다.
워드선 전위 인가 제어 회로(59)는 X-디코더 및 워드선 버퍼 회로(22)의 출력, 블록 신호(BLOCK), 타이밍 신호(tR), 승압 게이트 제어 신호(VTO, Vgate)를 기초로 워드선 공급 전위(VVOL)의 워드선(WL)에의 인가를 제어한다. 도 8에 나타내는 바와 같이 X-디코더 및 워드선 버퍼 회로(22)는 종래와 같은 구성이지만, X-디코더 및 워드선 버퍼 회로(22)와 메모리셀(1) 사이에는 워드선 전위 인가 제어 회로(59)가 개재하고 있다. 워드선 전위인가 제어 회로(59)의 구성은 도 8에 나타내는 바와 같이, 승압 게이트 제어 신호(VTO)를 기초로 X-디코더 밍 워드선 버퍼 회로(22)의 출력 전위를 그 전위 저하를 보상하면서 전달하는 제 1 전위 전달 회로(59a)와 승압게이트 제어 신호(Vgate)의 인가의 계기로 승압하는 승압 캐패시터[C8(또는 C9)]와 그 승압 전위의 제어로 워드선 공급 전위(VVOL)를 전달하는 제 2 전위 전달 회로(59b)와 블록 신호(BLOCK) 및 타이밍 신호(tR)로 부터 방전 타이밍 신호(tRO)를 작성하는 방전타이밍 회로(59c)와 이 방전 타이밍 신호(tRO)에 의하여 승압 캐패시터[C8(또는 C9)]의 충전 전하를 방전시키는 승압 캐패시터 방전 회로(59d)와 워드선(WL)의 비선택의 개시시에 워드선(WL)의 전하를 급속하게 방전시키는 워드선 방전 회로(59e)를 가지고 있다. 승압 캐패시터(C8,C9)의 한쪽 전극은 게이트 전극과 동일층의 1층째의 폴리실리콘층을 이용하여 형성되고, 그 다른 쪽의 전극은 절연막을 거쳐 폴리실리콘 고저항 부하와 동일층의 2층째의 폴리실리콘층을 이용하여 형성시킨다.
본 실시예에서는 후술하는 이유에 의해, 판독 동작을 제어하는 회로가 부가되어 있다. 도 1에 나타내는 승압 검출 회로(39)는 워드선 전위 변압 회로(50)로 부터의 타이밍 신호(t3) 및 라이트 이네이블 신호[WE(바)]를 기초로 워드선(WL)의 승압 동작의 완료 시점을 검출하여 타이밍 신호[t5(바)]를 작성하는 타이밍 회로(39b)로 이루어진다. 센스 앰프 제어 회로(38)는 시스템 컨트롤 신호[SC(바)], 타이밍 신호[t5(바)], 오토 파워다운 신호[APD] 및 라이트 이네이블 신호[WE(바)]를 기초로 센스 앰프(33)의 ON/OFF를 제어하기 위한 센스 앰프 제어 신호(
Figure kpo00003
SA)를 출력한다. 이 센스 앰프 제어 회로(38)는 도 10에 나타내는 회로 구성이다. 비트선, 데이타선 부하 컨트롤 제어 회로(36)는 소정의 타이밍으로 비트선 부하 제어 신호(
Figure kpo00004
EQ
Figure kpo00005
DB
Figure kpo00006
EQ
Figure kpo00007
DB 5
다음에 본 실시예의 기록 동작에 대하여 설명한다. 기록 동작 기간에서는 라이트 이네이블 신호[WE(바)]가 「L」이고, 오토 파워다운 신호(APD)는 「L」이다. 기록 동작시 직전에서 내부 동기 회로(31)로부터의 시스템 컨트롤 신호[SC(바)]가 「L」로 되면 도 3에 나타내는 선택 구동 회로(53)의 출력(A)이 「H」로 설정된다. 출력(A)이 「H」의 기간은 도 13에 나타내는 바와 같이 링 오실레이터(52)의 출력은 발진 펄스(B)를 송출한다. 발진 펄스(B)가 송출되면, 변압 타이밍 신호 발생 회로(54)가 도 13에 나타내는 타이밍 신호(tR, t1, t2, t3) 를 발생한다. 타이밍 신호(tR)는 발진 펄스(B)의 하강 직후에 상승하여 발진 펄스(B)의 펄스폭에 비하여 짧은 펄스 폭을 가지는 반복 펄스이다. 타이밍 신호(t1)는 타이밍 신호(tR)의 상승과 동시에 상승하여 타이밍 신호(tR)의 펄스 폭보다는 길지만 발진 펄스(B)의 펄스 폭에 비하여 짧은 펄스 폭을 가지는 반복펄스이다. 타이밍 신호(t2)는 타이밍(t1)의 하강과 동시에 상승하여 타이밍 신호(t1)의 상승보다도 조금 빨리 하강하는 반복 펄스이다. 타이밍 신호(t3)는 타이밍 신호(t2)의 펄스 폭에 비해서 짧은 펄스 폭을 갖고, 타이밍 신호(t2)의 하강과 동시에 하강하는 반복 펄스이다. 여기서 본 실시예에서 발진 수단인 링 오실레이터 회로(51)를 사용하는 의의는 후술하는 바와 같이 전원 전위(VDD) 이상의 승압 전위를 워드선(WL)에 반복 인가시켜서 메모리셀(1)에의 데이타의 기록을 확실하게 행하는데 있다.
도 5에 나타내는 승압 게이트 제어 신호 작성 회로(55)의 각각의 신호 파형을 도 14에 나타낸다. 어느 특정의 블록(메모리 어레이)의 선택 상태일 때는 그 블록에 대한 블록 신호(BLOCK)가 「H」이다. 타이밍 신호(t2, t3)가 「L」상태이고, 타이밍 신호(tR, t1)가 「L」에서 「H」로 변화하면, 제 1 승압 게이트 제어 신호 작성 회로(55a)의 MOS 트랜지스터(T1)가 도통(導通)되고 이것에 의하여 MOS 트랜지스터(T3, T4)가 온상태로 되고, 승압 캐패시터(C1, C2)의 부극전위가 「L」이므로 이들의 캐패시터가 충전된다. 이때 승압 게이트 제어 신호(VTO)의 전위는 도 14에 나타내는 바와 같이 VDD-VT(T2)이고, 노드(P1)는 VDD-VT(T4)로 설정된다. 단, VT(T2)는 MOS 트랜지스터 (T2)의 임계치 전압(백게이트 효과에 의한 전압 강하분을 포함한다), VT(T4)는 MOS 트랜지스터(T4)의 임계치 전압(백게이트 효과에 의한 전압 강화분을 포함한다)이다. 다음은 타이밍 신호 (tR)RK 「H」에서 「L」로 변화하고, 타이밍 신호(t1)가 「H」이면 승압 캐패시터(C1)의 부극 전위가 전원 전위 (VDD)로 되므로, 승압 게이트 제어 신호(VTO)의 전위는 VDD-VT(T2)의 상한치까지 승압된다. MOS 트랜지스터(T3)는 리미터 회로(55ac)를 구성하고 있으며, 승압 캐패시터(C1)의 정극 전위인 신호(VTO)의 전위의 상승을 제한하고 있다. 다음으로 타이밍 신호(t1)가 「H」에서 「L」로 변화함과 함께, 타이밍 신호(t2)가 「L」에서 「H」로 변화하면 전위 인가회로(55bb)에 의하여 승압 캐패시터(C2)의 부극 전위가 「H」로 됨으로 노드(P1)는 VDD+VT(T5)로 설정된다. 단 VT(T5)는 트랜지스터(T5)임계치 전압(백게이트 효과에 의한 전압 강하분을 포함한다)이다. MOS 트랜지스터(T6)는 리미터 회로(55bc)를 구성하고 있으며, 승압 캐패시터(C2)의 정극 전위인 노드(P1)의 전위 상승을 제한하고, MOS 트랜지스터(T4)의 파괴를 방지하고 있다. 이때, 전위 전달 회로(55bd)의 MOS 트랜지스터(T6)의 게이트 전위는 VDD+VT(T5)이고, 그 드래인 전위는 VDD이므로 VT(T6)
Figure kpo00008
VT(T5)라면, 그 소스 전위인 승압 게이트 제어 신호(Vgate)의 전위는 적어도 전원 전위(VDD)까지 상승하여 승압 캐패시터(C3)가 충전된다. 단, VT(T6)는 MOS 트랜지스터(T6)의 임계치 전압(백게이트 효과에 의한 전압 강하분을 포함한다)이다. 다음에 타이밍 신호(t2)가 「H」이고, 타이밍 신호(t3)가 「L」에서 「H」로 변화하면, 전위 인가 회로(55be)가 승압 캐패시터(C3)의 부극 전위를 전원 전위(VDD)까지 높이므로, 승압 게이트 제어 신호(Vgate)의 전위는 전원 전위(VDD)이상의 전위까지 상승한다. 여기서 승압 캐패시터(C3)의 승압동작에 의한 충전 전압을 VC3으로 하면, 전압 게이트 제어 신호(Vgate)의 전위는 VDD+ VC3으로 설정된다. 이후, 타이밍 신호(tR, t1)가 「L」에서 「H」로, 타이밍 신호(t2, t3)가 「H」에서 「L」로 변화하고, 상술의 동작이 반복되지만, 타이밍 신호(t1)의 「H」기간중은 방전 회로(55bf)의 MOS 트랜지스터(T7)가 오프하고 있으며, 승압 게이트 제어 신호(Vgate)의 전위는 「L」로 유지되고 있다.
다음에, 승압 전위 발생 회로(56)의 동작에 대하여 도 15를 참조하면서 설명한다. 우선 기록 동작시에는 라이트 이네이블 신호[WE(바)]의 전위는 「L」로 설정되어 있다. 타이밍 신호(t2, t3)가 「L」상태이고 타이밍 신호(t1)가 「L」에서 「H」로 변화하면, 전하 주입 회로(56a)의 MOS 트랜지스터(TS)가 도통하고, 이것에 의하여 MOS 트랜지스터(T9)가 온 상태로 되고, 승압 캐패시터(C4)의 부극 전위는 「L」이므로, 이 캐패시터(C4)가 충전된다. 이때 노드(P2)의 전위는 도 15에 나타내는 바와 같이 VDD-VT(T9)로 설정된다. 단, VT(T9)는 MOS 트랜지스터(T9)의 임계치 전압(백게이트 효과에 의한 전압 강하분을 포함한다)이다. 다음에 타이밍 신호(t1)가 「H」에서 「L」로 변호하고, 타이밍 신호(t2)가 「L」에서 「H」로 변화하면, 전위인가 회로(56b)가 승압 캐패시터(C4)의 부극 전위를 전위(VDD)까지 높으므로, 노드(P2) 의 전위는VDD+VT(T10)의 상한치까지 승압된다. 단, VT(T10)는 MOS 트랜지스터(T10)의 임계치 전압(백게이트 효과에 의한 전압 강화분을 포함한다)이다. MOS 트랜지스터(T10)는 리미터 회로(56c)를 구성하고 있으며, 노드(P2)의 전위의 상승을 제한하고, MOS 트랜지스터(T11)의 파괴를 방지하고 있다. 이와 동시에 전위 인가 회로(56e)가 전위 전달 회로의 MOS 트랜지스터(T11)의 드래인에 전원 전위(VDD)를 인가하지만, 이때 MOS 트랜지스터(T11)의 게이트 전위가 VDD+VT(T10)이고 드레인 전위가 VDD이므로 VT(T11)
Figure kpo00009
VT(T10)이면, 소스 전위인 승압 전위(VPP)의 전위는 적어도 전원 전위(VDD)까지 상승하고, 승압 캐패시터(C6)가 충전된다. 단, VT(T11)는 MOS 트랜지스터(T11)의 임계치 전압(백게이트 효과에 의한 전압 강하분을 포함한다)이다. 다음에 타이밍 신호(t3)가 「L」에서 「H」로 변화하면, 전위 인가 회로(56f)가 승압 캐패시터(C5)의 부극 전위를 전원 전위(VDD)까지 높이므로, 승압 전위(VPP)의 전위는 전원 전위(VDD) 이상의 값으로 상승한다. 여기서 승압 캐패시터(C5)의 승압 동작에 의한 충전 전압을 VC5로 하면, 승압 전위(VPP)의 전위는 VDD+ VC5로 설정된다. t3이 「L」에서 「H」로 변화하고, 상기 동작이 반복되지만, 타이밍 신호(t1)의 「H」의 기간중은 승압 게이트 제어 신호(VPP)의 전위는 「L」로 유지되어 있다.
다음에 워드선 전위 합성 회로(57)의 기록 동작을 도 16을 참조하면서 설명한다. 기록시에서는 라이트 이네이블 신호[WL(바)]가 「L」로 설정되어 있으므로, 전원 전위 공급계(57a)는 동작하지 않고, 전원 전위(VDD)가 워드선 공급 전위(VVOL)로서는 공급되지 않는다. 도 16에 나타내는 바와 같이 타이밍 신호(tR)가 「H」에서 「L」로 변화하면, 논리 회로(57ba)가 전위 전달 회로(57bb)의 MOS 트랜지스터(T15)의 드래인 전위를 전원 전위(VDD)까지 높인다. 이때 승압 게이트 제어 신호(VTO)의 전위는VDD+VT(T12)까지 승압되어 있으므로 노드(P3)의 전위는 VDD+VT(T2)-VT(T15)=VDD값으로 설정되고, 승압 캐패시터(C7)가 충전된다. VT(T15)는 MOS 트랜지스터(T15)의 임계치 전압(백게이트 효과에 의한 전압 강하분을 포함한다)이다. 그후, 승압게이트 제어 신호(Vgate)의 전위 및 승압 전위(VPP)가 「L」에서 전원 전위(VDD)로 승압되면, 노드(P3)의 전위는 전원 전압(VDD) 이상의 값으로 설정된다. 여기서 승압 캐패시터(C7)의 승압 동작에 의한 충전 전압을 VC7로하면 노드(P3)의 전위는 VDD+ VC7이고, 그 드래인 전위는 승압 전위 VPP(=VDD)이므로, 워드선 공급 전위 (VVOL)가 VDD+ VC7-VT(T16)로 된다. 단 VT(T16)는 MOS 트랜지스터(T16)의 임계치 전압(백게이트 효과에 의한 전압 강하분을 포함한다)이다. 여기서 VC7
Figure kpo00010
T 16 7을 설정하여 두면]워드선 공급 전위 (VVOL)의 전위는 VDD로 된다. 승압 게이트 제어 신호(Vgate)의 전위가 VDD+ VC7+V77로 되면, 전위 전달 회로(57bc)의 게이트 전위는 VDD+ 2VC로 됨으로 워드선 공급 전위(VVOL)의 전위는 VDD+ VC7+VC77-VT(T16)로 승압된다. 단 VC77은 2회째의 승압 동작에 의한 전위 상승분이다. 이와 같이 워드선 공급 전위(VVOL)의 전위를 2단 승압하는 의의는 전원전위(VDD)를 충분히 초과한 전위를 확보하기 위해서다.
다음에 워드선 전위 인가 제어 회로의 기록시의 동작을 도 17 도를 참조하면서 설명한다. 또한 여기서는 워드선(WL1)이 선택되는 경우에 대하여 설명한다. X 어드레스 버퍼 출력[R0내지 R3, R0(바) 내지 R3(바)]을 기초로 X-디코더 및 워드선 버퍼 회로(22a)가 전원 전위(VDD)를 출력한다. 이때 워드선 방전 회로(59e)는 동작되지 않고, 제 1 전위 전달 회로(59a)가 동작한다. 즉 승압 게이트 제어 신호(VTO)의 전위가 VDD+VT(T3)로 되면, MOS 트랜지스터(T17)의 소스 전위인 노드(P5)의 전위가 VDD+VT(T3)-VT(T17)≒VDD의 값으로 설정된다. 이 전위 전달에 의하여 승압 캐패시터(C8)가 충전된다.
다음에, 승압 게이트 제어 신호(Vgate)의 전위가 전원전위(VDD)의 값으로 되면, 노드(P5)의 전위는 VDD+VC8로 까지 승압된다. 단 VCS은 승압 캐패시터(CS)의 승압동작에 의한 충전 전압이다. 이때 워드선 공급 전위(VVOL)의 값은 VDD+VCS-VT(T16)이므로 워드선(WL1)에 인가하는 전위는 VDD+VC7-VT(T18)의 값이다. 또한 승압 게이트 제어 신호(Vgate)의 전위가 전원 전위(VDD+VC3)의 값으로 되면, 노드(P5)의 전위는 VDD+VC8-VC88까지 승압된다. 단 VC88은 2회째의 승압 동작에 의한 전위 상승분이다. 이때 워드선 공급 전위(VVOL)의 값도 또한 VDD+VC7+VC77-VT(T16)로 승압되어 있으므로, 워드선(WL1)에 인가하는 최대 전위(Vmax)는 VDD+VC8+VC88-VT(T18)의 값이다.
식 (3)에서 VWL대신에 이 최대 전위(Vmax)를 대입하여 정리하면,
Vmax＞ VT1+VT2+VB(5)
이다. 여기서 반도체 기술상 VT1=VT2=0.9v, VB=0.6v의 값이라고 가정하면, 기록시에 있어서 워드선의 전위는Vmax＞ 2.4v의 조건을 만족하지 않으면 안된다. 여기서 최대전위 Vmax=1.8VDD로 가정하면, 전원 전위 VDD＞1.33v 이면 된다. 이 전원 전위(VDD)의 저전압화는 배터리 전원의 간소화의 이익을 가져온다. 건전지 1개로서 기록 동작을 실현할 수 있다.
본 실시예에서는 최대전위 (Vmax)는 2 단 승압 동작에 의하여 얻어지는 것이지만, 이것을 목적으로 하는 워드선의 전위 레벨에 의하여 1 단계의 승압 회로 혹은 3 단계 이상의 다단 승압 회로를 사용한 경우에도 식(5)을 성립시킬 수 있다. 또한 승압수단으로서 차지펌프를 사용하는 것도 가능하다.
워드선(WL1) 에 승압 전위가 인가된 후, 타이밍 신호(tR)가 「L」에서 「H」로 변화하면, 방전 타이밍 신호(tRO)가 생성된다. 이 타이밍 신호(tRO)의 「H」의 기간중은 승압 캐패시터 방전회로(59d)가 동작하여 승압 캐패시터(C5)의 충전 전하를 방전시킴으로 노드(P5)의 전위는 「L」이다.
다음에, 판독 동작에 대하여 설명한다. 데이타의 판독시에서도 링 오실레이터 회로(51)가 동작하고, 변압 타이밍 신호 발생 회로(54)에서 도 13에 나타낸 바와 같은 타이밍 신호(tR, t1, t2, t3)가 발생한다. 승압 전위 발생 회로(56)에서는 1단째의 전하 주입 회로(56a)는 동작하지만, 라이트 이네이블 신호[WL(바)]가 「H」로 설정되어 있으므로, 전위 인가 회로(56b, 56e, 56f)는 동작하지 않는다. 따라서 도 15에 나타내는 바와 같이, 승압 전위(VPP)의 값은 「L」이다.
워드선 전위 합성 회로(57)에서는 라이트 이네이블 신호[WL(바)]가 「H」이고, 승압 전위(VPP)의 값은 「L」이므로, 도 16에 나타내는 바와 같이, 노드(P3)의 전위는 「L」로 고정되어 있으며, MOS 트랜지스터(T16)는 오프상태이다. 라이트 이네이블 신호[WL(바)]가 「H」이면, MOS 트랜지스터(T12)의 드래인 전위는 전원 전위(VDD)이고, 또한 승압 게이트 제어 신호(VTO)가 VDD+VT(T3)의 값으로 되면, 노드(P4)의 전위는 전원 전위(VDD)로 설정되고, 승압 캐패시터(C6)가 충전된다. 그후, 승압 게이트제어 신호(Vgate)의 전위가 전원 전위(VDD)로 되면, 노드(P4)의 전위는 VDD=VC6의 값으로 상승한다. 단, VC6은 승압 캐패시터(C6)의 충전 전압이다. 또한 승압 게이트제어 신호(Vgate)의 전위가 전원 전위(VDD+VC3)로 되면, 노드(P4)의 전위는 일단 VDD+VC6+VC66의 값으로 승압되지만, 리미터 회로(57ad)의 동작에 의하여 VDD+-VT(T13)의 값으로 제한된다. 단, VT(T13)은 MOS 트랜지스터(T13)의 임계치 전압(백게이트 효과에 의한 전압 강하분도 포함한다)이고, VC66은 2회째의 승압동작에 의한 전위 상승분이다. 이 리미터 회로(57ad)의 동작은 MOS 트랜지스터(T14)의 파괴를 방지한다. MOS 트랜지스터(T14)의 임계치 전압[VT(T14)](백게이트 효과에 의한 전압 강하분도 포함한다)이 VT(T14)
Figure kpo00011
VT(T13)이면, 도 16에 나타내는 바와 같이 기록시에 부여되는 워드선 공급 전위(VVOL)의 값은 전원 전위(VDD)의 그것과 같다.
다음에 워드선 전위 인가 제어 회로의 판독 동작을 도 17을 참조하면서 설명한다. 또한 여기서도 워드선(WL1)이 선택되는 경우에 대하여 설명한다. X 어드레스 버퍼출력[R0내지 R3, R0(바) 내지 R3(바)]을 기초로 X-디코더 및 워드선 버퍼(22a)가 전원 전위(VDD)를 출력한다. 이때 워드선 방전 회로(59e)는 동작하지 않고, 제 1 전위 전달 회로(59a)가 동작한다. 즉 승압 게이트 제어 신호(VTO)를 출력한다. 이때 워드선 방전회로(59e)는 동작하지 않고, 제 1 전위 전달 회로(59a)가 동작한다. 즉 승압 게이트 제어 신호(VTO)의 전위가 VDD+VT(T13)으로 되면, MOS 트랜지스터(T17)의 소스 전위인 노드(P5)의 전위가 VDD+-VT(T13)-VT(T17)≒VDD의 값으로 설정되고, 이 전위 전달에 의하여 승압 캐패시터(CS)가 충전된다. 다음에 승압 게이트 제어 신호(Vgate)의 전위가 전원 전위(VDD)의 값으로 되면, 노드(P5)의 전위는 VDD+VCS의 값까지 승압된다. 이때 워드선 공급 전위(VVOL)의 값이 VDD로 설정된다. 이와 같이 판독 동작시에서는 선택된 워드선에 전원 전위(VDD)가 그대로 공급된다.
본 실시예에서는 기록 동작시에서는 링 오실레이터 회로(51)의 동작에 의하여 최대 전위까지 다수회의 승압 동작이 실행되고 있으며, 동일 메모리 셀(1)에 대한 동일 데이타의 기록 동작이 다수회 시도되고 있다. 이것에 의하여, 1회째의 기록 동작에서 메모리 셀(1)에 충분한 데이타가 기록되지 않아도, 2회째 이후의 기록 동작에 의하여 재차 충분한 데이타의 기록이 실행됨으로 안정된 기록 동작이 보증되고 있다.
그런데 승압 동작 개시시점으로부터 최대 승압 전위를 생성하기까지는 시간지체가 존재하고, 메모리셀의 액티브 상태에서 워드선의 전위가 일시적으로 저전위 상태로 되는 기간이 있다. 즉 워드선의 비선택(0v 일때)과 선택(전원 전위(VDD)이상일때) 사이에는 어느 상태에도 속하지 않는 승압 과정의 기간이 존재한다. 도 17에 나타내는 바와 같이 기록시에 있어서 승압 동작 기간은 워드선(WL1)의 전위가 0v → VDD+VCS-VT(T18)에 이르는 기간이고, 판독시에 있어서 승압 동작 기간은 워드선(WL1)의 전위가 0v → VDD-VT(T18)에 이르는 기간이다. 여기서 판독 동작에 있어서 승압 동작 기간에 관하고, 도 18에 나타내는 바와 같이 워드선(WL)의 전위가 완전한 승압을 완료하기 전에, 센스 앰프 제어 신호(
Figure kpo00012
SA INV INV
Figure kpo00013
SA INV INV INV INV d상에서의 노이즈 발생에 의한 데이타 전송의 지체 시간을 개선하기 위하여 이하에 기술하는 바와 같은 회로 구성이 채용되어 있다.
즉, 본 실시예에서는 상술하는 바와 같은 워드선 전위 변압 회로(50)로부터의 타이밍 신호(t3)를 기초로 승압 완료 시점을 검출하고, 검지 신호[t5(바)]를 출력하는 전위 설정 검출 수단인 승압 검출 회로(39)와, 그 검지 신호[t5(바)]를 가미하여 워드선 승압 완료후에 센스 앰프 회로(33)를 능동화시키는 센스 앰프 제어회로(38)를 가지고 있다. 도 14에서 알 수 있는 바와 같이 승압 게이트 제어 신호(Vgate)는 타이밍 신호(t3)의 「H」시점에서의 최대 승압 전위의 값으로 설정된다. 그리고 워드선은 이 승압 게이트 제어 신호(Vgate)가 최대 승압 전위값일 때에 승압 인가 전위[VDD+VCS+VC88(T18)]의 값으로 된다. 한편, 판독시에서는 타이밍 신호(t3)의 「H」시점보다 이전에 워드선이 전원 전위(VDD)로 설정된다. 이때문에 본 실시예에서는 기록 동작 및 판독 동작에서는 공통하여 타이밍 신호(t3)가 「L」에서「H」로 변화한 시점 이후에 센스 앰프 제어 신호(
Figure kpo00014
SA)를 생성시키고 있다. 승압 검출 회로(39)는 도 19에 나타내는 바와 같이 타이밍 신호(t3)의 하강과 동시에 상승하는 검출 신호[t3(바)]를 발생한다. 센스 앰프 제어 회로(38)는 검출 신호[t3(바)]의 하강과 동시에 상승하고, 검출 신호[t3(바)]의 상승과 동시에 하강하는 센스 앰프 제어 신호(
Figure kpo00015
SA)를 센스 앰프(33)에 공급한다. 센스 앰프 제어 신호(
Figure kpo00016
SA)를 받은 센스 앰프(33)는 능동 상태로 되어 데이타 선의 차이 전위를 차동 증폭한다. 승압 과정에서 데이타 선상에 노이즈가 실리고, 도 18에 나타내는 바와 같이 데이타선상에 반전 데이타(DINV)가 나타날 우려가 있지만, 워드선의 승압 완료 시점 이후에 센스 앰프(33)가 능동 상태로 되므로 노이즈 발생에 따른 반전 데이타(DINV)의 전위 증폭을 행해지지 않는다. 워드선의 승압 완로 시점 이후에 정상의 데이타(D)가 데이타선에 나타나고, 이 데이타(D)가 센스 앰프(33)에 의하여 증폭 출력된다. 노이즈 발생에 의한 반전 데이타의 증폭 전압은 랜덤하므로, 이것을 상쇄 완화하는 시간도 랜덤으로 되지만, 상술과 같이 승압 완료 후에 센스 앰프(33)를 능동화시키면, 랜덤 상쇄 완화 시간을 없앨 수 있고, 오류 판독 발생의 억제나 센스 앰프(33)의 후단 회로에 있어서 각종 신호의 타이밍 조정이 쉽게 된다. 또한 본 실시예에서는 비트선, 데이타선 부하 컨트롤 회로(36)로부터의 제어 신호도 검출 신호[t5(바)]를 기초로 작성된다.
상술한 도 1에 나타내는 SRAM은 예를 들면 도 20에 나타내는 전자 메모장에 이용된다. 이 전자 메모장은 키 매트릭스(71)에서 마이크로프로세서 유닛(72)(MPU)에 입력된 데이타(년월일, 시각, 메모내용)를 SRAM(73)으로 기록하여 기억하고, 키 매트릭스(71)로부터 입력한 지령에 의하여 SRAM(73)내의 데이타를 액정(LCD) 패널(74)에 표시하는 것이다. 이런 종류의 장치는 데이타의 고속 처리를 엄격하게는 요구하지 않으며, 오히려 소형 경량화 및 전지의 장수명화가 요청된다. 이러한 장치에 도 1에 나타내는 저압전원에서 기록 가능한 SRAM을 적용하면, 전지 1개의 탑재나 소형 전지의사용이 가능하게 된다.
이상 설명한 바와 같이 본 발명은 메모리셀을 갖춘 스테틱 형 반도체 기억장치에서 정보 기록 동작시에 선택될 워드선의 전위를 예를 들면 고전원 전위보다도 높은 값의 승압 전위에 실질적으로 설정하는 워드선 전위 변압 수단을 설치한 점에 특징을 가짐으로서, 다음의 효과를 나타낸다.
1. 기록 동작시에서는 메모리셀의 억세스용 절연 게이트형 전계 효과 트랜지스터의 게이트 전위가 전원 전위보다도 예를 들면 높은 승압 전위로 설정됨으로, 저전압의 전원 사용시도 기록 동작을 정상으로 행하는 것이 가능하게 된다. 예를 들면 기억장치의 전원 전지의 개수를 감할 수 있다. 또한 전원 전압이 저하하여도 승압 전위에서 기록 동작이 실행됨으로 전지 사용 기간을 연장할 수 있다.
2. 워드선 전위 변압 수단으로서는 정보 기록시에서 승압 전위와 저전원 전위 사이에서 승압, 강압 동작을 반복하는 변압 반복 수단을 구비하는 구성으로 하는 경우에는, 기록 기간중 복수회의 기록 동작이 행해지므로, 1 회째의 기록 동작으로 메모리셀을 충분한 기록 전위가 공급되지 않아도 2 회째 이후에서 메모리셀에 충분한 기록이 행하여지고, 안정된 기록 동작을 보증할 수 있다.
3. 워드선 전위 변압 수단이 승압 전위를 2회 이상의 승압 조작으로 체증하여 생성하는 다단 승압 수단을 가지는 경우에는 충분히 높은 승압 전위를 확보할 수 있다.
4. 상기한 구성에서, 워드선이 각각의 전위에 설정되는 시점을 검출하는 전위 설정 검출 수단과, 그 전위 설정 검출 수단의 출력에 기초하여 센스 앰프를 능동화하기 위한 센스 앰프 제어 신호를 송출하는 센스 앰프 제어 수단을 가지는 구성의 경우에는, 워드선의 전위가 소정의 값으로 설정된 후, 센스 앰프가 능동화된다. 따라서 승압 과정에서 데이타선상에 실리는 노이즈에 의하여 데이타선상에 반전 데이타가 나타나 있어도 센스 앰프가 그것을 증폭하지 않으므로, 반전 데이타의 증폭 전위를 상쇄 완화하는데 요하는 시간을 없앨 수 있다. 이것에 의하여 오류 판독의 발생의 억제나 센스 앰프의 후단 회로에 있어서 각종 신호의 타이밍 조성이 용이하게 된다.
이상 설명한 바와 같이 본 발명은 메모리셀을 갖춘 스테틱 형 반도체 기억 장치에서 정보 기록 동작시에 선택될 워드선의 전위를 예를 들면 고전원 전위보다도 높은 값의 승압 전위에 실질적으로 설정하는 워드선 전위 변압 수단을 설치한 점에 특징을 가짐으로서, 다음의 효과를 나타낸다.
1. 기록 동작시에서는 메모리셀의 억세스용 절연 게이트형 전계 효과 트랜지스터의 게이트 전위가 전원 전위보다도 예를 들면 높은 승압 전위로 설정됨으로, 저전압의 전원 사용시도 기록 동작을 정상으로 행하는 것이 가능하게 된다. 예를 들면 기억 장치의 전원 전지의 개수를 감할 수있다. 또한 전원 전압이 저하하여도 승압 전위에서 기록 동작이 실행됨으로 전지 사용 기간을 연장할 수 있다.
2. 워드선 전위 변압 수단으로서는 정보 기록시에서 승압 전위와 저전원 전위 사이에서 승압, 강압 동작을 반복하는 변압 반복 수단을 구비하는 구성으로 하는 경우에는, 기록 기간중 복수회의 기록 동작이 행해지므로, 1회째의 기록 동작으로 메모리셀에 충분한 기록 전위가 공급되지 않아도 2 회째 이후에서 메모리셀에 충분한 기록이 행하여지고, 안정된 기록 동작을 보증할 수 있다.
3. 워드선 전위 변압 수단이 승압 전위를 2회 이상의 승압 조작으로 체증하여 생성하는 다단 승압 수단을 가지는 경우에는 충분히 높은 승압 전위를 확보할 수 있다.
4. 상기한 구성에서, 워드선이 각각의 전위에 설정되는 시점을 검출하는 전위 설정 검출 수단과, 그 전위 설정 검출 수단의 출력에 기초하여 센스 앰프를 능동화하기위한 센스 앰프 제어 신호를 송출하는 센스 앰프 제어 수단을 가지는 구성의 경우에는 워드선의 전위가 소정의 값으로 설정된 후, 센스 앰프가 능동화된다. 따라서 승압 과정에서 데이타선상에 실리는 노이즈에 의하여 데이타선상에 반전 데이타가 나타나 있어도 센스 앰프가 그것을 증폭하지 않으므로, 반전 데이타의 증폭 전위를 상쇄 완화하는데 요하는 시간을 없앨 수 있다. 이것에 의하여 오류 판독의 발생의 억제나 센스 앰프의 후단 회로에 있어서 각종 신호의 타이밍 조성이 용이하게 된다.

Claims (34)

  1. 제 1 전원 전위와 제 2 전원 전위 사이에 직렬 접속된 제 1 부하 수단 및 제 1 절연 게이트형 전계 효과 트랜지스터 및 제 1 전원 전위와 제 2 전원 전위 사이에 직렬 접속된 제 2 부하 수단 및 제 2 절연 게이트형 전계 효과 트랜지스터를 갖는 플립플롭과, 상기 플립플롭의 기억 노드와 비트선 사이에 접속되고, 워드선의 전위를 게이트 입력으로 하는 액세스용 절연 게이트형 전계 효과 트랜지스터로 구성되는 메모리셀을 구비하는 반도체 기억 장치 있어서,
    정보 기록 동작시에 있어서 선택될 상기 워드선을 두 전원 전위 사이에 속하지 않고 제 1 전원 전위를 초과하는 값의 기록 전위로 실질적으로 설정하는 워드선 전위 변압 수단을 가지며,
    상기 워드선 전위 변압 수단은 상기 정보 기록시에 있어서 상기 전원의 전압 사이에 속하는 값의 전위와 상기 기록 전위 사이에서 승강압 동작을 반복하는 변압 반복 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 전원 전위와 제 2 전원 사이에 직렬 접속된 제 1 부하 수단 및 제 1 절연 게이트형 전계 효과 트랜지스터 및, 제 1 전원 전위와 제 2 전원 전위 사이에 직렬 접속된 제 2 부하 수단 및 제 2 절연 게이트형 전계 효과 트랜지스터를 갖는 플립플롭과, 상기 플립플롭의 기억 노드와 비트선 사이에 접속되고, 워드선의 전위를 게이트 입력으로 하는 액세스용 절연 게이트형 전계 효과 트랜지스터로 구성되는 메모리셀을 구비하는 반도체 기억 장치 있어서,
    정보 기록 동작시에 있어서 선택될 상기 워드선을 두 전원 전위 사이에 속하지 않고 제 1 전원 전위를 초과하는 값의 기록 전위로 실질적으로 설정하는 워드선 전위 변압 수단을 가지며,
    상기 워드선 전위 변압 수단은 상기 기록 전위값을 2 회 이상의 승압 조작으로체증하여 생성하는 다단 승압 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 2 항에 있어서, 상기 워드선 전위 변압 수단은,
    적어도 상기 정보 기록 동작시에 있어서 반복 펄스를 발진하는 발진 수단과,
    상기 발진 펄스를 기초로 복수의 소요의 타이밍 신호를 생성하는 변압 타이밍 신호 발생 수단과,
    상기 타이밍 신호의 소정 신호를 기초로 상기 전원의 전위 사이에 속하지 않고, 제 1 전원 전위를 초과하는 값의 승압 전위를 생성하는 승압 전위 발생 수단과,
    상기 타이밍 신호의 소정 신호를 기초로 상기 전원의 전압 사이에 속하지 않고, 제 1 전원 전위를 초과하는 값의 승압 제어 신호를 작성하는 승압 제어 신호 작성 수단과,
    상기 승압 전위 발생 수단으로부터 공급되는 상기 승압 전위와 상기 전원으로부터 공급되는 어느 것의 전위를 상기 승압 제어 신호에 기초하여 직렬 출력인 워드선 공급 전위로서 선택적으로 출력하는 워드선 공급 전위 합성 수단과,
    상기 타이밍 신호의 소정 신호 및 상기 승압 게이트 제어 신호에 기초하여 상기 선택할 워드선으로의 상기 워드선 공급 전위의 인가를 제어하는 워드선 전위인가 제어 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 발진 수단은 링 오실레이터 수단인 것을 특징으로 하는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    상기 링 오실레이터 수단은 복수의 논리 회로로 구성되는 링 오실레이터와, 내부 신호에 기초하여 상기 링 오실레이터를 선택적으로 능동화하는 선택 구동 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 변압 타이밍 신호 발생 수단은 복수의 논리 회로와 복수의 지연 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 승압 전위 발생 수단은 , 상기 타이밍 신호의 소정 신호를 기초로 제 1 승압 캐패시터를 충전하는 충전 수단과, 상기 타이밍 신호의 소정 신호를 기초로 상기 승압 캐패시터의 극전위값을 변화시키는 제 1 전위 인가 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 7 항에 있어서,
    상기 충전 수단은, 상기 타이밍 신호의 소정 신호를 기초로 제 2 승압 캐패시터를 충전하는 전하 주입 수단과, 상기 타이밍 신호의 소정 신호를 기초로 제 2 승압 캐패시터의 극전위값을 변화시키는 제 2 전위 인가 수단과, 상기 타이밍 신호의 소정 신호를 기초로 제 2 승압 캐패시터의 승압 전위를 제어 입력으로 하는 전위 전달 수단과, 상기 타이밍 신호의 소정 신호를 기초로 상기 전위 전달 수단에 상기 전원 전위 중 어느 것을 인가하는 제 3 전위 인가 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 3 항 내지 제 5 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 승압 전위 발생 수단은 승압 조작에 의한 승압 전압의 증가를 제한하는 리미터 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  10. 제 3 항 내지 제 5 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 승압 게이트 제어 신호 작성 수단은, 제 1 승압 제어 신호를 작성하는 제 1 승압 제어 신호 작성 수단과, 제 2 승압 제어 신호를 작성하는 제 2 승압 제어 신호 작성 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 10 항에 있어서,
    상기 제 1 승압 제어 신호 작성 수단은, 상기 타이밍 신호의 소정 신호를 기초로 승압 캐패시터를 충전하는 전하 주입 수단과, 상기 타이밍 신호의 소정 신호를 기초로 승압 캐패시터의 극전위값을 변화시키는 전위 인가 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 10 항에 있어서,
    상기 제 1 승압 제어 신호 작성 수단은 승압 조작에 의한 승압 전압의 증가를 제한하는 리미터 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  13. 제 10 항에 있어서,
    상기 제 2 승압 제어 신호 작성 수단은, 상기 타이밍 신호의 소정 신호를 기초로 제 1 승압 캐패시터를 충전하는 충전 수단과, 상기 타이밍 신호의 소정 신호를 기초로 제 1 승압 캐패시터의 극전위값을 변화시키는 제 1 전위 인가 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  14. 제 13 항에 있어서,
    상기 충전 수단은, 상기 타이밍 신호의 소정 신호를 기초로 제 2 승압 캐패시터를 충전하는 전하 주입 수단과, 상기 타이밍 신호의 소정 신호를 기초로 제 2 승압 캐패시터의 극전위값을 상승시키는 제 2 전위 인가 수단과, 상기 타이밍 신호의 소정 신호를 기초로 제 2 승압 캐패시터의 승압 전위를 제어 입력으로 하여 상기 극전위를 전달하는 전위 전달 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  15. 제 3 항 또는 제 4 항에 있어서,
    상기 워드선 공급 전위 합성 수단은, 정보 판독시에 상기 전원 전위중 어느 것을 상기 워드선 전위 인가 제어 수단에 공급하는 전원 전위 공급계와, 정보 기록시에 상기 기록 전위를 상기 워드선 전위 인가 제어 수단에 공급하는 승압 전위 공급계를 갖는 것을 특징으로 하는 반도체 기억 장치.
  16. 제 15 항에 있어서,
    상기 전원 전위 공급계는 내부 신호에 기초하여 상기 제 1 승압 제어 신호로 제어되는 제 1 전위 전달 수단, 상기 제 2 승압 제어 신호의 도래를 계기로 승압하는 승압 캐패시터와, 상기 충전 전위로 제어되어 상기 전원 전위중 어느 것을 전달하는 제 2 전위 전달 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  17. 제15 항에 있어서,
    상기 전원 전위 공급계는 승압 동작에 의한 승압 전압의 증가를 제한하는 리미터 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  18. 제 17 항에 있어서,
    상기 승압 전위 공급계는 내부 신호 및 상기 타이밍 신호의 소정 신호에 기초하여 상기 제 1 승압 제어 신호로 제어되는 제 1 전위 전달 수단과, 상기 제 2 승압 제어 신호의 도래를 계기로 승압하는 승압 캐패시터와, 상기 충전 전위로 제어되어 승압 전위를 전달하는 제 2 전위 전달 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  19. 제 18 항에 있어서,
    상기 승압 전위 공급계는 승압 동작에 의한 승압 전압의 증가를 제한하는 리미터 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  20. 제 19 항에 있어서,
    상기 워드선 전위 인가 제어 수단은, 상기 제 1 승압 제어 신호로 제어되어 행디코더 및 워드선 버퍼 수단의 선택 전위를 전달하는 제 1 전위 전달 수단과, 상기 제 2 승압 제어 신호의 인가의 계기로 승압하는 승압 캐패시터와, 상기 승압 전위에 의한 제어로 상기 워드선 공급 전위를 상기 워드선에 전달하는 제 2 전위 전달 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  21. 제 20 항에 있어서,
    상기 워드선 전위 인가 제어 수단은, 내부 신호 및 상기 타이밍 신호의 소정 신호에 기초하여 방전 타이밍 신호를 작성하는 방전 타이밍 회로와, 상기 방전 타이밍 신호에 기초하여 상기 승압 캐패시터를 방전시키는 방전 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  22. 제 20 항에 있어서,
    상기 워드선 전위 인가 제어 수단은 상기 행디코더 및 워드선 버퍼 수단의 비선택 전위에 기초하여 상기 워드선의 전하를 방전시키는 워드선 방전 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  23. 제 22 항에 있어서,
    상기 승압 캐패시터의 각각의 한쪽 전극은 제 1 반도체층에 형성되고, 상기 캐패시터의 각각의 다른 쪽 전극은 제 1 반도체층 상에 형성된 절연층을 통해 제 2 반도체층에 형성되는 것을 특징으로 하는 반도체 기억 장치.
  24. 제 23 항에 있어서,
    상기 승압 캐패시터의 각각의 음의 전극은 제 2 반도체층에 형성되고, 상기 캐패시터의 각각의 양의 전극은 제 1 반도체층에 형성되는 것을 특징으로 하는 반도체 기억 장치.
  25. 제 24 항에 있어서,
    정보 판독시에 있어서 상기 워드선이 판독 전위로 설정되는 시점을 검출하는 전위 설정 검출 수단과, 상기 전위 설정 검출 수단의 출력에 기초하여 센스 앰프 수단을 능동화하기 위한 센스 앰프 제어 신호를 송출하는 센스 앰프 제어 수단을 갖는 것을 특징으로하는 반도체 기억 장치.
  26. 제 25 항에 있어서,
    상기 제 1 및 제 2 부하 수단은 고저항성 부하 소자인 것을 특징으로 하는 반도체 기억 장치.
  27. 제 26 항에 있어서,
    상기 고저항 부하 소자는 폴리실리콘 고저항인 것을 특징으로 하는 반도체 기억 장치.
  28. 제 26항에 있어서,
    상기 고저항형 부하 소자는 부하 MOS 인 것을 특징으로하는 반도체 기억 장치.
  29. 제 1 및 제 2 전원 전위 사이에 삽입한 제 1 직렬 부하 수단을 갖는 제 1 전연 게이트형 전계 효과 트랜지스터 및 제 1 및 제 2 전원 전위 사이에 삽입한 제 2 직렬 부하 수단을 갖는 제 2 절연 게이트형 전계 효과 트랜지스터로 이루어진 플립플롭과, 워드선의 전위를 게이트 입력하고, 상기 플립플롭의 기억 노드와 비트선 사이에 접속되고, 워드선의 전위를 게이트 입력으로 하는 액세스용 절연 게이트형 전계 효과 트랜지스터로서 구성되는 메모리셀을 구비하는 반도체 기억장치에 있어서,
    정보 기록 동작시에 있어서 선택될 상기 워드선을 두 전원 전위 사이에 속하지 않고 제 1 전원 전위를 초과하는 값의 기록 전위로 실질적으로 설정하는 워드선 전위 전압 수단을 가지며,
    상기 제 1 전원 전위는 전원 전압의 고전위이고, 상기 제 2 전원 전위는 상기 전원 전압의 저전위인 것을 특징으로 하는 반도체 기억 장치.
  30. 제 29 항에 있어서,
    상기 워드선 전위 변압 수단은, 적어도 기록 동작시에 있어서 상기 제 1 전위를 초과하는 승압 전위를 발생하는 승압 전위 발생 수단과, 기록 동작시에 있어서 상기 승압 전위를 상기 워드선에 인가함과 함께 판독 동작시에서는 상기 제 1 전원 전위를 상기 워드선에 인가하는 전위 인가 제어 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  31. 제 29 항 또는 제 30 항에 있어서,
    정보 판독시에 있어서 상기 워드선이 판독 전위로 설정되는 시점을 검출하는 전위 설정 검출 수단과, 상기 전위 설정 검출 수단의 출력에 기초하여 센스 앰프 수단을 능동화하기 위한 센스 앰프 제어 신호를 송출하는 센스 앰프 제어 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  32. 데이타의 논리 연산을 실행하는 논리 연산 수단, 상기 데이타의 입출력을 하는 입출력 수단과, 상기 데이타의 기억을 하는 기억 수단을 갖는 데이터 처리 장치에 있어서,
    상기 기억 수단은, 제 1 전원 전위와 제 2 전원 전위 사이에 직렬 접속된 제 1 부하 수단 및 제 1 절연 게이트형 전계 효과 트랜지스터 및, 제 1 전원 전위와 제 2 전원 전위 사이에 직렬 접속된 제 2 부하 수단 및 제 2 절연 게이트형 전계 효과 트랜지스터를 갖는 플립플롭과, 상기 플립플롭의 기억 노드와 비트선 사이에 접속되고, 워드선의 전위를 게이트 입력으로 하는 액세스용 절연 게이트형 전계 효과 트랜지스터로서 구성되는 메모리셀을 구비하는 반도체 기억 장치이고, 정보 기록 동작시에 있어서 선택되기 위한 상기 워드선을 두 전우너 전위 사이에 속하지 않고 제 1 전원 전위를 초과하는 값의 기록 전위에 실질적으로 설정하는 워드선 전위 변압 수단을 가지며,
    상기 워드선 전위 변환 수단은 상기 정보 기록시에 있어서 상기 전원의 전압 사이에 속하는 값의 전위와 상기 기록 전위의 사이에서 승강압 동작을 반복하는 변압 반복 수단을 갖는 것을 특징으로 하는 데이타 처리 장치.
  33. 제 32 항에 있어서,
    상기 워드선 전위 변압 수단은 상기 기록 전위값을 2회 이상의 승압 조작으로 체증하여 생성하는 다단 승압 수단을 갖는 것을 특징으로 하는 데이타 처리 장치.
  34. 제 32 항에 있어서,
    정보 판독시에 있어서 상기 워드선이 판독 전위로 설정되는 시점을 검출하는 전위 설정 검출 수단과, 상기 전위 설정 검출 수단의 출력에 기초하여 센스 앰프 수단을 능동화하기 위한 센스 앰프 제어 신호를 송출하는 센스 앰프 제어 수단을 갖는 것을 특징으로 하는 데이타 처리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936615B2 (en) 2007-02-27 2011-05-03 Samsung Electronics Co., Ltd. Methods for supplying power supply voltages in semiconductor memory devices and semiconductor memory devices using the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3459017B2 (ja) * 1993-02-22 2003-10-20 直 柴田 半導体装置
CN1124612C (zh) * 1995-07-21 2003-10-15 精工爱普生株式会社 半导体存储器装置及其字线升压方法
KR100565941B1 (ko) 1997-06-16 2006-03-30 가부시키가이샤 히타치세이사쿠쇼 반도체집적회로장치
KR100486222B1 (ko) * 1997-12-12 2005-08-01 삼성전자주식회사 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로
KR100268908B1 (ko) * 1998-04-22 2000-10-16 김영환 에스더블유엘(swl) 강유전체 메모리 장치 및 그 구동회로
JPH11328973A (ja) * 1998-05-20 1999-11-30 Nec Ic Microcomput Syst Ltd 半導体記憶装置
US6545923B2 (en) * 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
JP4895439B2 (ja) * 2001-06-28 2012-03-14 ルネサスエレクトロニクス株式会社 スタティック型メモリ
KR100510484B1 (ko) * 2002-01-24 2005-08-26 삼성전자주식회사 워드라인 방전방법 및 이를 이용하는 반도체 메모리장치
JP6543133B2 (ja) * 2015-08-19 2019-07-10 株式会社東芝 電力供給装置及びその制御方法
CN109300499B (zh) * 2018-09-26 2021-08-24 京东方科技集团股份有限公司 数据存储电路及数据读写方法、阵列基板、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4189782A (en) * 1978-08-07 1980-02-19 Rca Corporation Memory organization
JPS57172587A (en) * 1981-04-17 1982-10-23 Hitachi Ltd Voltage boosting circuit of memory circuit
US4536859A (en) * 1981-08-31 1985-08-20 Sharp Kabushiki Kaisha Cross-coupled inverters static random access memory
JPS58169958A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd Ｍｉｓスタテイツク・ランダムアクセスメモリ
JPH077599B2 (ja) * 1984-05-25 1995-01-30 株式会社日立製作所 半導体集積回路装置
JPS61104394A (ja) * 1984-10-22 1986-05-22 Mitsubishi Electric Corp 半導体記憶装置
JPS6273490A (ja) * 1985-09-25 1987-04-04 Seiko Epson Corp ワ−ド線昇圧回路
JPH01166399A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
KR930002385B1 (en) * 1988-08-30 1993-03-29 Fujitsu Ltd Semiconductor memory circuit which is able to program
US5047979A (en) * 1990-06-15 1991-09-10 Integrated Device Technology, Inc. High density SRAM circuit with ratio independent memory cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936615B2 (en) 2007-02-27 2011-05-03 Samsung Electronics Co., Ltd. Methods for supplying power supply voltages in semiconductor memory devices and semiconductor memory devices using the same

Also Published As

Publication number Publication date
KR910014948A (ko) 1991-08-31
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