JPH10135424A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ロジック回路とＤＲＡＭが混載されているシ
ステムチップにおいて、ダイナミックリフレッシュ特性
が改善され、かつ高速動作が可能なシステムチップを提
供する。 【解決手段】 システムチップ１０００においては、電
源供給線および接地線は、入出力バッファ回路、ロジッ
ク回路、メモリセルアレイ等の各々について独立して設
けられている。また、ワード線は非選択状態において
は、負電位に保持される。さらに、センスアンプは、そ
の動作の初期においては、外部電源電位Ｖｃｃを直接供
給されて動作し、所定期間経過後内部降圧回路から出力
される内部電源電位Ｖｃｃｓにより動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に、ワンチップ上にダイナミック型半導体
記憶装置（以下、ＤＲＡＭと呼ぶ）と、ロジック回路と
が混載された半導体集積回路装置の構成に関する。

【０００２】

【従来の技術】現在、パーソナルコンピュータおよびワ
ークステーションをはじめ、さまざまな電気製品に、マ
イクロコンピュータ、メモリおよびゲートアレイなどの
種々の半導体装置が搭載されている。特に、近年マルチ
メディア用携帯パーソナルコンピュータ機器の普及とと
もに、システムチップ上に大容量のメモリを搭載した半
導体集積回路装置の開発が進められている。

【０００３】このような半導体装置は、装置外部と信号
またはデータの授受を行なうためのパッドを有してい
る。このパッドは、半導体装置がパッケージに封止され
ている場合には、外部ピン端子に接続され、また半導体
装置が他の半導体装置と同じチップまたはウェハ上に形
成されている場合には、内部配線に結合される。

【０００４】信号またはデータを出力するパッドに対し
ては、外部装置の入力容量および配線容量などにより、
大きな負荷が存在するため、その出力パッドに対して
は、装置内部で形成された信号または記憶情報を必要と
するために、大きな電流駆動力を有するドライバ回路
（出力バッファ回路）が設けられる。

【０００５】特に、半導体装置がパッケージに封止され
て、電気製品等に搭載される場合、この半導体装置のピ
ン端子が、実装基板上のプリント配線等に接続される。
また、このピン端子に接続される他の半導体集積回路装
置の入力容量およびプリント配線の浮遊容量が大きいの
で、これら比較的容量値の大きい負荷容量（寄生容量）
を一定時間内に充放電することが必要とされる。したが
って、出力バッファ回路（ドライバ回路）の電流駆動力
は内部回路の電流駆動力に比べて十分大きい必要があ
る。

【０００６】図２９は、上述したようなＤＲＡＭを有す
るシステムチップ２０００の構成を示す概略ブロック図
である。

【０００７】図２９に示したシステムチップ２０００
は、論理処理を行なうロジックＬＳＩと、データを格納
するメモリＬＳＩとが同一チップ上に形成されたもので
ある。

【０００８】図２９において、システムチップ２０００
は、ロジック処理部とメモリ部とを含む。このロジック
処理部およびメモリ部に共通に装置外部とデータおよび
信号の入出力を行なう入出力バッファ回路４００が設け
られている。

【０００９】ロジック処理部は、入出力バッファ回路４
００および後に説明するメモリ部からデータおよび／ま
たは信号を受け、所定の処理を行なうロジック回路４０
２を含む。

【００１０】メモリ部は、行列状に配列されるダイナミ
ック型メモリセルを有するメモリセルアレイ４０６と、
このメモリセルアレイ４０６へのアクセスを制御するＤ
ＲＡＭコントロール回路４０４と、ＤＲＡＭコントロー
ル回路４０４の制御のもとに、メモリセルアレイ４０６
の行（ワード線）を選択状態の電位に駆動するワード線
ドライバ４０８と、メモリセルアレイ４０６において選
択された行に接続されるメモリセルのデータを検知し、
増幅しかつラッチするセンスアンプ４１０と、ＤＲＡＭ
コントロール回路４０４の制御のもとに、メモリセルア
レイ４０６の列を選択する列デコーダ４１４とを含む。

【００１１】メモリ部は、さらに、外部電源電圧Ｖｃｃ
を受けて、ＤＲＡＭコントロール回路４０４、センスア
ンプ４１０等へ供給する内部電源電圧を供給する降圧回
路４１２と、外部電源電圧Ｖｃｃを受けてワード線ドラ
イバ回路４０８に供給する昇圧電位を発生するＶｐｐ発
生回路４１６とを含む。

【００１２】入出力バッファ回路４００、ロジック回路
４０２、Ｖｐｐ発生回路４１６および降圧回路４１２に
対して、共通に電源線１４２が設けられ、この電源線１
４２には、電源パッド１４０から外部電源電圧Ｖｃｃが
供給されている。

【００１３】一方、入出力バッファ回路４００、ロジッ
ク回路４０２、ＤＲＡＭコントロール回路４０４、ワー
ド線ドライバ回路４０８、センスアンプ４１０、メモリ
セルアレイ４０６および列デコーダ４１４に対して、共
通に接地電源線１４６が設けられ、この接地電源線１４
６には、電源パッド１４４を介して接地電位ＧＮＤが供
給されている。

【００１４】次に、図２９に示したような構成のシステ
ムチップ２０００における入出力バッファ回路４００の
構成および動作について説明する。

【００１５】図３０は、たとえば特開昭６１−２９４９
２９号公報に開示された従来の半導体記憶装置における
出力バッファ回路の構成を示す概略ブロック図である。

【００１６】図３０においても出力バッファ回路は、電
源電圧Ｖｃｃを受ける電源ノード１ａと出力ノード２と
の間に接続されるｐチャネルＭＯＳトランジスタ３と、
出力ノード２と接地電圧ＧＮＤを受ける接地ノード１ｂ
との接続されるｎチャネルＭＯＳトランジスタ４と、内
部読出データｄ１とインバータ７を介して与えられるデ
ータ出力イネーブル信号ＺＯＥとを受けるＮＡＮＤ回路
５と、内部読出データｄ１と、データ出力イネーブル信
号ＺＯＥとを受けるＮＯＲ回路６を含む。

【００１７】ＮＡＮＤ回路５の出力信号はＭＯＳトラン
ジスタ３のゲートへ与えられ、ＮＯＲ回路６の出力信号
はＭＯＳトランジスタ４のゲートへ与えられる。

【００１８】出力ノード２には比較的大きな寄生容量Ｃ
Ｌが存在する。次に、この図３０に示す出力バッファ回
路の動作を図３１に示す動作波形図を参照して説明す
る。

【００１９】内部読出データｄ１がスタンバイ状態の中
間電位からｌレベルへ変化する。データ出力イネーブル
信号ＺＯＥが“Ｈ”レベルのとき、インバータ７の出力
信号は“Ｌ”レベルであり、ＮＡＮＤ回路の出力信号は
“Ｈ”レベルであり、またＮＯＲ回路６の出力信号は
“Ｌ”レベルである。

【００２０】したがって、ＭＯＳトランジスタ３および
４はともにオフ状態であり、出力バッファ回路は、出力
ハイインピーダンス状態（Ｈｉ−Ｚ）とされる。

【００２１】時刻Ｔ０において、データ出力イネーブル
信号ＺＯＥが“Ｌ”レベルの活性状態となると、インバ
ータ７の出力信号が“Ｈ”レベルとなり、ＮＡＮＤ回路
５およびＮＯＲ回路６がともにインバータとして作用す
る。したがって、ＮＡＮＤ回路５およびＮＯＲ回路６の
出力信号はともに“Ｈ”レベルとなり、応じてＭＯＳト
ランジスタ３がオフ状態に、ＭＯＳトランジスタ４がオ
ン状態となる。

【００２２】したがって、出力ノード２がこのオン状態
のＭＯＳトランジスタを介して接地ノード１ｂと結合し
放電されるので、外部読出データＤ１がハイインピーダ
ンス状態Ｈｉ−Ｚから接地電位レベルへ立下がる。

【００２３】時刻Ｔ１において、データ出力イネーブル
信号ＺＯＥが“Ｈ”レベルとなると、この内部読出デー
タｄ１の論理レベルにかかわらず、ＮＡＮＤ回路５およ
びＮＯＲ回路６の出力信号がそれぞれ“Ｈ”レベルおよ
び“Ｌ”レベルとなり、出力バッファ回路は再び出力ハ
イインピーダンス状態となる。

【００２４】次に、別のメモリセルが選択されて、
“Ｈ”レベルのデータが読出され、内部読出データｄ１
が“Ｈ”レベルとなると、時刻Ｔ２において再びデータ
出力イネーブル信号ＺＯＥが“Ｌ”レベルとなる。

【００２５】この状態において、再びＮＡＮＤ回路５お
よびＮＯＲ回路６がインバータとして作用し、これらの
回路５および６の出力信号が“Ｌ”レベルとなる。した
がって、ＭＯＳトランジスタ３がオン状態となり、ＭＯ
Ｓトランジスタ４がオフ状態となる。これに応じて、出
力ノード２は、オン状態のＭＯＳトランジスタ３を介し
て電源電圧Ｖｃｃレベルにまで充電され、外部読出デー
タＤ１が“Ｈ”レベルとなる。

【００２６】時刻Ｔ３において、再びデータ出力イネー
ブル信号ＺＯＥが“Ｈ”レベルとされると、この出力バ
ッファ回路は再び出力ハイインピーダンス状態となる。

【００２７】

【発明が解決しようとする課題】図３２は、システムチ
ップ２０００の電源線および接地線の配置の態様の一例
を示す図である。

【００２８】図３２においては、メモリ部とロジック部
を総称して内部回路１１と呼ぶことにする。

【００２９】図３２において、所定の処理動作を行なっ
て、内部読出データｄ１を生成する内部回路１１と、出
力バッファ回路１２とに対し、共通に電源線１０ａおよ
び接地線１０ｂが設けられている。

【００３０】この電源線１０ａ上に電源電位Ｖｃｃが伝
達され、接地線１０ｂ上に接地電位ＧＮＤが伝達されて
いる。出力バッファ回路１２からの読出データ信号Ｄ１
が“Ｌ”レベルから“Ｈ”レベルとなる場合には、図３
０に示すように、電源ノード１ａから出力ノード２へＭ
ＯＳトランジスタ３を介して電流が供給される。出力バ
ッファ回路１２は、その出力ノード２に存在する大きな
寄生容量ＣＬを高速で充電するために、ＭＯＳトランジ
スタ３および４は大きな電流駆動力を有している。

【００３１】したがって、上記のような場合、図３３に
示すように、出力バッファ回路１２からの読出データ信
号Ｄ１が“Ｌ”レベルから“Ｈ”レベルへ立上がると
き、この電源線１０ａ上の電流が急激に消費され、電源
線１０ａ上の電源電圧Ｖｃｃは、たとえば０．５Ｖ程度
低下する。

【００３２】また、出力バッファ回路１２からの読出デ
ータ信号Ｄ１が“Ｈ”レベルから“Ｌ”レベルへ低下す
るときには、図３０に示すＭＯＳトランジスタ４が導通
し、出力ノード２から接地ノード１ｂへ大きな電流が急
速に放電される。この場合、接地線１０ｂがこの出力バ
ッファ回路１２から急激に放電される大電流のために、
接地線の電位レベルがたとえば０．５Ｖ上昇するという
ことが起こる。

【００３３】この電源線１０ａおよび接地線１０ｂ上の
電源ノイズ（電源電圧および接地電圧それぞれにおける
ノイズ）は内部回路１１へ伝達される。電源電圧Ｖｃｃ
が、たとえば５Ｖ程度の場合、この電源ノイズは、電源
電圧Ｖｃｃの約１／１０程度の大きさであり、相対的に
小さいため、内部回路１１においてこの電源ノイズによ
る誤動作が問題となることは少ない。

【００３４】しかしながら、近年の半導体装置の高集積
化に伴って、低消費電力化および高速動作のために、電
源電圧Ｖｃｃの電位レベルが３．３Ｖまたはそれ以下に
低くすることが一般的に行なわれている。この場合、こ
の０．５Ｖの電源ノイズは、電源電圧Ｖｃｃに対して、
約１／６程度の大きさを有するために、この電源ノイズ
により内部回路１１が誤動作し、“Ｈ”レベルの信号が
“Ｌ”レベルと判定されるか、または“Ｌ”レベルの信
号が“Ｈ”レベルと判定されて、誤動作してしまうとい
う問題が生じる。

【００３５】上述のような、電源ノイズを吸収するため
に、図３４に示すように、内部回路１１および出力バッ
ファ回路１２のそれぞれの近傍に安定化のためのデカッ
プリング容量Ｃ１およびＣ２が設けられることが一般的
である。

【００３６】これらのデカップリング容量Ｃ１およびＣ
２は、それぞれ電源線１０ａと接地線１０ｂとの間に接
続される。出力バッファ回路１２が動作し、電源線１０
ａ上の電流を消費し、電源電圧Ｖｃｃが低下するときに
は、このデカップリング容量Ｃ２が蓄積する正電荷が電
源線１０ａへ供給され、電源電圧Ｖｃｃの低下が抑制さ
れる。

【００３７】一方、出力バッファ回路１２が動作し、接
地線１０ｂへ電流を放電する場合には、この放電電流を
デカップリング容量Ｃ２で吸収することで、接地電圧Ｇ
ＮＤの上昇を抑制する。

【００３８】また内部回路１１近傍に設けられたデカッ
プリング容量Ｃ１により、その内部回路１１に対する電
圧ＶｃｃおよびＧＮＤの電源ノイズを抑制し、また出力
バッファ１２の動作による電源ノイズが内部回路１１へ
伝達されるのを防止することが可能である。

【００３９】このデカップリング容量は、その蓄積電荷
（正電荷および負電荷）により、電源ノイズを抑制する
ことが必要となる。したがって、電源電圧Ｖｃｃの低下
および接地電圧ＧＮＤの上昇を抑制するためには、たと
えば４５０ｐＦ程度の数百ピコファラドの容量値を有す
ることが必要となる。

【００４０】このデカップリング容量Ｃ１およびＣ２に
より、電源線１０ａおよび接地線１０ｂは、容量結合さ
れる。電源線１０ａ上の電源電圧Ｖｃｃの低下速度は急
激であり、交流的に変化する。したがって、図３５に示
すように、このデカップリング容量Ｃ２により、電源線
１０ａおよび接地線１０ｂが交流的に結合され、この電
源電圧Ｖｃｃの電位低下が接地線１０ｂへ伝達され、接
地電圧ＧＮＤが低下する。

【００４１】デカップリング容量Ｃ１およびＣ２は、接
地電圧ＧＮＤの上昇をその蓄積負荷により吸収する。し
たがって、接地電圧ＧＮＤが低下した場合、このデカッ
プリング容量Ｃ１およびＣ２では電位低下を吸収するこ
とができない。

【００４２】以上のような状況下では、たとえば内部回
路１１がメモリセルアレイを駆動する回路である場合、
以下のような問題が生じる。

【００４３】図３６は、メモリセルの構成を示す図であ
る。図３６において、メモリセルＭＣは、ビット線ＢＬ
に接続される一方導通ノードと、ストレージノードＳＮ
に接続される他方導通ノードと、ワード線ＷＬに接続さ
れるゲートとを有するｎチャネルＭＯＳトランジスタで
構成されるアクセストランジスタＱＭと、ストレージノ
ードＳＮに接続される一方電極と、セルプレート電位Ｖ
ｃｐを受ける他方電極とを有するメモリセルキャパシタ
ＣＭを含む。通常、セルプレート電位Ｖｃｐは、（Ｖｃ
ｃ＋ＧＮＤ）／２の中間電位レベルに保持される。スト
レージノードＳＮに、記憶情報が電荷の形態で格納され
ている。

【００４４】一例として、ワード線ＷＬが非選択状態で
あり、その電位が０Ｖの場合を考える。出力バッファ回
路１２の動作時においては、ビット線ＢＬは、選択され
たワード線（図示したワード線ＷＬとは別のワード線Ｗ
Ｌ′）に接続され、かつこのビット線ＢＬに接続される
メモリセルの記憶データに従って、“Ｈ”レベルまたは
“Ｌ”レベルとされる。

【００４５】以下では、ビット線ＢＬの電位が“Ｌ”レ
ベル、すなわち０Ｖの場合を考える。このとき、図３５
に示したように、出力バッファ回路１２が動作すること
で、電源電圧Ｖｃｃが低下した場合、それに対応して接
地電圧ＧＮＤも低下する。この接地電圧ＧＮＤの低下
は、図３４に示すように、内部回路１１へ伝達され、出
力バッファ回路１２と電気的に接続しているビット線Ｂ
Ｌの電位０Ｖが負電位側にシフトする。一方、ワード線
ＷＬの電位は０Ｖであるので、メモリセルトランジスタ
ＱＭのゲート−ソース間の電位差が０Ｖよりも大きい値
となる。したがって、メモリセルトランジスタＱＭが弱
い導通状態となって、ストレージノードＳＮに蓄積され
た電荷（正電荷）がビット線ＢＬへ放電される。つま
り、非選択状態のメモリセルの蓄積電荷が減少し、メモ
リセルのデータ保持特性が劣化するこになる。最悪の場
合には、この非選択メモリセルの記憶データが破壊され
てしまうことになる。

【００４６】また、選択メモリセルが“Ｈ”レベルの記
憶データを保持し、ビット線ＢＬの電位が電源電圧Ｖｃ
ｃレベルに保持されているときに、電源ノイズによりこ
のビット線ＢＬの電位Ｖｃｃが低下すると、選択メモリ
セルの“Ｈ”レベルの書込データの電位レベルが低下
し、ストレージノードＳＮに必要とされる電荷を蓄積さ
せることができなくなる。この場合、“Ｈ”レベルのデ
ータの書込時またはリストア時において、ストレージノ
ードＳＮの電荷量が低減され、このメモリセルの電荷保
持特性が劣化するという問題が生じる。

【００４７】以上説明したような、出力バッファ回路動
作中のメモリセルの電荷保持特性を、ダイナミックリフ
レッシュ特性と呼ぶ。これに対して、出力バッファ回路
等が動作していない状態でのメモリセルの電荷保持特性
をスタティックリフレッシュ特性と呼ぶ。一般に、上述
したような電源ノイズの影響により、メモリセルトラン
ジスタのリーク電流が増加するため、ダイナミックリフ
レッシュ特性は、スタティックリフレッシュ特性に比べ
て劣化している。特に、出力バッファ回路からの距離が
比較的近いメモリセルの場合や、基板バイアス（負電
位）の絶対値が小さい場合に、その劣化の度合が顕著で
ある。

【００４８】また、出力バッファ回路１２において、接
地線１２ｂ上の接地電位ＧＮＤが低下した場合、“Ｌ”
レベルへ駆動するためのＭＯＳトランジスタ４のゲート
−ソース間電位差が大きくなり、ＭＯＳトランジスタが
弱いオン状態となり、この出力ノード２から接地ノード
１ｂへ電流が流れる。これにより、電源電圧Ｖｃｃの電
位レベルがさらに低下し、また接地電位ＧＮＤも応じて
低下し、電源ノイズが大きくなる。また、読出データ信
号Ｄ１の電位レベルも低下し、正確なデータの読出をす
ることができなくなるという問題が生じる。

【００４９】さらに、このときには、ＭＯＳトランジス
タ３および４を介して電源ノード１ａから接地ノード１
ｂへ電流が流れ、出力バッファ回路における消費電流が
増加するという問題が生じる。

【００５０】半導体記憶装置においては、入出力データ
のビット数が増大し、応じて出力バッファ回路の数も増
加し、この出力バッファ回路の電源ノイズがより大きく
なる傾向にある。また、ロジック回路などの半導体集積
回路装置においても、その高集積化に従って出力信号の
数が増加し、応じて出力バッファ回路の数も増加し、同
様にして電源ノイズの問題が顕著となる傾向にある。

【００５１】また、上述したような電源ノイズの大きさ
を小さくするためには、出力ノード２の充放電速度を小
さくすればよいが、この場合、データ出力速度の低下が
もたらされるため、高速でデータの出力信号を出力する
ことができなくなるという問題が生じる。

【００５２】このようなダイナミックリフレッシュ特性
の劣化を改善する方法として、待機常態にあるワード線
の電位レベルを負電位とする方法がある。すなわち、接
地電位となっているビット線ＢＬよりも、ワード線ＷＬ
の方が電位レベルが低い場合は、電源ノイズによりビッ
ト線の電位レベルが低下してもメモリセルトランジスタ
ＱＭが弱い導通状態のなるのを防ぐことができるからで
ある。

【００５３】図３７は、上述したように非選択状態のワ
ード線ＷＬに負電位を印加することが可能な電位設定回
路１００の構成を示す概略ブロック図であり、ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ，ＶＯＬ３０、Ｎｏ．１１ ＮＯＶＥＭ
ＢＥＲ １９９５ ｐｐ．１１８３〜１１８８に開示さ
れたものである。

【００５４】電位設定回路１００は、アドレス信号に応
じて行選択信号ＲＳを活性状態（”Ｌ”レベル）とする
デコーダ回路１１４と、内部昇圧電位Ｖｐｐをともにソ
ースに受け、互いのゲートおよびドレインが相互に接続
するｐチャネルＭＯＳトランジスタ対１０２および１０
４と、負電位Ｖｎをともにソースに受け、互いのゲート
およびドレインが相互に接続し、そのドレインがそれぞ
れｐチャネルＭＯＳトランジスタ１０２および１０４の
ドレインと接続するｎチャネルＭＯＳトランジスタ対１
０６および１０８と、ｐチャネルＭＯＳトランジスタ１
０４のドレインとデコーダ回路１１４の出力ノードとの
間に接続され、ゲート電位が電位Ｖｃｃに固定されるｎ
チャネルＭＯＳトランジスタ１１０と、ｎチャネルＭＯ
Ｓトランジスタ１０８のドレインとデコーダ回路１１４
の出力ノードとの間に接続され、ゲート電位が電位ＧＮ
Ｄに固定されるｐチャネルＭＯＳトランジスタ１１０と
を含む。

【００５５】トランジスタ１０２のドレインとトランジ
スタ１０６のドレインとの接続点にワード線ＷＬが接続
している。

【００５６】しかしながら、電位設定回路１００におい
ては，たとえば、ワード線ＷＬが非選択状態であって、
負電位が印可されている期間は、トランジスタ１０４の
ゲートには負電位Ｖｎが、トランジスタ１０４のソース
には内部昇圧電位Ｖｐｐが印可されることとなり、この
トランジスタのゲート絶縁膜の信頼性を劣化させてしま
うという問題点があった。

【００５７】さらに、システムチップ上にＤＲＡＭを混
載する構成とした場合には、以下のような問題点も存在
する。

【００５８】すなわち、ＤＲＡＭと、ＤＲＡＭから出力
されたデータに対して所定の論理演算を行なう回路が同
一チップ上に形成されたＬＳＩを製造する場合、これら
ＤＲＡＭおよび論理演算回路を構成するＭＯＳトランジ
スタの酸化膜厚は一般に共通の厚さに設定される。

【００５９】すなわち、ＤＲＡＭを製造するプロセスフ
ローで、上記のような混載チップを製造した場合、ＤＲ
ＡＭでは、メモリセルに完全に“Ｈ”レベルを書込むた
めに、選択されたワード線に供給する電圧としては昇圧
レベル（以下、Ｖｐｐで表わす）が必要であり、ゲート
酸化膜の信頼性を守るために酸化膜厚を厚くしなければ
ならない。ところが、酸化膜厚を厚くすることは、高速
動作が要求される周辺回路中のＭＯＳトランジスタの動
作速度の劣化をもたらすという問題がある。

【００６０】上記のような昇圧レベルＶｐｐは、選択さ
れたワード線に供給される場合のみならず、たとえばい
わゆるシェアードセンスアンプの構成を用いている場合
は、メモリセルアレイ内のビット線とセンスアンプ内の
ビット線のトランスファゲートトランジスタの導通のた
めにそのゲートに供給する必要もある。この場合も、や
はり、このトランスファゲートトランジスタでの電圧降
下を避ける必要があるからである。

【００６１】上記のような周辺回路の高速動作の劣化を
抑制するために、逆にゲート酸化膜厚を混載チップ全体
について薄くした場合、昇圧レベルＶｐｐを使用してい
る回路のゲート酸化膜厚の信頼性を保証することが困難
になるという問題があった。

【００６２】また、回路ごとにゲート酸化膜厚を変化さ
せるというプロセスフローは、いたずらにプロセスを複
雑化し、その再現性や信頼性の保証がかえって困難にな
るという問題があった。

【００６３】本発明は、以上のような問題点を解決する
ためになされたもので、その目的は、バッファ回路動作
時における電源ノイズの内部回路に及ぼす影響が低減さ
れた半導体集積回路装置を提供することである。

【００６４】この発明の他の目的は、メモリセルの電荷
保持特性が改善された半導体集積回路装置を提供するこ
とである。

【００６５】この発明のさらに他の目的は、ＤＲＡＭが
システムチップ上に混載された場合でも、ＤＲＡＭ部と
その他のロジック回路部の電源構成を最適化することが
可能で、回路の高速化を図ることが可能な半導体集積回
路装置を提供することである。この発明のさらに他の目
的は、ＤＲＡＭとロジック回路とが混載されるシステム
チップの製造工程において、プロセスを共有とした場合
も、その回路を構成するＭＯＳトランジスタのゲート酸
化膜の信頼性を向上させることが可能な半導体集積回路
装置を提供することである。

【００６６】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、外部から第１の電源電位および第１の電
源電位よりも高い第２の電源電位が供給されて動作する
半導体集積回路装置であって、第２の電源電位を受け
て、第１の電源電位と第２の電源電位との間の内部電源
電位を供給する内部降圧手段と、データを保持するメモ
リ手段とを備え、メモリ手段は、記憶するデータのレベ
ルのうちの１つが内部電源電位に対応するデータを保持
する、行列状に配置された複数のメモリセルと、複数の
メモリセルの行にそれぞれ対応して設けられる複数のワ
ード線と、選択されたワード線の電位を第２の電源電位
とすることで、対応するメモリセルの行を選択する行選
択手段とを含み、第１の電源電位と第２の電源電位と
を、一方および他方動作電源電位として動作し、メモリ
手段に保持されるデータに対して所定の論理演算を行な
って出力する論理演算手段と、第１の電源電位と第２の
電源電位とを、一方および他方動作電源電位として動作
し、論理演算手段の出力信号をバッファ処理して出力す
るバッファ回路とをさらに備える。

【００６７】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、第１
の電源電位を供給する第１の電源供給線と、第２の電源
電位を供給する第２の電源供給線と、第１の電源供給線
とは別個に設けられ、第１の電源電位を供給する第３の
電源供給線と、第２の電源供給線とは別個に設けられ、
第２の電源電位を供給する第４の電源供給線と、第１お
よび第３の電源供給線とは別個に設けられ、第１の電源
電位を供給する第５の電源供給線と、第２および第４の
電源供給線とは別個に設けられ、第２の電源電位を供給
する第６の電源供給線とさらに備え、内部降圧手段は、
第１の電源供給線上の第１の電源電位と、第２の電源供
給線上の第２の電源電位とを動作電源電位として動作
し、論理演算手段は、第３の電源供給線上の第１の電源
電位と、第４の電源供給線上の第２の電源電位とを動作
電源電位として動作し、バッファ回路は、第５の電源供
給線上の第１の電源電位と、第６の電源供給線上の第２
の電源電位とを動作電源電位として動作する。

【００６８】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成において、メモ
リ手段は、メモリセルの列に対応して設けられる複数の
ビット線対と、行選択手段により選択されたメモリセル
に保持されているデータに応じて、ビット線対間に生じ
る電位差を増幅する複数のセンスアンプとをさらに含
み、第２の電源電位および内部電源電位を受けて、行選
択動作の開始に応じて、所定期間複数のセンスアンプに
対して第２の電源電位を供給した後、内部電源電位に切
換えて供給する電源スイッチ手段をさらに備える。

【００６９】請求項４記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、第１
の電源電位と第２の電源電位とを、一方および他方動作
電源電位として動作し、第１の電源電位よりも低い、非
選択状態のワード線電位に対応する第３の電源電位を供
給する待機電位供給手段をさらに備え、行選択手段は、
第３の電源電位と第２の電源電位とを、一方および他方
動作電源電位として動作し、外部からのアドレス信号に
応じて対応するワード線に、非選択時には第３の電源電
位を、選択時には第２の電源電位を供給するワード線ド
ライブ手段を含む。

【００７０】請求項５記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置の構成において、ワー
ド線ドライブ手段は、ワード線に対応して設けられ、ア
ドレス信号に応じて行選択信号を活性状態とする複数の
行デコード手段と、各行デコード手段に応じて接地さ
れ、対応するワード線電位を駆動する複数の電位設定手
段とを含み、各電位設定手段は、ソースに第２の電源電
位を受け、ゲートに行選択信号を受けて、行選択信号の
活性化に応じて導通状態となるＰチャネルＭＯＳトラン
ジスタと、ＰチャネルＭＯＳトランジスタと対応するワ
ード線との間に設けられ、行選択信号の不活性期間は、
ＰチャネルＭＯＳトランジスタのドレイン電位を第３の
電源電位より高く、第２の電源電位よりも低い電位とす
る電位差緩和手段と、行選択信号の不活性期間は、対応
するワード線に第３の電源電位を供給する待機電位保持
手段とを有する。

【００７１】請求項６記載の半導体集積回路装置は請求
項３記載の半導体集積回路装置の構成において、センス
アンプは、複数のビット線対の所定数のグループごとに
対応して設けられ、第１および第２の入力ノードを有
し、所定数のビット線対ごとに対応して設けられ、選択
されたビット線対の電位を第１および第２の入力ノード
にそれぞれ伝達する配線対と、ビット線対ごとに設けら
れ、対応する配線対とビット線対とを選択的に導通状態
および遮断状態のいずれかとする、ＮチャネルＭＯＳト
ランジスタ対とをさらに備え、ＮチャネルＭＯＳトラン
ジスタ対は、ゲート電位が第２の電源電位とのなること
で導通状態となる。

【００７２】請求項７記載の半導体集積回路装置は、請
求項６記載の半導体集積回路装置の構成に加えて、第１
の電源電位をＶｇｎｄ、第２の電源電位Ｖｃｃ、Ｎチャ
ネルＭＯＳトランジスタのしきい値をＶｔｈｎとすると
き、第１の電源電位Ｖｇｎｄおよび第２の電源電位Ｖｃ
ｃを、一方および他方動作電源電位として動作し、イコ
ライズ電位（Ｖｃｃ＋Ｖｇｎｄ−Ｖｔｈｎ）／２を出力
するビット線イコライズ電位発生手段と、少なくともセ
ンスアンプごとに対応して設けられ、ビット線イコライ
ズ信号に応じて、選択されたビット線対および対応する
配線対の電位をイコライズ電位とするイコライズ手段と
をさらに備える。

【００７３】請求項８記載の半導体集積回路装置は、外
部から第１の電源電位および第１電源電位よりも高い第
２の電源電位が供給されて動作する半導体集積回路装置
であって、第２の電源電位を受けて、第１の電源電位と
第２の電源電位との間の内部電源電位を供給する内部降
圧手段と、第１の電源電位と第２の電源電位とを、一方
および他方動作電源電位として動作し、第１の電源電位
よりも低い、非選択状態のワード線電位に対応する第３
の電源電位とを供給する待機電位供給手段と、第１の電
源電位と第２の電源電位とを、一方および他方動作電源
電位として動作し、第２の電源電位よりも高い第４の電
源電位を内部昇圧電位として出力する昇圧手段と、デー
タを保持するメモリ手段とを備え、メモリ手段は、第１
の電源電位および内部電源電位のいずれかに対応するデ
ータを保持する、行列状に配置された複数のメモリセル
と、複数のメモリセルの行にそれぞれ対応して設けられ
る複数のワード線と、選択されたワード線の電位を内部
昇圧電位とすることで対応するメモリセルの行を選択
し、非選択のワード線の電位を第３の電源電位に保持す
る行選択手段とを含み、第１の電源電位と第２の電源電
位とを、一方および他方動作電源電位として動作し、メ
モリ手段に保持されるデータに対して所定の論理演算を
行なって出力する論理演算手段と、第１の電源電位と第
２の電源電位とを、一方および他方動作電源電位として
動作し、論理演算手段の出力信号をバッファ処理して出
力するバッファ回路とをさらに備える。

【００７４】請求項９記載の半導体集積回路装置は、請
求項８記載の半導体集積回路装置の構成に加えて、第１
の電源電位を供給する第１の電源供給線と、第２の電源
電位を供給する第２の電源供給線とを、第１の電源供給
線とは別個に設けられ、第１の電源電位を供給する第３
の電源供給線と、第２の電源供給線とは別個に設けら
れ、第２の電源電位を供給する第４の電源供給線と、第
１および第３の電源供給線とは別個に設けられ、第１の
電源電位を供給する第５の電源供給線と、第２および第
４の電源供給線とは別個に設けられ、第２の電源電位を
供給する第６の電源供給線とをさらに備え、内部降圧手
段は、第１の電源供給線上の第１の電源電位と、第２の
電源供給線上の第２の電源電位とを動作電源電位として
動作し、論理演算手段は、第３の電源供給線上の第１の
電源電位と、第４の電源供給線上の第２の電源電位とを
動作電源電位として動作し、バッファ回路は、第５の電
源供給線上の第１の電源電位と、第６の電源供給線上の
第２の電源電位とを動作電源電位として動作する。

【００７５】請求項１０記載の半導体集積回路装置は、
請求項９記載の半導体集積回路装置の構成において、行
選択手段は、第３の電源電位と内部昇圧電位とを、一方
および他方動作電源電位として動作し、外部からのアド
レス信号に応じて対応するワード線に、非選択時には第
３の電源電位を、選択時には内部昇圧電位を供給するワ
ード線ドライブ手段を含み、ワード線ドライブ手段は、
ワード線に対応して設けられ、アドレス信号に応じて行
選択信号を活性状態とする複数の行デコード手段と、各
行デコード手段に応じて接地され、対応するワード線電
位を駆動する電位設定手段とを含み、電位設定手段は、
ソースに内部昇圧電位を受け、ゲートに行選択信号を受
けて、行選択信号の活性化に応じて導通状態となる第１
のＰチャネルＭＯＳトランジスタと、ソースに内部昇圧
電位を受け、ゲートが第１のＰチャネルＭＯＳトランジ
スタのドレインと接続し、ドレインが第１のＰチャネル
ＭＯＳトランジスタのゲートと接続する第２のＰチャネ
ルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトラ
ンジスタと対応するワード線との間に設けられ、行選択
信号の不活性期間は、第１のＰチャネルＭＯＳトランジ
スタのドレイン電位を第３の電源電位より高く、内部昇
圧電位よりも低い電位とする電位差緩和手段と、行選択
信号の不活性期間は、対応するワード線に第３の電源電
位を供給する待機電位保持手段とを有する。

【００７６】請求項１１記載の半導体集積回路装置は、
請求項９記載の半導体集積回路装置の構成において、行
選択手段は、第３の電源電位と内部昇圧電位とを、一方
および他方動作電源電位として動作し、外部からのアド
レス信号に応じて対応するワード線に、非選択時には第
３の電源電位を、選択時には内部昇圧電位を供給するワ
ード線ドライブ手段を含み、ワード線ドライブ手段は、
ワード線に対応して設けられ、アドレス信号に応じて行
選択信号を活性状態とする複数の行デコード手段と、各
行デコード手段に応じて接地され、対応するワード線電
位を駆動する複数の電位設定手段とを含み、各電位設定
手段は、ソースに第３の電源電位を受け、ゲートに行選
択信号を受けて、行選択信号の活性化に応じて遮断状態
となる第３のＮチャネルＭＯＳトランジスタと、ソース
に第３の電源電位を受け、ゲートが第３のＮチャネルＭ
ＯＳトランジスタのドレインと接続し、ドレインが第３
のＮチャネルＭＯＳトランジスタのゲートに接続する第
４のＮチャネルＭＯＳトランジスタと、第３のＮチャネ
ルＭＯＳトランジスタと対応するワード線との間に設け
られ、行選択信号の活性期間は、第３のＮチャネルＭＯ
Ｓトランジスタのドレイン電位を第３の電源電位より高
く、内部昇圧電位よりも低い電位とする第１の電位差緩
和手段と、行選択信号の活性期間は、対応するワード線
に内部昇圧電位を供給する駆動電位保持手段とを有す
る。

【００７７】請求項１２記載の半導体集積回路装置は、
請求項１１記載の半導体集積回路装置の構成において、
駆動電位保持手段は、ソースに内部昇圧電位を受け、ゲ
ートに行選択信号を受けて、行選択信号の活性化に応じ
て導通状態となる第１のＰチャネルＭＯＳトランジスタ
と、ソースに内部昇圧電位を受け、ゲートが第１のＰチ
ャネルＭＯＳトランジスタのドレインと接続し、ドレイ
ンが第１のＰチャネルＭＯＳトランジスタのゲートと接
続する第２のＰチャネルＭＯＳトランジスタと、第１の
ＰチャネルＭＯＳトランジスタと対応するワード線との
間に設けられ、行選択信号の不活性期間は、第１のＰチ
ャネルＭＯＳトランジスタのドレイン電位を第３の電源
電位より高く、内部昇圧電位よりも低い電位とする第２
の電位差緩和手段とを含む。

【００７８】請求項１３記載の半導体集積回路装置は、
請求項８記載の半導体集積回路装置の構成において、昇
圧手段は、第２の電源電位が所定の値以下の場合は第２
の電源電位を昇圧した第４の電位を、所定の値以上の場
合は第２の電源電位を、それぞれ選択して内部昇圧電位
として出力する。

【００７９】請求項１４記載の半導体集積回路装置は、
請求項１３記載の半導体集積回路装置の構成において、
昇圧手段は、内部昇圧電位を出力する出力ノードと、第
１の電源電位と第４の電源電位とを、一方および他方動
作電源電位として動作し、第４の電源電位を出力ノード
に出力する内部昇圧回路と、所定の電位を出力する参照
電位発生手段と、第２の電源電位と所定の電位を比較す
る第１の比較手段と、第１の比較手段の比較結果に応じ
て、第２の電源電位が所定の電位よりも大きい場合に
は、第２の電源電位と出力ノードとを結合するスイッチ
手段と、出力ノードの電位と所定の電位とを比較する第
２の比較手段とを含み、内部昇圧回路は、第２の比較手
段の比較結果に応じて、出力ノードの電位が所定の電位
よりも小さい場合に昇圧動作を行なう。

【００８０】請求項１５記載の半導体集積回路装置は、
請求項１記載の半導体集積回路装置の構成に加えて、第
１の電源電位よりも高く、内部電源電圧よりも低い偽グ
ラウンドレベルを出力する偽グラウンドレベル発生手段
をさらに備え、メモリ手段は、メモリセルの列に対応し
て設けられる複数のビット線対と、内部電源電圧および
偽グラウンドレベルを一方および他方動作電源電位とし
て動作し、行選択手段により選択されたメモリセルに保
持されているデータに応じて、ビット線対間に生じる電
位差を増幅する複数のセンスアンプとをさらに含み、行
選択手段は、選択されたワード線の電位を第２の電源電
位とすることで、対応するメモリセルの行を選択し、非
選択状態のワード線の電位を第１の電源電位とし、第１
の電源電位および偽グラウンドレベルを受けて、行選択
動作の開始に応じて、所定期間複数のセンスアンプに対
して第１の電源電位を供給した後、偽グラウンドレベル
に切換えて供給する電源スイッチ手段をさらに備え、非
選択ワード線の電位は、ビット線の電位よりも低くく保
持される。

【００８１】請求項１６記載の半導体集積回路装置は、
請求項１記載の半導体集積回路装置の構成に加えて、第
１の電源電位よりも高く、内部電源電圧よりも低い偽グ
ラウンドレベルを出力する偽グラウンドレベル発生手段
をさらに備え、メモリ手段は、メモリセルの列に対応し
て設けられる複数のビット線対と、内部電源電圧および
偽グラウンドレベルを一方および他方動作電源電位とし
て動作し、行選択手段により選択されたメモリセルに保
持されているデータに応じて、ビット線対間に生じる電
位差を増幅する複数のセンスアンプとをさらに含み、行
選択手段は、選択されたワード線の電位を第２の電源電
位とすることで、対応するメモリセルの行を選択し、非
選択状態のワード線の電位を偽グラウンドレベルとし、
センスアンプは、複数のビット線対の所定数のグループ
毎に対応して設けられ、第１および第２の入力ノードを
有し、所定数のビット線対毎に対応して設けられ、選択
されたビット線対の電位を第１および第２の入力ノード
にそれぞれ伝達する配線対と、ビット線対毎に設けら
れ、対応する配線対とビット線対とを選択的に導通状態
および遮断状態のいずれかとする、ＰチャネルＭＯＳト
ランジスタ対とをさらに備え、ＰチャネルＭＯＳトラン
ジスタ対は、ゲート電位が第１の電源電位となることで
導通状態となり、非選択ワード線の電位は、ビット線対
の電位よりも低く保持される。

【００８２】請求項１７記載の半導体集積回路装置は、
請求項１６記載の半導体集積回路装置の構成に加えて、
第１の電源電位をＶｇｎｄ、第２の電源電位をＶｃｃ、
ＰチャネルＭＯＳトランジスタのしきい値をＶｔｈｐと
するとき、第１の電源電位Ｖｇｎｄおよび第２の電源電
位Ｖｃｃを、一方および他方動作電源電位として動作
し、イコライズ電位（Ｖｃｃ＋Ｖｇｎｄ＋Ｖｔｈｐ）／
２を出力するビット線イコライズ発生手段と、少なくと
もセンスアンプ毎に対応して設けられ、ビット線イコラ
イズ信号に応じて、選択されたビット線対および対応す
る配線対の電位をイコライズ電位とするイコライズ手段
とをさらに備える。

【００８３】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１のシス
テムチップ１０００の構成を示す概略ブロック図であ
る。

【００８４】図１に示すシステムチップ１０００は、論
理処理を行なうロジックＬＳＩと、データを格納するメ
モリＬＳＩとが同一チップ上に形成された構成を有す
る。

【００８５】図１において、システムチップ１０００
は、ロジック処理部とメモリ部とを含む。このロジック
処理部およびメモリ部に共通にチップ外部とデータおよ
び信号の入出力を行なう入出力バッファ回路４００が設
けられている。

【００８６】ロジック処理部は、入出力バッファ回路４
００および後に説明するメモリ部からデータおよび／ま
たは信号を受け、所定の処理を行なうロジック回路４０
２を含む。

【００８７】メモリ部は、行列状に配列されるダイナミ
ック型メモリセルを有するメモリセルアレイ４０６と、
このメモリセルアレイ４０６へのアクセスを制御するＤ
ＲＡＭコントロール回路４０４と、ＤＲＡＭコントロー
ル回路４０４の制御の下に、メモリセルアレイ４０６の
行（ワード線）を選択状態へ駆動するワード線ドライバ
４０８と、メモリセルアレイ４０６において選択された
行に接続されるメモリセルのデータを検知し、増幅しか
つラッチするセンスアンプ帯４１０と、ＤＲＡＭコント
ロール回路４０４の制御の下に、メモリセルアレイ中の
列の選択動作を行なう列デコーダ４１４を含む。

【００８８】ロジック回路４０２は、単にこのメモリセ
ルアレイ４０６から読出されたデータまたは書込まれる
べきデータに対して所定の論理演算を行ない、またＤＲ
ＡＭコントロール回路４０４は、入出力バッファ回路４
００を介して与えられる制御信号およびアドレス信号に
従って、メモリセルアレイ４０６のメモリセル選択動作
を制御する構成であってもよい。

【００８９】またこれに代えて、ロジック回路４０２
が、入出力バッファ回路４００を介して与えられるデー
タおよび制御信号に従って、このデータに所定の処理を
施し、かつ制御信号に従ってメモリセルアレイ４０６に
対する書込データを生成し、また制御信号に従ってＤＲ
ＡＭコントロール回路４０４の動作を制御するように構
成されていてもよい。

【００９０】ＤＲＡＭコントロール回路４０４は、入出
力バッファ回路４００またはロジック回路４０２から与
えられるデータおよび制御信号ならびにアドレス信号に
従って、メモリセル選択動作を実行する。

【００９１】センスアンプ帯４１０は、メモリセルアレ
イ４０６のメモリセル各列（ビット線対）に対応して設
けられるセンスアンプ回路を含む。このセンスアンプ回
路は、対応する列（ビット線対）の電位を差動的に増幅
するための交差結合されたＭＯＳトランジスタで構成さ
れるラッチ型センスアンプの構成を備える。

【００９２】ロジック回路４０２、ＤＲＡＭコントロー
ル回路４０４、およびワード線ドライバ４０８に対し共
通に電源パッド１４６ｄが設けられ、またロジック回路
４０２、およびＤＲＡＭコントロール回路４０４に共通
に接地パッド１４４ｄが設けられる。

【００９３】ロジック回路４０２は、この電源パッド１
４０ｄから主電源線１４２ｄおよびサブ電源線１４２ｄ
ａを介して一方動作電源電圧Ｖｃｃを受け、接地パッド
１４０ｄから接地線１４６ｆａを介して接地電圧ＧＮＤ
を受ける。

【００９４】ＤＲＡＭコントロール回路４０４は、電源
パッド１４０ｄから主電源線１４２ｄおよびサブ電源線
１４２ｄｂを介して電源電圧Ｖｃｃを受け、接地パッド
１４４ｄから接地線１４６ｆｂを介して接地電圧ＧＮＤ
を受ける。

【００９５】ワード線ドライバ４０８は、電源パッド１
４０ｄから主電源線１４２ｄおよびサブ電源線１４２ｄ
ｃを介して電源電圧Ｖｃｃを受け、また基板バイアス電
圧伝達線２０１ｃを介して負のバイアス電圧Ｖｎを受け
る。

【００９６】ロジック回路４０２およびＤＲＡＭコント
ロール回路４０４を外部から電源電圧Ｖｃｃ（たとえ
ば、３．３Ｖ）を一方動作電源電圧として動作させるこ
とにより、これらの回路を高速で動作させる。

【００９７】また、ＤＲＡＭコントロール回路４０４
は、センスアンプ４１０がシェアードセンスアンプ構成
を有し、ビット線対の間に配置される場合、非選択ビッ
ト線対を切離すためのビット線分離信号を発生する。こ
のビット線分離信号の“Ｈ”レベルは、メモリセルアレ
イ４０６中の“Ｈ”レベルよりも高くされる。これは、
この分離トランジスタのしきい値電圧による電圧損失を
なくすためである。

【００９８】したがって、ＤＲＡＭコントロール回路４
０４は、電源電圧Ｖｃｃをそのまま利用する。ワード線
ドライバ４０８は、メモリセルアレイ４０６内の選択ワ
ード線を“Ｈ”レベルに駆動する。この場合の“Ｈ”レ
ベルも、メモリセルトランジスタのしきい値電圧の影響
をなくすため、メモリセル内に記憶されるデータの
“Ｈ”レベルよりも高い値とすることが必要である。

【００９９】後に説明するように、メモリセルアレイへ
の“Ｈ”レベルは、降圧回路４１２から供給される内部
電源電圧Ｖｃｃｓであるため、ワード線ドライバ４０８
は、“Ｈ”レベルの信号を出力するために、電源電圧Ｖ
ｃｃをそのまま利用する。

【０１００】ワード線ドライバ４０８が、負のバイアス
電圧Ｖｂｂを他方動作電源電圧として受けるのは、メモ
リセルアレイ４０６における非選択ワード線の容量結合
による電位の起き上がりにより、非選択メモリセルのト
ランジスタが導通し、記憶電荷が流出するのを防止する
ためである。

【０１０１】センスアンプ帯４１０に対しては、電源パ
ッド１４０ｅおよび接地パッド１４４ｅが設けられる。
降圧回路４１２が、この電源パッド１４０ｅに結合され
る電源線１４２ｅ上の電源電圧Ｖｃｃを降圧して、内部
降圧電圧Ｖｃｃｓ（たとえば、２．０Ｖ）を生成し、セ
ンスアンプ電源線１４３を介してセンスアンプ帯４１０
に供給する。

【０１０２】センスアンプ電源線１４３と電源線１４２
ｅの間に、制御信号φに応答して導通するスイッチング
回路ＳＷ１が設けられる。このスイッチング回路ＳＷ１
は、半導体装置への電源投入時に導通状態とされて、こ
の内部降圧電圧Ｖｃｃｓを高速で上昇させる。

【０１０３】また、このスイッチング回路ＳＷ１は、セ
ンスアンプ４１０の動作前にオン状態とされ、センスア
ンプ電源線１４３の電源電圧Ｖｃｃｓの電圧レベルを上
昇させ、センスアンプ４１０の動作時における電源電圧
Ｖｃｃｓの低下を抑制し、高速でセンス動作を行なわせ
る。

【０１０４】センスアンプ帯４１０の他方電源電圧は、
接地パッド１４４ｅから接地線１４６ｅを介して与えら
れる。

【０１０５】センスアンプ帯４１０は、したがって、動
作時、各対応する列（ビット線対）上の電位を、接地電
圧ＧＮＤおよび内部降圧電圧Ｖｃｃｓの電圧レベルに駆
動する。内部降圧された電圧Ｖｃｃｓをセンスアンプ２
１０の一方電源電圧として利用することにより、メモリ
セルアレイ４０６の大記憶容量化に伴ってメモリセルが
微細化されても、メモリセルトランジスタの絶縁耐圧特
性を補償することができる。

【０１０６】ここで、たとえば、この電源線１４２ｄお
よび１４２ｅそれぞれに対し、デカップリング用のキャ
パシタを設ける構成とすることも可能である。

【０１０７】すなわち、電源線１４２ｄと接地との間に
デカップリング用のキャパシタＣ５を接続し、電源線１
４２ｅと接地との間にデカップリング用のキャパシタＣ
６を設ける構成とすることも可能である。

【０１０８】入出力バッファ回路４００に対しては、専
用に電源パッド１４０ｆおよび接地パッド１４４ｆが設
けられている。この入出力バッファ回路４００へは、電
源パッド１４０ｆから電源線１４２ｆに対して電源電圧
Ｖｃｃが供給され、また接地パッド１４４ｆから接地線
１４６ｆを介して接地電圧ＧＮＤが供給される。

【０１０９】また、この入出力バッファ回路４００は、
電源パッド１４０ｆからの電源電圧Ｖｃｃおよび接地パ
ッド１４４ｆからの接地電圧ＧＮＤを動作電源電圧とし
て利用している。

【０１１０】以上のように、システムチップにおいて、
入出力バッファ回路４００、特に出力回路用電源パッド
および接地パッドを内部回路（ＤＲＡＭ等）のパッドと
別に設けることにより、この入出力バッファ回路（特に
出力回路）動作時における電源ノイズが内部回路に影響
を及ぼすのを防止することができ、安定に動作する信頼
性の高いシステムチップを実現することができる。

【０１１１】さらに、上述したような電源線に対してデ
カップリング用のキャパシタを設けることにより、上述
の効果を一層高めることが可能である。

【０１１２】図２は、図１に示した降圧回路４１２の構
成を示す図であり、図２（ａ）は、降圧回路４１２の構
成の概略を示す概略ブロック図を、図２（ｂ）は、その
構成を具体的に示した回路図である。

【０１１３】図２（ａ）を参照して、降圧回路４１２
は、参照電圧Ｖ_REF と出力電圧Ｖｃｃｓの電位差を検出
する比較回路４１２２と、その比較結果に応じて制御さ
れるＰＭＯＳトランジスタ４１３６とを含む。

【０１１４】すなわち、比較回路のマイナスノードに参
照電圧Ｖ_REF が入力し、比較回路４１２２の出力電位に
より、ＰチャネルＭＯＳトランジスタ４１３６のゲート
電位が駆動され、ＰチャネルＭＯＳトランジスタ４１３
６は、電源電位Ｖｃｃと出力ノードとをゲート電位に応
じて結合する。この出力ノードと比較回路４１２２の他
方入力端（＋ノード）と結合して、負帰還ループが形成
されている。

【０１１５】出力ノードからは、参照電圧Ｖ_REF とほぼ
一致する電圧の内部電源電圧Ｖｃｃｓが出力される。

【０１１６】図２（ｂ）は、比較回路４１２２として、
カレントミラー差動アンプを用いた場合の回路構成を示
している。カレントミラー差動アンプは、電源電圧Ｖｃ
ｃをともにソースに受け、カレントミラー回路を構成す
るＰチャネルＭＯＳトランジスタ対４１２４および４１
２６と、ＰチャネルＭＯＳトランジスタ４１２４のドレ
インとドレインが接続し、ゲートに参照電圧Ｖ_REF を受
けるＮチャネルＭＯＳトランジスタ４１２８と、Ｐチャ
ネルＭＯＳトランジスタ４１２６のドレインとドレイン
が接続し、ゲートが出力ノードと接続するＮチャネルＭ
ＯＳトランジスタ４１３０と、ＮチャネルＭＯＳトラン
ジスタ４１２８および４１３０のソースと接地との間に
接続される定電流源４１３２と、ＰチャネルＭＯＳトラ
ンジスタ４１２４およびＮチャネルＭＯＳトランジスタ
４１２８の接続点の電位をゲートに受けるＰチャネルＭ
ＯＳトランジスタ４１３６とを含む。

【０１１７】なお、図２（ｂ）中では、負荷を表わすた
めに定電流源４１３４を用いている。

【０１１８】次に、その動作について簡単に説明する。
出力ノードに接続されている負荷に、出力ノードからグ
ラウンドに向けて過渡電流が流れようとすると、Ｐチャ
ネルＭＯＳトランジスタ４１３６が所定の値を有するイ
ンピーダンスとして作用する。このため、ＰチャネルＭ
ＯＳトランジスタ４１３６のドレイン電圧Ｖｃｃｓは負
側に変動する。出力電圧Ｖｃｃｓが、参照電圧Ｖ_REF よ
り低くなり始めると、ＰチャネルＭＯＳトランジスタ４
１３６のゲート電圧はより低くなって、トランジスタ４
１３６はオン状態となる。これによって、トランジスタ
４１３６は、負荷に電流を供給するので、出力ノードが
充電される。

【０１１９】あるレベルまでこのような充電が行なわ
れ、電位Ｖｃｃｓが参照電圧Ｖ_REF よりも大きくなり始
めると、今度はトランジスタ４１３６のゲート電圧が上
昇し、トランジスタ４１３６はオフ状態となるので充電
動作が停止する。

【０１２０】以上の動作において、トランジスタ４１３
６のドレイン電位の負側への変動が大きいほど、それが
増幅されてトランジスタ４１３６のゲート電圧となるの
で、負荷がより早く充電される。

【０１２１】以上説明したような動作によって、電位Ｖ
ｃｃｓの変動が抑制され、参照電位Ｖ_REF とほぼ一致し
た電位が出力ノードに出力されることになる。

【０１２２】なお参照電位Ｖ_REF の発生方法としては、
最も簡単にはダイオード接続された複数のＮチャネルＭ
ＯＳトランジスタと定電流源とを電源電位Ｖｃｃと接地
電位との間に接続し、これら複数のダイオード接続され
たトランジスタのうちの所定の接続点の電位を用いるこ
とができる。

【０１２３】図３は、図１に示したメモリセルアレイ４
０６、センスアンプ４１０、ワード線ドライバ４０８お
よび列デコーダ４１４についてその構成をより詳しく示
した概略ブロック図である。

【０１２４】メモリセルアレイ４０６は、たとえば、複
数のメモリセルアレイブロックＭＣ１，ＭＣ２およびＭ
Ｃ３に分割されているものとする。これら複数のメモリ
セルアレイブロックＭＣ１〜ＭＣ３が、センスアンプ帯
ＳＡ１，ＳＡ２，ＳＡ３およびＳＡ４のそれぞれの間に
配置されており、各メモリセルアレイブロックＭＣ１〜
ＭＣ３のそれぞれに対応してワード線ドライバＷＤ１〜
ＷＤ３が設けられている。これらのワード線ドライバＷ
Ｄ１〜ＷＤ３に行デコーダ４０４２からワード線駆動信
号が与えられる。

【０１２５】ワード線ドライバＷＤ１〜ＷＤ３は、それ
ぞれ対応するメモリセルアレイブロックＭＣ１〜ＭＣ３
のワード線を駆動する。

【０１２６】したがって、図１において、ワード線ドラ
イバ４０８と表わされた部分には、各メモリセルアレイ
ブロックに対応して、ワード線ドライバ回路ＷＤ１〜Ｗ
Ｄ３が設置されている。また、行デコーダ４０４２は、
図１において、ＤＲＡＭコントロール回路に含まれてい
るものとする。

【０１２７】さらに、図１のセンスアンプ帯４１０は、
図３に示したように、メモリセルアレイブロックが複数
存在するので、それらの間に交互に配置される構成とな
っている。

【０１２８】なお、図３においては、メモリセルアレイ
４０６が、３つのブロックに分割されている場合を例と
して示しているが、本発明は、このような場合に限定さ
れることなく、一般的なメモリセルアレイブロックの配
置に対しても適用することが可能である。

【０１２９】また各ワード線ドライバ回路ＷＤ１〜ＷＤ
３には、電源電圧Ｖｃｃおよび後に説明する負電位発生
回路からの負電位Ｖｎが供給されている。

【０１３０】したがって、たとえばメモリセルアレイブ
ロックＢＬＫ２が選択されている場合、このメモリセル
アレイブロック内のワード線のうち選択されているワー
ド線ＷＬ２１の電位は、ワード線ドライバ回路ＷＤ２に
より電源電位Ｖｃｃに保持される。一方、非選択状態に
あるワード線ＷＬ２２の電位レベルは、電位Ｖｎに保持
されている。

【０１３１】一方、非選択なメモリセルアレイブロック
ＢＬＫ１およびＢＬＫ３中のワード線の電位レベルは、
それぞれ対応するワード線ドライバ回路ＷＤ１およびＷ
Ｄ３により、電位Ｖｎ（負電位）に保持されている。

【０１３２】以上のようにして、非選択状態のワード線
の電位レベルが負電位に保持されることで、図３６に示
したように、仮に電源ノイズのためにビット線の電位レ
ベルが負側に押し下げられた場合でも、メモリセルトラ
ンジスタＱＭが弱い導通状態となることがないので、メ
モリセルキャパシタＣＭに蓄積された電荷が放電され記
憶情報が失われるという問題が生じない。

【０１３３】図４は、図３に示したワード線ドライバ回
路ＷＤ１〜ＷＤ３中および行デコーダ４０４２に含ま
れ、対応するワード線の電位レベルを、その選択状態に
応じて所定の電位レベルに設定する電位設定回路２００
の構成を示す回路図である。

【０１３４】上述したとおり、電位設定回路２００は、
対応するワード線が非選択状態では、当該ワード線電位
を負電位とするレベル変換型のドライバ回路である。

【０１３５】電位設定回路２００は、外部から与えられ
たアドレス信号に応じて対応するワード線ＷＬが選択さ
れたことを検知すると、行選択信号ＲＳを活性状態
（“Ｌ”レベル）とするデコード回路２１４と、電源電
位Ｖｃｃをソースに受け、信号ＲＳをゲートに受けるＰ
チャネルＭＯＳトランジスタ２０２と、ゲートに接地電
位を受け、対応するワード線とＰチャネルＭＯＳトラン
ジスタ２０２のドレインとの間に接続されるＰチャネル
ＭＯＳトランジスタ２０４と、それぞれソースに負電位
Ｖｎを受け、互いのゲートおよびドレインが交差接続す
るＮチャネルＭＯＳトランジスタ対２０６および２０８
とを含む。トランジスタ２０８のドレインと対応するワ
ード線とが接続している。また、デコード回路２１４
は、行デコーダ４０４２に含まれる。

【０１３６】電位設定回路２００は、さらに、デコード
回路２１４の出力ノードとＮチャネルＭＯＳトランジス
タ２０６のドレインとの間に接続され、ゲートに接地電
位を受けるＰチャネルＭＯＳトランジスタ２１２をさら
に含む。

【０１３７】次に、電位設定回路２００の動作について
簡単に説明する。まず、ワード線ＷＬが非選択状態であ
って、信号ＲＳが“Ｈ”レベルである場合について考え
る。このとき、ＰチャネルＭＯＳトランジスタ２０２は
非導通状態となっている。一方、ＮチャネルＭＯＳトラ
ンジスタ２０８は、ゲートに“Ｈ”レベルの信号ＲＳを
受けて、導通状態となり、ワード線の電位レベルは電位
Ｖｎに保持されている。

【０１３８】したがって、もしもトランジスタＰチャネ
ルＭＯＳトランジスタ２０４が存在しないと、Ｐチャネ
ルＭＯＳトランジスタ２０２のドレインの電位レベルは
非選択状態のワード線の電位レベルＶｎになり、ゲート
の電位レベルは、非選択状態の信号ＲＳのレベルである
Ｖｃｃとなって、このトランジスタ２０２のゲート酸化
膜には高い電位差（Ｖｃｃ＋｜Ｖｎ｜）が印加されるこ
とになる。したがって、このゲート酸化膜の信頼性の劣
化が助長されてしまう。

【０１３９】ＰチャネルＭＯＳトランジスタ２０４の存
在により、ワード線電位が非選択状態のＶｎであるとき
は、トランジスタ２０４のドレイン電位はワード線電位
のＶｎであり、ソースはフローティング状態（約このト
ランジスタのしきい値電位Ｖｔｈｐ）であり、ゲートは
０Ｖとなっている。したがって、ＰチャネルＭＯＳトラ
ンジスタ２０２については、そのドレインの電位レベル
はフローティング状態（約ＶｔｈｐＶ）であり、ゲート
電位がＶｃｃとなる。したがって、このトランジスタ２
０２のゲートドレイン間の電位差が緩和され、ゲート酸
化膜の信頼性を向上させることができる。

【０１４０】ここでトランジスタ２１２は、ワード線Ｗ
Ｌが選択状態であって、その電位レベルがＶｃｃである
ときに、ＮチャネルＭＯＳトランジスタ２０６が導通状
態となり、この電位レベルがデコーダ回路２１４にその
まま印加されるを防止する役割を有する。すなわち、Ｐ
チャネルＭＯＳトランジスタ２１２のゲート電位はグラ
ウンドレベル（０Ｖ）に固定されているので、トランジ
スタ２０６が導通状態となっても、デコーダ側の電位レ
ベルは０Ｖ以下となることがない。

【０１４１】以上のようにして、ワード線ＷＬの電位レ
ベルは、非選択状態においては、負電位Ｖｎに保持さ
れ、選択状態では電位レベルＶｃｃとなる。このとき、
ＰチャネルＭＯＳトランジスタ２０４の存在により、非
選択状態においてトランジスタ２０２のゲート酸化膜に
高電界が印加されるのが防止される。しかも、非選択状
態でワード線ＷＬの電位レベルが負電位となっているの
で、メモリセルのダイナミックリフレッシュ特性が改善
されるという効果がある。

【０１４２】図５は、図４に示した電位設定回路２００
の変形例の電位設定回路２１６の構成を示す回路図であ
る。

【０１４３】図４に示した電位設定回路２００と異なる
点は、ワード線とＮチャネルＭＯＳトランジスタ２０６
のゲートとの間に、ゲート電位がＶｃｃに固定されたＮ
チャネルＭＯＳトランジスタ２１０が挿入される構成と
なっている点である。

【０１４４】図４に示した電位設定回路２００の構成で
は、ワード線ＷＬが選択状態においては、トランジスタ
２０６のゲート電位は電位Ｖｃｃであり、そのソース電
位は負電位のＶｎである。したがって、このトランジス
タ２０６のゲート酸化膜に高電界が印加されてしまう。
図５に示した電位設定回路２１６では、ＮチャネルＭＯ
Ｓトランジスタ２１０の存在により、このトランジスタ
２０６のゲート酸化膜に、ワード線が選択期間中に高電
界が印加されるのを防止することができる。

【０１４５】すなわち、ＮチャネルＭＯＳトランジスタ
２１０のゲート電位は電位Ｖｃｃに固定されているた
め、ワード線の電位レベルが“Ｈ”レベルの電位Ｖｃｃ
となっている期間は、ＮチャネルＭＯＳトランジスタ２
０６のゲートには、電位Ｖｃｃから、このトランジスタ
２１０のしきい値電圧Ｖｔｈｎだけ低下した電位が印加
されている。

【０１４６】したがって、トランジスタ２０６のゲート
酸化膜に印加される電位差は、Ｖｃｃ＋｜Ｖｎ｜から、
Ｖｃｃ−Ｖｔｈｎ＋｜Ｖｎ｜にまで減少する。

【０１４７】一方、ワード線ＷＬが非選択状態である場
合は、トランジスタ２０８が導通状態となって、トラン
ジスタ２１０のソース電位は負電位Ｖｎまで立下がる。
この負電位Ｖｎは、そのままワード線ＷＬに伝達され
る。

【０１４８】したがって、電位設定回路２１６のような
構成とすることで、対応するワード線ＷＬが選択状態に
おいても、非選択状態においても、ゲート酸化膜に高電
界が印加されるトランジスタが存在しなくなるので、こ
れらトランジスタの信頼性を向上させることが可能とな
る。

【０１４９】図６は、図４または図５に示した電位設定
回路２００または２１６に負電位Ｖｎを供給する負電位
発生回路４２０の構成を示す回路図である。

【０１５０】なお、この負電位発生回路は、システムチ
ップ１０００において、たとえばメモリセルアレイを構
成するトランジスタ等の基板電位を発生する基板電位発
生回路と共用する構成とすることも可能であり、また独
立な２系統の回路とすることも可能である。

【０１５１】独立な系統とした場合は、ワード線ドライ
バに供給される負電位に、他の回路からの負電位レベル
の電源ノイズの影響が軽減されるという利点がある。

【０１５２】負電位発生回路４２０は、奇数段のインバ
ータからなる自励発振器（リングオシレータ）４２０２
と、チャージポンプ回路４２０４とを含む。チャージポ
ンプ回路は、ＭＳ容量Ｃ１と、整流用トランジスタＱ１
とＱ２から構成される。

【０１５３】リングオシレータ回路４２０２の出力ノー
ドＳが振幅Ｖｃｃで立上がると、ノードＳと容量結合し
ているノードＴの電位は、一瞬Ｖｃｃまで上昇するが、
この電位上昇によりトランジスタＱ１が導通するので、
ノードＴの電位は、トランジスタＱ１のしきい値電圧Ｖ
ｔ１まである時定数で放電していく。これに伴い、トラ
ンジスタＱ１はオフ状態となる。このときトランジスタ
Ｑ２のゲートとソース（基板ＳＵＢ）は接続され、等電
位となっているため、このトランジスタＱ２はオフ状態
となっている。

【０１５４】次に、ノードＳがＶｃｃから０Ｖに立下が
ると、ノードＴの電圧は一瞬負電圧−Ｖｃｃ＋Ｖｔ１ま
で立下がる。したがって、トランジスタＱ１はオフとな
り、トランジスタＱ２はオンとなる。これに伴い、ノー
ドＢは、電位−Ｖｔ２（トランジスタＱ２のしきい値電
圧をＶｔ２とする）になるまで充電される。これによっ
て、この充電電荷と等価の電荷が出力ノードＵに注入さ
れ、その電位は少し負の値となる。このようなチャージ
ポンプ動作が繰返され、最終的的には出力ノードＵの電
位が−Ｖｃｃ＋Ｖｔ１＋Ｖｔ２となるまで出力ノードへ
の電位の供給が行なわれる。図７は、図３に示したメモ
リセルブロックＢＬ１、センスアンプ帯ＳＡ２およびメ
モリセルアレイブロックＢＬＫ２の主要部を拡大して示
した回路図である。

【０１５５】電源電圧Ｖｃｃは、回路の高集積化等に伴
って、一般に低下する傾向にあるが、この電源電圧の低
下は、たとえばセンスアンプの電流駆動能力の低下をも
たらす。

【０１５６】図７に示した例では、以下に説明するよう
に、センスアンプの増幅動作の初期の段階では、センス
アンプを外部電源電圧Ｖｃｃで直接駆動し、所定の期間
経過後降圧回路４１２から供給される降圧電位Ｖｃｃｓ
で駆動する構成としたものである。

【０１５７】図７には、ダイナミック型ＲＡＭのメモリ
セルアレイブロックＢＬＫ１とＢＬＫ２、センスアンプ
帯ＳＡ２およびセンスアンプドライブ回路が示され、ワ
ード線ＷＬ，ビット線対ＢＬ，／ＢＬ，メモリセルＭ
Ｃ，シェアードセンスアンプの転送ゲートＢＳＡ，ＢＳ
Ｂ，それらの制御信号ＢＬ１およびＢＬＫ２，ｐチャネ
ルセンスアンプＰＳＡ，ｐチャネルセンスアンプのドラ
イブライン／ＳＰ，ｎチャネルセンスアンプＮＳＡ，ｎ
チャネルセンスアンプのドライブラインＳＮ，ビット線
イコライズ用回路ＥＱ，イコライズ用制御回路ＢＬＥ
Ｑ，Ｉ／Ｏバスとのスイッチング回路ＩＯＳＷを含む。

【０１５８】さらに、ｐチャネルセンスアンプのドライ
ブライン／ＳＢに内部電源電圧Ｖｃｃｓを供給する降圧
回路４１２とを含む。

【０１５９】ｐチャネルセンスアンプのドライブライン
／ＳＰと降圧回路４１２との接続は、ｐチャネルＭＯＳ
トランジスタＳＴＲ１を介して行なわれる。このトラン
ジスタＳＴＲ１のゲートは、ｐチャネルセンスアンプ活
性化信号ＳＯＰを受ける。一方、ｐチャネルセンスアン
プのドライブライン／ＳＰは、ｐチャネルＭＯＳトラン
ジスタＳＴＲ２を介して、外部電源電位Ｖｃｃと接続し
ている。このトランジスタＳＴＲ２のゲートは、信号Ｆ
１を受ける。

【０１６０】一方、ｎチャネルセンスアンプのドライブ
ラインＳＮは、ｎチャネルＭＯＳトランジスタＳＴＲ３
を介して、接地電位と結合している。トランジスタＳＴ
Ｒ３のゲートは、ｎチャネルセンスアンプ活性化信号Ｓ
ＯＮを受ける。

【０１６１】すなわち、後に説明するように、センスア
ンプの動作の初期段階では、トランジスタＳＴＲ１、Ｓ
ＴＲ２およびＳＴＲ３がすべて導通状態となって、ｐチ
ャネルセンスアンプＰＳＡは、電源電位Ｖｃｃが供給さ
れ、ｎチャネルセンスアンプＮＳＡには接地電位ＧＮＤ
が供給される。

【０１６２】所定時間経過後に信号Ｆ１が不活性状態
（“Ｈ”レベル）となって、トランジスタＳＴＲ２が非
導通状態となり、ｐチャネルセンスアンプＰＳＡには、
トランジスタＳＴＲ１を介して、内部電源電位Ｖｃｃｓ
が供給される。

【０１６３】一方、図３に示したように、メモリセルア
レイブロックＢＬＫ２が選択されている場合、転送ゲー
トＢＳＢは導通状態に、転送ゲートＢＳＡは非導通状態
となっている。すなわち、転送ゲートＢＳＢを制御する
信号ＢＬＩ２は、“Ｈ”レベルすなわち、電源電位Ｖｃ
ｃとなっており、信号ＢＬＩ１は、接地電位ＧＮＤとな
っている。

【０１６４】以下に説明するように、メモリセルに対し
て供給される“Ｈ”レベルは、降圧回路４１２から出力
される、外部電源電圧Ｖｃｃを所定の値だけ降圧した内
部電源電圧Ｖｃｃｓであるため、信号ＢＬＩ２は、活性
状態においても、外部電源電圧Ｖｃｃを昇圧した電位で
ある必要はない。

【０１６５】すなわち、転送ゲートＢＳＢを構成するｎ
チャネルＭＯＳトランジスタのしきい値電圧をＶｔｈｎ
とするとき、信号ＢＬＩ２の活性状態のレベル（“Ｈ”
レベル）が電位Ｖｃｃであって、しきい値Ｖｔｈｎだけ
電圧の損失が生じても、メモリセルに供給される内部電
源電圧が十分に低ければ、この電圧損失の影響が現われ
ない。具体的には、外部電源電圧Ｖｃｃと内部電源電圧
Ｖｃｃｓとの差が、しきい値電圧Ｖｔｈｎ以上あれば、
転送ゲートＢＳＢ等を制御する信号ＢＬＩ１，ＢＬＩ２
の活性レベルは、外部電源電圧Ｖｃｃで十分である。

【０１６６】したがって、図１および図７で示したよう
に、実施の形態１のシステムチップ１０００において
は、ワード線ドライバがワード線を選択状態とするため
に出力する電位レベルおよび転送ゲートＢＳＡおよびＢ
ＳＢ等を制御する信号の活性レベルは、ともに外部電源
電圧Ｖｃｃとすることができる。つまり、システムチッ
プ１０００には昇圧回路が不要になるという利点があ
る。

【０１６７】さらに、外部電源電圧Ｖｃｃの値を低く設
定する必要がある場合でも、センスアンプの動作の初期
において、それを駆動する電位を内部電源電位ではな
く、直接外部電源電位とすることで、センスアンプの十
分な電流駆動能力を確保することが可能となる。

【０１６８】図８は、図７において示した信号ＳＯＰお
よび信号Ｆ１を出力する回路の一例を示す概略ブロック
図である。

【０１６９】ｐチャネルセンスアンプ活性化信号発生回
路４０４２は、信号ＳＯＰを受けるインバータ４０４４
と、信号ＳＯＰを受ける遅延回路４０４６と、インバー
タ４０４４の出力および遅延回路４０４６の出力を受け
るＮＡＮＤ回路４０４８と、ＮＡＮＤ回路４０４８の出
力を受けて、電位レベルを内部電源電圧から外部電源電
圧へ変換するレベルシフト回路４０５０とを含む。

【０１７０】信号ＳＯＰが不活性状態（“Ｈ”レベル）
であるときは、インバータ４０４４の出力信号は“Ｌ”
レベルであって、ＮＡＮＤ回路４０４８の入力レベル
は、“Ｌ”レベルおよび”Ｈ”レベルである。したがっ
て、ＮＡＮＤ回路４０４８からは“Ｈ”レベル、すなわ
ち内部電源電圧Ｖｃｃｓが出力される。レベルシフト回
路４０５０は、この出力レベルＶｃｃｓの電位を受け
て、外部電源電圧Ｖｃｃに変換し、信号Ｆ１として出力
する。

【０１７１】したがって、信号ＳＯＰが不活性状態の
“Ｈ”レベルである間は、図７に示したトランジスタＳ
ＴＲ１およびＳＴＲ２は、ともに遮断状態となってい
る。

【０１７２】信号ＳＯＰが活性状態の“Ｌ”レベルに立
下がると、インバータ４０４４の出力は、“Ｈ”レベル
となる。一方、遅延回路４０４６の出力は、この遅延回
路の遅延時間τだけ経過するまでは、“Ｈ”レベルを維
持するので、ＮＡＮＤ回路４０４８の出力レベルは
“Ｌ”レベルへ変化する。したがって、信号Ｆ１および
信号ＳＯＰはともに活性状態の“Ｌ”レベルとなる。

【０１７３】応じてｐチャネルセンスアンプのドライブ
ライン／ＳＰの電位レベルは、電源電圧Ｖｃｃまで引き
上げられる。

【０１７４】遅延回路４０４６の遅延時間τだけ時間が
経過すると、遅延回路４０４６の出力レベルも“Ｌ”レ
ベルへと変化し、これに応じて、ＮＡＮＤ回路４０４８
の出力レベルは“Ｈ”レベルとなり、信号Ｆ１が電位Ｖ
ｃｃとなるので、トランジスタＳＴＲ２は遮断状態とな
る。したがって、この時点以降は、ｐチャネルセンスア
ンプのドライブライン／ＳＰには、降圧回路４１２から
供給される内部電源電圧Ｖｃｃｓが供給される。

【０１７５】次に、図７に示したイコライズ回路ＥＱに
対してイコライズ電位ＶＢＬを供給するイコライズ電位
発生回路の構成について説明する。図９は、このような
イコライズ電位発生回路の構成を示す概略ブロック図で
ある。

【０１７６】前述したとおり、ビット線電位の“Ｈ”レ
ベルは、外部電源電位Ｖｃｃに対して、転送ゲートのｎ
チャネルＭＯＳトランジスタのしきい値Ｖｔｈｎ分だけ
低下した値までしか上昇しない。

【０１７７】したがって、ビット線のイコライズレベル
を出力するイコライズ電位発生回路が出力する電位も、
電源電位Ｖｃｃと接地電位ＧＮＤとの中央値ではなく、
むしろ（Ｖｃｃ−Ｖｔｈｎ）／２の電位レベルであるこ
とが必要である。

【０１７８】図９に示したイコライズ電位発生回路で
は、従来の（１／２）Ｖｄｄ発生回路を電源電位Ｖｃｃ
からしきい値電圧Ｖｔｈｎだけ低下した電位レベルと、
接地電位ＧＮＤとで駆動することにより、イコライズ電
位として（Ｖｃｃ−Ｖｔｈｎ）／２を得る構成としたも
のである。

【０１７９】図１０は、図９に示した（１／２）Ｖｄｄ
発生回路の構成の一例を示す回路図である。図１０に示
した（１／２）Ｖｄｄ発生回路は、バイアス段とプッシ
ュプル出力段とを含む。バイアス段は、電位Ｖｄｄと接
地電位との間に直列に接続される抵抗体Ｒ１とｎチャネ
ルＭＯＳトランジスタＱＮ１と、ｐチャネルＭＯＳトラ
ンジスタＱＰ１と抵抗体Ｒ２とを含む。トランジスタＱ
Ｎ１およびＱＰ１は、ともにダイオード接続されてお
り、トランジスタＱＰ１の基板電位は、トランジスタＱ
Ｎ１とトランジスタＱＰ１の接続点のノードＮの電位レ
ベルと等しくなるように構成されている。

【０１８０】したがって、バイアス段の抵抗値が十分大
きければ、ノードＮの電圧はＶｄｄ／２となる。ここ
で、仮にすべてのトランジスタのしきい値電圧を等しい
値Ｖ_Tとすれば、ノードＮ１，Ｎ２の電圧はそれぞれ
（Ｖｄｄ／２）＋Ｖ_T ，（Ｖｄｄ／２）−Ｖ_T となり、
このバイアス段の出力電圧はＶｄｄ／２で安定化する。

【０１８１】一方、プッシュプル出力段は、電位Ｖｄｄ
と接地電位ＧＮＤとの間に直列に接続されるｎチャネル
ＭＯＳトランジスタＱＮ２と、ｐチャネルＭＯＳトラン
ジスタＱＰ２とを含む。トランジスタＱＮ２のゲート
は、バイアス段のトランジスタＱＮ１のゲート、すなわ
ちノードＮ１と接続し、トランジスタＱＰ２のゲート
は、バイアス段のトランジスタＱＰ１のゲート、すなわ
ちノードＮ２と接続している。

【０１８２】上述したとおり、ノードＮ１およびＮ２の
電圧は、それぞれ（Ｖｄｄ／２）＋Ｖ_T ，（Ｖｄｄ／
２）−Ｖ_T であるので、この２個の出力トランジスタＱ
Ｎ２およびＱＰ２のソース・ゲート間電圧はともにＶｔ
となる。したがって、これらの２個の出力トランジスタ
には僅かな貫通電流が流れ続ける。

【０１８３】したがって、出力電圧Ｖｄｄ／２が変動し
ようとしても、出力段のいずれか一方のトランジスタが
導通状態となり、その変動を抑える。つまり、図９およ
び図１０に示したイコライズ電位発生回路の構成によ
り、安定にＶｄｄ／２＝（Ｖｃｃ−Ｖｔｈｎ）／２の電
位をイコライズ回路ＥＱに供給することができる。

【０１８４】以上のような構成で、メモリセルアレイの
ブロックを選択する伝達ゲートトランジスタ（ｎチャネ
ルＭＯＳトランジスタ）のゲートを電源電位Ｖｃｃで駆
動することにより、この伝達ゲートトランジスタのしき
い値電圧分の電圧低下が生じる場合でも、ビット線対の
電位レベルを、その“Ｈ”レベルと“Ｌ”レベルの中央
値の電位レベルにプリチャージすることが可能となる。
したがって、メモリセルキャパシタの一方電極の電圧と
して信号電荷量を規定し、プリチャージ時のデータ線電
圧として信号検出の基準となるイコライズレベルＶＢＬ
を安定に供給することが可能である。

【０１８５】しかも、ＤＲＡＭの動作において、ワード
線および伝達ゲートトランジスタのいづれを駆動するに
も昇圧電位を印加することが不要となるため、システム
チップを構成するトランジスタのゲート酸化膜厚を共通
とした場合も信頼性の劣化が生ぜず、かつ高速動作を実
現することができる。

【０１８６】図１１は、以上説明した図７に示すＤＲＡ
Ｍの動作を説明するためのタイミングチャートである。

【０１８７】時刻ｔ０においては、ＤＲＡＭは待機状態
であって、ワード線ＷＬの電位レベルは負電位Ｖｎに保
持され、伝達ゲートＢＳＡおよびＢＡＢを制御する信号
ＢＬＩ１およびＢＬＩ２はともに“Ｌ”レベルであっ
て、いずれのメモリセルブロックも選択されていないも
のとする。また、信号ＳＯＰおよび信号Ｆ１はともに
“Ｈ”レベルであって、ｐチャネルセンスアンプドライ
バラインには電源電位Ｖｃｃおよび内部電源電位Ｖｃｃ
ｓのいずれも供給されておらず、信号ＳＯＮも“Ｌ”レ
ベルであって、ｎチャネルセンスアンプドライバライン
ＳＮはフローティング状態となっているものとする。こ
のとき、ビット線対は、図９に示しイコライズ電位発生
回路から供給されるビット線イコライズレベルＶＢＬ＝
（Ｖｃｃ−Ｖｔｈｎ）／２の電位レベルにプリチャージ
されているものとする。

【０１８８】時刻ｔ１において、外部からのアドレス信
号に応じて、対応するワード線ＷＬの電位レベルが、電
位Ｖｎから“Ｈ”レベル（電位レベルＶｃｃ）に立上が
る。一方、選択されたメモリセルブロックとセンスアン
プ帯ＳＡ２とを接続するために、伝達ゲートＢＳＢに対
する制御信号ＢＬＩ２が“Ｈ”レベルへと立上がる。一
方、ワード線ＷＬの電位レベルが“Ｈ”レベルに立上が
るのに応じて、メモリセル中の記憶データに応じて、ビ
ット線対ＢＬ，／ＢＬの電位レベルがプリチャージ電位
ＶＢＬから変化する。

【０１８９】時刻ｔ２において、信号ＳＯＰおよび信号
Ｆ１がともに活性状態（“Ｌ”レベル）に変化し、信号
ＳＯＮも活性状態（“Ｈ”レベル）へと変化する。これ
に応じて、トランジスタＳＴＲ１〜ＳＴＲ３がすべて導
通状態となって、ｐチャネルセンスアンプＮＳＰには電
源電位Ｖｃｃが、ｎチャネルセンスアンプＮＳＡには接
地電位ＧＮＤがそれぞれ供給され始める。これに応じ
て、ビット線対の電位レベルもセンスアンプＮＳＰおよ
びＮＳＡにより増幅され、選択されたメモリセル中の記
憶データに応じて、その電位差が増幅され始める。

【０１９０】時刻ｔ２から図８に示した遅延回路４０４
６の遅延時間τだけ経過した時刻ｔ３において、信号Ｆ
１が不活性状態（“Ｈ”レベル）へと変化し始める。こ
れに応じて、トランジスタＳＴＲ２が遮断状態へと変化
するため、ｐチャネルセンスアンプＮＳＰには電源電位
Ｖｃｃの代わりに、降圧回路４１２から出力される内部
電源電位Ｖｃｃｓが供給され始める。

【０１９１】一方、センスアンプへ供給される電位レベ
ルがＶｃｃｓおよびＧＮＤとなることにより、ビット線
対の電位差は、選択されたメモリセルの記憶情報に応じ
て、一方の電位レベルが内部電源電位Ｖｃｃｓに、他方
の電位が接地電位ＧＮＤとなるまでその電位差が増幅さ
れる。

【０１９２】続いて、時刻ｔ３において、列デコーダ４
１４からの列選択信号ＣＳＬに応じて、選択されたメモ
リセル列のスイッチング回路ＩＯＳＷが導通状態となる
ことで、増幅されたビット線対の電位レベルが対応する
Ｉ／Ｏバスへと伝達され、ＤＲＡＭ外部へ選択されたメ
モリセルの記憶情報が出力される。

【０１９３】時刻ｔ５において、ワード線の電位レベル
は再び待機状態の電位Ｖｎに向かって立下がり始め、セ
ンスアンプ活性化信号ＳＯＰおよびＳＯＮもともに不活
性状態へと変化し始める。さらに列選択信号ＣＳＬも不
活性状態（“Ｌ”レベル）となって、選択されたビット
線対とＩ／Ｏバスとの接続が遮断される。

【０１９４】時刻ｔ６において、ビット線イコライズ回
路ＥＱが再び活性状態となって、ビット線対の電位レベ
ルが、ビット線イコライズレベルＶＢＬに変化する。ま
た、伝達ゲート制御信号ＢＬＩ２も不活性状態となり、
センスアンプとメモリセルブロックとの接続が遮断され
る。

【０１９５】以上説明したとおり、図７に示したＤＲＡ
Ｍにおいては、センスアンプが、ビット線対の電位差を
増幅し始める初期段階においては、センスアンプが電源
電位Ｖｃｃと接地電位ＧＮＤとを動作電源電位として動
作するため、十分な電流駆動能力が達成され、その後セ
ンスアンプは内部電源電位Ｖｃｃｓと接地電位ＧＮＤと
を動作電位として増幅動作を行なう。このため、ビット
線対の電位レベル、すなわちメモリセルへの再書込電位
は、内部電源電位Ｖｃｃｓと接地電位ＧＮＤとなり、微
細化されたメモリセルトランジスタに対しても、その耐
圧に対して十分なマージンを持った動作を保証すること
が可能となる。

【０１９６】なお、図１１においては、非選択状態のワ
ード線の電位レベルは負電位（電位レベルＶｎ）となる
場合について説明したが、本発明は、このような場合に
限定されることなく、たとえば図１に示したシステムチ
ップ１０００において、ワード線ドライバ４０８に供給
される“Ｌ”レベルが、たとえば接地電位ＧＮＤである
場合も、センスアンプの十分な電流駆動能力を保証する
ことが可能である。

【０１９７】［実施の形態２］実施の形態１において
は、システムチップ１０００において、外部電源電位Ｖ
ｃｃと降圧回路４１２が供給する内部電源電位Ｖｃｃｓ
との電位差が、メモリセルアレイ中のメモリセルトラン
ジスタのしきい値電圧Ｖｔｈｎよりも大きくなる場合に
ついて説明した。すなわち、そのような場合は、ワード
線ドライバの活性状態の電位レベル（“Ｈ”レベル）の
電位は、外部電源電位Ｖｃｃをそのまま用いることが可
能であった。

【０１９８】しかしながら、外部電源電位Ｖｃｃと内部
電源電位Ｖｃｃｓとの電位差が、上記の条件を満たさな
い場合は、メモリセルトランジスタのしきい値電圧の電
圧降下の影響をなくすために、ワード線ドライバの活性
状態の電位レベルは外部電源電位Ｖｃｃよりも昇圧した
電位Ｖｐｐとすることが必要となる。

【０１９９】実施の形態２のシステムチップ１２００に
おいては、ワード線ドライバ回路４０８が、外部電源電
位Ｖｃｃを昇圧した内部昇圧電位Ｖｐｐと負電位Ｖｎと
を動作電源電位として動作する。

【０２００】図１２は、このようなシステムチップ１２
００の構成を示す概略ブロック図である。

【０２０１】図１に示したシステムチップ１０００との
構成の相違は、ワード線ドライバの一方動作電位が、外
部電源電位Ｖｃｃの代わりに、外部電源電位Ｖｃｃから
内部昇圧電位を発生するＶｐｐ発生回路４１６の出力電
位となっていることである。

【０２０２】その他の点は、図１に示したシステムチッ
プ１０００の構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。

【０２０３】図１３は、図１２中のワード線ドライバ回
路４０８中に含まれるワード線電位に対する電位設定回
路２２０の構成を示す回路図であり、図４に示した電位
設定回路２００と対比される図である。

【０２０４】電位設定回路２２０は、ともにソースが内
部昇圧電位Ｖｐｐを受け、互いのゲートとドレインが相
互に接続された１対のｐチャネルＭＯＳトランジスタ２
２２および２２４と、ｐチャネルＭＯＳトランジスタ２
２２のドレインと対応するワード線ＷＬとの間に接続さ
れ、ゲート電位が接地電位ＧＮＤに固定されるＰチャネ
ルＭＯＳトランジスタ２２６と、外部から与えられるア
ドレス信号に応じて、対応するワード線ＷＬが選択され
た場合、行選択信号ＲＳを活性状態（“Ｌ”レベル）と
するデコード回路２３８と、デコード回路２３８の出力
ノードとｐチャネルＭＯＳトランジスタ２２４のドレイ
ンとの間に接続され、ゲート電位が電源電位Ｖｃｃに固
定されるｎチャネルＭＯＳトランジスタ２３４とを含
む。

【０２０５】電位設定回路２２０は、さらに、ともにソ
ースが負電位Ｖｎを受け、相互にゲートおよびドレイン
が接続される１対のｎチャネルＭＯＳトランジスタ２３
０および２３２と、ｎチャネルＭＯＳトランジスタ２３
２のドレインとデコーダ回路２３８の出力ノードとの間
に接続され、ゲート電位が接地電位ＧＮＤに固定される
ｐチャネルＭＯＳトランジスタ２３６とをさらに含む。
ｎチャネルＭＯＳトランジスタ２３０のドレインと対応
するワード線とが接続している。

【０２０６】次に、電位設定回路２２０の動作について
簡単に説明する。まず、ワード線ＷＬが非選択状態であ
って、行選択信号ＲＳが不活性状態（“Ｈ”レベル）で
あるものとする。このときｐチャネルＭＯＳトランジス
タ２２２のゲートには、電位Ｖｃｃが印加され、このト
ランジスタは遮断状態である。一方、ｎチャネルＭＯＳ
トランジスタ２３０のゲートには、電位Ｖｃｃが印加さ
れるので、このトランジスタ２３０が導通状態となっ
て、ワード線ＷＬには、電位Ｖｎが供給される。

【０２０７】このとき、ｐチャネルＭＯＳトランジスタ
２２６は導通状態であるので、ｐチャネルＭＯＳトラン
ジスタ２２４のゲート電位レベルが低下し、このトラン
ジスタが導通状態となる。したがって、ｐチャネルＭＯ
Ｓトランジスタ２２４を介して内部昇圧電位Ｖｐｐがｎ
チャネルＭＯＳトランジスタ２３４に印加される。しか
しながら、トランジスタ２３４のゲート電位は電源電位
Ｖｃｃに固定されているので、この内部昇圧電位Ｖｐｐ
はデコーダ２３８側には伝達されない。

【０２０８】さらに、この状態において、ｐチャネルＭ
ＯＳトランジスタ２２６が存在することにより、ワード
線の電位ＷＬが負電位となると、このトランジスタ２２
６が遮断状態となるため、ｐチャネルＭＯＳトランジス
タ２２２のドレインはフローティング状態（電位レベル
は、約トランジスタ２２６のしきい値電圧Ｖｔｈｐであ
る）となる。したがって、ｐチャネルＭＯＳトランジス
タ２２４のゲートソース間の電位差は、Ｖｐｐ−Ｖｔｈ
ｐとなる。

【０２０９】これに対して、このｐチャネルＭＯＳトラ
ンジスタ２２６が存在しない場合は、非選択状態のワー
ド線ＷＬの電位レベルＶｎがｐチャネルＭＯＳトランジ
スタ２２４のゲートに直接印加される構成となるため、
このトランジスタ２２４のソースゲート間には、電位差
Ｖｐｐ＋｜Ｖｎ｜が印加されることになってしまう。

【０２１０】したがって、ｐチャネルＭＯＳトランジス
タ２２６の存在により、待機状態において、ｐチャネル
ＭＯＳトランジスタ２２４のゲート酸化膜に印加される
電位差を緩和することが可能で、このトランジスタの信
頼性を向上させることが可能となる。

【０２１１】一方で、ワード線ＷＬが選択され、行選択
信号ＲＳが活性状態（“Ｌ”レベル）となると、ｎチャ
ネルＭＯＳトランジスタ２３０のゲート電位レベルが低
下し、このトランジスタは遮断状態となる。これに対
し、ｐチャネルＭＯＳトランジスタ２２２のゲート電位
が低下することで、このトランジスタ２２２が導通状態
となって、ワード線ＷＬには、ｐチャネルＭＯＳトラン
ジスタ２２２および２２６を介して、内部昇圧電位Ｖｐ
ｐが供給される。

【０２１２】ｐチャネルＭＯＳトランジスタ２２２およ
び２２４は互いのゲートおよびドレインが相互に接続さ
れることで、ハーフラッチ回路を構成し、この選択状態
のワード線電位レベルＶｐｐの電位レベルを保持する働
きがある。

【０２１３】一方、ワード線電位レベルがＶｐｐとなる
ことで、ｎチャネルＭＯＳトランジスタ２３２が導通状
態となり、このトランジスタ２３２を介して負電位Ｖｎ
がトランジスタ２３６に印加される。しかしながら、こ
のトランジスタのゲート電位は接地電位ＧＮＤに固定さ
れているので、この負電位Ｖｎはデコーダ回路２３８に
は伝達されない。

【０２１４】以上のように、ワード線ＷＬの電位レベル
を選択状態では内部昇圧電位Ｖｐｐに、非選択状態では
負電位Ｖｎとすることができるので、メモリセルトラン
ジスタのしきい値電圧分の電圧降下の影響を除くことが
できるだけでなく、待機状態におけるメモリセルトラン
ジスタを介してリーク電流の発生を抑制することも可能
となる。

【０２１５】さらに、ｎチャネルＭＯＳトランジスタ２
３４およびｐチャネルＭＯＳトランジスタ２３６が存在
することで、内部昇圧電位Ｖｐｐや負電位Ｖｎがデコー
ダ回路２３８側に伝達されるのを防ぐことが可能となっ
ている。

【０２１６】図１４は、図１３に示した電位設定回路２
２０の変形例の電位設定回路２４０の構成を示す回路図
である。

【０２１７】図１３に示した電位設定回路２２０の構成
と異なる点は、ワード線とｐチャネルＭＯＳトランジス
タ２２２との間に接続されていたｐチャネルＭＯＳトラ
ンジスタ２２６の代わりに、ｎチャネルＭＯＳトランジ
スタ２３０とワード線ＷＬとの間に、ゲート電位が電源
電位Ｖｃｃに固定されたｎチャネルＭＯＳトランジスタ
２２８を備える構成となっていることである。

【０２１８】このトランジスタ２２８が存在すること
で、ワード線ＷＬが選択状態となって、その電位レベル
がＶｐｐとなっている場合でも、トランジスタ２３２の
ゲートソース間に印加される電位差が緩和されるという
効果がある。

【０２１９】すなわち、ワード線ＷＬが選択状態では、
その電位レベルＶｐｐがトランジスタ２２８を介して、
トランジスタｎチャネルＭＯＳトランジスタ２３２のゲ
ートに印加される。この場合、トランジスタ２２８のゲ
ート電位は電源電位Ｖｃｃに固定されているため、した
がって、ｎチャネルＭＯＳトランジスタ２３２のゲート
のノードはフローティング状態（電位レベルは、Ｖｃｃ
−Ｖｔｈｎである。ここで、ＶｔｈｎはｎチャネルＭＯ
Ｓトランジスタ２２８のしきい値電圧）となっている。
したがって、トランジスタ２３２のゲートソース間の電
位差は、Ｖｃｃ−Ｖｔｈｎ＋｜Ｖｎ｜となる。

【０２２０】これに対して、ｎチャネルＭＯＳトランジ
スタ２２８が存在しない場合は、ｎチャネルＭＯＳトラ
ンジスタ２３２のゲートには、ワード線の電位レベルＶ
ｐｐが直接印加されることになるので、トランジスタ２
３２のゲートソース間の電位差は、Ｖｐｐ＋｜Ｖｎ｜と
なる。

【０２２１】すなわち、ｎチャネルＭＯＳトランジスタ
２２８の存在により、ワード線ＷＬが選択状態におい
て、トランジスタ２３２のゲートソース間に印加される
電位差が緩和され、このトランジスタ２３２のゲート酸
化膜の信頼性を向上させることが可能である。

【０２２２】図１５は、図１３に示した電位設定回路２
２０の他の変形例の電位設定回路２６０の構成を示す回
路図である。

【０２２３】電位設定回路２２０と異なる点は、ワード
線ＷＬとｎチャネルＭＯＳトランジスタ２３０との間
に、ゲート電位が電源電位Ｖｃｃに固定されたｎチャネ
ルＭＯＳトランジスタ２２８が挿入された構成となって
いる点である。

【０２２４】したがって、この図１５に示した電位設定
回路２６０の構成は、図１３に示した電位設定回路２２
０および図１４に示した電位設定回路２４０の構成を併
せたものとなっている。

【０２２５】つまり、電位設定回路２６０の構成によ
り、ワード線ＷＬが選択状態においても、非選択状態に
おいても、回路を構成するＭＯＳトランジスタ２２４お
よび２３２のゲート酸化膜に印加される電位差を緩和す
ることが可能で、信頼性の高い電位設定回路を実現する
ことが可能となる。

【０２２６】［実施の形態３］図１６は、本発明の実施
の形態３のシステムチップ１４００の構成を示す概略ブ
ロック図である。

【０２２７】実施の形態１のシステムチップ１０００の
構成と異なる点は、以下の３点である。

【０２２８】第１には、センスアンプにはＨレベルの電
源電位として内部電源電位Ｖｃｃが直接供給される構成
となっている点である。第２には、センスアンプ４１０
に対してはＬレベルの電源電位として、接地電位ＧＮＤ
と、後に説明する偽グラウンドレベル発生回路４１８か
ら供給される電位ＶＢＳＧとが、スイッチング回路ＳＷ
２により選択的に供給される構成となっていることであ
る。

【０２２９】第３には、ワード線ドライバ４０８に供給
されるＬレベルの電位が、接地電位ＧＮＤとなってる点
である。

【０２３０】その他の構成は、実施の形態１のシステム
チップ１０００の構成と同様であるので、同一部分には
同一符号を付して説明は繰返さない。

【０２３１】後に説明するように、偽グラウンドレベル
発生回路４１８から発生される電位レベルは、たとえば
０．５Ｖであって、接地電位ＧＮＤよりも高い電位に設
定されている。

【０２３２】このような構成とすることの利点につい
て、以下に簡単に説明しておく。図１７および図１８
は、このようにセンスアンプに供給するＬレベルを偽グ
ラウンドレベル（以下、Ｖｓｓ′で表わす）とした場合
の効果を説明するための概念図である（以下、このよう
な方式をＢＳＧ（Ｂｏｏｓｔｅｄ Ｓｅｎｓｅ Ｇｒｏ
ｕｎｄ）方式と呼ぶ）。

【０２３３】このような効果としては主に以下に述べる
４点がある。 （１） ダイナミックリフレッシュ特性が向上する。

【０２３４】センスアンプが増幅動作を行なう際は、基
本的に偽グラウンドレベルＶｓｓ′が供給される。した
がって、選択されたメモリセルアレイブロックのビット
線の電位は、電位Ｖｃｃ，Ｖｓｓ′に増幅された状態と
なっている。たとえば、一例として偽グラウンドレベル
Ｖｓｓ′（＞０Ｖ）の電位となっているビット線に接続
されたメモリセルで非選択のものは図１７に示すよう
に、メモリセルトランジスタＭＴのゲート電位がＶｓｓ
（＝０Ｖ）となっている。

【０２３５】ここで、メモリセルキャパシタに保持され
ているデータが“Ｈ”レベルであるものとすると、ビッ
ト線ＢＬの電位がＶｓｓ′＞０Ｖ，ストレージノードの
電位が“Ｈ”レベルの電位Ｖｃｃとなっている。

【０２３６】この場合に、メモリセルトランジスタＭＴ
を介してのサブスレッショルド電流（図１７に示す矢
印）は、偽グラウンドレベルを用いない場合において、
ビット線ＢＬとワード線ＷＬの電位がともに０Ｖのもの
に比べて、格段に減少させることが可能である。

【０２３７】（２） メモリセルトランジスタＭＴのし
きい値電圧ＶＴＭを低く設定でき、信頼性の向上を図る
ことが可能である。

【０２３８】上述の（１）で述べたように、ダイナミッ
クリフレッシュ特性を向上できるため、メモリセルトラ
ンジスタＭＴのしきい値電圧ＶＴＭを従来より低く設定
できる。このため、選択状態のワード線に対して印加す
る“Ｈ”レベルの電位を外部電源電位Ｖｃｃとすること
ができる。したがって、従来例で説明したような昇圧電
圧Ｖｐｐを印加する必要がなくなり、このメモリセルト
ランジスタの信頼性、特にゲート酸化膜の信頼性を向上
させることが可能である。

【０２３９】（３） 昇圧電圧発生回路を不要にでき
る。上述したとおり、ワード線に印加する電圧は外部電
源電圧Ｖｃｃを直接用いることが可能であるので、昇圧
電圧発生回路が不要となり、消費電力の低減を図ること
ができる。

【０２４０】さらには、従来、少数キャリアのインジェ
クション対策のため、メモリセルの基板またはウェルの
電位を負電圧に設定する必要があったが、この発明で
は、メモリセルの低レベルは電位Ｖｓｓ′であり、基板
（ウェル）の電位は接地電位ＧＮＤであるので、メモリ
セルからみた場合、実質的に基板に負電圧のバイアス電
位を印加したのと等価な状態を実現できるという利点が
ある。

【０２４１】（４） トリプルウェル構造が不要にな
る。一般には、メモリセルアレイ部は、インジェクショ
ン防止のためにウェル電位を負電位のＶｂｂに設定し、
周辺回路はトランジスタの高性能化のためにウェル電位
が接地電位ＧＮＤに設定されることが多い。この場合
は、基板としてＰ基板を用いた場合には、トリプルウェ
ル構造を採用することが必要で、プロセス工程数が増加
するという問題がある。しかしながら、この発明では、
メモリセルアレイ部は、ビット線やメモリセルの“Ｌ”
レベルを偽グラウンドレベル電位Ｖｓｓ′にして、ウェ
ル電位を接地電圧に設定し、周辺回路も“Ｌ”レベルと
ウェル電位をともに接地電位ＧＮＤにすることが可能で
ある。したがって、上述したようなトリプルウェル構造
を必ずしも採用する必要がなく、図１８に示したような
ツィンウェル構造とすることも可能であるという利点を
有する。

【０２４２】図１９は、従来例と偽グラウンドレベルを
用いる場合の相違を説明するための概念図である。

【０２４３】従来例においては、図１９（ａ）に示すよ
うに、外部電源電圧Ｖｃｃ（たとえば、３．３Ｖ）から
内部電源電圧Ｖｃｃｓ（たとえば、２．０Ｖ）を発生
し、内部電源電圧Ｖｃｃｓと接地電位ＧＮＤ（０Ｖ）と
の間の電位がメモリセルに加わっている。さらに、従来
例では、サブスレッショルドリークを抑えるために、負
電位Ｖｂｂ（たとえば、−２Ｖ）をメモリセルに与える
必要があり、負電位発生回路が必須であった。

【０２４４】これに対して、偽グラウンドレベルを用い
た場合は、図１９（ｂ）に示すように、ビット線の振幅
における“Ｌ”レベルを接地電位ＧＮＤではなく、ビッ
ト線プリチャージレベルと接地電位ＧＮＤとの間におい
て新たに発生される偽グラウンドレベル（ＶＢＳＧ）
（たとえば、０．５Ｖ）に設定される。この場合に、非
選択ワード線の“Ｌ”レベル（電位ＧＮＤ）は、ビット
線の振幅における“Ｌ”レベルに対して、相対的に負に
バイアスされた状態となる。

【０２４５】したがって、必ずしも負電位発生回路を必
要としないという利点がある。もちろん、擬グランドレ
ベルを用いる場合でも、メモリセルに負電位を供給し、
より一層サブスレッショルドリーク電流の低減を図る構
成とすることも可能である。

【０２４６】図２０は、図１６に示した偽グラウンドレ
ベル発生回路４１８の構成の一例を示す概略ブロック図
である。

【０２４７】偽グラウンドレベル発生回路４１８は、偽
グラウンドレベルとほぼ同じレベルの電圧を発生する基
準電圧発生回路４１２２と、この基準電圧と偽グラウン
ドレベルを供給する偽ＧＮＤ線４１２６のレベルとを比
較する差動増幅回路４１２４と、この差動増幅回路４１
２４の出力を受けるｎチャネルトランジスタＴｒｎとを
含む。

【０２４８】ｎチャネルトランジスタＴｒｎのゲート
は、差動増幅回路４１２４の出力に接続され、そのドレ
インは偽ＧＮＤ線４１２６に接続され、そのソースは接
地電位ＧＮＤに接続される。そして、基準電圧発生回路
４１２２から出力される基準電圧よりも、偽ＧＮＤ線４
１２６のレベルが高ければ、差動増幅回路４１２４から
“Ｈ”レベルの信号がｎチャネルトランジスタＴｒｎの
ゲートに与えられる。これに応じて、ｎチャネルトラン
ジスタＴｒｎが導通し、偽ＧＮＤ線４１２６の電位を放
電する。一方、偽ＧＮＤ線４１２６の電位が基準電位よ
りも低くなれば、差動増幅回路４１２４がｎチャネルト
ランジスタＴｒｎによる放電を停止することにより、偽
ＧＮＤ線４１２６のレベルを接地電位よりも高いレベル
Ｖｓｓ′に維持する。

【０２４９】図２２は、図１６に示したシステムチップ
１４００におけるメモリセルアレイ４０６、センスアン
プ４１０、偽グラウンドレベル発生回路４１８およびス
イッチング回路ＳＷ２の構成を拡大して示したブロック
図であり、図７と対比される図である。

【０２５０】図７に示した実施の形態１の構成と異なる
点は、以下の３点である。第１には、ｐチャネルセンス
アンプドライブライン／ＳＰに対しては、信号ＳＯＰに
より制御されるｐチャネルＭＯＳトランジスタＳＴＲ４
を介して電源電位Ｖｃｃが供給される構成となっている
ことである。

【０２５１】第２には、ｎチャネルセンスアンプドライ
ブラインＳＮ２は、信号ＳＯＮにより制御されるｎチャ
ネルＭＯＳトランジスタＳＴＲ５を介して偽グラウンド
レベル発生回路４１８からの電位ＶＢＳＧが供給され、
トランジスタＳＴＲ５および信号Ｆ２により制御される
ｎチャネルＭＯＳトランジスタＳＴＲ６を介して、接地
電位ＧＮＤが供給される構成となっていることである。

【０２５２】第３には、伝達ゲートＢＳＡおよびＢＳＢ
を構成するトランジスタが、ｐチャネルＭＯＳトランジ
スタとなっている点である。

【０２５３】その他の点は、図７に示した構成と同様で
あり、同一部分には同一符号を付して説明は繰返さな
い。

【０２５４】後に説明するように、ｎチャネルセンスア
ンプＮＳＡの増幅動作の初期においては、トランジスタ
ＳＴＲ５およびＳＴＲ６がともに導通状態となって、ｎ
チャネルセンスアンプＮＳＡには接地電位ＧＮＤが供給
される。一方、増幅動作開始後所定時間経過後には、ト
ランジスタＳＴＲ５のみが導通状態となって、ｎチャネ
ルセンスアンプＮＳＡには、偽グラウンドレベル発生回
路４１８からの電位ＶＢＳＧが供給される。

【０２５５】また、ビット線対の“Ｌ”レベルが、偽グ
ラウンドレベルＶＢＳＧとなることに応じて、伝達ゲー
トＢＳＡまたはＢＳＢを構成するトランジスタがｐチャ
ネルＭＯＳトランジスタとなった場合でも、これらのト
ランジスタを導通状態とするためには、それらの対する
制御信号ＢＬＩ１またはＢＬＩ２の活性状態（“Ｌ”レ
ベル）の電位レベルは、接地電位ＧＮＤでよいという利
点がある。すなわち、ビット線対の“Ｌ”レベルが、接
地電位ＧＮＤよりも高い偽グラウンドレベルＶＢＳＧで
あるために、これら伝達ゲートトランジスタのゲートに
負電位を印加しなくても、これらトランジスタのしきい
値電圧Ｖｔｈｐによる電位上昇が読出動作等に影響を与
えなくなるからである。

【０２５６】図２２は、図２１に示したビット線イコラ
イズ回路ＥＱに対して、ビット線イコライズレベルＶＢ
Ｌを供給するビット線イコライズレベル発生回路の構成
を示す概略ブロック図である。

【０２５７】上述したとおり、ビット線対ＢＬ，／ＢＬ
の“Ｌ”レベルは、伝達ゲートを構成するｐチャネルＭ
ＯＳトランジスタのしきい値電圧Ｖｔｈｐだけ接地電位
ＧＮＤよりも上昇した値となっているので、ビット線イ
コライズレベルとしては、外部電源電圧Ｖｃｃと接地電
位ＧＮＤの単純な中央値とすることは適当でない。

【０２５８】図２２に示したように、（１／２）Ｖｄｄ
発生回路を外部電源電圧Ｖｃｃと接地電位ＧＮＤからｐ
チャネルＭＯＳトランジスタのしきい値電圧分だけ上昇
した電位を動作電源電位として動作させることで、ビッ
ト線イコライズレベルＶＢＬとして、ＶＢＬ＝（Ｖｃｃ
＋Ｖｔｈｐ）／２の電位レベルを出力させることができ
る。

【０２５９】このような構成とすることで、メモリセル
キャパシタ電極の電圧として信号電荷量を規定し、プリ
チャージ時のビット線電位として信号検出の基準となる
ビット線イコライズレベルを安定に供給することが可能
となる。

【０２６０】しかも、システムチップを構成するトラン
ジスタに対して、電源電位Ｖｃｃと接地電位ＧＮＤとの
差以上の電位差を印可する必要がないので、システムチ
ップの信頼性の向上を図ることが可能となる。

【０２６１】なお、図２２に示した（１／２）Ｖｄｄ発
生回路の構成は、その動作電源電位が異なること以外、
基本的に図１０に示した回路と同様の構成を用いること
が可能である。

【０２６２】図２３は、図２１に示したＤＲＡＭのメモ
リセルブロックからのデータの読出動作を説明するため
のタイミングチャートであり、図１１と対比される図で
ある。

【０２６３】図２１および図２３を参照して、時刻ｔ０
において、メモリセルブロックＢＬ２中のワード線ＷＬ
は不活性状態（電位レベルが電位ＧＮＤである状態）で
あって、伝達ゲートＢＳＡおよびＢＳＢに対する制御信
号ＢＬＩ１およびＢＬＩ２もともに不活性状態（“Ｈ”
レベル）であるものとする。この時刻ｔ０においては、
信号ＳＯＰも不活性状態（“Ｈ”レベル）であって、信
号ＳＯＮおよび信号Ｆ２も不活性状態（“Ｌ”レベル）
である。一方、ビット線対ＢＬ，／ＢＬの電位レベル
は、ともにビット線イコライズレベルＶＢＬ＝（Ｖｃｃ
−Ｖｔｈｐ）／２である。

【０２６４】時刻ｔ１において、外部からのアドレス信
号に応じて、選択されたメモリセルブロックＢＬ２中の
ワード線ＷＬの電位レベルが活性状態（電位レベルがＶ
ｃｃの状態）へと変化し始める。一方、選択されたメモ
リセルブロックＢＬ２とセンスアンプとを接続する伝達
ゲートＢＳＢに対する制御信号ＢＬＩ２が活性状態
（“Ｌ”レベル）へと変化する。ワード線が活性状態と
なることに応じて、ビット線対ＢＬ，／ＢＬには、選択
されたメモリセル中の記憶情報に応じて、電位差が現れ
る。

【０２６５】時刻ｔ２において、信号ＳＯＰが活性状態
（“Ｌ”レベル）へ、信号ＳＯＮおよび信号Ｆ２がとも
に活性状態（“Ｈ”レベル）へと変化する。これに応じ
て、センスアンプＮＳＡおよびＰＳＡがともに増幅動作
を開始するので、ビット線対ＢＬ，／ＢＬの電位差が増
幅され始める。

【０２６６】この状態では、ｎチャネルセンスアンプＮ
ＳＡは、トランジスタＳＴＲ５およびＳＴＲ６がともに
導通状態となっているので、接地電位ＧＮＤの供給を受
けることになる。

【０２６７】時刻ｔ３において、信号Ｆ２が非活性状態
（“Ｌ”レベル）となるのに応じて、ｎチャネルセンス
アンプＮＳＡには、トランジスタＳＴＲ５を介して、偽
グラウンドレベル発生回路４１８から供給される偽グラ
ウンドレベルＶＢＳＧが供給される。したがって、ビッ
ト線対の電位は、一方が電位Ｖｃｃに、他方が電位ＶＢ
ＳＧとなるまで、その電位差が増幅されることになる。
続いて、時刻ｔ４において、外部からの列アドレス信号
に応じて、選択された列に対応する列選択信号ＣＳＬが
活性状態（“Ｈ”レベル）となって、対応するメモリセ
ル列とＩ／Ｏバスとが接続される。これにより、ＤＲＡ
Ｍ外部に読出されたデータが出力される。

【０２６８】時刻ｔ５において、列選択信号ＣＳＬは不
活性状態となる。ワード線の電位およびセンスアンプ活
性化信号ＳＯＰおよびＳＯＮもともに不活性状態とな
る。

【０２６９】その後、時刻ｔ６において、ビット線対Ｂ
Ｌ，／ＢＬは、ビット線イコライズ回路が活性となるこ
とにより、ともに電位ＶＢＬとなるようにイコライズさ
れる。

【０２７０】以上のようにして、センスアンプＮＳＡ
は、その増幅動作の初期において、接地電位ＧＮＤが直
接供給されるので、十分な電流駆動能力を発揮すること
ができる。一方、ビット線対ＢＬ，／ＢＬのうち、
“Ｌ”レベルとなるものの電位レベルは、偽グラウンド
レベルＶＢＳＧであって、非選択状態のワード線の電位
レベルが接地電位ＧＮＤであるので、非選択状態のメモ
リセルトランジスタを介してのサブスレッショルドリー
ク電流が抑制される。したがって、ＤＲＡＭのダイナミ
ックリフレッシュ特性が改善されることになる。

【０２７１】［実施の形態４］図２４は、本発明の実施
の形態４のシステムチップ１６００の構成を示す概略ブ
ロック図である。

【０２７２】実施の形態１のシステムチップ１０００に
おいては、ワード線ドライバ回路は、外部電源電位Ｖｃ
ｃと負電位Ｖｎとを動作電源電位として動作する構成と
なっていた。

【０２７３】しかしながら、たとえばシステムチップが
バッテリ動作している場合を考えると、バッテリの動作
の初期においては、十分な電源電位が供給されるが、時
間の経過とともに、バッテリが供給する電位レベルは低
下していく。したがって、動作初期においては、外部電
源電位Ｖｃｃをそのままワード線ドライバのＨレベルと
して用いることが可能でも、時間経過とともに、バッテ
リからは十分なＨレベルの供給を受けることができなく
なる場合がある。

【０２７４】実施の形態４のシステムチップ１６００に
おいては、このような場合でも、安定したＨレベルをワ
ード線ドライバ４０８に供給することが可能なシステム
チップ１６００を提供する。

【０２７５】すなわち、システムチップ１６００の構成
が、図１に示したシステムチップ１０００の構成と異な
る点は、ワード線ドライバ４０８に対する電源電位が、
外部電源電位Ｖｃｃを直接供給する状態と、外部電源電
位Ｖｃｃに基づいて、昇圧電位Ｖｐｐを発生するＶｐｐ
発生回路４１６からの出力電位を供給する状態とがスイ
ッチング回路ＳＷ３により切換えられる構成となってい
ることである。

【０２７６】その他の点は、実施の形態１のシステムチ
ップ１０００の構成と同様であるので、同一部分には同
一符号を付してその説明は繰返さない。

【０２７７】図２５は、図２４に示したシステムチップ
１６００において、ワード線ドライバへのＨレベルの供
給回路の構成を示す概略ブロック図であり、図２６は、
図２５に示した構成をより具体的に示すブロック図であ
る。

【０２７８】すなわち、図２５に示すように、ＤＲＡＭ
部のワード線ドライブ回路の電源として、チップの外部
電源電位Ｖｃｃと、昇圧電位を発生するＶｐｐ発生回路
の出力電位Ｖｐｐの２つのうちのいずれかを選択的に供
給できる構成となっている。

【０２７９】この場合、内部昇圧電位Ｖｐｐの設定電位
としては、（センスアンプの電源電位）＋（メモリセル
トランジスタのしきい値電圧Ｖｔｈｎ）以上の値とす
る。たとえば、センスアンプの動作電源電位（すなわち
降圧回路４１２からの出力電位）が２．０Ｖであって、
メモリセルトランジスタのしきい値電圧Ｖｔｈｎが１．
２Ｖの場合は、内部昇圧電位Ｖｐｐの値として、たとえ
ば３．３Ｖに設定する。

【０２８０】図２６に示した回路では、スイッチング回
路ＳＷ３は、マイナス入力ノードに外部電源電位Ｖｃｃ
を受け、プラス入力ノードに基準電位Ｖｒｅｆ（上述し
た例では、たとえば３．３Ｖ）を受ける差動増幅器４２
００と、マイナス入力ノードにＶｐｐ発生回路４１６の
出力を受け、プラス入力ノードに基準電圧Ｖｒｅｆを受
ける差動増幅器４２０２と、ゲートに差動増幅器４２０
０の出力ノードＤＡの電位を受け、外部電源電位Ｖｃｃ
とＶｐｐ発生回路４１６の出力ノードとの結合を導通あ
るいは遮断状態とするｐチャネルＭＯＳトランジスタ４
２０４とを含む。

【０２８１】図２７は、図２６に示したＶｐｐ発生回路
４１６の構成の一例を示す概略ブロック図である。

【０２８２】Ｖｐｐ発生回路４１６は、差動増幅器４２
００の出力ノードＤＡおよび差動増幅器４２０２の出力
ノードＤＢと入力ノードが接続するＮＡＮＤ回路４１６
２と、ＮＡＮＤ回路４１６２の出力信号に応じて、発振
動作を行なうリングオシレータ４１６４と、リングオシ
レータ回路４１６４の出力を受けて、昇圧電位を生成す
るチャージポンプ回路４１６６とを含む。

【０２８３】リングオシレータ４１６４は、ＮＡＮＤ回
路４１６２の出力を受けるインバータ４１６８ａと、イ
ンバータ４１６８ａの出力を一方の入力ノードに受ける
ＮＡＮＤ回路４１６８ｂと、ＮＡＮＤ回路４１６８ｂの
出力を入力信号として受ける互いにカスケード接続され
たインバータ４１６８ｃ、４１６８ｄ、４１６８ｅおよ
び４１６８ｆとを含む。インバータ４１６８ｆの出力ノ
ードは、ＮＡＮＤ回路４１６８ｂの他方の入力ノードお
よびチャージポンプ回路４１６６の入力と接続してい
る。

【０２８４】以下、図２６に示した回路の動作について
簡単に説明する。外部電源電位Ｖｃｃが基準電圧Ｖｒｅ
ｆよりも高い場合は、差動増幅器４２００の出力レベル
は“Ｌ”レベルであって、ｐチャネルＭＯＳトランジス
タ４２０４は導通状態となり、外部電源電位Ｖｃｃがワ
ード線ドライバへ供給される。

【０２８５】一方、外部電源電位Ｖｃｃが低下し、基準
電圧Ｖｒｅｆよりも低くなると、差動増幅器４２００の
出力レベルは“Ｈ”レベルとなり、ｐチャネルＭＯＳト
ランジスタ４２０４は遮断状態となる。

【０２８６】一方、差動増幅器４２０２の出力レベルは
“Ｈ”レベルとなるので、図２７に示したＮＡＮＤ回路
４１６２の入力ノードの電位レベルはともに“Ｈ”レベ
ルとなる。これに応じて、インバータ４１６８ａの出力
レベルは“Ｈ”レベルとなって、リングオシレータ４１
６４が動作を開始し、Ｖｐｐ発生回路４１６からワード
線ドライバへ内部昇圧電位Ｖｐｐが供給される。

【０２８７】一方、Ｖｐｐ発生回路の昇圧動作により、
その出力ノードの電位レベルがＶｒｅｆよりも大きくな
ると、差動増幅器４２０２の出力レベルが“Ｌ”レベル
となって、リングオシレータの発振動作が停止する。し
たがって、Ｖｐｐ発生回路４１６から出力される電位レ
ベルは、基準電位Ｖｒｅｆの値とほぼ等しくなるように
保持されることになる。

【０２８８】図２８は、図２６に示した基準電位Ｖｒｅ
ｆを供給する回路の一例を示す回路図である。

【０２８９】電源電位Ｖｃｃと接地電位ＧＮＤとの間
に、電源電位Ｖｃｃ側から定電流源と、各々がダイオー
ド接続されたｎチャネルＭＯＳトランジスタを直列に接
続することで、最も定電流源に近い側のｎチャネルＭＯ
Ｓトランジスタのドレインノードの電位レベルを基準電
位Ｖｒｅｆとして取出すことが可能である。

【０２９０】以上のような構成とすることで、システム
チップ４６００がバッテリ動作する場合に、外部電源電
位Ｖｃｃが時間経過とともに、所定の基準電位以下とな
った場合でも、内部回路の動作速度等に影響を与えない
システムチップを得ることができる。

【０２９１】

【発明の効果】請求項１記載の半導体集積回路装置は、
メモリ手段と、論理演算手段と、バッファ回路とが混載
された半導体集積回路装置において、メモリ手段には昇
圧回路が不要なので、消費電力を低減することが可能で
ある。

【０２９２】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成において、メモ
リ手段と、論理演算手段と、バッファ回路へ電源電位を
供給する電源供給線を別個に設ける構成としたので、出
力バッファ回路の動作による電源ノイズがメモリ手段等
の動作に影響を与えることがない。

【０２９３】請求項３記載の半導体集積回路装置は、メ
モリ手段中のセンスアンプの動作の初期においては、外
部電源電圧が直接供給されるので、センスアンプの電流
駆動能力を高く維持することができる。

【０２９４】請求項４および５記載の半導体集積回路装
置は、非選択状態のワード線の電位レベルが、負電位と
なっているので、メモリ手段のダイナミックリフレッシ
ュ特性を改善することが可能である。

【０２９５】請求項６記載の半導体集積回路装置は、メ
モリ手段中のセンスアンプが複数のメモリセルアレイブ
ロックに共用される場合でも、センスアンプと選択され
たビット線対との接続を行なＮチャネルＭＯＳトランジ
スタ対のゲート電位を昇圧する必要がないので、半導体
集積回路装置の信頼性を向上させることが可能である。

【０２９６】請求項７記載の半導体集積回路装置は、メ
モリ手段においてイコライズ電位がＮチャネルＭＯＳト
ランジスタのしきい値電圧に対応する値でけ外部電源電
位Ｖｃｃと接地電位ＧＮＤの中央値からシフトしてい
る。したがって、メモリ手段の動作電源電位に合わせ
て、ビット線対のプリチャージ電位を設定することが可
能である。

【０２９７】請求項８記載の半導体集積回路装置は、メ
モリ手段と、論理演算手段と、バッファ回路とが混載さ
れた半導体集積回路装置において、メモリ手段のワード
線が非選択状態では負電位となるので、メモリ手段のダ
イナミックリフレッシュ特性を改善することが可能であ
る。

【０２９８】請求項９記載の半導体集積回路装置は、請
求項８記載の半導体集積回路装置の構成において、メモ
リ手段と、論理演算手段と、バッファ回路とに電源電位
を供給する電源供給線を別個に設ける構成としたので、
バッファ回路による電源ノイズのメモリ手段等への影響
を抑制することが可能である。

【０２９９】請求項１０、１１および１２記載の半導体
集積回路装置は、非選択状態のワード線の電位レベル
が、負電位となっているので、メモリ手段のダイナミッ
クリフレッシュ特性を改善することが可能である。

【０３００】請求項１３および１４記載の半導体集積回
路装置は、外部電源電位が所定の値以下となった場合
は、昇圧手段により昇圧した電位を内部昇圧電位として
用いるので、外部電源電位が変動した場合でも、安定な
内部電源電位で動作することが可能である。

【０３０１】請求項１５記載の半導体集積回路装置は、
非選択状態のビット線電位が偽グラウンドレベル以上で
あって、非選択ワード線の電位レベルがこの偽グラウン
ドレベルよりも小さいため、メモリ手段のダイナミック
リフレッシュ特性を改善することが可能である。

【０３０２】請求項１６記載の半導体集積回路装置にお
けるメモリ手段は、センスアンプが複数のメモリセルア
レイブロックに共用されている場合でも、センスアンプ
とビット線対を選択的に接続するｐチャネルＭＯＳトラ
ンジスタ対に印加される制御信号のレベルが接地電位以
下となることがない。したがって、このＰチャネルＭＯ
Ｓトランジスタに印加される電位差を抑制することが可
能で、信頼性を向上することが可能である。

【０３０３】請求項１７記載の半導体集積回路装置は、
請求項１６記載の半導体集積回路装置において、ビット
線イコライズ電位をＰチャネルＭＯＳトランジスタのし
きい値電圧Ｖｔｈｐに対応した値だけシフトしているの
で、ビット線対とメモリセルとの接続を開閉するＰチャ
ネルＭＯＳトランジスタ対の制御信号に負電位を用いな
い場合でも、メモリ手段の動作する電源電位の中央値に
イコライズ電位を設定することが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のシステムチップ１０
００の構成を示す概略ブロック図である。

【図２】 降圧回路４１２の構成を示す図であり、図２
（ａ）はその構成を示す概略ブロック図であり、図２
（ｂ）はその構成を詳細に示す回路図である。

【図３】 図１に示したメモリセルアレイ４０６および
ワード線ドライバ４０８の部分拡大図である。

【図４】 電位設定回路２００の構成を示す回路図であ
る。

【図５】 電位設定回路２００の変形例を示す回路図で
ある。

【図６】 負電位発生回路４２０の構成を示す概略ブロ
ック図である。

【図７】 図１に示した降圧回路４１２、スイッチ回路
ＳＷおよびメモリセルアレイ部の部分拡大図である。

【図８】 スイッチ回路ＳＷに対する制御信号発生回路
の構成を示す概略ブロック図である。

【図９】 ビット線イコライズ電位発生回路の構成を示
す概略ブロック図である。

【図１０】 （１／２）Ｖｄｄ発生回路の構成を示す回
路図である。

【図１１】 実施の形態１のシステムチップ１０００の
動作を説明するタイミングチャートである。

【図１２】 実施の形態２のシステムチップ１２００の
構成を示す概略ブロック図である。

【図１３】 実施の形態２における電位設定回路２２０
の構成を示す回路図である。

【図１４】 電位設定回路２２０の変形例を示す回路図
である。

【図１５】 電位設定回路２２０の他の変形例を示す回
路図である。

【図１６】 実施の形態３のシステムチップ１４００の
構成を示す概略ブロック図である。

【図１７】 ＢＳＧ方式の効果を説明するための概念図
である。

【図１８】 実施の形態３のメモリセルアレイおよび周
辺回路部の断面構造を示す断面図である。

【図１９】 従来例とＢＳＧ方式の概念を対比して説明
するための図である。

【図２０】 偽グラウンドレベル発生回路４１８の構成
を示す概略ブロック図である。

【図２１】 図１６に示した偽グラウンドレベル発生回
路４１８、スイッチング回路ＳＷ２およびメモリセルア
レイ部４０６の部分拡大図である。

【図２２】 ビット線イコライズ電位ＶＢＬ発生回路の
構成を示す概略ブロック図である。

【図２３】 実施の形態３のシステムチップの動作を説
明するためのタイミングチャートである。

【図２４】 実施の形態４のシステムチップ１６００の
構成を示す概略ブロック図である。

【図２５】 実施の形態５のワード線ドライブ回路、Ｖ
ｐｐ発生回路の構成を示す部分拡大図である。

【図２６】 図２５に示した概念図をより詳細に示す概
略ブロック図である。

【図２７】 Ｖｐｐ発生回路４１６の構成を示す概略ブ
ロック図である。

【図２８】 基準電位発生回路の構成を示す概略ブロッ
ク図である。

【図２９】 従来のシステムチップ２０００の構成を示
す概略ブロック図である。

【図３０】 従来の出力バッファ回路の構成を示す図で
ある。

【図３１】 従来の出力バッファ回路の動作を示す波形
図である。

【図３２】 従来の半導体集積回路装置の電源供給線の
配置を示す図である。

【図３３】 図３２に示す構成の問題点を説明するため
の図である。

【図３４】 従来の半導体集積回路装置の変形例を示す
図である。

【図３５】 図３４に示す半導体集積回路装置の問題点
を説明するための図である。

【図３６】 従来の半導体集積回路装置の具体的問題点
を説明するための図である。

【図３７】 従来の電位設定回路１００の構成を示す図
である。

【符号の説明】

１４０ 電源パッド、１４２ 電源供給線、１４４ 接
地パッド、１４６ 接地電位供給線、４００ 入出力バ
ッファ回路、４０２ ロジック回路、４０４ＤＲＡＭコ
ントロール回路、４０６ メモリセルアレイ、４０８
ワード線ドライバ回路、４１０ センスアンプ、４１２
降圧回路、４１４ 列デコーダ、４１６ Ｖｐｐ発生
回路、４１８ 偽グラウンドレベル発生回路、１００
０、１２００、１４００、１６００ システムチップ、
２０００ 従来のシステムチップ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 外部から第１の電源電位および前記第１
   の電源電位よりも高い第２の電源電位が供給されて動作
   する半導体集積回路装置であって、 前記第２の電源電位を受けて、前記第１の電源電位と前
   記第２の電源電位との間の内部電源電位を供給する内部
   降圧手段と、 データを保持するメモリ手段とを備え、 前記メモリ手段は、 記憶するデータのレベルのうちの１つが前記内部電源電
   位に対応するデータを保持する、行列状に配置された複
   数のメモリセルと、 複数の前記メモリセルの行にそれぞれ対応して設けられ
   る複数のワード線と、 選択された前記ワード線の電位を前記第２の電源電位と
   することで、対応するメモリセルの行を選択する行選択
   手段とを含み、 前記第１の電源電位と前記第２の電源電位とを、一方お
   よび他方動作電源電位として動作し、前記メモリ手段に
   保持されるデータに対して所定の論理演算を行なって出
   力する論理演算手段と、 前記第１の電源電位と前記第２の電源電位とを、一方お
   よび他方動作電源電位として動作し、前記論理演算手段
   の出力信号をバッファ処理して出力するバッファ回路と
   をさらに備える、半導体集積回路装置。
2. 【請求項２】 前記第１の電源電位を供給する第１の電
   源供給線と、 前記第２の電源電位を供給する第２の電源供給線と、 前記第１の電源供給線とは別個に設けられ、前記第１の
   電源電位を供給する第３の電源供給線と、 前記第２の電源供給線とは別個に設けられ、前記第２の
   電源電位を供給する第４の電源供給線と、 前記第１および第３の電源供給線とは別個に設けられ、
   前記第１の電源電位を供給する第５の電源供給線と、 前記第２および第４の電源供給線とは別個に設けられ、
   前記第２の電源電位を供給する第６の電源供給線とさら
   に備え、 前記内部降圧手段は、前記第１の電源供給線上の第１の
   電源電位と、前記第２の電源供給線上の第２の電源電位
   とを動作電源電位として動作し、 前記論理演算手段は、前記第３の電源供給線上の第１の
   電源電位と、前記第４の電源供給線上の第２の電源電位
   とを動作電源電位として動作し、 前記バッファ回路は、前記第５の電源供給線上の第１の
   電源電位と、前記第６の電源供給線上の第２の電源電位
   とを動作電源電位として動作する、請求項１記載の半導
   体集積回路装置。
3. 【請求項３】 前記メモリ手段は、 前記メモリセルの列に対応して設けられる複数のビット
   線対と、 前記行選択手段により選択されたメモリセルに保持され
   ているデータに応じて、前記ビット線対間に生じる電位
   差を増幅する複数のセンスアンプとをさらに含み、 前記第２の電源電位および前記内部電源電位を受けて、
   行選択動作の開始に応じて、所定期間前記複数のセンス
   アンプに対して前記第２の電源電位を供給した後、前記
   内部電源電位に切換えて供給する電源スイッチ手段をさ
   らに備える、請求項２記載の半導体集積回路装置。
4. 【請求項４】 前記第１の電源電位と前記第２の電源電
   位とを、一方および他方動作電源電位として動作し、前
   記第１の電源電位よりも低い、非選択状態のワード線電
   位に対応する第３の電源電位を供給する待機電位供給手
   段をさらに備え、 前記行選択手段は、 前記第３の電源電位と前記第２の電源電位とを、一方お
   よび他方動作電源電位として動作し、外部からのアドレ
   ス信号に応じて対応するワード線に、非選択時には前記
   第３の電源電位を、選択時には前記第２の電源電位を供
   給するワード線ドライブ手段を含む、請求項２記載の半
   導体集積回路装置。
5. 【請求項５】 前記ワード線ドライブ手段は、 前記ワード線に対応して設けられ、前記アドレス信号に
   応じて行選択信号を活性状態とする複数の行デコード手
   段と、 前記各行デコード手段に応じて接地され、対応するワー
   ド線電位を駆動する複数の電位設定手段とを含み、 各前記電位設定手段は、 ソースに前記第２の電源電位を受け、ゲートに前記行選
   択信号を受けて、前記行選択信号の活性化に応じて導通
   状態となるＰチャネルＭＯＳトランジスタと、前記Ｐチ
   ャネルＭＯＳトランジスタと前記対応するワード線との
   間に設けられ、前記行選択信号の不活性期間は、前記Ｐ
   チャネルＭＯＳトランジスタのドレイン電位を前記第３
   の電源電位より高く、前記第２の電源電位よりも低い電
   位とする電位差緩和手段と、 前記行選択信号の不活性期間は、前記対応するワード線
   に前記第３の電源電位を供給する待機電位保持手段とを
   有する、請求項４記載の半導体集積回路装置。
6. 【請求項６】 前記センスアンプは、 前記複数のビット線対の所定数のグループごとに対応し
   て設けられ、第１および第２の入力ノードを有し、 前記所定数のビット線対ごとに対応して設けられ、選択
   されたビット線対の電位を前記第１および前記第２の入
   力ノードにそれぞれ伝達する配線対と、 前記ビット線対ごとに設けられ、対応する前記配線対と
   前記ビット線対とを選択的に導通状態および遮断状態の
   いずれかとする、ＮチャネルＭＯＳトランジスタ対とを
   さらに備え、 前記ＮチャネルＭＯＳトランジスタ対は、ゲート電位が
   前記第２の電源電位とのなることで導通状態となる、請
   求項３記載の半導体集積回路装置。
7. 【請求項７】 前記第１の電源電位をＶｇｎｄ、前記第
   ２の電源電位をＶｃｃ、前記ＮチャネルＭＯＳトランジ
   スタのしきい値をＶｔｈｎとするとき、 前記第１の電源電位Ｖｇｎｄおよび前記第２の電源電位
   Ｖｃｃを、一方および他方動作電源電位として動作し、
   イコライズ電位（Ｖｃｃ＋Ｖｇｎｄ−Ｖｔｈｎ）／２を
   出力するビット線イコライズ電位発生手段と、 少なくとも前記センスアンプごとに対応して設けられ、
   ビット線イコライズ信号に応じて、選択されたビット線
   対および前記対応する配線対の電位を前記イコライズ電
   位とするイコライズ手段とをさらに備える、請求項６記
   載の半導体集積回路装置。
8. 【請求項８】 外部から第１の電源電位および前記第１
   電源電位よりも高い第２の電源電位が供給されて動作す
   る半導体集積回路装置であって、 前記第２の電源電位を受けて、前記第１の電源電位と前
   記第２の電源電位との間の内部電源電位を供給する内部
   降圧手段と、 前記第１の電源電位と前記第２の電源電位とを、一方お
   よび他方動作電源電位として動作し、前記第１の電源電
   位よりも低い、非選択状態のワード線電位に対応する第
   ３の電源電位とを供給する待機電位供給手段と、 前記第１の電源電位と前記第２の電源電位とを、一方お
   よび他方動作電源電位として動作し、前記第２の電源電
   位よりも高い第４の電源電位を内部昇圧電位として出力
   する昇圧手段と、 データを保持するメモリ手段とを備え、 前記メモリ手段は、 前記第１の電源電位および前記内部電源電位のいずれか
   に対応するデータを保持する、行列状に配置された複数
   のメモリセルと、 複数の前記メモリセルの行にそれぞれ対応して設けられ
   る複数のワード線と、 選択された前記ワード線の電位を前記内部昇圧電位とす
   ることで対応するメモリセルの行を選択し、非選択のワ
   ード線の電位を前記第３の電源電位に保持する行選択手
   段とを含み、 前記第１の電源電位と前記第２の電源電位とを、一方お
   よび他方動作電源電位として動作し、前記メモリ手段に
   保持されるデータに対して所定の論理演算を行なって出
   力する論理演算手段と、 前記第１の電源電位と前記第２の電源電位とを、一方お
   よび他方動作電源電位として動作し、前記論理演算手段
   の出力信号をバッファ処理して出力するバッファ回路と
   をさらに備える、半導体集積回路装置。
9. 【請求項９】 前記第１の電源電位を供給する第１の電
   源供給線と、 前記第２の電源電位を供給する第２の電源供給線と、 前記第１の電源供給線とは別個に設けられ、前記第１の
   電源電位を供給する第３の電源供給線と、 前記第２の電源供給線とは別個に設けられ、前記第２の
   電源電位を供給する第４の電源供給線と、 前記第１および第３の電源供給線とは別個に設けられ、
   前記第１の電源電位を供給する第５の電源供給線と、 前記第２および第４の電源供給線とは別個に設けられ、
   前記第２の電源電位を供給する第６の電源供給線とさら
   に備え、 前記内部降圧手段は、前記第１の電源供給線上の第１の
   電源電位と、前記第２の電源供給線上の第２の電源電位
   とを動作電源電位として動作し、 前記論理演算手段は、前記第３の電源供給線上の第１の
   電源電位と、前記第４の電源供給線上の第２の電源電位
   とを動作電源電位として動作し、 前記バッファ回路は、前記第５の電源供給線上の第１の
   電源電位と、前記第６の電源供給線上の第２の電源電位
   とを動作電源電位として動作する、請求項８記載の半導
   体集積回路装置。
10. 【請求項１０】 前記行選択手段は、 前記第３の電源電位と内部昇圧電位とを、一方および他
    方動作電源電位として動作し、外部からのアドレス信号
    に応じて対応するワード線に、非選択時には前記第３の
    電源電位を、選択時には前記内部昇圧電位を供給するワ
    ード線ドライブ手段を含み、 前記ワード線ドライブ手段は、 前記ワード線に対応して設けられ、前記アドレス信号に
    応じて行選択信号を活性状態とする複数の行デコード手
    段と、 前記各行デコード手段に応じて接地され、対応するワー
    ド線電位を駆動する電位設定手段とを含み、 各前記電位設定手段は、 ソースに前記内部昇圧電位を受け、ゲートに前記行選択
    信号を受けて、前記行選択信号の活性化に応じて導通状
    態となる第１のＰチャネルＭＯＳトランジスタと、 ソースに前記内部昇圧電位を受け、ゲートが前記第１の
    ＰチャネルＭＯＳトランジスタのドレインと接続し、ド
    レインが前記第１のＰチャネルＭＯＳトランジスタのゲ
    ートと接続する第２のＰチャネルＭＯＳトランジスタ
    と、 前記第１のＰチャネルＭＯＳトランジスタと前記対応す
    るワード線との間に設けられ、前記行選択信号の不活性
    期間は、前記第１のＰチャネルＭＯＳトランジスタのド
    レイン電位を前記第３の電源電位より高く、前記内部昇
    圧電位よりも低い電位とする電位差緩和手段と、 前記行選択信号の不活性期間は、前記対応するワード線
    に前記第３の電源電位を供給する待機電位保持手段とを
    有する、請求項９記載の半導体集積回路装置。
11. 【請求項１１】 前記行選択手段は、 前記第３の電源電位と前記内部昇圧電位とを、一方およ
    び他方動作電源電位として動作し、外部からのアドレス
    信号に応じて対応するワード線に、非選択時には前記第
    ３の電源電位を、選択時には前記内部昇圧電位を供給す
    るワード線ドライブ手段を含み、 前記ワード線ドライブ手段は、 前記ワード線に対応して設けられ、前記アドレス信号に
    応じて行選択信号を活性状態とする複数の行デコード手
    段と、 前記各行デコード手段に応じて接地され、対応するワー
    ド線電位を駆動する複数の電位設定手段とを含み、 各前記電位設定手段は、 ソースに前記第３の電源電位を受け、ゲートに前記行選
    択信号を受けて、前記行選択信号の活性化に応じて遮断
    状態となる第３のＮチャネルＭＯＳトランジスタと、 ソースに前記第３の電源電位を受け、ゲートが前記第３
    のＮチャネルＭＯＳトランジスタのドレインと接続し、
    ドレインが前記第３のＮチャネルＭＯＳトランジスタの
    ゲートと接続する第４のＰチャネルＭＯＳトランジスタ
    と、 前記第３のＮチャネルＭＯＳトランジスタと前記対応す
    るワード線との間に設けられ、前記行選択信号の活性期
    間は、前記第３のＮチャネルＭＯＳトランジスタのドレ
    イン電位を前記第３の電源電位より高く、前記内部昇圧
    電位よりも低い電位とする第１の電位差緩和手段と、 前記行選択信号の活性期間は、前記対応するワード線に
    前記内部昇圧電位を供給する駆動電位保持手段とを有す
    る、請求項９記載の半導体集積回路装置。
12. 【請求項１２】 前記駆動電位保持手段は、 ソースに前記内部昇圧電位を受け、ゲートに前記行選択
    信号を受けて、前記行選択信号の活性化に応じて導通状
    態となる第１のＰチャネルＭＯＳトランジスタと、 ソースに前記内部昇圧電位を受け、ゲートが前記第１の
    ＰチャネルＭＯＳトランジスタのドレインと接続し、ド
    レインが前記第１のＰチャネルＭＯＳトランジスタのゲ
    ートと接続する第２のＰチャネルＭＯＳトランジスタ
    と、 前記第１のＰチャネルＭＯＳトランジスタと前記対応す
    るワード線との間に設けられ、前記行選択信号の不活性
    期間は、前記第１のＰチャネルＭＯＳトランジスタのド
    レイン電位を前記第３の電源電位より高く、前記内部昇
    圧電位よりも低い電位とする第２の電位差緩和手段とを
    含む、請求項１１記載の半導体集積回路装置。
13. 【請求項１３】 前記昇圧手段は、 前記第２の電源電位が所定の値以下の場合は前記第２の
    電源電位を昇圧した前記第４の電位を、所定の値以上の
    場合は前記第２の電源電位をそれぞれ選択して前記内部
    昇圧電位として出力する、請求項８記載の半導体集積回
    路装置。
14. 【請求項１４】 前記昇圧手段は、 前記内部昇圧電位を出力する出力ノードと、 前記第１の電源電位と前記第２の電源電位とを一方およ
    び他方動作電源電位として動作し、前記第４の電源電位
    を前記出力ノードに出力する内部昇圧回路と、 前記所定の電位を出力する参照電位発生手段と、 前記第２の電源電位と前記所定の電位を比較する第１の
    比較手段と、 前記第１の比較手段の比較結果に応じて、前記第２の電
    源電位が前記所定の電位よりも大きい場合には、前記第
    ２の電源電位と前記出力ノードとを結合するスイッチ手
    段と、 前記出力ノードの電位と前記所定の電位とを比較する第
    ２の比較手段とを含み、 前記内部昇圧回路は、前記第２の比較手段の比較結果に
    応じて、前記出力ノードの電位が前記所定の電位よりも
    小さい場合は昇圧動作を行なう、請求項１３記載の半導
    体集積回路装置。
15. 【請求項１５】 前記第１の電源電位よりも高く、前記
    内部電源電圧よりも低い偽グランドレベルを出力する偽
    グランドレベル発生手段をさらに備え、 前記メモリ手段は、 前記メモリセルの列に対応して設けられる複数のビット
    線対と、 前記内部電源電圧および前記偽グランドレベルを一方お
    よび他方動作電源電位として動作し、前記行選択手段に
    より選択されたメモリセルに保持されているデータに応
    じて、前記ビット線対間に生じる電位差を増幅する複数
    のセンスアンプとをさらに含み、 前記行選択手段は、 選択された前記ワード線の電位を前記第２の電源電位と
    することで対応するメモリセルの行を選択し、非選択状
    態の前記ワード線の電位を前記第１の電源電位とし、 前記第１の電源電位および前記偽グランドレベルを受け
    て、前記行選択動作の開始に応じて、所定期間前記複数
    のセンスアンプに対して前記第１の電源電位を供給した
    後、前記偽グランドレベルに切換えて供給する電源スイ
    ッチ手段をさらに備え、 前記ビット線対の電位よりも低く保持される、請求項１
    記載の半導体集積回路装置。
16. 【請求項１６】 前記第１の電源電位よりも高く、前記
    内部電源電圧よりも低い偽グランドレベルを出力する偽
    グランドレベル発生手段をさらに備え、 前記メモリ手段は、 前記メモリセルの列に対応して設けられる複数のビット
    線対と、 前記内部電源電圧および前記偽グランドレベルを一方お
    よび他方動作電源電位として動作し、前記行選択手段に
    より選択されたメモリセルの保持されているデータに応
    じて、前記ビット線対間に生じる電位差を増幅する複数
    のセンスアンプとをさらに含み、 前記行選択手段は、 選択された前記ワード線の電位を前記第２の電源電位と
    することで、対応するメモリセルの行を選択し、非選択
    状態の前記ワード線の電位を前記偽グランドレベルと
    し、 前記センスアンプは、 前記複数のビット線対の所定数のグループごとに対応し
    て設けられ、第１および第２の入力ノードを有し、前記
    所定数のビット線対ごとに対応して設けられ、選択され
    たビット線対の電位を前記第１および前記第２の入力ノ
    ードにそれぞれ伝達する配線対と、 前記ビット線対ごとに設けられ、対応する前記配線対と
    前記ビット線対とを選択的に導通状態および遮断状態の
    いずれかとする、ＰチャネルＭＯＳトランジスタ対とを
    さらに備え、 前記ＰチャネルＭＯＳトランジスタ対は、ゲート電位が
    前記第１の電源電位となることで導通状態となり、 前記非選択ワード線の電位は、前記ビット線対の電位よ
    りも低く保持される、請求項１記載の半導体集積回路装
    置。
17. 【請求項１７】 前記第１の電源電位をＶｇｎｄ、前記
    第２の電源電位をＶｃｃ、前記ＰチャネルＭＯＳトラン
    ジスタのしきい値をＶｔｈｐとするとき、 前記第１の電源電位Ｖｇｎｄおよび前記第２の電源電位
    Ｖｃｃを、一方および他方動作電源電位として動作し、
    イコライズ電位（Ｖｃｃ＋Ｖｇｎｄ＋Ｖｔｈｐ）／２を
    出力するビット線イコライズ電位発生手段と、 少なくとも前記センスアンプごとに対応して設けられ、
    ビット線イコライズ信号に応じて、選択されたビット線
    対および前記対応する配線対の電位を前記イコライズ電
    位とするイコライズ手段とをさらに備える、請求項１６
    記載の半導体集積回路装置。