JPH07111825B2

JPH07111825B2 - 半導体記憶装置

Info

Publication number: JPH07111825B2
Application number: JP60161467A
Authority: JP
Inventors: 隆夫渡部; 五郎橘川; 陵一堀; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-07-22
Filing date: 1985-07-22
Publication date: 1995-11-29
Anticipated expiration: 2010-11-29
Also published as: JPS6221323A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体記憶装置に関し、特に、選択されたワ
ード線の電位を高速にかつ高振幅に立ち上げることがで
き、また外部からの信号によって電圧発生回路を制御す
ることにより低消費電力化が可能な半導体記憶装置に関
する。

〔発明の背景〕

従来、バイポーラトランジスタとMISトランジスタを用
いた回路として、特開昭59-25423号公報に示された半導
体装置がある。

第17図は、上記半導体装置の構成図である。第17図によ
り、回路の動作ならびにその問題点を説明する。この半
導体装置は、CMOS（相補型MOS）とバイポーラトランジ
スタ７の組合せ回路とMISトランジスタ６とバイポーラ
トランジスタ８の組合せ回路を並列に接続したものであ
る。以下、負電源の電圧Vssを0Vとして説明を行う。入
力端子１の電位が0Vのとき、ＰチャネルMISトランジス
タ４がオンし、バイポーラトランジスタ７のベースに電
流が流れ、このバイポーラトランジスタ７はオンする。
一方、バイポーラトランジスタ８は、ベースの電位が0V
であるためオンしない。この結果、出力端子２へ電流が
流れ、その出力端子２の電位が上昇する。出力端子２の
電位は、最終的には正電源の電圧Vccからバイポーラト
ランジスタ７のベース・エミッタ間順方向電圧V_BEを差
し引いた値になる。このように、第17図に示す従来の回
路では、出力端子２の電位は正電源の電圧Vccまで上昇
しない。

また、MISトランジスタとバイポーラトランジスタを組
合せた回路からなる半導体装置として、前述の回路の他
には、特開昭59-8431号公報に示された駆動回路があ
る。

第18図は、上記半導体装置の構成を示す図である。第18
図の回路は、逆向きのCMOS回路とバイポーラトランジス
タの組合せ回路を入出力端子間で並列に接続したもので
ある。前述した第17図の回路では入力の反転信号を出力
するのに対し、第18図の回路は入力と同相の肯定信号を
出力する。すなわち、入力端子10が高レベルになるとMI
Sトランジスタ13がオンし、バイポーラトランジスタ17
のベースに電流が流れてこのバイポーラトランジスタ17
はオンする。一方、ＰチャネルMISトランジスタ15がオ
フ、ＮチャネルMISトランジスタ16がオンするため、バ
イポーラトランジスタ18のベース電位は0Vとなり、この
バイポーラトランジスタ18はオフする。この結果、出力
端子11へ電流が流れて、該出力端子11の電位は上昇す
る。このとき、該出力端子11の電位は、正電源Vccよ
り、ＮチャネルMISトランジスタ13のしきい電圧V_Tと、
バイポーラトランジスタ17のベース・エミッタ間順方向
電圧V_BEを差し引いた値Vcc−V_T−V_BEまで上昇する。こ
のように、第18図の回路の出力レベルは、第17図の出力
レベルより、さらに低くなってしまう。

以上のように、従来回路では、出力レベルを十分高くす
ることができない。出力レベルが小さいと次段回路の入
力レベルが小さくなるために、次段回路の動作がおそく
なり、LSI全体としてみた場合、バイポーラトランジス
タの高速性を十分に発揮できない。また、この問題は、
従来デバイスが微細化され、電源電圧を低くする必要が
生じたときに顕著となる。従って、バイポーラトランジ
スタの高駆動能力を十分活した上で、十分に大きな出力
レベルを出せる回路が望まれる。

〔発明の目的〕

本発明の目的は、これらの従来の問題点を検討すること
により、大きな出力レベルを高速に得ることができ、ま
た、低消費電力化が可能な回路を有する半導体記憶装置
を提供することにある。

〔発明の概要〕

本発明の代表的な実施例では、選択されたワード線に電
圧を供給するワード線駆動回路（XD）を具備する半導体
記憶装置に、上記ワード線駆動回路（XD）に該回路の動
作基準電圧（V_A）よりも大きい電圧（V_A＋Ｖα＋V_BE）
を供給する電圧発生手段をさらに具備するとともに、上
記ワード線駆動回路（XD）によって上記動作基準電圧
（V_A）よりも大きい電圧（V_A＋Ｖα）を選択されたワー
ド線に供給する。

また、特に、上記電圧発生手段には、その出力を共通に
する複数の電圧発生回路（CP1,CP2）とを有せしめ、該
複数の電圧発生回路の一部の電圧発生回路（CP2）は上
記半導体記憶装置外からの信号（チップセレクト信号、
CAS信号、若しくはRAS信号）によって動作／不動作を制
御される（第12図から第16図参照）。

このように、ワード線駆動回路の電源を動作基準電圧よ
りも大きい電圧としたため、従来の動作基準電圧を電源
としていたワード線駆動回路に比べて、選択されたワー
ド線の電位を高速にかつ高振幅に立ち上げることができ
る。また、スタンバイ状態時などにおいては、半導体記
憶装置外からの信号によって一部の電圧発生回路を不動
作状態に制御できるため、全ての電圧発生回路が常時動
作する場合に比較して大幅な消費電力ダウンが可能にな
る。

〔発明の実施例〕

先ず、本発明の基本になる半導体回路技術（以下、本技
術という）の動作原理を第１図〜第11図を用いて説明し
た後、第12図〜第16図を用いて本発明の半導体記憶装置
の実施例を説明する。

第１図は、本技術の原理を説明するための半導体装置の
構成図である。第１図では、１入力、１出力の回路の場
合を例示している。第１図において、Ｄは、バイポーラ
トランジスタとMISトランジスタを含む組合せ回路、Ｃ
は回路Ｄを制御する前段回路であり、Ａは回路Ｃの動作
の基準となる電圧を印加する端子、B₁〜Bnは回路Ｄの動
作の基準となる電圧を印加する端子である。また、Ｅは
回路Ｃの入力端子、Ｇは回路Ｄの出力端子で、接続線Ｆ
は回路Ｄを制御する信号を回路Ｃより伝達するための信
号線である。

本技術においては、B₁〜Bnに印加する電圧のうち、少な
くとも１個以上の電圧を端子Ａに印加する電圧より高く
することにより、端子Ｇに出力される信号のレベルを、
信号線Ｆを介して回路Ｄに入力される信号のレベルより
高くする。これにより、バイポーラトランジスタの高速
性を活かしたままで、高レベルの信号を発生することが
可能になる。

ここで、端子Ａもしくは端子B₁〜Bnに与えられる電圧
は、必要に応じて一定レベルのものであってもまたパル
スであってもよいし、場合によっては、回路Ｃに複数の
電圧を基準として供給するようにしてもよい。また、信
号線Ｆが複数本であってもよい。本技術は、第１図に限
定されるものではなく、多入力，多出力の回路へ応用す
ることも可能であるが、説明を簡単にするため、以下に
おいても第１図と同一の構成をもとにした適用例を示
す。なお、回路Ｃとしては、第２図に示すようなCMOSイ
ンバータを用いることにする。第２図において、端子Ａ
は正電源V_Aに接続するが、これに限定されないことも前
記のとおりである。

第３図は、本技術の第１の適用例を示す半導体装置の構
成図である。この適用例では、端子B₁に回路Ｄの動作の
基準となるパルス電圧を印加し、出力端子Ｇに前段回路
Ｃの動作基準電圧V_Aより高いレベルを出力する。

以下、第４図の電圧波形を用いて、第３図の動作を説明
する。入力端子Ｅを0Vとすると、第２図に示す前段回路
Ｃにより、信号線Ｆの電位は高レベルとなり、電圧V_Aで
定常となる。このときの端子B₁の電位は第４図ではV_Aと
なつているが、ＰチャネルMISトランジスタ25のしきい
電圧をV_T25として、V_A＋|V_T25|以下に設定してＰチャネ
ルMISトランジスタ25がオフするようにすればよい。信
号線Ｆの電位が高レベルになると、ＮチャネルMISトラ
ンジスタ27がオンしてバイポーラトランジスタ26のベー
スが0Vとなり、バイポーラトランジスタ26はオフし、Ｎ
チャネルMISトランジスタ29がオンするので、出力端子
Ｇの電位は0Vとなる。次に、入力端子Ｅの電位を、V_Aに
立ち上げて、信号線Ｆの電位を立ち下げ（第２図参
照）、端子B₁の電位をV_A以上に高くする。このとき、Ｐ
チャネルMISトランジスタ25がオン、ＮチャネルMISトラ
ンジスタ27がオフして、バイポーラトランジスタ26にベ
ース電流が流れ、バイポーラトランジスタ26がオンし、
ＮチャネルMISトランジスタ29がオフするので、出力端
子Ｇへ電流が流れて出力端子Ｇの電位は上昇する。出力
端子Ｇの電位は、バイポーラトランジスタ26のベースの
電位より、ベース・エミッタ間順方向電圧V_BEを差し引
いた電位まで達するので、所望の出力レベルをV_A＋Ｖα
（Ｖα≧０）とすると、端子B₁の電位をV_A＋Ｖα＋V_BE
まで昇圧すれば、出力端子Ｇに所望の出力レベルが得ら
れる。

入力端子Ｅの電位を0Vに遷移させ、端子B₁の電位をV_Aに
もどすと、前記したように信号線Ｆの電位がV_Aに上昇
し、バイポーラトランジスタ26がオフ、ＮチャネルMIS
トランジスタ29がオンして出力端子Ｇの電位は0Vにな
る。このときのB₁の電位は、前にも述べたようにV_A＋|V
_T25|以下であれば任意の値に設定でき、例えば、V_Aと等
しくすることもできる。

以上述べたように、本適用例によれば、信号線Ｆより入
力される信号が低電圧の時のB₁の電位を任意に設定する
ことにより、バイポーラトランジスタの高速性を活した
ままで、高電圧の出力を得ることができる。

なお、第３図において、出力端子Ｇの電位を立ち下げる
ためのＮチャネルMISトランジスタ29を、第５図の30に
示すような構成とすることも可能である。すなわち、回
路Ｄは逆向きのCMOSとバイポーラトランジスタの組合せ
を、並列に接続した構成となる。この場合には、Ｎチャ
ネルMISトランジスタ40を流れる電流が、バイポーラト
ランジスタ42により増幅されるので、出力端子の電位の
立ち下げを高速に行うことができる。ただし、この場合
には、出力端子Ｇの電位は、バイポーラトランジスタ42
のベース・エミッタ間順方向電圧で制限されるため、完
全に0Vまで下がらない。出力端子Ｇの電位を完全に0Vま
で下げる必要のある場合には、第３図のＮチャネルMIS
トランジスタ29と並列に、第５図の30を設置すればよ
い。なお、第５図において、ＰチャネルMISトランジス
タ41は、信号線Ｆが0Vとなったときに、バイポーラトラ
ンジスタ42のベースに蓄積して電荷を引き抜いて、この
バイポーラトランジスタ42を確実にオフさせるためのも
のである。

第６図は本技術の第２の適用例を示す半導体装置の構成
図である。

本適用例と第３図の適用例との違いは、第３図ではバイ
ポーラトランジスタ26のコレクタとＰチャネルMISトラ
ンジスタ25のソースが端子B₁に接続されているのに対
し、第６図では、ＰチャネルMISトランジスタ51のソー
スのみが端子B₁に接続され、バイポーラトランジスタ52
のコレクタ端子B₂とは接続されていない点である。つま
り、第６図の構成では、端子B₁からはバイポーラトラン
ジスタ52のベース電流のみを供給すればよい。したがっ
て、第３図のようにバイポーラトランジスタ26のベース
とコレクタ電流を両方B₁より供給する場合と比較して、
端子B₁を駆動する回路の負担が軽減されるため、高速動
作が可能となる。その他の動作については、第３図と同
じである。

なお、第６図において、バイポーラトランジスタ52のコ
レクタは端子B₂に接続されており、ベース55へ電流を供
給する端子B₁とは独立に電位を設定できる。したがっ
て、この端子B₂の電位をバイポーラトランジスタ52のベ
ース55の電位より高く保つことによって、該バイポーラ
トランジスタ52が飽和することを確実に防止できる。そ
のためには、ベース55の電位変動に同期して、ベース電
圧以上の振幅を有するパルス電圧をB₂に与えてもよい
し、B₂の電位をベース55の電位の上限より高い一定値に
保ってもよい。後者の場合、信号線Ｆが高レベルとなっ
て、出力端子Ｇの電位が低レベルへ遷移したときにバイ
ポーラトランジスタ52のコレクタ・エミッタ間に高い電
圧がかかるが、このときベース55は、ＮチャネルMISト
ランジスタ53により接地されているため、バイポーラト
ランジスタ52の耐圧は、BV_CES（ベース接地時のコレク
タ・エミッタ間耐圧）で決るので、ベースをフローティ
ング状態とした場合と比較して高くなるので問題はな
い。なお、第６図において電源電圧の変動などによって
バイポーラトランジスタ52が一時的に深く飽和する恐れ
の生じる場合があるときには、同図のように端子B₁とB₂
の間にダイオードDIOを挿入して、端子B₁の電位が異常
に高くなった場合にダイオードを通じて電流を流してバ
イポーラトランジスタ52が深く飽和するのを防止すれば
よい。なお、第６図において、出力端子Ｇの電位を立ち
下げる回路30は、必要に応じ第３図のようにMISトラン
ジスタ29のみで構成してもよいし、第５図のようにバイ
ポーラトランジスタとMISトランジスタで構成してもよ
いし、両者を並列に用いてもよいことは前に述べたとお
りである。

第７図は本技術の第３の適用例を示す半導体装置の構成
図である。

第７図と第６図の回路上の大きな違いは、第６図では回
路Ｄは信号線Ｆより入力される信号の反転信号を出力す
る、いわゆるインバータ動作をするのに対して、第７図
では入力Ｆと同相の信号を出力する、いわゆるノンイン
バータ動作をする点である。

第７図において、バイポーラトランジスタ83は出力端子
Ｇへ電流を供給して該端子Ｇの電位を立ち上げるための
トランジスタ、ＮチャネルMISトランジスタ84は、出力
端子ＧよりVssへ電流を流し出し、該端子Ｇの電位を立
ち下げるためのトランジスタで、その他のMISトランジ
スタは、上記バイポーラトランジスタ83とMISトランジ
スタ84のオン、オフを制御するためのものである。

以下、第８図の電圧波形を用いて、第７図の適用例の動
作を説明する。

図では、説明を簡単にするため、端子B₂の電位はバイポ
ーラトランジスタ83のベース76の電位の上限値より高い
一定値に保たれているものとするが、バイポーラトラン
ジスタ83を飽和させない範囲でベース76の電位変動に同
期したパルス電圧を印加してもよい。入力端子Ｅの電位
をV_Aとすると、回路Ｃによって信号線Ｆの電位が0Vとな
るので、ＮチャネルMISトランジスタ75がオフ、Ｐチャ
ネルMISトランジスタ80がオン、ＮチャネルMISトランジ
スタ81がオフして、87の電位はV_Aとなる。その結果、Ｎ
チャネルMISトランジスタ77がオンしてバイポーラトラ
ンジスタ83がオフし、ＮチャネルMISトランジスタ84が
オンするので、出力端子Ｇは0Vとなる。次に、入力端子
Ｅを0Vに立ち下げると、信号線Ｆの電位はV_Aとなり、そ
の結果ＮチャネルMISトランジスタ75のゲート88が、V_A
より、ＮチャネルMISトランジスタ74のしきい電圧を差
し引いた電圧に充電される。一方、ＰチャネルMISトラ
ンジスタ80がオフ、ＮチャネルMISトランジスタ81がオ
ンするので、87の電位が0Vとなり、ＮチャネルMISトラ
ンジスタ84,77はオフする。

この状態で端子B₁の電位をV_A以上に昇圧すると、MISト
ランジスタ75のゲート88は、あらかじめ、V_AからＮチャ
ネルMISトランジスタ74のしきい電圧を差し引いた電圧
に充電されているため、ＮチャネルMISトランジスタ75
のゲート88とB₁の間の自己容量によって88はB₁より高電
位に昇圧される。このため、バイポーラトランジスタ83
のベース76に電流が流れ、該ベース76の電位はＮチャネ
ルMISトランジスタ75のしきい電圧に制限されずに端子B
₁の電位まで上昇する。その結果、出力端子Ｇの電位
は、B₁の電位から、バイポーラトランジスタ83のベース
・エミッタ間順方向電圧V_BEを差し引いた値まで上昇す
る。所望の出力レベルをV_A＋Ｖαとすれば、B₁の電位を
V_A＋Ｖα＋V_BEにすればよい。なおＮチャネルMISトラン
ジスタ74は、そのゲート73の電圧をV_Aとしているため、
ゲート88がV_A以上に昇圧されたときにオフしてゲート88
より信号線Ｆへ電流が逆流することを防止する役割を果
す。次に、入力端子Ｅの電位をV_Aに立ち上げ、端子B₁の
電位を立ち下げると、信号線Ｆが0V、ゲート87がV_Aとな
ってバイポーラトランジスタ83がオフしたまま、Ｎチャ
ネルMISトランジスタ84がオンして出力端子Ｇは0Vとな
る。このとき、バイポーラトランジスタ83のベース76
は、ＮチャネルMISトランジスタ77を通して接地される
ため、該バイポーラトランジスタ83の耐圧は高くなり、
B₂の高電圧が加わったままの状態でもバイポーラトラン
ジスタ83が破壊される恐れは少ないことは、第６図の場
合と同様である。以上述べたように本適用例によれば、
入力と同様の高出力レベルの信号を発生することが可能
になる。

なお、出力端子Ｇの電位を引き下げるための回路86とし
ては、必要に応じて第９図の回路を用いてもよく、第９
図の回路とＮチャネルMISトランジスタ84とを並列に用
いてもよい。また、電源電圧の変動などによってバイポ
ーラトランジスタ83が一時的に深く飽和する恐れのある
場合は、第６図で示したように、B₁とB₂の間にダイオー
ドを接続して、B₁の電位がB₂に対して異常に上昇するこ
とを防止すればよい。

第10図は、本技術の第４の適用例を示す半導体装置の構
成図である。

第７図と第10図の回路上の最も大きな相違点は、第７図
ではバイポーラトランジスタ83のコレクタとベースとが
電気的に分離されているのに対し、第10図では、バイポ
ーラトランジスタ104のコレクタとベースとの間にＮチ
ャネルMISトランジスタ103を挿入してB₂よりベース電流
とコレクタ電流を供給している点である。

以下、本適用例の動作を説明する。なお、所望の出力レ
ベルをV_A＋Ｖαとし、端子B₂には、V_A＋Ｖα＋V_BEの電
圧が与えられているものとする。ここでV_BEは、バイポ
ーラトランジスタ104のベース・エミッタ間順方向電圧
とする。端子B₁が0Vの状態で入力端子Ｅの電位をV_Aから
0Vへ立ち下げると、第７図の場合と同様にして、Ｎチャ
ネルMISトランジスタ103のゲートは、V_AよりＮチャネル
MISトランジスタ102のしきい電圧を差し引いた電位まで
充電される。このとき、ＮチャネルMISトランジスタ10
5,108は、オフしているため、端子B₂よりバイポーラト
ランジスタ104のベースに電流が流れて、バイポーラト
ランジスタ104がオンし、出力端子Ｇへ電流が流れて端
子Ｇの電位は上昇する。バイポーラトランジスタ104の
ベース電位は、ＮチャネルMISトランジスタ102,103のし
きい電圧を、各々V_T102,V_T103とすると、V_A−V_T102−V
_T103までしか上昇せず、出力Ｇの電位はさらにV_BE落ち
るので、このままではV_A以上の出力レベルを得ることが
できない。そこで、ゲート112が充電された状態で、端
子B₁にパルス電圧を印加して、容量100によって、ゲー
ト112の電位をV_A＋Ｖα＋V_BE＋V_T103以上に昇圧する。
その結果、バイポーラトランジスタ104のベース電位
は、V_A＋Ｖα＋V_BEまで上昇して、出力端子Ｇの電位は
所望の出力レベルV_A＋Ｖαまで達する。本適用例では、
バイポーラトランジスタ104のベース電位は、端子B₂と
等しいレベルまでしか上がらないので、端子B₂の電位
が、何らかの原因で下がったとしてもバイポーラトラン
ジスタ104が飽和することはない。次に、入力端子Ｅの
電位を0VからV_Aに立ち上げると、信号線Ｆが0Vとなり、
ＮチャネルMISトランジスタ103と、107がオフし、Ｐチ
ャネルMISトランジスタ106がオン、ＮチャネルMISトラ
ンジスタ105がオンするため、バイポーラトランジスタ1
04がオフ、ＮチャネルMISトランジスタ108がオンして出
力端子Ｇの電位は0Vとなる。なお、本適用例において
も、必要に応じて出力端子Ｇを立ち下げる回路113を、
第11図の構成としてもよく、また、第11図の回路を、第
10図のＮチャネルMISトランジスタ108を並列に接続して
もよいことは第７図の適用例の場合と同じてある。ま
た、上記の説明においては、端子B₂の電位をV_A＋Ｖα＋
V_BEの一定レベルとしたが、ゲート112が充電された後
に、端子B₂に0VからV_A＋Ｖα＋V_BEに達するパルス電圧
を与えてもよい。このとき、ゲート112の電位はＮチャ
ネルMISトランジスタ103のゲート112と端子B₂の間の自
己容量で昇圧されるため、容量100,端子B₁は必ずしも必
要としない。

このように、本適用例では、バイポーラトランジスタと
MISトランジスタを含む回路において、動作の基準とな
る電圧を該回路を制御する前段回路が基準とする電圧と
は異なる値に設定することによって、バイポーラトラン
ジスタの高駆動能力を最大限に活した上で、前段回路の
基準電圧以上の高い出力振幅を持つ半導体装置が実現で
きる。

ところで、これまで説明してきた適用例では、端子B₁に
パルス電圧を印加する必要がある。パルス電圧を発生す
る回路は多種あり、その回路構成もよく知られているた
め、ここでは明示しないが、例えば、第９図の電圧波形
に示したようなパルス電圧を発生する回路しては、石
原，宮沢，酒井共著「サイクル時間50nsのスタチック・
コラム・モード付き256K CMOS ダイナミックRAM」、日
経エレクトロニクス,1985年２月11日号,PP243〜263の図
７に示された回路がある。また、これまで示した適用例
において、ＰチャネルMISトランジスタ（例えば、第３
図の25）のソースが高電位となるものがあるが、Ｐチャ
ネルMISトランジスタのウェルの電位をソースの電位よ
り高く保ち、ソース，ウェル間に過大な順方向電流の流
れ、いわゆるラッチアップが起こることを防ぐ必要があ
ることはいうまでもない。さらに、以上の適用例におい
ては、ＮチャネルMISトランジスタのドレイン，ソース
間に高い電圧のかかるもの（例えば、第３図の29）があ
るが、耐圧の点から問題がある場合には、該Ｎチャネル
MISトランジスタのドレインと、ドレインが接続されて
いる端子の間に、ゲートの電位をV_AとしたＮチャネルMI
Sトランジスタを直列に挿入することにより上記した耐
圧の点で問題のあるＮチャネルMISトランジスタのドレ
イン・ソース間にかかる電圧を低減すればよい。

本技術には種々の用途が考えられるが、特にダイナミッ
ク型半導体記憶装置のワードドライバとして好適であ
る。何故なら、高速のダイナミック型半導体記憶装置を
実現するためには、選択されたワード線を高速かつ高振
幅に駆動し、信号電圧を大きくしてS/Nを高め、さらに
蓄積電荷を大きくしてソフトエラー耐性を高めることが
必要なためである。以上の事情については、ITOH,K.and
SUNAMI,H.「ハイデンシテイ・ワンデバイス・ダイナミ
ツクモス・メモリセルズ」‘High density one-device
dynamic MOS memory cells',IEEPROC.,vol.130,Pt.I.N
o.3,JUNE 1983,pp127〜135に詳細がある。

次に、本技術をダイナミック型半導体記憶装置のワード
ドライバに適用した本発明の実施例を説明する。

第12図はダイナミック型半導体メモリのブロック図であ
り、ＮビットのメモリセルアレーMCAと周辺回路群が示
されている。

このメモリセルアレーMCAには、ｉ本のワード線WLとｊ
本のデータ線DLが交差配列され、ワード線とデータ線の
交点のうちＮ個にメモリセルMCが配置されている。アド
レスバッファ回路ABX,ABYには各々アドレス入力X₀〜Xn,
Y₀〜Ymが印加され、その出力が、デコーダ・ドライバ回
路XD,YDに伝達される。これらのデコーダ・ドライバ回
路XD,YDのうち回路XDによりワード線が、回路YDにより
書き込み・読み出し回路RCがそれぞれ駆動され、メモリ
セルアレーMCA内の選択されたメモリセルMCへの情報の
書き込み、あるいは該メモリセルMCからの情報の読み出
しを行う。CCは書き込み・読み出し制御回路で、この回
路CCは、チップセレクト信号CS、書き込み動作制御信号
WE、入力信号DIによって前記アドレスバッファ回路ABX,
ABY,デコーダ・ドライバ回路XD,YD、書き込み・読み出
し回路RC、出力回路OCを制御する。出力回路OCは、書き
込み・読み出し回路RCにより読み出された情報を外部へ
出力するための回路である。

上記の構成において、前述した本技術をデコーダ・ドラ
イバ回路XDに適用することにより、ワード線WLのレベル
を高速かつ高振幅に駆動させることが可能になり、高速
で安定度の高いダイナミツクメモリが実現できる。

なお、第12図において、書き込み・読み出し回路RCは、
その一部を、デコーダ・ドライバ回路YDと反対側のメル
リセルアレーMCAの端に配置して、デコーダ・ドライバ
回路YDからの制御信号をメモリセルアレーMCAの上を通
して制御することもできる。また、第12図においては、
Ｘ系のアドレス入力X₀〜Xnと、Ｙ系のアドレス入力Y₀〜
Ymとを別々の入力端子より入力しているが、例えば、19
77 ISSCC「ダイジエスト・オブ・テクニカル・ペーパー
ズ」“Digest of Technical Papers"P.12〜13に述べら
れているように、これらの入力端子を共用とし、時間差
を設けて入力する方式、いわゆる‘アドレスマルチプレ
ックス方式’を採用することもできる。

その場合には、アドレスの取り込みを制御する信号、い
わゆるRAS,CASをチップセレクト信号CSの代わりに用い
て上記書き込み・読み出し制御回路を駆動すればよい。

第13図は、第12図をさらに具体化した実施例図であり、
メモリセルアレーMCAとデコーダ・ドライバ回路XDの一
部をさらに詳しく示したものである。

第13図においてDEC₀,DEC₁はデコーダ、WD₀,WD₁はワード
ドライバで、WL₀,WL₁はワード線、DL₀,▲▼は対
をなすデータ線、MC₀,MC₁はメモリセルである。なお、E
Qはデータ線を電位的に平衡にするためのイコライザ
ー、SAはセンスアンプである。

イコライザーEQならびにセンスアンプSAの回路構成につ
いては、1984 ISSCC「ダイジエスト・オブ・テクニカル
・ペーパーズ」“Digest of Technical Papers",P.276
〜277などに詳しいので、ここでは省略する。なお、デ
コーダDEC₀,DEC₁は、各々端子130,137に印加される電圧
V_Aを基準として動作し、本発明を応用したワードドライ
バWD₀,WD₁は、各々端子154,157に印加されるパルス電圧
φ_Ｘ、端子155,158に印加される電圧V_H、端子156,159に
印加されるパルス電圧φ_Ｌを基準として動作する。ここ
で、電圧V_Hを、バイポーラトランジスタ150等を飽和さ
せない電位とすることは言うまでもない。

ワードドライバWD₀,WD₁の回路構成は、ＮチャネルMISト
ランジスタ151,165と並列にＮチャネルMISトランジスタ
152,166を設置したことを除けば、第７図の回路Ｄと同
じである。以下、第14図の電圧波形を用いて、第13図に
おける読み出し動作を説明する。

読み出し動作を始めるにあたり、データ線対D_L0,▲
▼を、イコライザーEQによって約1/2V_Aの等しい電位
とした後、フローティング状態とする。一方、全てのア
ドレスバッファ出力A_X0,A_X0……A_XRを全て0Vとした状態
でプリチャージ信号φ_Ｐを0VとしてＮチャネルMISトラ
ンジスタ148,164のゲートを各々V_Aより、ＮチャネルMIS
トランジスタ145,163のしきい電圧を差し引いた電圧に
プリチャージする。ここでは、２つのワードドライバの
み示したが、実際はすべてのワードドライバについて同
時にプリチャージを行う。次に、プリチャージ信号φ_Ｐ
を立ち上げた後、アドレスバッファ出力の肯定，否定の
いずれか一方が立ち上り、それに応じてデコーダDEC中
のＮチャネルMISトランジスタの一部がオンして上記プ
リチャージされたMISトランジスタのゲートのうち選択
するワード線に接続されたワードドライバ以外の非選択
ワードドライバのゲートは0Vとなる。ここでは、ワード
線WL₀が選択される場合を示しており、ＮチャネルMISト
ランジスタ148のゲートはプリチャージされたままであ
る。一方、ＮチャネルMISトランジスタ164のゲートは非
選択であるから0Vになる。また、DEC₁の出力は0Vとなる
ので、非選択ワード線WL₁は、ワードドライバWD₁中のＮ
チャネルMISトランジスタ165がオンして0Vに固定され
る。次に、ワードラッチ信号φ_Ｌを立ち下げ、信号φ_Ｘ
を0VからV_A＋Ｖα＋V_BEへ立ち上げると、WD₀中のＮチャ
ネルMISトランジスタ148のゲートはプリチャージされて
いるため昇圧され、第７図の回路動作と同様にしてワー
ド線WL₀の電位は、V_A＋Ｖαに立ち上がる。一方、WD₁中
のＮチャネルMISトランジスタ164のゲートは0Vであるた
め昇圧されず、該ＮチャネルMISトランジスタ164はオフ
しており、ワード線WL₁の電位は0Vのままである。選択
されたワード線WL₀の電位が立ち上がると、メモリセルM
C₀中のＮチャネルMISトランジスタ160がオンし、メモリ
セルMC₀よりデータ線DL₀へ信号が読み出され、データ線
DL₀と、対をなすデータ線▲▼との間に微小な電
位差を生ずる。

上記データ線対間の電位差は、センスアンプSAにより増
幅され、メモリセルに情報の再書き込みがなされるとと
もに後段回路へ伝達される。次に、パルス信号φ_Ｘを0V
に立ち下げ、ラッチ信号φ_Ｌを立ち上げてワード線WL₀
を0Vに立ち下げてからイコライザーEQによりデータ線対
を約1/2V_Aの等電位にする一方、アドレスバッファ出力
を全て立ち下げてからプリチャージ信号φ_Ｐを0Vに立ち
下げてプリチャージを行い、次の動作に備える。上記読
み出し動作において、ワードドライバWD₀,WD₁,・・・・
に、上記適用例に示した回路を適用しているため、選択
されたワード線の電位を高速に、かつ高振幅に立ち上げ
ることができる。その結果、信号電圧ならびにメモリセ
ルの蓄積電圧を大きくすることができ、高速性と高信頼
性が両立できる。なお、第13図において、パルス信号φ
_Ｘを発生する回路としては、先に参照した日経エレクト
ロニクス誌に掲載された回路を用いてもよいし、さらに
高速とするには、例えば第６図の適用例を用いてもよ
い。また、第13図では、ワードドライバ毎にデコーダを
設け、パルス信号φ_Ｘを全てのワードドライバに共通に
印加したが、必要に応じて複数のワードドライバに共通
に１つのデコーダを設け、デコーダを共有するワードド
ライバのうち１つだけのパルス信号をデコードして印加
するなど、種々の変形が可能なことは勿論である。

また、ここではデータ線のプリチャージ電圧をV_A/2とす
る例を示したが、これに限定されることなく、０〜V_Aの
範囲で任意に設定することが可能である。

なお、上記読み出し動作においては、非選択ワードドラ
イバ中のバイポーラトランジスタ、例えば、WD₁中の168
のベースは、信号φ_Ｘが0Vのときはφ_Ｘによって、ま
た、信号φ_Ｘが立ち上がるときには上記バイポーラトラ
ンジスタのベースとVssとの間に挿入されたMISトランジ
スタ、例えばWD₁の中の167によって0Vに保たれる。した
がって、上記バイポーラトランジスタの耐圧は、前述し
たようにBV_CESで決まるためコレクタを高電圧V_Hのまま
としても問題ない。

ところで、第13図の構成では、電圧V_Aを供給する電源と
電圧V_Hを供給する電源の２つの正電源を必要とする。こ
れらの電源をチップ外部から別々に供給することは勿論
可能であるが、いずれか一方のみを外部から供給し、他
方はこれを基準にしてチップ内部で発生して供給した
り、あるいはいずれもチップ内部で、他の電源を基準に
して発生することも可能である。したがって、第13図ま
たは前述の実施例のうち、２つの正電源を必要とするも
のを１つの外部正電源のもとで、例えば２つの電圧のう
ち、高い方は外部正電源より直接供給し、低い方は、外
部正電源の電圧を特願昭56-168698号、特願昭57-220083
号明細書などに示されているような電圧リミッタ回路に
より低くして供給することも可能である。また、場合に
よっては、必要とする２電源のうち、低い方は外部正電
源より供給して、高い方は、外部正電源の電圧を昇圧す
る回路によって高くして供給してもよい。

第15図は、本発明に用いる昇圧回路の一実施例図であ
る。

この回路では、電圧V_Aは外部正電源より供給して、高電
圧V_Hを発生させる。第15図の回路は、基本的にはいわゆ
るチャージポンプ型の昇圧回路CP1とCP2とを並列に並べ
たものである。チャージポンプ型の昇圧回路の動作原理
は、よく知られているのでここでは省略する。ここで、
ツェナーダイオード192は、端子194の電圧が所望のレベ
ルV_Hより上がり過ぎた場合に電流をリークさせ、それ以
上の電位上昇を防止するためのものであるが、必要のな
い場合は除去してもよい。また、ツェナーダイオード19
2の替りに、通常のダイオードやMISトランジスタのゲー
トとドレインを接続したMISダイオード回路を順方向に
複数個接続したものを用いてもよい。また、CP₁,CP₂と
して、MIS容量とMISトランジスタで構成したダイオード
を３段接続した例を示したが、一般的に段数をｎ、MIS
トランジスタのしきい電圧をV_T,φ_S1〜φ_S3,φ_T1〜φ_T3
のパルス振幅をV_Aとすると、得られる電圧は約（ｎ＋
１）（V_A−V_T）となり、必要とするV_Hの値に応じてｎの
値を選べばよい。

この回路を第13図に適用した場合、第15図の端子194よ
り供給しなくてはならない電流は、ワード線が選択され
るときに大きくなる。したがって、ダイナミック型半導
体メモリのアクティブな期間には、大きな供給電流を得
るためにCP1とCP2の両方を動作させ、スタンバイの期間
には、CP1のみを動作させることも可能である。これに
よって、低い消費電力で大きな出力電流を得ることがで
きる。

第16図は、第15図のCP1,CP2へ印加するパルスの電圧波
形の一例図である。

図においては、tst,すなわちスタンバイの期間にはCP1
のみが動作し、top,すなわちアクティブする期間にはCP
1とCP2の両方が動作する例を示している。CP2の起動時
刻をワード線を選択する時刻と同期させるには、例え
ば、チップセレクト信号CSやRAS信号を利用すればよ
い。また、いわゆるページモードのように、一本のワー
ド線上のメモリセルの情報を連続して読み出すような動
作をさせる場合には、選択したワード線の電位を長時間
高電位に保つ必要がある。この場合には、ワード線電位
が高レベルに達した後も、CAS信号などを利用してCP2を
活性化してもよいことは勿論である。

なお、ここではチャージポンプ回路を２つ用いた例を示
したが、さらに多くの回路を用いてもよいことは勿論で
ある。また、ワード線の電位の立ち上げを非常に高速に
行うと、一時的に、第15図の端子194の電位が低下する
ことがある。その場合には、端子194がコレクタに接続
されたバイポーラトランジスタの飽和を防止するため、
端子194の容量を大きくして、電位の低下を小さくする
必要がある。そのためには、V_Hを供給するためのバイポ
ーラトランジスタのコレクタを、全て端子194に接続す
ることによって、バイポーラトランジスタのコレクタ容
量により端子194の寄生容量を増加させることもでき
る。また、ここでは、φ_S1とφ_S3およびφ_T1とφ_T3はそ
れぞれ別信号として示したが、場合によっては同一信号
で駆動することもできる。

なお、電源電圧の変動により一時的にバイポーラトラン
ジスタが飽和する可能性のある場合には、パルス信号φ
_Ｘを発生する回路の出力端子と、第15図のV_H端子194と
の間に、前にも述べたようにダイオードを接続してV_Hに
対してφ_Ｘの電位が高いときにそのダイオードがオンす
るようにして飽和を防止すればよい。

〔発明の効果〕

本発明によれば、選択されたワード線に電圧発生手段か
らの高い電圧が印加されるため、選択されたワード線の
電圧を高速にかつ高振幅に立ち上げることができる。ま
た、半導体記憶装置外部からの信号によって一部の電圧
発生回路を不動作状態に制御できるため、必要に応じて
電流供給能力を変えられるとともに大幅な消費電力の低
減を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理を説明するための半導体装置の概
略構成図、第２図は第１図の前段回路の具体例を示す
図、第３図は本技術の第１の適用例を示す半導体装置の
構成図、第４図は第３図の電圧波形図、第５図は第３図
の回路30の構成例図、第６図は本技術の第２の適用例を
示す半導体装置の構成図、第７図は本技術の第３の適用
例を示す半導体装置の構成図、第８図は第７図の電圧波
形を示す図、第９図は第７図の回路86の構成例図、第10
図は本技術の第４の適用例を示す半導体装置の構成図、
第11図は第10図は回路113の構成例図、第12図は本発明
が適用されるダイナミック型半導体装置の構成例図、第
13図は本発明をワードドライバに適用した場合の一構成
例図、第14図は第13図の電圧波形を示す図、第15図は本
発明に用いるチャージポンプ型昇圧回路、第16図は第15
図の電圧波形を示す図、第17図は第１の従来例図、第18
図は第２の従来例図である。 A:回路Ｃの動作の基準となる電圧を印加する端子、B₁〜
Bn:回路Ｄの動作の基準となる電圧を印加する端子、C:
回路Ｄを制御する回路、D:MISトランジスタとバイポー
ラトランジスタを含む回路、E:入力端子、F:信号線、G:
出力端子、V_A:回路Ｃの動作の基準となる電圧、30,86,1
13:出力端子Ｇの電位を立ち下げる回路、X₀〜Xn:Xアド
レス、Y₀〜Ym:Yアドレス、MCA:メモリセルアレー、MC,M
C₀,MC₁:メモリセル、DL,DL₀,DL₁:データ線、WL,WL₀,W
L₁:ワード線、ABX,ABY:アドレスバッファ回路、XD,YD:
デコーダ，ドライバ回路、RC:書き込み・読み出し回
路、CC:書き込み・読み出し制御回路、OC:出力回路、D
O:出力、CS:チップセレクト信号、WE:書き込み動作制御
信号、DI:入力、A_X0,A_XR,A_X0:アドレスバッファ出力、D
EC₀,DEC₁:デコーダ、WD₀,WD₁:ワードドライバ、SA:セン
スアンプ、EQ:イコライザー、φ_P:プリチャージ信号、
φ_L:ラッチ信号、φ_X:パルス信号、CP1,CP2:チャージポ
ンプ回路、192:ツェナーダイオード、φ_S1,φ_S2,φ_S3:C
P1活性パルス、φ_T1,φ_T2,φ_T3:CP2活性パルス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤清男東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭58−188388（ＪＰ，Ａ) 特開昭55−59756（ＪＰ，Ａ) 特開昭60−59818（ＪＰ，Ａ) 特開昭59−25424（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、該複数のメモリセル
の各メモリセル内のMOSトランジスタのゲートにそれぞ
れ接続される複数のワード線と、該複数のワード線の選
択されたワード線を駆動するワード線駆動回路とを具備
する半導体記憶装置において、動作電圧が供給され該動作電圧よりも大きい電圧を上記
ワード線駆動回路に供給する電圧発生手段をさらに具備
し、上記ワード線駆動回路は上記電圧発生手段の出力と選択
されたワード線との間に電流経路を形成することにより
該選択されたワード線に上記動作電圧よりも大きい第１
の電圧を供給し、上記電圧発生手段は、実質的に上記第１の電圧と略同一
の電圧を出力するとともに第１の電流供給能力を有する
第１の状態と、上記第１の電圧と略同一の電圧を出力す
るとともに上記第１の電流供給能力よりも大きい第２の
電流供給能力を有する第２の状態とを有し、ワード線を
選択する際に上記第２の状態とされることを特徴とする
半導体記憶装置。
【請求項２】特許請求の範囲第１項に記載の半導体記憶
装置において、上記半導体記憶装置の外部から入力される信号に応答し
て、上記電圧発生手段の第１の状態から上記第２の状態
へと切り換えられることを特徴とする半導体記憶装置。
【請求項３】特許請求の範囲第２項に記載の半導体記憶
装置において、上記電圧発生手段は複数の電圧発生回路からなり、上記複数の電圧発生回路のうちの一部の電圧発生回路は
上記半導体記憶装置外からの信号により、動作／不動作
を接続可能にしたことを特徴とする半導体記憶装置。
【請求項４】特許請求の範囲第３項に記載の半導体記憶
装置において、上記複数の電圧発生回路の各々はチャージポンプ回路か
らなることを特徴とする半導体記憶装置。
【請求項５】特許請求の範囲第３項または第４項のいず
れか１項に記載の半導体記憶装置において、上記複数の電圧発生回路のうちの上記一部の電圧発生回
路は上記半導体記憶装置のスタンバイの期間には不動作
状態に制御されることを特徴とする半導体記憶装置。
【請求項６】特許請求の範囲第２項乃至第５項のいずれ
か１項に記載の半導体記憶装置において、上記半導体記憶装置外からの信号はチップセレクト信
号、CAS信号、若しくはRAS信号であることを特徴とする
半導体記憶装置。
【請求項７】特許請求の範囲第１項乃至第６項のいずれ
か１項に記載の半導体記憶装置において、上記電圧発生手段の出力が所定の電圧以上に大きくなる
ことを防止する電圧上昇防止回路が接続されたことを特
徴とする半導体記憶装置。
【請求項８】特許請求の範囲第７項に記載の半導体記憶
装置において、上記電圧上昇防止回路はダイオード、ツェナーダイオー
ド若しくはMISダイオードからなることを特徴とする半
導体記憶装置。
【請求項９】特許請求の範囲第１項乃至第８項のいずれ
か１項に記載の半導体記憶装置において、上記半導体記憶装置はダイナミック型半導体記憶装置で
あることを特徴とする半導体記憶装置。