JPH05298884A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05298884A JPH05298884A JP4121349A JP12134992A JPH05298884A JP H05298884 A JPH05298884 A JP H05298884A JP 4121349 A JP4121349 A JP 4121349A JP 12134992 A JP12134992 A JP 12134992A JP H05298884 A JPH05298884 A JP H05298884A
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- Japan
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- circuit
- potential
- memory cell
- external power
- power supply
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置において、低電圧化に伴う、
メモリセルの蓄積電荷量の減少及び、センスアンプ回路
に伝達される信号量の減少を防ぐことを目的とする。 【構成】 メモリセルアレイ回路と、電源端子間に、内
部電源電圧発生回路Eを入れることにより、メモリセル
内には、外部電源電位(VCC)以上の電位(VCCH)に
より、書き込まれるので、セル内の蓄積電荷量QS(=
CS・VCCH)を大きくすることができる。その結果、外
部電源の低電圧化に伴うメモリセルの蓄積電荷量の減少
及びセンスアンプ回路に伝達される信号量の減少を防ぐ
ことができる。
メモリセルの蓄積電荷量の減少及び、センスアンプ回路
に伝達される信号量の減少を防ぐことを目的とする。 【構成】 メモリセルアレイ回路と、電源端子間に、内
部電源電圧発生回路Eを入れることにより、メモリセル
内には、外部電源電位(VCC)以上の電位(VCCH)に
より、書き込まれるので、セル内の蓄積電荷量QS(=
CS・VCCH)を大きくすることができる。その結果、外
部電源の低電圧化に伴うメモリセルの蓄積電荷量の減少
及びセンスアンプ回路に伝達される信号量の減少を防ぐ
ことができる。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に低電源電圧で動作する半導体記憶装置に関す
る。
し、特に低電源電圧で動作する半導体記憶装置に関す
る。
【0002】
【従来の技術】近年、半導体記憶装置が用いられるコン
ピューターの電源は、システムの軽量化,ポータブル化
の観点から充電池を含む電池を用いるのが主流となって
きている。しかし低電圧動作に伴い、例えば1トランジ
スタ型メモリセルを有するダイナミックメモリにおいて
は、セル内の蓄積電荷量が小さくなり、また、センスア
ンプに入力する信号量も減少するため、センスアンプの
動作マージンも狭くなる方向にある。
ピューターの電源は、システムの軽量化,ポータブル化
の観点から充電池を含む電池を用いるのが主流となって
きている。しかし低電圧動作に伴い、例えば1トランジ
スタ型メモリセルを有するダイナミックメモリにおいて
は、セル内の蓄積電荷量が小さくなり、また、センスア
ンプに入力する信号量も減少するため、センスアンプの
動作マージンも狭くなる方向にある。
【0003】図4は、従来技術のメモリセルアレイの回
路例である。同図で、1点鎖線で囲んだ回路群Dがセン
スアンプを活性化する回路、2点鎖線で囲んだ回路群A
がメモリアレイ及びメモリセルからの信号を増幅するセ
ンスアンプ回路、点線で囲んだ回路群Cがセンスアンプ
駆動信号VSAN,VSAPを(1/2)・VCCの内部電源電
位VCC1に維持する回路である。
路例である。同図で、1点鎖線で囲んだ回路群Dがセン
スアンプを活性化する回路、2点鎖線で囲んだ回路群A
がメモリアレイ及びメモリセルからの信号を増幅するセ
ンスアンプ回路、点線で囲んだ回路群Cがセンスアンプ
駆動信号VSAN,VSAPを(1/2)・VCCの内部電源電
位VCC1に維持する回路である。
【0004】メモリアレイ回路は、ビット線(d,d
(反転))1対分の回路のみ示してあり、実際には、こ
のような回路を多数配置してメモリセルアレイを構成す
る。ここでメモリセルアレイはNMOSトランジスタQ
C1とキャパシタCSによって構成されており、図では1
組のみ示されているが、実際の半導体記憶装置において
はビット線方向に複数個存在している。
(反転))1対分の回路のみ示してあり、実際には、こ
のような回路を多数配置してメモリセルアレイを構成す
る。ここでメモリセルアレイはNMOSトランジスタQ
C1とキャパシタCSによって構成されており、図では1
組のみ示されているが、実際の半導体記憶装置において
はビット線方向に複数個存在している。
【0005】センスアンプ関連回路においてメモリセル
からビット線に取り出した信号を増幅するセンスアンプ
は、PMOSトランジスタQP2,QP3およびNMOSト
ランジスタQN1,QN2からなるフリップフロップを構成
要素とし、ビット線プリチャージ回路はNMOSトラン
ジスタQT3,QT4により構成されている。NMOSトラ
ンジスタQT5はビット線バランス用素子である。センス
アンプ駆動回路はCMOSインバータBとPMOSトラ
ンジスタQT6およびNMOSトランジスタQT2により構
成されている。さらにNMOSトランジスタQP1はセン
スアンプ駆動信号VSAP,VSANのバランス用である。
からビット線に取り出した信号を増幅するセンスアンプ
は、PMOSトランジスタQP2,QP3およびNMOSト
ランジスタQN1,QN2からなるフリップフロップを構成
要素とし、ビット線プリチャージ回路はNMOSトラン
ジスタQT3,QT4により構成されている。NMOSトラ
ンジスタQT5はビット線バランス用素子である。センス
アンプ駆動回路はCMOSインバータBとPMOSトラ
ンジスタQT6およびNMOSトランジスタQT2により構
成されている。さらにNMOSトランジスタQP1はセン
スアンプ駆動信号VSAP,VSANのバランス用である。
【0006】この従来の回路において、ビット線の容量
をCD,初期電位をVD,セルの容量をCS,電荷蓄積時
の電位をVS,ワード線が上がった後のビット線の電位
をVXとすると、電荷保存則により、
をCD,初期電位をVD,セルの容量をCS,電荷蓄積時
の電位をVS,ワード線が上がった後のビット線の電位
をVXとすると、電荷保存則により、
【0007】
【数1】
【0008】となり、センスアンプに伝達される信号量
ΔV(ビット線対(d,d(反転))間の電位差)は、
ΔV(ビット線対(d,d(反転))間の電位差)は、
【0009】
【数2】
【0010】となる。今メモリセルの電荷蓄積時の電位
をVCC,ビット線の初期電位を1/2VCCとすると、式
(2)より、
をVCC,ビット線の初期電位を1/2VCCとすると、式
(2)より、
【0011】
【数3】
【0012】(従来においてCD>>CSである。)とな
る。
る。
【0013】この結果、低電圧化によりVCCが低くなっ
た時のセル内の蓄積電荷量の減少及び、その結果として
のセンスアンプに入力する信号量の減少の問題を解決す
るために、(従来センスアンプに伝達される信号振幅
が、式(3)よりメモリセルの容量値CS/ビット線の
容量値CD倍となることから)メモリセルの容量値CSを
大きくすること、ビット線の容量値CDを小さくするこ
とを行っていた。
た時のセル内の蓄積電荷量の減少及び、その結果として
のセンスアンプに入力する信号量の減少の問題を解決す
るために、(従来センスアンプに伝達される信号振幅
が、式(3)よりメモリセルの容量値CS/ビット線の
容量値CD倍となることから)メモリセルの容量値CSを
大きくすること、ビット線の容量値CDを小さくするこ
とを行っていた。
【0014】
【発明が解決しようとする課題】しかし、従来の技術の
ように、メモリセルの容量を大きくする方法は、小さな
面積のメモリセル内に大きな容量を作ることから、高集
積化に伴い高度な技術を必要とし、物理的にも限界が予
想される。
ように、メモリセルの容量を大きくする方法は、小さな
面積のメモリセル内に大きな容量を作ることから、高集
積化に伴い高度な技術を必要とし、物理的にも限界が予
想される。
【0015】また、最も一般的なダイナミックRAMに
おいては1本のビット線に複数個のメモリセルを接続す
る方法が取られているが、ビット線容量を小さくするた
めには、ビット線に接続するセルの数を減らし、ビット
線を短くする方法が用いられていた。
おいては1本のビット線に複数個のメモリセルを接続す
る方法が取られているが、ビット線容量を小さくするた
めには、ビット線に接続するセルの数を減らし、ビット
線を短くする方法が用いられていた。
【0016】しかし、この方法は、ビット線の数を増加
させ、センスアンプの数の増加にもつながる。従って、
レイアウトに要する面積も増加することから、高集積化
に適さないと考えられる。
させ、センスアンプの数の増加にもつながる。従って、
レイアウトに要する面積も増加することから、高集積化
に適さないと考えられる。
【0017】以上述べたように、従来の方法では、低電
圧化に伴うメモリセルの信号振幅の減少及び、センスア
ンプ回路に伝達される信号量の減少を防ぐのが困難であ
った。
圧化に伴うメモリセルの信号振幅の減少及び、センスア
ンプ回路に伝達される信号量の減少を防ぐのが困難であ
った。
【0018】本発明の目的は、低電圧化に伴うメモリセ
ルの信号振幅の減少及び、センスアンプ回路に伝達され
る信号量の減少を防止した半導体記憶装置を提供するこ
とにある。
ルの信号振幅の減少及び、センスアンプ回路に伝達され
る信号量の減少を防止した半導体記憶装置を提供するこ
とにある。
【0019】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、メモリセル駆動回
路をもつメモリセルアレイ回路と、昇圧手段とを含む半
導体記憶装置であって、昇圧手段は、外部電源端子に供
給される外部電源電位よりも高い電位を発生するもので
あり、メモリセルアレイ回路と外部電源端子との間に接
続されたものである。
め、本発明に係る半導体記憶装置は、メモリセル駆動回
路をもつメモリセルアレイ回路と、昇圧手段とを含む半
導体記憶装置であって、昇圧手段は、外部電源端子に供
給される外部電源電位よりも高い電位を発生するもので
あり、メモリセルアレイ回路と外部電源端子との間に接
続されたものである。
【0020】また、本発明に係る半導体記憶装置は、メ
モリセル駆動回路をもつメモリセルアレイ回路と、昇圧
手段と、検出手段と、活性化手段と有する半導体記憶装
置であって、昇圧手段は、外部電源端子に供給される外
部電源電位よりも高い電位を発生するものであり、メモ
リセルアレイ回路と外部電源端子との間に接続されたも
のであり、検出手段は、外部電源端子に供給される外部
電源電位が所定の電位より低下したことを検出するもの
であり、活性化手段は、検出手段の検出信号に基づいて
前記昇圧手段を活性化するものである。
モリセル駆動回路をもつメモリセルアレイ回路と、昇圧
手段と、検出手段と、活性化手段と有する半導体記憶装
置であって、昇圧手段は、外部電源端子に供給される外
部電源電位よりも高い電位を発生するものであり、メモ
リセルアレイ回路と外部電源端子との間に接続されたも
のであり、検出手段は、外部電源端子に供給される外部
電源電位が所定の電位より低下したことを検出するもの
であり、活性化手段は、検出手段の検出信号に基づいて
前記昇圧手段を活性化するものである。
【0021】
【作用】本発明は、メモリセル駆動回路を含むメモリア
レイ回路と、周辺回路とを有する半導体記憶装置におい
て、外部電源電位が所定の電位より低下した場合、これ
を検出する手段を有し、メモリセル駆動回路を含むメモ
リアレイ回路と電源端子との間に、外部電源電位よりも
高い電位を発生する昇圧手段と、前記手段を活性化する
回路を有するというものである。この回路により、低電
圧動作において、メモリアレイ関連回路を電源電位以上
で動作させることができることから、メモリセル内の蓄
積電荷量を増大させ、かつセンスアンプ回路に伝達され
る信号量を増加させる作用を有している。
レイ回路と、周辺回路とを有する半導体記憶装置におい
て、外部電源電位が所定の電位より低下した場合、これ
を検出する手段を有し、メモリセル駆動回路を含むメモ
リアレイ回路と電源端子との間に、外部電源電位よりも
高い電位を発生する昇圧手段と、前記手段を活性化する
回路を有するというものである。この回路により、低電
圧動作において、メモリアレイ関連回路を電源電位以上
で動作させることができることから、メモリセル内の蓄
積電荷量を増大させ、かつセンスアンプ回路に伝達され
る信号量を増加させる作用を有している。
【0022】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0023】(実施例1)図1は、本発明の実施例1に
係るメモリアレイを示す回路図である。
係るメモリアレイを示す回路図である。
【0024】図1において、図4と同じ機能を果たす素
子には同一記号が付されている。回路Eは内部電源電位
発生回路である。内部電源電位発生回路Eの回路を示し
ていないが、この回路は、たとえば特開昭60−832
97号に示されるような回路でも良い。
子には同一記号が付されている。回路Eは内部電源電位
発生回路である。内部電源電位発生回路Eの回路を示し
ていないが、この回路は、たとえば特開昭60−832
97号に示されるような回路でも良い。
【0025】すなわち、内部電源電位発生回路Eは、外
部電源電位VCCを昇圧した内部電源VCCHを供給可能な
ものである。BはCMOSインバータ、また、Aはセン
スアンプ回路の回路群、Dは活性化回路の回路群であ
る。
部電源電位VCCを昇圧した内部電源VCCHを供給可能な
ものである。BはCMOSインバータ、また、Aはセン
スアンプ回路の回路群、Dは活性化回路の回路群であ
る。
【0026】図1の回路動作を図2に示すタイミングチ
ャートを用いてリフレッシュ動作について説明する。ま
ず初期状態においてはVPが高電位(VCCH)、VWが低
電位(0V)、ビット線d,d(反転)も固定電位(1
/2VCCH、但しVCCHは外部電源電位を内部昇圧した電
位)、メモリセル内はハイレベルとなっている。
ャートを用いてリフレッシュ動作について説明する。ま
ず初期状態においてはVPが高電位(VCCH)、VWが低
電位(0V)、ビット線d,d(反転)も固定電位(1
/2VCCH、但しVCCHは外部電源電位を内部昇圧した電
位)、メモリセル内はハイレベルとなっている。
【0027】次に図2のようにTP1,TP2間においてコ
ントロール信号VPを低電位(0V)に下げる。次に図
2のようにワード線の電位VWをTW1,TW2間に高電位
VCCH+αに上げる。ここでαはNMOSトランジスタ
のしきい値電圧をVTNとすると、2VTNと設定する。こ
れにより、メモリセルとビット線dとが接続されて電荷
がメモリセルからビット線dへ流れるため、メモリセル
の電位VN1は図2のようにTN1,TN2間に低下し、TD1
にビット線d,d(反転)間には電位差が生じる。
ントロール信号VPを低電位(0V)に下げる。次に図
2のようにワード線の電位VWをTW1,TW2間に高電位
VCCH+αに上げる。ここでαはNMOSトランジスタ
のしきい値電圧をVTNとすると、2VTNと設定する。こ
れにより、メモリセルとビット線dとが接続されて電荷
がメモリセルからビット線dへ流れるため、メモリセル
の電位VN1は図2のようにTN1,TN2間に低下し、TD1
にビット線d,d(反転)間には電位差が生じる。
【0028】ビット線dd(反転)間に十分電位差が生
じた後、図2のようにTS1,TS2間でセンスアンプ活性
化信号VSを高電位VCCHにすることにより、図1のトラ
ンジスタQT2,QT6がON状態となり、センスアンプ駆
動信号線VSAP,VSANがそれぞれ高電位(VCCH)、低
電位(0V)へ変化する。
じた後、図2のようにTS1,TS2間でセンスアンプ活性
化信号VSを高電位VCCHにすることにより、図1のトラ
ンジスタQT2,QT6がON状態となり、センスアンプ駆
動信号線VSAP,VSANがそれぞれ高電位(VCCH)、低
電位(0V)へ変化する。
【0029】これにより、センスアンプが活性化状態と
なり、ビット線d,d(反転)の差電位が増幅される。
この後、メモリセル内の点VN1、ビット線dは高電位V
CCHとなり、ビット線d(反転)の電位は低電位0Vと
なり、増幅は終了する。
なり、ビット線d,d(反転)の差電位が増幅される。
この後、メモリセル内の点VN1、ビット線dは高電位V
CCHとなり、ビット線d(反転)の電位は低電位0Vと
なり、増幅は終了する。
【0030】その後、ワード線VWが低電位(0V)に
なることにより、メモリセルとワード線が切り離され
る。次にセンスアンプ活性化信号VSが低電位0Vにな
ることで、センスアンプの動作が終了する。
なることにより、メモリセルとワード線が切り離され
る。次にセンスアンプ活性化信号VSが低電位0Vにな
ることで、センスアンプの動作が終了する。
【0031】最後に図2のようにVPがTP3,TP4間に
高電位になって、回路群Cにより、VSAP,VSANが図1
のトランジスタQT2,QT4、及びQT5がONすることに
より、ビット線d,d(反転)が1/2VCCHになりリ
フレッシュ動作が終了する。
高電位になって、回路群Cにより、VSAP,VSANが図1
のトランジスタQT2,QT4、及びQT5がONすることに
より、ビット線d,d(反転)が1/2VCCHになりリ
フレッシュ動作が終了する。
【0032】この時、メモリセル内には、外部電源電位
(VCC)以上の電位(VCCH)により書き込まれるの
で、セル内の蓄積電荷量QC(=CS・VCCH)を大きく
することができる。
(VCC)以上の電位(VCCH)により書き込まれるの
で、セル内の蓄積電荷量QC(=CS・VCCH)を大きく
することができる。
【0033】その結果、外部電源の低電圧化に伴うメモ
リセルの電荷量の減少及びセンスアンプ回路に伝達され
る信号量の減少を防ぐことができる。
リセルの電荷量の減少及びセンスアンプ回路に伝達され
る信号量の減少を防ぐことができる。
【0034】図1では、内部電源電位発生回路Eの出力
VCCHはセンスアンプ活性化回路の電源としてのみ図示
されているが、以上の説明より明らかなように、VCCH
は、ワード線駆動回路,ビット線プリチャージ電位V
CC1の発生回路を含むメモリアレイ制御回路系全体の電
源として供給されているものである。
VCCHはセンスアンプ活性化回路の電源としてのみ図示
されているが、以上の説明より明らかなように、VCCH
は、ワード線駆動回路,ビット線プリチャージ電位V
CC1の発生回路を含むメモリアレイ制御回路系全体の電
源として供給されているものである。
【0035】(実施例2)図3は、本発明の実施例2に
係るメモリセルを示す回路図である。
係るメモリセルを示す回路図である。
【0036】本実施例は、図1中の回路Eを破線で囲ま
れた回路群Fで置き換えた点を除き、実施例1と同じで
ある。
れた回路群Fで置き換えた点を除き、実施例1と同じで
ある。
【0037】次に図3について説明する。同図で回路E
が内部電源電位発生回路(昇圧手段),検出回路Gがあ
る基準電位、例えば1.5Vと外部電源電位とを比較す
る回路である。
が内部電源電位発生回路(昇圧手段),検出回路Gがあ
る基準電位、例えば1.5Vと外部電源電位とを比較す
る回路である。
【0038】基準電位(VRF)以上の外部電源電位(以
下外部電源電位をVCCとする)、例えば3Vの電位が入
力された場合、VRFと比較する回路によりVRF以上の電
位と判定され、接点NCCにVCCそのままの電位3Vがセ
ル内に書き込まれる。
下外部電源電位をVCCとする)、例えば3Vの電位が入
力された場合、VRFと比較する回路によりVRF以上の電
位と判定され、接点NCCにVCCそのままの電位3Vがセ
ル内に書き込まれる。
【0039】VCCがVRF以下、例えば1.3Vの場合、
VRFと比較する回路がVRF以下と判定し、接点NCCにV
CCを内部電源電圧発生回路Eにより昇圧された電位V
CCH、例えば3Vでセル内に書き込まれる。
VRFと比較する回路がVRF以下と判定し、接点NCCにV
CCを内部電源電圧発生回路Eにより昇圧された電位V
CCH、例えば3Vでセル内に書き込まれる。
【0040】したがって、メモリセルアレイ関連回路は
VCCのいかんによらず常に所定電位以上の電位で動作さ
せられることから、メモリセル内の電荷量Qを大きくす
ることができる。また、外部電源の低電圧化に伴う、メ
モリセルの電荷量の減少及びセンスアンプ回路に伝達さ
れる信号量の減少を防ぐことができる。
VCCのいかんによらず常に所定電位以上の電位で動作さ
せられることから、メモリセル内の電荷量Qを大きくす
ることができる。また、外部電源の低電圧化に伴う、メ
モリセルの電荷量の減少及びセンスアンプ回路に伝達さ
れる信号量の減少を防ぐことができる。
【0041】ここでも実施例1と同様に、外部電源電位
出力接点NCCは、メモリアレイ制御回路系全体に接続さ
れているものである。
出力接点NCCは、メモリアレイ制御回路系全体に接続さ
れているものである。
【0042】
【発明の効果】以上説明したように本発明は、メモリセ
ル駆動回路を含むメモリアレイ回路と、周辺回路とを有
する半導体記憶装置において、少なくとも前記メモリセ
ルアレイ回路と電源端子との間に外部電源電位よりも高
い電位を発生する昇圧手段を有することにより、外部電
源の低電圧に伴うメモリセルの電荷量の減少及びセンス
アンプ回路に伝達される信号量の減少を防ぐことができ
る。
ル駆動回路を含むメモリアレイ回路と、周辺回路とを有
する半導体記憶装置において、少なくとも前記メモリセ
ルアレイ回路と電源端子との間に外部電源電位よりも高
い電位を発生する昇圧手段を有することにより、外部電
源の低電圧に伴うメモリセルの電荷量の減少及びセンス
アンプ回路に伝達される信号量の減少を防ぐことができ
る。
【図1】本発明の実施例1に係る半導体記憶装置を示す
回路図である。
回路図である。
【図2】図1に示す実施例で用いるタイミングパルス波
形を示す図である。
形を示す図である。
【図3】本発明の実施例2に係る半導体記憶装置を示す
回路図である。
回路図である。
【図4】従来例の半導体記憶装置を示す回路図である。
QP1,QCC1,QCC2,QT2,QT6,QN1,QN2,QN3,
QT4,QT5,QC1 NMOSチャネルトランジスタ QT4,QP2,QP3 PMOSチャネルトランジスタ CS メモリセルキャパシタ A 回路群(センスアンプ回路) B CMOSインバータ D 回路群(活性化回路) E 内部電源電位発生回路(昇圧手段) F 回路群 G 検出回路
QT4,QT5,QC1 NMOSチャネルトランジスタ QT4,QP2,QP3 PMOSチャネルトランジスタ CS メモリセルキャパシタ A 回路群(センスアンプ回路) B CMOSインバータ D 回路群(活性化回路) E 内部電源電位発生回路(昇圧手段) F 回路群 G 検出回路
Claims (2)
- 【請求項1】 メモリセル駆動回路をもつメモリセルア
レイ回路と、昇圧手段とを含む半導体記憶装置であっ
て、 昇圧手段は、外部電源端子に供給される外部電源電位よ
りも高い電位を発生するものであり、メモリセルアレイ
回路と外部電源端子との間に接続されたものであること
を特徴とする半導体記憶装置。 - 【請求項2】 メモリセル駆動回路をもつメモリセルア
レイ回路と、昇圧手段と、検出手段と、活性化手段と有
する半導体記憶装置であって、 昇圧手段は、外部電源端子に供給される外部電源電位よ
りも高い電位を発生するものであり、メモリセルアレイ
回路と外部電源端子との間に接続されたものであり、 検出手段は、外部電源端子に供給される外部電源電位が
所定の電位より低下したことを検出するものであり、 活性化手段は、検出手段の検出信号に基づいて前記昇圧
手段を活性化するものであることを特徴とする半導体記
憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4121349A JPH05298884A (ja) | 1992-04-15 | 1992-04-15 | 半導体記憶装置 |
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KR100567052B1 (ko) * | 1999-12-14 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 |
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