JP2017168848A - デュアルパス走査 - Google Patents

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Abstract

【課題】複数の荷電粒子ビームレットを使用してウェハを露光する方法を提供する。【解決手段】ビームレットのうちで機能しないビームレットを特定することと、ウェハの第１の部分を露光するために、特定された機能しないビームレットを含まないビームレットの第１の部分集合を割り付けることと、ビームレットの第１の部分集合を使用してウェハの第１の部分を露光する第１の走査を実行することと、ウェハの第２の部分を露光するために、特定された機能しないビームレットを同様に含まないビームレットの第２の部分集合を割り付けることと、ビームレットの第２の部分集合を使用してウェハの第２の部分を露光する第２の走査を実行することと、を備え、ウェハの第１の部分とウェハの第２の部分とは、重なり合わず、合わせて露光されるべきウェハの全エリアを備える。【選択図】図１５

Description

発明の背景
Ｉ．発明の分野
本発明は、マスクレス荷電（チャージ）粒子リソグラフィ装置に関し、特に、この装置のためのデータパスと、補正を実施する方法と、走査（スキャン）方法とに関する。
ＩＩ．関連技術の説明
集積回路の設計は、典型的に、コンピュータ読み取り可能なファイルの中に表現される。ＧＤＳ−ＩＩファイル・フォーマット（ＧＤＳは、グラフィック・データ・シグナルの略語である）は、集積回路又はＩＣレイアウトアートワークのデータ交換のためのリソグラフィ工業規格であるデータベース・ファイル・フォーマットである。マスクを用いるリソグラフィ装置に対し、ＧＤＳ−ＩＩファイルは、典型的に、後でリソグラフィ装置によって使用されるマスク又はマスクの組を生産するため使用される。マスクレス・リソグラフィ装置に対し、ＧＤＳ−ＩＩファイルは、リソグラフィ装置を制御するため適したフォーマットに置き換えるため電子的に処理される。荷電粒子リソグラフィ装置に対し、ＧＤＳ−ＩＩファイルは、リソグラフィプロセスで用いられる荷電粒子ビームを制御する制御信号の組に変換される。
処理ユニットが現行のリソグラフィ・システムのための中間データを生成するためにＧＤＳ−ＩＩファイルを処理するため使用されることがある。アーキテクチャの選択に依存して、この中間データは、ビットマップ・フォーマット、又は、ベクトル・フォーマットの分野の記述のいずれかである。現行のリソグラフィ・システムは、大量の電子ビームを用いてパターンをウェハに書き込むため中間データを使用する。
データパスのアーキテクチャは、最小コストでフルフィールド（full-field）大容量までスケールアップできるために必要とされるすべての特徴的形状を実施するため定義されるべきである。フルフィールド大容量装置のため必要とされるデータパス特徴的形状は、ツールキャリブレーション及びプロセス変動のため必要とされる様々な種類の補正を含む。
さらに別の態様では、本発明は、ウェハを露光する複数の荷電粒子ビームレットを生成する荷電粒子リソグラフィ装置を使用してパターン・データに応じてウェハを露光する方法を提供する。この方法は、パターン・データをベクトル・フォーマットで与えることと、マルチレベル・パターン・データを生成するためベクトル・パターン・データを描画することと、２レベル・パターン・データを生成するためマルチレベル・パターン・データをディザリングすることと、２レベル・パターン・データを荷電粒子リソグラフィ装置に供給することと、２レベル・パターン・データに基づいて荷電粒子リソグラフィ装置によって生成されたビームレットのオン及びオフを切り替えることとを備え、パターン・データは、補正データに基づいて調整される。
パターン・データを調整することは、第１の補正データに基づいてベクトル・パターン・データを調整することと、第２の補正データに基づいてマルチレベル・パターン・データを調整することと、及び／又は、第３の補正データに基づいて２レベル・パターン・データを調整することと、を備えることがある。
ベクトル・パターン・データを描画することは、画素セルのアレイを画定することと、ベクトル・パターン・データによって画定された特徴的形状による画素セルの相対的なカバレッジに基づいてマルチレベル値を画素セルに割り当てることと、を備えることがある。マルチレベル・パターン・データをディザリングすることは、マルチレベル・パターン・データへのエラー伝播の適用により２レベル・パターン・データを形成することを備えることがある。エラー伝播は、マルチレベル・パターン・データの画素における量子化エラーをマルチレベル・パターン・データの１個以上の隣接する画素に分配することを備える。エラー伝播の適用は、画素のアレイを画定することと、画素のアレイを各部分が異なるビームレットによって露光されるように割り当てられた部分に分割することと、各部分に対しエラー伝播パラメータ値を判定することと、エラー伝播パラメータ値を使用して２レベル値を各部分の内部の画素に割り当てることと、を含むことがある。エラー伝播パラメータ値は、閾値と２レベル値のうちの高い方のレベルの加重値とを備えることがある。エラー伝播パラメータは、加重値をさらに２レベル値のうちの低い方のレベルの加重値をさらに備えることがある。閾値は、高レベル画素値の５０％に等しいことがある。
閾値は、高レベル画素値と低レベル画素値との平均に等しい。エラー伝播パラメータ値を判定することは、ビームレット現在測定量に基づくことがある。エラー伝播パラメータ値は、閾値でもよく、２レベル値をある部分の内部の画素セルに割り当てることは、この部分に対し判定された閾値との比較に基づくことがある。エラー伝播パラメータは、２レベル値のうちの高い方のレベルを表現する値でもよく、そして、エラー伝播は、１次元エラー伝播でもよく、又は、２次元エラー伝播でもよい。エラー伝播の適用は、さらなる閾値以下であるマルチレベル値をもつ１個以上の画素へ向かう伝播を禁止することにより制限されることがあり、さらなる閾値は、零に等しくされることがある。
エラー伝播の適用は、ベクトル・パターン・データの中に記述された特徴的形状の外側に位置する１個以上の画素への伝播を禁止することにより制限されることがある。
第１の補正データは、線量補正、形状補正、又は、線量補正と形状補正との組み合わせを備えることがある近接効果補正を備えることがある。第１の補正データは、レジスト加熱補正、１つ以上のビームレットの位置の変動を補償するための補正、ウェハに対するウェハのフィールドの位置決めエラーを補償するための補正、及び／又は、ウェハのフィールドのサイズエラーを補償するための補正を備えることがある。
補正は、フル画素に満たないマルチレベル・パターン・データのシフティングを招くベクトル・パターン・データの調整を備えることがある。ウェハは、ウェハの露光中に機械的走査方向に移動されることがあり、補正は、機械的走査方向と機械的走査方向に実質的に直交する方向との両方に成分を有するマルチレベル・パターン・データのシフティングを生じるベクトル・パターン・データの調整を備えることがある。第１の補正データは、リソグラフィ装置へのビームレット制御信号の伝送時間の変動を補償するための補正を備えることがある。
この方法は、各ビームレット・ブランカ電極がビームレット制御信号を受信するビームレット・ブランカ・アレイの中のビームレット・ブランカ電極によってビームレットのオン及びオフを切り替えることを備え、第１の補正データは、ビームセット制御信号がビームレット・ブランカ電極によって受信されるときに時間差を補償するため補正を備える。ビームレットは、ウェハの表面を走査するため偏向されることがあり、第１の補正データは、様々なビームが受ける偏向の量の変動を補償するため補正を備えることがある。
マルチレベル・パターン・データをディザリングすることは、閾値との比較に基づいてマルチレベル・パターン・データの個々の対応するマルチレベル値に対し高値又は低値を割り当てることを備え、量子化エラーは、マルチレベル・パターン・データから高レベル値の加重又は低レベル値の加重を減算することにより計算されることがあり、高レベル値の加重は、第２の補正データに基づいて定義される。低値の加重は、第２の補正データに基づいて定義されることがある。閾値は、第２の補正データに基づいて定義されることがある。マルチレベル・パターン・データをディザリングすることは、マルチレベル・パターン・データの中の対応するマルチレベル値を閾値と比較することにより２レベル値を判定することを備えることがあり、パターン・データを調整することは、第２の補正データに基づいて閾値を調整することを備える。
第２の補正データは、１つ以上のビームレットの位置の変動を補償するための補正と、ウェハに関してウェハのフィールドの位置決めエラーを補償するための補正と、及び／又は、ウェハのフィールドのサイズエラーを補償するための補正とを備えることがある。補正は、フル画素に満たないマルチレベル・パターン・データのシフティングに等価的なマルチレベル・パターン・データの調整を備えることがある。
ウェハは、ウェハの露光中に機械的走査方向に移動されることがあり、補正は、機械的走査方向と機械的走査方向に実質的に直交する方向との両方に成分を有するシフトを生じるマルチレベル・パターン・データの調整を備えることがある。第２の補正データは、異なったビームレット又はビームレット群によって露光されたエリア間にソフト・エッジを実現する補正を備えることがある。ソフト・エッジは、マルチレベル・パターン・データに、最大値に達するまでエッジまでの距離に伴って直線的に増加するソフト・エッジ係数を乗じることにより作られることがある。最大値は、１でもよく、係数の開始値は、エッジで０でもよく、ソフト・エッジは、約０．５から１．５ミクロンの幅を有することがある。
第３の補正データは、１つ以上のビームレットの位置の変動を補償するための補正と、ウェハに関するウェハのフィールドの位置決めエラーを補償するための補正と、及び／又は、ウェハフィールドのサイズエラーを補償するための補正とを備えることがある。ウェハは、ウェハの露光中に機械的走査方向に移動されることがあり、第３の補正データは、機械的走査方向にフル画素のシフトを備えることがある。ウェハは、ウェハの露光中に機械的走査方向に移動されることがあり、第３の補正データは、機械的走査方向に実質的に直交する方向にフル画素のシフトを備えることがある。
パターン・データをベクトル・フォーマットで与えるステップは、装置設計の複数の層を記述する設計データを与えることと、２次元パターン・データをベクトル・フォーマットで生成するため設計データの層を変換することと、を備える。設計データは、ＧＤＳ−ＩＩフォーマット又はＯＡＳＩＳフォーマットのデータを備えることがある。ベクトル・パターン・データは、ウェハ上のパターン化のための特徴的形状の形状と、特徴的形状と関連付けられた線量値とを記述するベクトル・データを備えることがある。ベクトル・パターン・データは、ウェハ上のパターン化のための特徴的形状の形状と、ウェハ上の対応するエリアのための線量値のアレイとを記述するベクトル・データを備えることがある。
マルチレベル・パターン・データは、画素セルに割り当てられたマルチレベル値のアレイを備えることがあり、マルチレベル・パターン・データは、グレイスケールビットマップデータを備えることがある。２レベル・パターン・データは、黒／白ビットマップデータを備えることがある。
描画ステップ及びラスタライジングステップは、オフライン処理によって実行されることがあり、そのために、ウェハ全体のためのパターン・データの描画及びラスタライジングは、ウェハ走査が始まる前に完了する。描画ステップ及びラスタライジングステップは、設計毎に１回ずつ実行されることがある。描画ステップ及びラスタライジングステップは、インライン処理によって実行されることがあり、そのために、ウェハの第１のフィールドの組のためのパターン・データの描画及びラスタライジングは、第１のフィールドの組の走査が始まる前に完了し、ウェハの残りのフィールドのためのパターン・データの描画及びラスタライジングは、第１のフィールドの組の走査中に継続する。第１のフィールドの組及び残りのフィールドは、これらが重なり合わないようにされることがある。第１のフィールドの組及び残りのフィールドは、一体となって、露光されるべきウェハの完全なエリアを構成することがある。
第１のフィールドの組は、ウェハの第１の走査中に露光されることがあり、残りのフィールドは、ウェハの第２の走査中に露光されることがある。ビームレットの第１の部分集合は、第１のフィールドの組を露光するため割り付けられることがあり、ビームレットの第２の部分集合は、残りのフィールドを露光するため割り付けられることがある。描画ステップ及びラスタライジングステップは、ウェハ毎に１回ずつ実行されることがあり、リアルタイム処理によって実行されることがあり、そのために、ウェハの第１のフィールドの組のための描画及びラスタライジングは、第１のフィールドの組の走査中に継続する。描画ステップ及びラスタライジングステップは、ウェハのフィールド毎に１回ずつ実行されることがあり、ウェハの露光中に実行されることがある。
発明のさらなる態様では、パターン・データに応じてウェハを露光する荷電粒子リソグラフィ・システムが提供される。このシステムは、ビームレットをオン又はオフに切り替えるビームレット・ブランカ・アレイを含む、ウェハを露光する複数の電子ビームレットを生成する電子光学カラムと、ビームレットの切り替えの制御のためのビームレット制御データを伝達するデータパスと、ｘ方向に電子光学カラムの下でウェハを移動するウェハ位置決めシステムと、を備える。ウェハ位置決めシステムは、ウェハを電子光学カラムからの電子ビームと位置合わせするためデータパスから同期化信号が供給される。データパスは、ビームレット制御データを生成する１つ以上の処理ユニットと、ビームレット制御データをビームレット・ブランカ・アレイに送信する１つ以上の伝送チャネルとをさらに備える。
伝送システムは、各伝送チャネルが対応するビームレット群のためのデータを送信する複数の伝送チャネルを備えることがある。ビームレットは、複数のグループに配置されることがあり、各伝送チャネルは、ビームレット群の中の１つずつに対しビームレット制御データを送信する。データパスは、各マルチプレクサがビームレット群のためのビームレット制御データを多重化する複数のマルチプレクサを備えることがある。システムは、各デマルチプレクサがビームレット群のためのビームレット制御データを逆多重化する複数のデマルチプレクサをさらに備えることがある。データパスは、処理ユニットによって生成されたビームレット制御データを荷電粒子リソグラフィ装置への送信のため光信号に変換する電気・光変換装置を備えることがある。
伝送チャネルは、光信号を導く光ファイバを備えることがあり、ビームレット・ブランカ・アレイは、光信号を受信し、光信号をビームレットの制御のための電気信号に変換する光・電気変換装置を備えることがある。伝送システムは、レンズのアレイとミラーとを備え、レンズのアレイは、光信号をミラーへ導き、ミラーは、光信号を荷電粒子リソグラフィ装置のビームレット・ブランカ・アレイに反射する。
システムは、ウェハの第１の部分を露光するため割り付けられたビームレットの第１の部分集合のための第１のビームレット制御データを生成するためパターン・データを処理するため十分な第１の台数の処理ユニットをさらに備える。システムは、処理ユニットを伝送チャネルの部分集合に接続する交差接続スイッチをさらに備えることがある。
ビームレットは、複数のグループに配置されることがあり、各処理ユニットは、ビームレットのいずれか１つのグループのためのビームレット制御データを生成し、各伝送チャネルは、ビームレットのグループのうちの１つのグループのためのビームレット制御データの送信専用である。７台の処理ユニットが１２個の伝送チャネル毎に設けられることがある。
荷電粒子リソグラフィ・システムは、ウェハの第１の部分を露光するため割り付けられたビームレットの第１の部分集合と、ウェハの第２の部分を露光するビームレットの第２の部分集合とを有することがあり、交差接続スイッチは、処理ユニットをウェハの第１の部分の走査のためのビームレットの第１の部分集合に対応する伝送チャネルの第１の部分集合に接続し、処理ユニットをウェハの第２の部分の走査のためのビームレットの第２の部分集合に対応する伝送チャネルの第２の部分集合に接続することがある。第１の処理ユニットの数は、第１のビームレット制御データを生成するためにパターン・データを処理し、第２のビームレット制御データを生成するためにパターン・データを処理するため十分であるが、同時に第１のビームレット制御データ及び第２のビームレット制御データの両方を生成するためにパターン・データを処理するため十分ではないことがある。
リソグラフィ・システムは、ウェハの第１の部分が第１のパターン・データに応じて露光され、続いて、ウェハの第２の部分が第２のパターン・データに応じて露光されるデュアルパス走査でウェハを露光するため適合することがあり、処理ユニットは、第１のパターン・データを記憶する第１のメモリ部分と第２のパターン・データを記憶する第２のメモリ部分とに分割されたメモリを備えることがあり、現在のウェハのバッチの中のウェハの第２の部分の露光中に、次のウェハのバッチの中のウェハのための第１のパターン・データは、第１のメモリ部分にロードされることがある。
別の態様では、本発明は、荷電粒子リソグラフィ・システムにおいてウェハを露光する方法を備える。この方法は、各グループがビームレットのアレイを備えるグループ状に配置された複数の荷電粒子ビームレットを生成することと、ウェハ走査速度で第１の方向にビームレットの下でウェハを移動することと、偏向走査速度で第１の方向と実質的に直交する第２の方向にビームレットを偏向することと、ビームレットによってウェハに加えられる線量を調整するためウェハ走査速度を調整することと、を備える。ビームレットは、平行投影書き込み戦略を使用してウェハを露光することがあり、偏向走査速度は、ビームレット走査速度及びフライバック速度を備えることがある。
ビームレットの各アレイは、アレイの中のビームレットの間で第１の方向に投影ピッチＰｐｒｏｊと、アレイ内のビームレットの数が乗じられた投影ピッチＰｐｒｏｊに等しい群距離とを有することがあり、各走査の間のビームレットとウェハとの間のｘ方向における相対移動に等しい走査ステップは、整数Ｋで除した群距離に等しい。走査ステップは、ビームレット走査速度及び／又はフライバック速度を調整することにより、又は、ｙ方向における１回のビームレット走査のための時間と、ビームレット・フライバック時間とを備えるビームレット偏向期間を調整することにより調整されることがある。偏向期間は、整数Ｋで除した群距離をビームレット走査速度で除したものに等しいことがある。この方法は、Ｋと各アレイの中のビームレットの数との最大公約数が１であるという要件をＫが満たすようにされることがある。
さらに別の態様では、本発明は、荷電粒子リソグラフィ・システムにおいてウェハを露光する方法に関係する。この方法は、各グループがビームレットのアレイを備えるグループ状に配置された複数の荷電粒子ビームレットを生成することと、ウェハ走査速度で第１の方向にビームレットの下でウェハを移動することと、偏向走査速度で第１の方向と実質的に直交する第２の方向にビームレットを偏向することと、ビームレットが画素を露光するためウェハの方へ偏向されるときにパターン・データに応じてビームレットのオン及びオフを切り替えることと、第１の方向で画素幅を調整するため偏向走査速度と相対的にウェハ走査速度を調整することと、を備える。
ビームレットは、平行投影書き込み戦略を使用してウェハを露光することがあり、偏向走査速度は、ビームレット走査速度とフライバック速度とを備える。ビームレットの各アレイは、アレイの中のビームレットの間で第１の方向に投影ピッチＰｐｒｏｊと、アレイ内のビームレットの数が乗じられた投影ピッチＰｐｒｏｊに等しい群距離とを有することがあり、各走査の間のビームレットとウェハとの間のｘ方向における相対移動に等しいことがある走査ステップは、整数Ｋで除した群距離に等しい。走査ステップは、ビームレット走査速度及び／又はフライバック速度を調整することにより調整されることがある。走査ステップは、ｙ方向の１回のビームレット走査のための時間とビームレット・フライバック時間とを備えるビームレット偏向期間を調整することにより調整されることがある。偏向期間は、整数Ｋで除した群距離をビームレット走査速度で除したものに等しいことがある。この方法は、Ｋと各アレイ内のビームレットの数との最大公約数が１であるという要件をＫが満たすようにされることがある。
さらに別の態様では、本発明は、荷電粒子リソグラフィ・システムにおいてウェハを露光する方法を提供する。この方法は、各グループがビームレットのアレイを備えるグループ状に配置された複数の荷電粒子ビームレットを生成することと、ビームレットとウェハとの間で第１の方向に相対移動を生み出すことと、各ビームレットがウェハ上で複数の走査線を露光するように、偏向走査速度でｘ方向に実質的に直交する第２の方向にビームレットを偏向することと、ビームレットによってウェハに加えられた線量を調整するため第１の方向における相対移動及び第２の方向におけるビームレットの偏向を調整することと、を備える。ビームレットの各アレイは、アレイのビームレットの間で第１の方向に投影ピッチＰｐｒｏｊと、アレイ内のビームレットの数が乗じられた投影ピッチＰｐｒｏｊに等しい群距離とを有し、各走査の間のビームレットとウェハとの間のｘ方向における相対移動は、整数Ｋで除した群距離に等しい。
値Ｋは、Ｋと各アレイ内のビームレットの数との最大公約数が１であるように選択されることがある。走査線の幅は、整数Ｋで除した投影ピッチＰｐｒｏｊにされることがある。画素をウェハに露光するためビームレットが偏向されるとき、ビームレットは、パターン・データに応じてオン及びオフに切り替えられることがあり、第１の方向での画素の幅は、整数Ｋで除した投影ピッチＰｐｒｏｊにされることがある。
さらなる態様では、本発明は、リソグラフィプロセスを使用してターゲットに書き込む特徴的形状を定義する方法に関する。この方法は、特徴的形状が１個以上のセルを占有するセルのアレイを定義することと、各セルに対し、セルの範囲内に含まれる特徴的形状のコーナーを記述することとを備える。コーナーは、コーナー位置と、第１のベクトルと、第２のベクトルと、により記述されることがあり、２つのベクトルは、この位置を原点とする。コーナー位置は、２つの座標によって、及び／又は、デカルト座標によって記述されることがある。各ベクトルは、ベクトルのための方向を指定する方位コードによって記述されることがある。
特徴的形状は、第１のベクトルから第２のベクトルまで、時計回り方向のような所定の方向に移動するときにベクトルとセル境界とによって境界を定められたエリアとして定義されることがある。擬似コーナーは、セルの内部に部分的に含まれるが、そうでなければ、セルの内部にコーナーを有していない特徴的形状に対し定義されることがある。擬似コーナーは、互いに１８０度で方向を合わされた第１のベクトル及び第２のベクトルによって記述されることがある。
ベクトルは、セル境界に平行又はセル境界に垂直な方向だけを有するように、及び／又は、セル境界に平行、セル境界に垂直、又は、セル境界に４５度である方向だけを有するように選択されることがある。
最小特徴的形状ピッチは、定義されることがあり、セルは、最小特徴的形状ピッチ以下のサイズを有することがある。セルは、最小特徴的形状ピッチを乗じた２の平方根の半分以下のサイズを有することがある。最小特徴的形状ピッチは、２の平方根を乗じたセルのサイズ以上であるサイズとして定義されることがある。
セル境界に４５度で方向を合わされたエッジを有する特徴的形状又は特徴的形状の一部に対し、２の平方根を乗じたセルのサイズ以上のサイズを有する最小特徴的形体ピッチが定義されることがある。コーナーの最大数は、セル毎に定義されることがある。各セルは、１つ以上の特徴的形状、及び／又は、１つ以上の特徴的形状の一部分を含むことがある。各セルは、ウェハのフィールドの一部のためのパターン・データ、又は、ウェハのフィールドのストライプのパターン・データを備えることがある。
別の態様では、本発明はリソグラフィプロセスで用いられるパターン・データを処理する方法を備え、この方法は、パターン・データをベクトル・フォーマットで与えることと、セル・ベース・フォーマットでパターン・データを生成するためベクトル・パターン・データを変換することと、リソグラフィプロセスで用いられる２レベル・パターン・データを生成するためセル・ベース・パターン・データをラスタライジングすることと、を備える。セル・ベース・パターン・データは、セルのアレイの中の１つ以上のセルを占有する特徴的形状を記述し、各セルに対し、セルの内部に含まれる特徴的形状の中のいずれかのコーナーを記述するセル・データを備えることがある。セル・ベース・パターン・データをラスタライジングすることは、リソグラフィプロセスが実行されている間にリアルタイム処理で実行されることがある。セル・ベース・パターン・データをラスタライジングすることは、マルチレベル・パターン・データを生成するためセル・ベース・パターン・データを描画することと、２レベル・パターン・データを生成するためマルチレベル・パターン・データをディザリングすることと、を備えることがある。
さらに別の態様では、本発明は、ウェハを露光するため複数の荷電粒子ビームレットを生成する荷電粒子リソグラフィ装置を使用してパターン・データに応じてウェハを露光する方法であって、パターン・データをベクトル・フォーマットで与えることと、セル・ベース・フォーマットでパターン・データを生成するためベクトル・パターン・データを変換することと、２レベル・パターン・データを生成するためセル・ベース・パターン・データをラスタライジングすることと、荷電粒子リソグラフィ装置によって生成されたビームレットのオン及びオフを切り替えるため２レベル・パターン・データをビームレット・ブランカ・アレイへストリーミングすることと、２レベル・パターン・データに基づいてビームレットのオン及びオフを切り替えることと、を備える方法を提供する。
セル・ベース・パターン・データは、セルのアレイの中の１個以上のセルを占有する特徴的形状を記述し、各セルに対し、セルの内部に含まれる特徴的形状のいずれかのコーナーを記述するセル・データを備えることがある。セル・ベース・パターン・データをラスタライジングすることは、リソグラフィ装置がウェハを露光している間にリアルタイム処理で実行されることがある。セル・ベース・パターン・データをラスタライジングすることは、マルチレベル・パターン・データを生成するためセル・ベース・パターン・データを描画することと、２レベル・パターン・データを生成するためマルチレベル・パターン・データをディザリングすることと、を備えることがある。
本発明は、複数の荷電粒子ビームレットを使用してウェハを露光する方法を提供する。この方法は、ビームレットの中で機能しないビームレットを特定することと、ウェハの第１の部分を露光するため、特定された機能しないビームレットを含まないビームレットの第１の部分集合を割り付けることと、ビームレットの第１の部分集合を使用してウェハの第１の部分を露光する第１の走査を実行することと、ウェハの第２の部分を露光するため、特定された機能しないビームレットを同様に含まないビームレットの第２の部分集合を割り付けることと、ビームレットの第２の部分集合を使用してウェハの第２の部分を露光する第２の走査を実行することと、を備え、ウェハの第１の部分とウェハの第２の部分とは、重なり合わず、合わせて露光されるべきウェハの全エリアを備える。
第１の部分集合及び第２の部分集合は、サイズが実質的に等しくてもよく、第１の部分及び第２の部分は、サイズが実質的に等しくてもよい。第１の部分及び第２の部分は、それぞれ、ウェハの複数のフィールドからの選択されたストライプを備えることがある。機能しないビームレットを特定するステップは、不成功、又は、仕様外のビームレットを特定するためビームレットを測定することを備える。ビームレットを測定することは、複数のビームレットをセンサの方へ向け、ビームレットの有無を検出することと、複数のビームレットをセンサの方へ向け、ビームレット位置を測定することと、複数のビームレットをセンサ上で走査し、ビームレット偏向を測定することと、及び／又は、複数のビームレットをセンサ上で走査し、ビームレット電流を測定することとを備えることがある。
複数のビームレットは、ビームレットの各グループがウェハの各フィールドの内部の対応するストライプを照射するグループに分割されることがある。第２の走査の初期における複数のビームレットに関するウェハの位置は、第１の走査の初期とは異なることがある。
この方法は、複数のビームレットに関してウェハの第１のウェハ位置を計算することと、第１の走査を開始する前にウェハを第１の位置まで移動することと、複数のビームレットに関してウェハの第２のウェハ位置を計算することと、第２の走査を開始する前にウェハを第２の位置まで移動することと、をさらに備え、ウェハの第１の部分へのビームレットの第１の部分集合の割り付けに関連した第１の位置と、ウェハの第２の部分へのビームレットの第２の部分集合の割り付けに関連した第２の位置とは、第１の位置及び第２の位置がビームレットの部分集合のうちの一方だけのビームレットによって露光されるようにする。
この方法は、代替的に、ウェハの第１の部分へのビームレットの第１の部分集合の割り付けに関連した第１の位置と、ウェハの第２の部分へのビームレットの第２の部分集合の割り付けに関連した第２の位置とを決定するためアルゴリズムを実行することをさらに備えることがあり、第１の位置及び第２の位置がビームレットの部分集合のうちの一方だけのビームレットによって露光されるようにする。
この方法は、ビームレット制御データに応じて各走査中にビームレット・ブランカ・アレイによりオン及びオフにビームレットを切り替えることを含むことがある。ビームレット制御データは、第１の走査中にビームレットの第１の部分集合を切り替える第１のビームレット制御データと、第２の走査中にビームレットの第２の部分集合を切り替える第２のビームレット制御データとを備え、この方法は、第１の走査中に第１のビームレット制御データをビームレット・ブランカ・アレイに送信することと、第２の走査中に第２のビームレット制御データをビームレット・ブランカ・アレイに送信することと、をさらに備えることがある。
この方法は、ビームレット制御データを生成するためパターン・データを処理することをさらに備えることがあり、第２のビームレット制御データは、第１の走査中に生成される。処理することは、ビームレット制御データを生成するためパターン・データをラスタライジングすることを備えることがあり、第２のビームレット制御データのためのラスタライジングは、第１の走査中に実行される。パターン・データを処理することは、ビームレット・ブランカ・アレイにストリーミングするためビームレット制御データを準備することを備えることがあり、第２のビームレット制御データは、第１の走査中にブランカ・アレイへストリーミングするため準備される。
この方法は、ビームレット制御データを生成するためパターン・データを処理することをさらに備えることがあり、露光されるべき次のウェハの第１のビームレット制御データは、現在露光中のウェハの第２の走査中に生成されることがある。パターン・データを処理することは、ビームレット制御データを生成するためパターン・データをラスタライジングすることを備えることがあり、露光されるべき次のウェハの第１のビームレット制御データのためのラスタライジングは、現在露光中のウェハの第２の走査中に実行されることがある。パターン・データを処理することは、ビームレット・ブランカ・アレイにストリーミングするためビームレット制御データを準備することを備えることがあり、露光されるべき次のウェハの第１のビームレット制御データは、現在露光中のウェハの第２の走査中にブランカ・アレイへストリーミングするため準備されることがある。
この方法は、第１のビームレット制御データを生成するためにパターン・データを処理するため十分な第１の数の処理ユニットを設けることと、各チャネルが対応するビームレットのグループのためのデータを送信するようにされた、ビームレット制御データをビームレット・ブランカ・アレイへ送信する第２の数のチャネルを設けることと、ウェハの第１の部分を露光するビームレットの第１の部分集合に対応するチャネルに処理ユニットを接続することと、第１のビームレット制御データを生成するため処理ユニットにおいてパターン・データを処理することと、第１のビーム制御データをビームレット・ブランカ・アレイに送信することと、をさらに備えることがある。
この方法は、第２のビームレット制御データを生成するためにパターン・データを処理するため十分な第３の数の処理ユニットを設けることと、各チャネルが対応するビームレットのグループのためのデータを送信するようにされた、ビームレット制御データをビームレット・ブランカ・アレイへ送信する第４の数のチャネルを設けることと、ウェハの第２の部分を露光するビームレットの第２の部分集合に対応するチャネルに処理ユニットを接続することと、第２のビームレット制御データを生成するため処理ユニットにおいてパターン・データを処理することと、第２のビーム制御データをビームレット・ブランカ・アレイに送信することと、をさらに備えることがある。
第１の数の処理ユニットは、第１のビームレット制御データを生成するためにパターン・データを処理し、第２のビームレット制御データを生成するためにパターン・データを処理するため十分であるが、第１のビームレット制御データ及び第２のビームレット制御データを同時に生成するためにパターン・データを処理するため十分ではない。７台の処理ユニットが１２個のチャネル毎に設けられることがある。
別の態様では、本発明は、ターゲットへのパターンの投影のため荷電粒子ビームレットを生成するブランカを含む荷電粒子光学カラムと、ターゲット支持体とを備え、カラムとターゲット支持体とがシステム内で互いに相対移動可能に含まれているリソグラフィ・システムを提供し、このシステムは、パターン・データを処理し、パターン・データをカラムのブランカへ転送するデータパスをさらに備え、ブランカは、ターゲットへの投影に関して個別のビームレットをオン及びオフに切り替えることができるよう配置され、データパスは、パターン・データをターゲット支持体とカラムとの相対移動でビームレットの投影エリアを形成するターゲット上のストライプに関連する投影データに処理する処理ユニットを備え、データパスは、投影データによってビームレットを個別に制御するブランカに接続されているチャネルをさらに備え、システムは、異なるチャネルの間で処理ユニットへの接続を切り替えるスイッチがさらに設けられている。
本発明の様々な態様と、発明の実施形態のある例とは、図面に示される。
図１は、マスクレス・リソグラフィ・システムを示す概念図である。 図２Ａは、荷電粒子リソグラフィ・システムの実施形態の簡易図である。 図２Ｂは、データパスにおける要素の簡易図である。 図３は、ビームレット・ブランカ・アレイの一部分を示す。 図４は、ビームレット・ブランカ・アレイの一部分を示す。 図５は、フィールドに分割されたウェハ上の書き込み方向を示す図である。 図６は、走査線ビットフレーム及びビームレット偏向を示す図である。 図７は、パターンオフセット及びパターンスケーリングの実施例を示す図である。 図８は、４つのビームレットを使用してストライプを書き込む可能なインターリーブスキームの実施例を示す図である。 図９は、簡略化された４ビームレット・ブランカ・アレイと走査線パターンとの図である。 図１０は、距離Ｋと走査線間の距離との値の表である。 図１１は、ビームピッチＰb、投影ピッチＰproj、グリッド幅Ｗproj、及び、チルト又は傾斜角αarrayを示す９ビームレットのアレイの図である。 図１２は、フレーム開始標識ビットの図である。 図１３は、Ｘ台の処理ユニットを含むノードの概略図である。 図１４は、走査１回当たりのチャネル位置の概念図である。 図１５は、２回の走査に対するチャネルへの処理ユニットの割り付けの概念図である。 図１６は、２回の走査に対するチャネルへの処理ユニットの割り付けの概念図である。 図１７は、リソグラフィ装置の容量に関連してデータパスの容量を変えるシミュレーション実験の結果を示すグラフである。 図１８は、リソグラフィ装置の容量に関連してデータパスの容量を変えるシミュレーション実験の結果を示すグラフである。 図１９は、リソグラフィ装置の容量に関連してデータパスの容量を変えるシミュレーション実験の結果を示すグラフである。 図２０は、リソグラフィ装置の容量に関連してデータパスの容量を変えるシミュレーション実験の結果を示すグラフである。 図２１は、リソグラフィ装置の容量に関連してデータパスの容量を変えるシミュレーション実験の結果を示すグラフである。 図２２は、リソグラフィ装置の容量に関連してデータパスの容量を変えるシミュレーション実験の結果を示すグラフである。 図２３は、リソグラフィ装置の容量に関連してデータパスの容量を変えるシミュレーション実験の結果を示すグラフである。 図２４は、リソグラフィ・システム内のプロセスの依存性を示すフローチャートである。 図２５は、ｘ及びｙパターンシフトの例を示す図である。 図２６は、ｘ及びｙパターンシフトの例を示す図である。 図２７は、様々なタイプの補正に対する典型的なパラメータ及び範囲の表である。 図２８は、データパスの簡易機能ブロック図である。 図２９は、ストライプの上にオーバーレイされたレイアウトパターン特徴的形状の図である。 図３０は、ディザリングプロセスの図である。 図３１は、ビットフレーム内のビットシフティングの図である。 図３２は、パラメータＮ＝４及びＫ＝３に対するビームレット位置の図である。 図３３は、データパスのデータ処理及び記憶要素を示す略ブロック図である。 図３４は、データパスの第２の実施形態の機能ブロック図である。 図３５は、図３４のデータパスに対するプロセスの依存性を示すフロー図である。 図３６は、パターン・ストリーマ・ノードの要素のブロック図である。 図３７は、図３６のパターン・ストリーマ・ノードの要素間のデータフローを示す機能図である。 図３８は、データパスの処理要素及び伝送要素の詳細を示すブロック図である。 図３９は、圧縮機能及び伸長機能を含むデータパスの一部分の機能ブロック図である。 図４０は、ディザリングされたモノクロ試験画像の例を示す。 図４１は、チャネル描画後に圧縮機能及び伸長機能を含むデータパスの一部分の機能ブロック図である。 図４２は、セルの描画されたビットマップの例を示す。 図４３は、小さい入力画素のグリッド及び大きい出力画素の概念図である。 図４４は、データパスの別の実施形態の機能ブロック図である。 図４５は、図４４のデータパスのためのプロセスの依存性を示すフローチャートである。 図４６は、パターン・ストリーマ・ノードの要素のブロック図である。 図４７は、図４６のパターン・ストリーマ・ノードの要素間の代替的なデータフローを示す機能ブロック図である。 図４８は、図４６のパターン・ストリーマ・ノードの要素間の代替的なデータフローを示す機能ブロック図である。 図４９は、データパスの要素間の通信の略図である。 図５０は、パターン・ストリーマ・ノードの要素間の代替的なデータフローを示す機能図である。 図５１は、データパスのためのＧＰＵの内部アーキテクチャの図である。 図５２は、パターン・ストリーマ・ノードの要素間の代替的なデータフローを示す機能図である。 図５３は、データパスの別の実施形態の機能ブロック図である。 図５４は、データパスの処理要素及び伝送要素の詳細を示すブロック図である。 図５５は、インターリーブ型／多重化型サブチャネルを含むデータパスの略図である。 図５６は、行選択器及び列選択器を使用する逆多重化スキームの略図である。 図５７は、パターン化ビーム１個当たりのビームレット数（Ｎpat_beams）と、アレイチルト角（αarray）と、投影ピッチ（Ｐproj）と、Ｋ係数とに依存する画素サイズ及びグリッド幅の表である。 図５８Ａは、スマート境界戦略を示す図である。 図５８Ｂは、ソフト・エッジ戦略を示す図である。 図５９は、オフライン・ラスタライゼーションを使用するデータパスの実施形態の機能フロー図である。 図６０は、インライン・ラスタライゼーションを使用するデータパスの実施形態の機能フロー図である。 図６１は、インライン・ラスタライゼーションを使用するデータパスの別の実施形態の機能フロー図である。 図６２は、実ライン・ラスタライゼーションを使用するデータパスの実施形態の機能フロー図である。 図６３は、４ビームレットのアレイを示す図である。 図６４は、ステッチングスキームを示す図である。 図６５は、係数Ｋ＝１及びＫ＝３を用いる書き込み戦略を示す図である。 図６６は、４ビームレットを有するパターン化されたビームに対するＫの可能な値を示す図である。 図６７は、パターンレイアウトの例を示す図である。 図６８は、コーナー概念を示す図である。 図６９は、ベクトル方向を示す図である。 図７０は、正方形特徴的形状の符号化を示す図である。 図７１は、複雑な特徴的形状の符号化を示す図である。 図７２は、セルの対角長未満である最小特徴的形体ピッチの例を示す図である。 図７３は、一部のコーナーにセリフが付加された特徴的形状の例を示す図である。 図７４は、荷電粒子マルチビームレット・リソグラフィ・システムの実施形態の簡易図である。 図７５は、ビームエリア及び非ビームエリアへの分割を示す図である。
実例となる実施形態の説明
以下は、単なる一例として、図面を参照して与えられた本発明の様々な実施形態の説明である。
荷電粒子リソグラフィ・システム
図１は、３つの上位レベル・サブシステム、すなわち、ウェハ位置決めシステム１０１と、電子光学カラム１０２と、データパス１０３とに分割されている荷電粒子リソグラフィ・システム１００を示す概念図である。ウェハ位置決めシステム１０１は、ｘ方向に電子光学カラム１０２の下でウェハを移動する。ウェハ位置決めシステム１０１には、ウェハを電子光学カラム１０２によって生成された電子ビームレットと位置合わせするためデータパス１０３から同期化信号が供給される。
図２Ａは、電子光学カラム１０２の細部を示す荷電粒子リソグラフィ・システム１００の実施形態の簡易図である。このようなリソグラフィ・システムは、例えば、米国特許第６，８９７，４５８号、第６，９５８，８０４号、第７，０１９，９０８号、第７，０８４，４１４号、及び、第７，１２９，５０２号と、米国特許出願公開第２００７／００６４２１３号と、同時係属中の米国特許出願第６１／０３１，５７３号、第６１／０３１，５９４号、第６１／０４５，２４３号、第６１／０５５，８３９号、第６１／０５８，５９６号、及び、第６１／１０１，６８２号とに記載され、これらはすべて本願の出願人に譲渡され、そして、すべて全体がそのまま参照によって本明細書に組み込まれる。
図２Ａに示された実施形態では、リソグラフィ・システムは、荷電粒子源１１０、例えば、拡大電子ビーム１３０を生成する電子源を備える。拡大電子ビーム１３０は、アパーチャアレイ１１１に衝突し、アパーチャアレイは、複数のビームレット１３１を作成するためビームの一部を遮断する。このシステムは、好ましくは、約１００００から１００００００ビームレットの範囲で多数のビームレットを生成する。
電子ビームレット１３１は、電子ビームレット１３１を集光するコンデンサ・レンズ・アレイ１１２を通過する。ビームレット１３１は、コリメータレンズ系１１３によってコリメートされる。コリメートされた電子ビームレットは、ＸＹ偏向アレイ１１４と、第２のアパーチャアレイ１１５と、第２のコンデンサ・レンズ・アレイ１１６とを通過する。結果として生じるビームレット１３２は、次に、ビーム・ブランカ・アレイ１１７を通過する１つ以上のビームレットを偏向する複数のブランカを備える。ビームレットは、ミラー１４３を通過し、ビーム・ストップ・アレイ１１８に到着し、ビーム・ストップ・アレイは、複数のアパーチャを有する。ビームレット・ブランカ・アレイ１１７とビーム・ストップ・アレイ１１８とは、ビームレットを遮断するか、又は、ビームレットを通過させるかのいずれかによって、ビームレットをオン又はオフに切り替えるため協働する。ビームレット・ブランカ・アレイ１１７は、ビームレットがビーム・ストップ・アレイ１１８の中の対応するアパーチャを通過しなくなり、代わりに、遮断されることになるように、ビームレットを偏向することができる。ビームレット・ブランカ・アレイ１１７がビームレットを偏向させない場合、ビームレットは、ビーム・ストップ・アレイ１１８の中の対応するアパーチャを通過することになる。偏向されないビームレットは、ビーム・ストップ・アレイと、ビーム・デフレクタ・アレイ１１９と、投影レンズ１２０とを通過する。
ビーム・デフレクタ・アレイ１１９は、ターゲット１０４の表面を横切ってビームレットを走査するため、偏向されないビームレットの方向と実質的に直交したＸ及び／又はＹ方向に各ビームレット１３３を偏向させる。この偏向は、ビームレットをオン又はオフに切り替えるためビームレット・ブランカ・アレイによって使用される偏向とは別個である。次に、ビームレット１３３は、投影レンズアレイ１２０を通過し、ターゲット１０４に投影される。投影レンズ構成は、好ましくは、約１００〜５００倍の縮小化を行う。ビームレット１３３は、ウェハ位置決めシステム１０１の可動ステージに位置決めされたターゲット１０４の表面に衝突する。リソグラフィ用途のため、ターゲットは、通常、荷電粒子感応層又はレジスト層が設けられているウェハを備える。
図２Ａに示された表現は、かなり簡易化されている。好ましい実施形態では、単独電子ビームは、次にさらに多数のビームレットに分割される多数のより小さいサブビームに最初に区分化される。このようなシステムは、米国特許出願公開第６１／０４５，２４３号に記載され、この米国特許出願公開は、全体がそのまま参照によって本明細書に組み込まれる。
本システムでは、各サブビームは、パターン化ビームと見なすことができるある程度の数のビームレットに分割される。一実施形態では、各サブビームは、７×７形アレイに配置された４９個のビームレットに分割される。ビームレット・ブランカ・アレイは、好ましくは、１つ１つの個別のビームレットのオン／オフ切り替えを可能にするため、ビームレット毎にブランカ電極が関連付けられた１個の穴を備える。図３及び図４は、パターン化ビーム毎に９個のビームレットを有し、ビームレットの各グループが３×３形アレイに配置されている実施形態のためのビームレット・ブランカ・アレイの一部分を示す。パターン化ビームの中のビームレットの配置と、書き込み戦略とは、例えば、米国特許出願第６１／０５８，５９６号に記載され、この米国特許出願は、全体がそのまま参照によって本明細書に組み込まれる。
ビーム・デフレクタ・アレイ及び投影レンズアレイは、好ましくは、パターン化ビーム毎に唯一の穴及びレンズ群を含む（例えば、４９個のビームレットからなる各グループのための１個の穴又はレンズ群は、１個のパターン化ビームを作り出す）。ビームレットは、典型的に、単独ストライプを書き込むグループの中で結合（インターリーブ／多重化）される。
データパス・アーキテクチャ
データパス１０３の一実施形態の簡易図が図２Ｂに示され、データパスの一部分は、図２Ａにも現れている。ビームレット・ブランカ・アレイ１１７の切り替えは、データパスを介して制御される。前処理ユニット１４０は、リソグラフィ装置によって生産されるべきデバイスのレイアウトを記述する情報を受信する。この情報は、典型的に、ＧＤＳ−ＩＩファイル・フォーマットで供給される。前処理ユニットは、ビームレット・ブランカ・アレイ１１７を制御するためオン／オフ制御信号を生成するためにＧＤＳ−ＩＩファイルの一連の変換を実行する。
制御信号は、電気制御信号を光信号に変換するため、レーザーダイオードのような電子光変換装置１４３に送信される。光制御信号は、光ファイバ１４５の中を導かれる。ファイバの出力での光ビーム１４６は、レンズ１４７のアレイを通って穴あきミラー１４８へ導かれる。このミラーから、光ビームは、ビーム・ブランカ・アレイ１１７の下側に反射される。個別の光ビームは、ビーム・ブランカ・アレイ１１７の下側でフォトダイオードのような複数の光・電気変換装置へ向けられる。好ましくは、あらゆる光ファイバ１４５に対し、ビームレット・ブランカ・アレイ上にフォトダイオードが存在する。フォトダイオードは、個別のビームレットをオン又はオフに切り替えるためにビームレット１３２の偏向を制御するように個別のビーム・ブランカ電極を作動するため動作する。
個別のビームレット・ブランカ電極を制御する制御信号は、好ましくは、多重化されるので、各光ビーム１４６は、１つの光ファイバ及びフォトダイオードを共有するある程度の数のビームレットを備えるチャネルのための制御信号を搬送する。多重光ビームは、フォトダイオードによって受信され、電気信号に変換される。ビームレット・ブランカ・アレイ１１７は、ある程度の数のビームレット・ブランカ電極を個別に制御する制御信号を導出するため、フォトダイオードによって受信された制御信号を逆多重化するロジックを含む。好ましい実施形態では、１個のパターン化ビームの中の４９個のビームレットを制御する個別の制御信号は、単独の光ファイバを介する電送のため時間多重化され、ビームレット・ブランカ・アレイ上の単独のフォトダイオードによって受信される。
多重化に加えて、ビームレット制御信号は、伝送のためのフレームにさらに配置されることがあり、ＤＣ結合形式でレーザーダイオード及びフォトダイオードの使用を妨げるため、例えば、頻繁な信号遷移を実現するため符号化手法を使用して、伝送を改良するため、同期化ビット及び付加符号化を有することがある。遷移を強制することにより、クロック信号は、光信号の中で自動的に分配される。図１２は、（１個のパターン化ビームの）４９個のビームレットのためのフレーミングと、同期化ビットと、多重化制御ビットとを含むビームレット制御信号の実施例を示す。
ウェハに接近するほど、ビーム・デフレクタ・アレイ１１９は、ウェハ１０４の表面を横切る電子ビームレットの走査を実現するため電子ビームレットをｙ方向に偏向させる（そして、ｘ方向にも小さく偏向させる）ため使用される。記載された実施形態では、ウェハ１０４は、ウェハ位置決めシステム１０１によってｘ方向に機械的に移動され、電子ビームレットは、ｘ方向と実質的に垂直であるｙ方向にウェハを横切って走査される。データを書き込むとき、ビームレットは、（フライバック時間と比べると）ゆっくりｙ方向に偏向される。掃引の最後に、ビームレットは、ｙ範囲の開始位置（これは、フライバックと呼ばれる）へ急速に戻される。ビーム・デフレクタ・アレイ１１９は、データパス１０３からタイミング及び同期化情報を受信する。
チャネル
データパスは、ある程度の数のチャネルに分割されることがある。チャネルは、前処理ユニットからリソグラフィ・システムまでの電子データパスである。一実施形態では、チャネルは、電気・光変換装置（例えば、レーザーダイオード）と、ビームレット制御信号を送信する単独の光ファイバと、光・電気変換装置（例えば、フォトダイオード）とを備える。このチャネルは、ある程度の数の個別のビームレット（例えば、１個のパターン化電子ビームを作る４９個のビームレット）を備える単独のパターン化ビームのための制御信号を送信するため割り当てられることがある。１個のパターン化ビームは、ウェハに単独のストライプを書き込むため使用されることがある。本構成では、チャネルは、複数のビームレット（例えば、４９個のビームレット）を備え、パターン・データに応じて１本のストライプを書き込むビームレット制御信号を搬送する１個のパターン化ビームの制御に専用であるデータパス・コンポーネントを表現する。サブチャネルは、パターン化ビームの中の単独のビームレットの制御に専用であるデータパス・コンポーネントを表現する。
データパス処理
データパス１０１は、レイアウトデータを、電子ビームレットを制御するオン／オフ信号に変換する。上述されているように、この変換は、典型的に、ＧＤＳ−ＩＩ又は同様のファイルのフォーマットの形式でレイアウトデータに一連の変換を実行する前処理ユニット１４０の中で実行されることがある。このプロセスは、平坦化／前処理ステップ、ラスタライゼーションステップ、及び、多重化ステップを含む。
平坦化／前処理ステップは、レイアウトデータ・フォーマットを線量マップに変換する。線量マップは、ベクトル・フォーマットでウェハ上のエリアと、関連付けられた線量率値とを記述する。このステップは、近接効果補正のような一部の前処理を含むことがある。前処理の複雑さのため、このステップは、好ましくは、オフラインで実行される。ラスタライゼーションステップは、線量マップを制御（オン／オフ）信号のストリームに変換する。この多重化ステップは、多重化スキームに応じてビームレット制御信号をパッケージ化する。
リソグラフィ装置の中でウェハに書き込むプロセスは、一連の以下のステップの中で大まかに説明されることがある。ウェハ１０４は、ウェハ位置決めシステム１０１のステージに設置され、カラム１０２は、真空状態に維持され、ビームレットは、キャリブレーションされる。ウェハは、機械的に位置合わせされ、１フィールド当たりの位置合わせ（オフセット）が計算される。ウェハは、ステージによって＋ｘ方向に移動され、カラムは、第１のフィールドを書き込み始める。ビームレット・ブランカ・アレイの穴の先行する行がフィールド境界を通過するとき、オフセット補正が次のフィールドのため組み込まれる。このように、第１のフィールドが未だ書き込まれているとき、リソグラフィ・システムは、次のフィールドの書き込みを開始することになる。１行の中の最後のフィールドを書き込んだ後、ステージは、ビームレット・ブランカ・アレイの下でウェハ上の次のフィールドの行へ位置決めするため移動することになる。新しい実行は、ステージが−ｘ方向に移動する間に始まることになる。走査偏向の方向は、好ましくは、変化しない。
補正
データパスによって実行されるデータ処理は、様々な種類の補正及び補償を行うため、ある程度の数の異なった調整をビームレット制御信号に与えることがある。これらの処理は、例えば、使用されたレジストの特性の結果として起こる効果を補償するため、近接補正及びレジスト加熱補正を含むことがある。データ調整は、リソグラフィ装置に発生するエラー又は故障を補償するため設計された補正をさらに含むことがある。
荷電粒子リソグラフィ装置の好ましい実施形態では、ビームレット位置、サイズ、電流、又は、ビームの他の特性を補正するため個別の電子ビームレットを調整する設備は、リソグラフィ装置に組み込まれていない。不良は、例えば、ビームレットの位置合わせミス若しくは故障、低若しくは高ビームレット電流、ビームレットの不正確な偏向である。このような不良は、リソグラフィ装置の製造中の欠陥又は公差変動、ビームレットを遮断するか、又は、ビームレットを帯電若しくは偏向させる汚れ又は塵、装置の部品の故障又は劣化などの結果である可能性がある。リソグラフィ装置は、物理的なビーム補正を行う付加的な部品を電子光学カラムに組み込む際に付加的な複雑さ及びコストが生じることを避けるため、そして、このような部品を組み込むことによって余儀なくされるカラムのサイズの増加を避けるため、ビームレットに個別の補正を行う矯正レンズ又は回路を含まない。しかし、ビームレット制御信号の操作、及び／又は、ウェハの付加的な走査は、これらの種類の問題を補償することができる。データパスで発生する故障は、ウェハの再走査と連動した制御信号の操作によって補正されることもある。これらの補正を行う様々な方法が後述される。
冗長走査
上述の荷電粒子リソグラフィ装置の実施形態は、データパス内の多数の光ファイバ及びレーザーダイオードと、各パターン化ビームのための多数の静電レンズ及びデフレクタと、ビームレット・ブランカ・アレイの中の非常に多数のブランカ要素とを有する。故障がこれらの部品のうちの一部で発生するか、又は、これらの部品が劣化するか、若しくは、汚染物による影響を受けることになり、その結果、これらの部品が仕様の範囲内で動作しないというかなりの可能性がある。できる限りシステムの保守の間隔を延長するため、欠陥、又は、仕様から外れたビームレット若しくはデータチャネルを特定する点検が定期的に行われることがある。この点検は、各ウェハ走査前、ウェハの個別の第１の走査前、又は、何らかの他の都合の良い時期に実行されることがある。点検は、例えば、全体がそのまま参照によって本明細書に組み込まれる同時係属中の米国出願第６１／１２２，５９１号に記載されていることを含めて、１回以上のビーム測定を含むことがある。冗長走査の主な目的は、カラム内の故障部品の交換に時間がかかるので、ＥＯカラムで発生する故障を補償することである。しかし、冗長走査は、データパス内の故障に対処するため使用されることもある。例えば、１チャネル内のレーザーダイオードの故障した光ファイバは、このチャネルをオフに切り替え、そして、故障したチャネルによって書き込まれることになっていたストライプを書き込むために冗長走査の間に別のチャネルを使用することにより補正されることがある。
不成功、又は、仕様外のビームレットが検出された場合、このビームレットは、このビームレットによって露光されることになっていたストライプが書き込まれないようにオフに切り替えられることがある。冗長走査と呼ばれる第２の走査は、その後、第１の走査中に省略されたウェハストライプを書き込むため使用される。上述されたようなパターン化ビームレット・システムでは、不成功、又は、仕様外のビームレットを含む完全なチャネルは、オフに切り替えられ、このチャネルのビームレットによって露光されることになっていたウェハフィールドの完全なストライプは、書き込まれないことになる。ウェハ全体の第１の走査を実行した後、冗長走査が欠落ストライプ（そして、故障したビームレットを用いる他のチャネルのための何らかの他の欠落ストライプ）を埋め込むために次に実行されることがある。
冗長走査のため、ウェハは、第１の走査後に開始位置に戻されるが、適切に機能するチャネルが欠落ストライプを書き込むため確実に利用できる位置へ同時にシフトされる。冗長走査のためのパターン・データは、好ましくは、第１の走査の完了後にできるだけ早く冗長走査が開始することを可能にするため、第１の走査中に、リソグラフィ・システムで準備される。好ましくは、第１の走査の終わりと冗長走査の始まりとの間に重大な遅延が存在しないので、冗長走査のためのデータは、好ましくは、適切なノードで瞬時に利用できる。
リソグラフィ装置は、好ましくは、１回の走査において連続的なインラインフィールドを書き込み、そして、機械的走査と平行であるｘ方向で両方向に、すなわち、−ｘ方向及び＋ｘ方向に書き込むことができる。この装置は、さらに好ましくは、通常は、カラムのエッジに位置する予備ビーム（又は、パターン化ビーム）を含む。
適切に機能するチャネルによって冗長走査中に欠落ストライプを書き込むため、ウェハは、適切に機能するビームレットをもつチャネルが欠落ストライプ位置に書き込むため位置決めされるまで、ストライプの数に対応する量でカラムに関してｙ方向及び／又はｘ方向にシフト（オフセット）されることがある。これは、好ましくは、ステージ上のウェハの機械的なオフセットによって達成される。すべての種類のエラー位置（例えば、１番目のチャネルと最後のチャネルの両方の故障）をより良好に取り扱うため、第１の走査と第２の走査との両方のオフセットが必要とされることがある。
マルチパス走査
第１の走査は、「マルチパス走査」型実施形態では、機能するビームレットと同様に欠陥のあるビームレットのための第１の走査を補強するためにも使用することができるが、依然として、冗長走査機能を達成する。マルチパス走査では、ウェハの第１の走査は、フィールドストライプの一部分を書き込み、第２の走査は、ストライプの残りの部分を書き込み、結果としてウェハの各フィールドのストライプの全部が書き込まれる。この原理は、３回の走査又は４回の走査などに拡張することもできるが、走査回数の増加は、ウェハを露光する総時間を増加させ、ウェハスループットを低下させる。よって、２パス走査、すなわち、デュアルパス走査アプローチが好ましい。
ビームレットの故障率は典型的に低いので、第２の走査と冗長走査とを組み合わせることが可能である。ビーム測定は、不成功のビームレット及び仕様外のビームレットを検出するため、第１の走査前に実行されることがある。この情報を使用すると、ウェハのあらゆる画素を機能するビームレットによる走査のため割り当てることになる第１の走査及び第２の走査を計算することができる。冗長走査の場合と同様に、好ましくは、不成功又は仕様外のビームレットが検出されたとき、このビームレットを含むチャネル全体がオフに切り替えられ、別の機能するチャネル（すべてのビームレットが仕様内に入る）は、不成功のチャネルによって書き込まれることになっていたストライプを書き込むため使用される。
様々なアルゴリズムが第１の走査及び第２の走査のため使用されるべきチャネルと、走査毎に必要とされるウェハオフセットとを計算するため使用されることがあり、結果としてすべてのストライプが機能するチャネルによって書き込まれる。２パス走査のため、アルゴリズムは、いずれのチャネルも使用しない各走査の間でチャネルの５０／５０分割を探索する。「強引な」アプローチは、適当な組み合わせを見つけるために様々なチャネル割り付け及びウェハオフセットを試験するため使用でき、又は、より一層洗練された照合アルゴリズムを使用することができる。
このように、このウェハのための総露光電流は、２回（又はこれ以上）の走査の間で分割される。マルチパス走査では、第２の走査（又は、第３の走査若しくは第４の走査など）は、冗長走査の場合と同様に、第１の走査では不成功のチャネルに割り当てられたストライプを走査するため使用されることがある。マルチパス走査は、不成功又は位置合わせに失敗したビームレットの不在時にも使用することができる。２回以上の走査の間で露光電流を分割することは、ウェハの瞬時加熱の問題が小さくなる、という利点がある。各走査のための総ビームレット電流は、低減されるので、各走査によってウェハに加えられた加熱もまた低減される。総熱負荷は、実質的に同じまま保たれるが、加熱は、複数回の走査の全体に亘って拡散され、結果として局所化された又は瞬時的な熱負荷が小さくなる。
複数回の走査を使用することは、データパス内の必要な容量を同様に削減する。各ウェハに対し２回の走査を使用するとき、各走査は、ビームレット制御データの半分しか必要としないので、データパスのデータ伝送容量は、理論的に半分になる。この所要容量の削減は、膨大なデータ伝送容量が要求され、データパスの高コストが関連付けられるので重大である。１チャネルを構成するパターン化ビーム１個当たりに４９個のビームレットを含む上記実施形態に対して、１チャネル当たり約４ギガビット／秒の伝送容量が予想されることがある。個別のパターン化ビームが４９個のビームレットを備える１３，０００個のパターン化ビームを用いる装置は、１つずつが４ギガビット／秒容量をもつ１３，０００チャネルを必要とすることになる。このように、データパスのための所要容量の削減は、重大である。
書き込み戦略
現行の工業規格は、３００ｍｍウェハである。ウェハは、２６ｍｍ×３３ｍｍの最大寸法をもつ固定サイズのフィールドに分割される。各フィールドは、複数のＩＣを生産するため処理されることがある（すなわち、複数のチップのためのレイアウトが単独のフィールドに書き込まれることがある）が、ＩＣは、フィールド境界を越えない。最大サイズが２６ｍｍ×３３ｍｍとすると、単独の標準的なウェハ上で６３個のフィールドが利用できる。より小さいフィールドが可能であり、１ウェハ当たりにより多数のフィールドをもたらすことになる。図５は、フィールドに分割されたウェハと、フィールドを書き込む方向とを示す。フィールドは、ウェハ上の矩形エリアであり、典型的に、最大サイズ２６ｍｍ×３３ｍｍをもつ。ＧＤＳ−ＩＩファイルは、フィールドの特徴的形体を記述する。例えば、完全なフィールドを部分的なフィールドに書き込み、ウェハ境界を越えることにより、部分的（不完全）なフィールドを書き込むことも可能である。
リソグラフィ装置の好ましい実施形態では、装置は、１３，０００個のサブビームを生成し、各サブビームは、４９個のビームレットに分割され、結果として、６３７０００個のビームレット（すなわち、１３０００×４９）を生じる。ビームレット・ブランカ・アレイは、２６×２６ｍｍのエリアに１３，０００個のフォトダイオードと、６３７，０００個の穴を含む。ビームレット・ブランカ・アレイの中の各フォトダイオードは、４９（７×７）個のブランカ穴／ビームレットの制御のための多重化制御信号を受信する。２６ｍｍの距離に亘る１３，０００個のサブビームは、ｙ方向（機械的走査と垂直）に幅２μｍをもち、ｘ方向にフィールドと同じ長さをもつストライプを生じる。各サブビームの４９個のビームレットは、単独のストライプを書き込む。
ウェハは、好ましくは、ｘ方向の後方及び前方の両方向にリソグラフィ装置によって書き込まれる（露光される）。（デフレクタによる）ｙ方向の書き込み方向は、通常は、一方向である。
フィールドのサイズ（高さ）が電子光（ＥＯ）スリットのサイズ（すなわち、ウェハに投影されたときのビームレットの完全なアレイのサイズ）より小さくなるよう選択されるとき（最大サイズ２６ｍｍより小さい）、より多くのフィールドをウェハに置くことができるが、すべての電子ビームレットがウェハへの書き込みのため使用されるのではない。ＥＯスリットは、より多くの回数に亘りウェハを走査することが必要になり、全体的なスループットは、減少することになる。
装置がフィールドにパターンを書き込むとき、ある時点で、ビームレット・ブランカ・アレイは、次のフィールドに入り、フィールドの中でのパターンの書き込みを開始するので、装置は、同時に２フィールドで書き込むことができるべきである。フィールドが十分に小さい場合、装置は、同時に３フィールドを書き込むことができるべきである。
１６個のフォトダイオードだけが９（３×３）個のブランカ穴／ビームレットの制御のための多重化制御信号を個々に受信するビームレット・ブランカ・アレイの簡略形が図３及び図４に示される。ブランカ電極が関連付けられたブランカ穴は、ビームレット（電子ビーム）を遮断又は通過させることができる。ブランカ穴を通過するビームレットは、ウェハ表面上のレジストに書き込むことになる。
図３には、平行投影書き込み戦略のためのブランカ穴の配置が示され、図４には、垂直書き込み戦略のための配置が示される。図４では、ビームレットのためのブランカ穴は、ストライプの全幅に亘って分布し、すなわち、各ビームレットは、書き込み（走査）方向に直交する方向で近傍ビームレットから等距離に位置合わせされている。このことは可能であるが、穴の数が少ない場合、ビームとビームレット電流との間の比率の点で、この配置の効率は、非常に低くなる。効率の尺度は、充填比であり、充填比とは、ブランカ穴の総面積と１個のパターン化ビームのための穴がグループ化されている面積との間の比率である。充填比は、電流入力（ビーム電流）及び電流出力（合計ビームレット電流）の点で特殊なグリッド図形の効率を評価するため有用である。ビームレット穴のグループの面積の方が小さいとき、充填比は、より好ましい値に増加することになる。
穴の数が少ない場合に十分に機能する書き込み戦略は、「平行投影」書き込み戦略であり（図３を参照）、この戦略では（最も簡単な形式で）個別のビームレットは、インターリーブされ、（図８Ｂに示されているように）全ストライプ幅を書き込む。このような書き込み戦略は、米国特許出願第６１／０５８，５９６号に記載され、この出願は、全体がそのまま参照によって本明細書に組み込まれる。
走査線
ビーム・デフレクタ・アレイ１１９は、すべてのビームに対して並列に三角形状偏向信号を生成することになる。偏向信号は、図６の概略図に示されるように走査フェーズ及びフライバック・フェーズを含む。走査フェーズ中に、偏向信号は、（オンに切り替えられたとき）ビームレットをｙ方向にゆっくり移動し、ビームレット・ブランカ・アレイは、ビームレット制御信号に応じてビームレットをオン及びオフに切り替えることになる。走査フェーズ後、フライバック・フェーズが始まる。フライバック・フェーズ中に、ビームレットは、オフに切り替えられ、偏向信号は、次の走査フェーズが開始することになる位置へビームレットを素早く移動する。
走査線は、走査フェーズ中のウェハの表面上のビームレットのパスである。特殊な手段がない限り、走査線は、正確にｙ方向に沿ってウェハに書き込みをすることはないが、同様にｘ方向への連続的なステージ移動のため、小さいｘ方向成分で僅かに歪むことになる。このエラーは、ステージ移動に一致させるため小さいｘ方向成分を偏向フィールドに加算することによって補正されることがある。この補正は、データパスがこのエラーを補正する必要がないようにＥＯカラムで取り扱われることがある。ステージ移動は、ｙ方向偏向走査速度に比べて遅いので（典型的なｘ：ｙ相対速度比は、１：１０００でもよい）、このｘ方向成分は小さい。しかし、このｘ方向成分の影響は、パターン化ビームを用いるシステムにおいて著しく増大する。第１に、偏向速度は、パターン化ビーム１個当たりのビームレットの数に比例して低下されることがある。第２に、（図３、図４及び図９の実施例に示されるように）ビームレットのアレイの傾斜のため、ウェハ上の走査線の歪みは、異なるビームレットによって作られる走査線間の距離を変化させることになる。十分に大きい歪みは、走査線の重なり合い、又は、相互の位置の変化を生じることになる。
走査線（図６の右側を参照）は、開始オーバースキャン区間と、パターン区間と、終了オーバースキャン区間との３区間に分割される。ビームレットは、ｙ方向に沿って偏向される。ビームレットが偏向される距離は、典型的に、ビームレットのストライプが書き込むべき幅より広い。オーバースキャンは、ビームレットが書き込む位置をシフト及びスケーリングする余地を与える。オーバースキャンは、片側の過剰である。ストライプ幅が２ｐｍ、かつ、オーバースキャンが０．５ｐｍ（又は２５％）である場合、結果として、走査線長さは、３ｐｍになる。走査線ビットフレームのオーバースキャン区間は、パターンを書き込むため使用されないビット（パターン区間ビット）を保持する。オーバースキャンビットは、常にオフに切り替えられるが、ファイバを介して送信される。走査線ビットフレームのパターン区間は、ラスタライズされたパターンを記述するビットを保持する。本区画において、ビットは、特徴的形体を書き込むためオン及びオフに活発に切り替えられる。
図６（左側）では、走査線は、１個のビームレットだけがストライプを書き込んでいる状況に関して描かれている。偏向サイクル中のビームレットのパスは、Ａ−Ｂ−Ｃである。ＡＢは、走査フェーズ中の走査線移動であり、ＢＣは、ビームレットがオフに切り替えられている間のフライバックである。ストライプ境界は、Ｄ及びＥで印が付けられている。図６の右側で、オーバースキャン区間及びパターン区間が特定される。走査線に亘ってビームレットを切り替えるビームレット制御信号のビットの全体集合は、走査線ビットフレームと呼ばれる。
走査線全体の間に、ビームレットは、リソグラフィ・システムによって制御される。オーバースキャン区間では、ビームレットはオフに切り替えられることになる。パターン区間では、ビームレットは、ウェハフィールドに書き込むため必要とされる特徴的形体に応じて切り替えられる。オーバースキャン区間とパターン区間の両方に対する走査線ビットフレームの中のビットは、ビームレット・ブランカ・アレイへ転送されるべきデータを表現する。オーバースキャン区間の中のビット／画素は、役に立たず、データパスの帯域幅を無駄遣いするように見える。しかし、オーバースキャン区間におけるビット／画素は、すべてのビームレットが全ストライプ幅を書き込む場合に（平行投影）、書き込み戦略が使用されるとき、（パターンシフト及びパターンスケーリングのような）補正の余地を与え、ステッチングアルゴリズムを生じる余地を与え、ビームレットのためのブランカ穴のｙ位置の差が生じる余地を与えることができる。
ビームレット及びある一定の画素サイズを制御するビームレット制御信号の固定ビットレートを仮定すると、走査線は、固定長ビットフレームである走査線ビットフレームにマップすることができる。
図７では、パターンオフセット及びパターンスケーリングの両方のための例が与えられる。走査線Ａは、オフセット又はスケーリングのない通常の走査線であり、走査線を書き込むビームレットは、望ましい特徴的形体を正確にウェハ上で露光するため、正確に位置合わせされ、正確に偏向される。走査線Ｂは、ビームレットの位置合わせミスのためストライプと最適位置合わせされていない。これは、ビームレット切り替えのタイミングを調整し、ビームレット制御信号の中のデータをフル画素１個分シフトすることにより補正することができる。これは、走査線ビットフレームの内側で制御ビットをシフトすることにより達成することができる。
走査線Ｃは、例えば、局所的に標準より弱いビームレットの偏向のため、ストライプ境界Ｄ及びＥの内部に収まるように正確にスケーリングされていない。したがって、パターン区間は、制御信号のより多くのビットを消費するが、オーバースキャン区間は、より少ないビットを使用する。ストライプを書き込むべきパターンは、ストライプ幅に対しより多くのビットを必要とする。ビットフレームの観点から、シフティング及びスケーリングは、フル画素分解能に限り行うことができる。しかし、ラスタライゼーションプロセスは、サブ画素分解能補正（例えば、０から１画素）を取り扱うことができる。両方を組み合わせることは、２．７画素のシフトのようなシフトを許容することになる。
ビームレット書き込み戦略
上述された実施形態では、各サブビームは、４９個のビームレットに分割され、チャネルは、ストライプを書き込むための４９個のビームレットを結合する。ストライプを書き込む多数の異なる書き込み戦略が存在する。ビームレット書き込み戦略は、どのようにビームがストライプ書き込みのため配置されるかを定義する。スキームは、スタッキング、インターリービング、又は、オーバーラッピングの組み合わせでもよい。ビームレットは、走査及びフライバックの２フェーズで偏向される。走査フェーズ中に、ビームレットは、ウェハの上でビームレットの走査線に沿って（ビームレットがオンに切り替えられたとき）偏向される。走査線ビットフレームのパターン区間は、望ましいチップ特徴的形体を露光するビットパターンで充填されることになる。
図８には、４個のビームレットを使用してストライプを書き込む可能なインターリービングスキームとしていくつかの例が示される。これらの例は、どのようにビームレットがリアルタイムで書き込むかを示さないが、書き込みが終了したとき、どのビームレットがストライプのどの部分を書き込んだかを示す。
例Ａは、ビームレットを積み重ねることを示す。あらゆるビームレットは、このビームレットの固有のサブストライプに書き込む。この構成のため、各ビームレットは、ビームレットがフライバックする前に少数のビットだけを書き込む。偏向信号の周波数は高くされ、振幅は低くされる。この書き込み戦略は、グループ幅（ビームレットの個数Ｎ×投影ピッチＰｐｒｏｊ）がストライプ幅（垂直投影）に等しくなるようにグループ内のビームレットが配置される場合に適している。
垂直投影は、書き込み戦略の１系統である。垂直投影の基本形式のため、すべてのビームレットは、小さいサブストライプを書き込む。サブストライプの幅は、ストライプ幅の一部分である。ブランカ穴のグリッドのサイズは、典型的に、ストライプ幅に関係する。
例Ｂでは、ビームレットは、全ストライプ幅に亘ってインターリーブされる。偏向信号の周波数は低くされ、振幅は大きくされる。インターリービング走査線とうまく合う書き込み戦略は、平行投影書き込み戦略である。特に、グループ内のビームレットの数が比較的低い場合、この戦略は、より小さいグループサイズと改良された充填比とを可能にする。ビームレットの数が少ないため、ウェハ上のグループの寸法は、合理的な充填比のため、ストライプより著しく小さい。この書き込み戦略（平行投影）のため、グループ内の特別な数のビームレットのため実現された一連の画素サイズと、ある一定のビームレットピッチとを計算することができる。その結果、画素サイズは、任意値ではない。走査線ビットフレーム内の追加ビットは、ビームレット・ブランカ穴とストライプの中心との間の最悪状況のオフセットを補償するため追加されることがある。
平行投影は、書き込み戦略の１系統である。平行投影のため、すべてのビームレットは、インターリーブ式に全ストライプ幅を書き込む。ブランカ穴のグリッドは、ストライプ幅と関係しない。
例Ｃは、インターリービングとスタッキングとの組み合わせである。例Ｄのため、連続的なインターリーブ状の層がレンガ壁のように重なり合う。実施例Ｃと比較すると、この構成は、ビームレット間のより良好な平均化を行うことになる。ストライプ境界に、ストライプ境界に亘って書き込むことになるビームレットが存在する。
図８は、どのように走査線がストライプを充填するかについての例を示す。書き込み戦略は、ビームレット・ブランカ・アレイ上のビームレットのための穴のパターンを使用してどのように走査線が書き込まれることになるかを決定する。「平行投影」書き込み戦略の１つの利点は、この戦略の効率である。１個の電子ビームがビームレットを作るため使用される。この戦略の効率は、穴のグループの面積（ビーム入力電流）に対する穴の総面積（ビームレット出力電流）の比率に依存する。比較的少数（４９）の穴に対し、ビーム（ビームレットのグループ）の面積は、許容可能な効率のため小さくされる必要がある。「平行投影」のため、ビーム（グループ）サイズは、ストライプ幅より小さい。
画素サイズは、重要なシステムパラメータである。（穴の）ブランカグリッドと画素サイズとの間の関係は、後で説明される。
図９は、簡略化されたビームレット・ブランカ・アレイを示す。各ビームレットに対し、ビームレット・ブランカ・アレイの中に対応する穴が存在し、各穴にブランカ電極が存在する。ブランカは、ブランカ電極の電源を入れるか、又は、電源を切ることによりビームレットをオフ又はオンに切り替えるためエレクトロニクスを含む。単純な実施例として、僅か４個の穴しか含まないアレイが示され、パターン化ビームは、４個のビームレットからなる。
グリッドの下に、図８のパターンと同様に、５行の走査線パターンが描画されている。５行は、１〜５の範囲にある特別なＫの値に対して描かれる。Ｋは、例えば、走査間のステージの移動によって引き起こされる走査線の間の距離に関係する係数である。異なった係数Ｋは、ｘ方向でのステージ移動の相対速度と、ｙ方向での偏向速度（走査フェーズ及びフライバック・フェーズ）とを調整することにより実現することができる。
図９のＫ＝１に対する行には、ステージがグループ幅の距離を移動するとき書き込まれることになるパターンが示される。走査線の間の距離は、この投影のためのブランカ穴の間の距離、すなわち、投影ピッチ（Ｐｐｒｏｊ）に等しくされる。実際に、投影ピッチは、画素サイズより遙かに大きくされ、定数（リソグラフィ装置の設計パラメータ）である。図９の他の行は、ステージがグループサイズの整数分の１の割合だけ移動するとき、ｘ方向における走査線距離に起こることを示す。Ｋは、この割合である。
Ｋの一部の値は、前の走査線の上書きをもたらすことになる。これらのＫの値は、使用されるべきでない。これを回避するＫの値は、等式ＧＣＤ（Ｎ，Ｋ）＝１によって定義され、ここで、ＧＣＤは、最大公約数を示し、Ｎは、１チャネルのためのビームレット・ブランカの中の穴の数（すなわち、各パターン化ビームの中のビームレットの数）であり、Ｋは、グループサイズに対するステージ移動の割合である。グリッドの中の穴の数とＫの値との最大公約数が１に等しい場合、Ｋの値は、許容可能である。値Ｋ＝５を使用するとき、走査線間の距離は、同じ倍率で同様に減少することになる。「平行投影」を使用し、適切なＫの値を選択すると、画素サイズ（少なくともｘ方向）を決定できる。しかし、制約は、固定した画素サイズの系列だけがここから生じることである。係数Ｋは、偏向周波数とステージ速度とを連結する。
図６５は、上の実施例での係数Ｋ＝１及び下の実施例での係数Ｋ＝３を用いる書き込み戦略を示す。図６６は、４個のビームレットを有するパターン化ビームのためのＫの可能な値を示す。
４９個の穴（例えば、７×７形アレイ）のグリッドに関する実施例が図１０の表に与えられ、この表は、（典型的な穴サイズを仮定すると、２５％の充填比を与えることになる）ビームピッチ６１ｎｍを仮定して、Ｋのいくつかの有効な値に対するｘ方向での画素サイズ（ナノメートル単位）を記述する。これらのパラメータに対し、投影ピッチＰｐｒｏｊは、８．６ｎｍになる。この図形のグリッド幅は、Ｗｐｒｏｊ＝４１４ｎｍになる。したがって、ビットフレームは、書き込み戦略シフト±２０７ｎｍを取り扱うことができる。
図１１は、ビームピッチＰb、投影ピッチＰproj、グリッド幅Ｗproj、及び、チルト又は傾斜角αarrayを含む使用された用語の一部の定義を示す９個のビームレットのアレイの図である。図６３は、４個のビームレットのアレイを示す別の実施例である。
図５７は、パターン化ビーム１個当たりのビームレットの数（Ｎpat_beams）と、アレイチルト角（αarray）と、投影ピッチ（Ｐproj）と、Ｋ係数とに依存した画素サイズ及びグリッド幅の表を示す。大きい画素サイズは、生成され、データパスを介して送信される必要がある制御データの量を削減し、そして、スループットを増大するため望ましい。しかし、画素のサイズは、望ましいＣＤ及びレジスト特性によって制限される。表中、ｘ方向には３．５ｍｍの最適画素サイズ（ＬpixX）が仮定され、左から４列目は、投影ピッチ及び最適画素サイズに基づくＫの計算値を示す。パターン化ビーム１個当たりのビームレットの数を仮定して許容可能であるＫの最近接値は、左から５列目に示されている。６列目及び７列目は、所定のパターン化ビーム１個当たりのビームレットの数と、アレイチルト角と、投影ピッチと、Ｋ係数とに対して結果として生じることになる画素サイズ及びグリッド幅をナノメートル単位で示す。
より大きいＫは、（ステージ移動と比較して）より速い偏向走査速度を示し、結果としてｘ方向により小さい画素を生じる。一定データ率で、画素は、ｙ方向により大きくなるので、画素形状は、おおよそ正方形から長方形まで変化する。
ビームレット書き込み戦略補正
ビームレットは、重ならない走査線を書き込むことができるようにＥＯスリットに対しある角度で方向付けられる。偏向方向に対するＥＯスリットのチルトは、図１１に示されるように、ｙ方向に位置差を生じさせる。この位置差は、補正されることがある。あらゆるビームレットに対し、このシフトの値は、投影ピッチの倍数である。図１１では、上部穴と中心穴との間の差は、Ｗｐｒｏｊ／２に等しい。これらの値は、結果としてフル画素シフト成分とサブ画素シフト成分とを生じる。フル画素シフト成分は、好ましくは、常に補償されるが、サブ画素成分は、リアルタイム・ラスタライゼーションを使用したときに限り補償することができる。
多重化、フレーミング、符号化及び同期化
システムコストを削減するため、１つの光ファイバが多数（例えば、７×７＝４９）のブランカ穴を制御するため使用されることがある。一実施形態では、各ファイバを介して送信された連続的な制御ビットは、ビームレット・ブランカ・アレイの連続的なブランカ穴を制御するため（すなわち、一連のビームレットを制御するため）使用される。一実施形態では、各ファイバは、単独のパターン化ビーム上の４９個のビームレットの制御のための４９個のサブチャネルに対する制御情報を送信するチャネルを備える。この制御情報は、各ビームレットのためのブランカ電極へ供給される前に、最初に一時記憶することが可能であるか、又は、制御情報は、一時記憶なしにそのまま供給することが可能である。バッファは、この目的のためビームレット・ブランカ・アレイに設けることができる。インターリーブ型／多重化型サブフレームを含むデータパスの略図は、図５５に示され、各ビームレットに対する個別の制御ビットを分離するために多重化サブチャネルを復号化するため行選択器及び列選択器を使用する逆多重化スキームの略図は、図５６に示される。
同期化の目的のためと、制御情報ストリームの中のどのビットがどのビームレットに属するかを示すため、図１２の実施例に示されるように、ある種のフレーミングが好ましくは使用される。本実施例では、フレーム開始標識ビット（本実施例では７ビット）がビームレット・ブランカ上のフレーマが同期化される繰り返しパターンの中で使用される。
ＤＣ平衡型シーケンスがＡＣ結合型光送信機の使用と、フォトダイオード側での自動閾値調整とのため必要とされるとき、ある種の符号化が好ましくは使用される。一実施例は、例えば、８ｂ／１０ｂ符号化である。しかし、この符号化は、結果としてより高いビットレートをもたらし、８／１０ビット符号化がビットレートに２５％を加える。
信号のフレーミング及び符号化は、例えば、フレームの開始に印を付けるため、特定の符号化語を使用することによって組み合わせることがさらに可能である。
各チャネルは、ある程度の数の個別のビームレット（例えば、４９ビームレット）のためのデータを搬送することになる。情報は、データパスからブランカへ直列方式で送信されることになる。ブランカでの逆多重化及び同期化の実施に依存して、直列データ伝送に起因して異なる時点で異なるビームレットに対する制御情報を受信するブランカから生じる「ブランカ・タイミング・オフセット」を補償する必要性があるかもしれない。いくつかのビームレット同期化選択肢が考えられる。同期化実施は、主として、ブランカ上での実施の可能性に依存する。
ビームレットの同期化は、様々な方式で行われることがあり、例えば、すべてのビームを１つの同期化信号に同期化し、列内のすべてのビームレットを同期化し、行内のすべてのビームレットを同期化し、又は、ビームレットを同期化しない。７×７形アレイに配置されたパターン化ビーム１個当たりに４９個のビームレットを含む実施形態に対して、すべてのビームレットを１個の同期化信号に同期化するため、４９個のビームレットのための制御データは、一時記憶され、ビームレットを切り替えるための４９個のブランカ電極の１つずつに同時に供給されることがある。列内のすべてのビームレットを同期化するため、各列内の７個のチャネルのための制御データは、一時記憶され、ビームレットのこの列のための７個のブランカ電極に同時に供給されることがある。行内のすべてのビームレットを同期化するため、各行内の７個のチャネルのための制御データは、一時記憶され、ビームレットのこの行のための７個のブランカ電極に同時に供給されることがある。同期化が実行されないとき、全部で４９個のビームレットの制御データは、データがブランカによって受信されたとき、ブランカ電極へそのまま供給されることがある。
列同期化、行同期化、又は、同期化なしのため、個別のビームレット画素タイミングは、異なることになる。ビームレット間にタイミング差があるとき、差は、ｙ方向に画素をシフトすることによって補償できる。このシフトは、常にサブ画素の範囲内に存在することになる。シフトは行ビームレット結合に依存するので、補償はラスタライゼーションがリアルタイムで実行されたときに限り可能である。
ステッチング
フィールドは複数のビームによって書き込まれるので、ステッチングは、好ましくは、異なるビームによって書き込まれたビームの部分間で使用される。ステッチングエラー（近傍ビームによって書き込まれたパターンに対する１個のビームで書き込まれたパターンのシフト）は、結果として２種類のリソグラフィックエラー、すなわち、臨界寸法（ＣＤ）エラー（ステッチング境界での線があまりに厚いか、又は、あまりに薄い）と、オーバーレイエラーとを生じる。オーバーレイエラーに対し、５ｎｍは、典型的に許容される。ステッチングアプローチは、ステッチングエラーから生じるＣＤエラーを免れる方法である。様々なステッチング戦略が使用されることがある。これらの戦略は、例えば、ノー・ステッチング、ラギッド・エッジ、ソフト・エッジ、スマート・バウンダリである。
ステッチングなし戦略に対し、ビームの良好な位置合わせを除いて、特殊な手段が必要とされない、と予想される。あるビームは、他のビームが始まる場所で終わる。位置合わせミスの場合、線は、線量が非常に低いか、又は、非常に高い場所に現れることになる。ビームスポットは、この効果をある程度まで平均化することになる。しかし、ノー・ステッチングは、好ましくない。
ラギッド・エッジ・ステッチング戦略は、例えば、米国特許出願公開第２００８／００７３５８８号に記載され、この出願公開は、全体がそのまま参照によって本明細書に組み込まれる。
ソフト・エッジ戦略に対し、ビームの書き込み範囲は、重なり合うことになる。図５８Ｂは、ソフト・エッジ戦略を例示する図を示す。パターンは、（ディザリング前に）２個のビームが書き込む両端で次第に消える。この戦略は、図中に１μｍソフト・エッジとして示された、エラーがエリア全体に拡散されるという作用がある。この戦略の副作用は、ある一定の画素が２重に（すなわち、線量２００％で）書き込まれる可能性がある点である。比較的大きいビームサイズのため、線量は、いくつかの画素の間に広がることになる。
スマート・バウンダリ戦略は、重なり合った書き込み範囲を定義するが、このエリアの中で１回のビーム書き込みだけを許可する。図５８Ａは、スマート・バウンダリ戦略を例示する図を示す。図示された実施例では、１００ｎｍの重なり合いの書き込み範囲、例えば、４ｎｍ画素を使う２５個の画素が使用される。２つのストライプ又はフィールドの間の境界又は境界付近でのパターン・データの特徴的形体の重要な部分が特定され、一方のストライプ又はもう一方のストライプの中に入れられることになる。この結果として、２つのストライプの間の実際の書き込み境界は、特徴的形体の重要な部分を横切ることを避けるため移動されるので、重要な特徴的形体は、単独のビームによって常に書き込まれることになる。
ソフト・エッジ・ステッチング戦略は、両方の境界が次のストライプのエリアで滑らかに徐々に消える戦略である。ソフト・エッジ・ステッチング戦略に対し、最大オーバースキャン長０．５μｍが使用されることがある。５ｎｍのステッチングエラーが発生する場合、この結果として、５ｎｍ×線幅のエリアに１００％線量エラーを生じる。ステッチング重なりが１μｍである場合、１００％線量エラーは、１００％×５ｎｍ／１μｍ＝０．５％まで低減される。総線量エラー量は、３％にセットされることがあり、０．５％線量エラーは、この線量エラー量からのステッチングエラーに与えるため合理的な量である。
ステッチング方法（ソフト・エッジ又はスマート・バウンダリ）と、オーバースキャン長は、走査毎の選択物でもよい。オーバースキャン長を短縮することは、結果として、装置のスループットを高くすることになる。ユーザは、好ましくは、ソフト・エッジ・ステッチング戦略、又は、スマート・バウンダリ・ステッチング戦略のいずれかと、ソフト・エッジのサイズとを選択することができる。
所要データパス容量の削減
２回の走査を伴うマルチパス走査の使用は、結果として、最大容量の半分で書き込みを行うリソグラフィ装置をもたらす。この書き込み容量の削減は、データパスのため必要とされるハードウェアの量の著しい減少を可能にする。
チャネルは、データパス内の作業の単位である。チャネルは、走査中に１個のストライプを書き込む能力をもつ。リアルタイム処理に関連するデータパスの要素は、高速メモリと、処理ユニットと、レーザーと、ファイバと、ブランカとである。１回の走査に対しチャネルの５０％だけがアクティブ状態であるため、処理ユニットの個数は、おおよそ同じ倍率で削減されてもよい。
同時により少ないチャネルをストリーミングする処理ユニットの減少は、以下の利点、すなわち、１チャネル当たりに必要とされるロジックセルの削減、チャネルの１ノード当たりに必要とされる高速メモリ帯域幅のハードな限界、及び、必要とされる高速メモリ記憶サイズのできる限りの削減をもたらす。処理ユニットの個数の削減は、処理ユニットと適切なチャネルのためのレーザーとを接続する方法が存在しなければならない、及び、特に、多数の引き続く（クラスタ）チャネルエラーの場合に、新しい制約が走査を失敗させるかもしれない、という不利点もある。
ノードの概念は、以下の説明中で使用される。ノードは、Ｙ個の（光）チャネルが接続され、Ｘ個の処理ユニットを利用することができる。図１３は、このようなノードのモデルを示す。市販されている電気・光（Ｅ／Ｏ）変換装置は、典型的に、１２個のチャネル（すなわち、Ｙ＝１２）を収容している。Ｅ／Ｏ変換装置（例えば、レーザーダイオード）は、処理ユニットからの電気制御データを、光ファイバを介してリソグラフィ装置のブランカへ送信される光データに変換する。Ｅ／Ｏ変換装置を駆動する処理ユニット（例えば、プログラマブル・ゲート・アレイ、ＦＰＧＡ）は、Ｘ個のチャネルを収容する。Ｘ＊Ｙ個の交差ポイントは、いずれかの処理ユニットをいずれかのＯ／Ｅ変換装置へ切り替えるため使用されることがある。Ｘ＊Ｙ個の交差ポイントは、別個の装置であるか、又は、処理ユニットの中に一体化されている。交差ポイントを用いると、いずれかの処理ユニット出力（Ｘ）をいずれかのデータパス出力（Ｙ）へルーティングすることが可能である。
一部の光チャネルが機能しない場合、最初に、すべてのストライプ位置が少なくとも１個の適切な現用チャネルによってカバーされる第１の走査と第２の走査との間のシフトの可能性を判定する必要がある。可能なシフト位置が既知であるとき、利用可能な処理ユニットが走査と走査との間に割り付けられ、ストライプの１００％をカバーしているかどうかが判定される。
図１４では、走査１回当たりのチャネル位置が概念図に示される。図１４に示されたストライプ（青）は、チャネルエラーと２個の個別のシフト値とのこの特殊な組み合わせを用いて書き込まれる。重なり合ったチャネル位置と重なり合わないチャネル位置とを区別することが重要である。重なり合ったチャネル位置にあるストライプは正確に書き込まれるべきであるため、走査のうちの１回に対しこの位置で現用チャネルを利用できることが必要である。重なり合わないチャネル位置に対し、第１の走査と第２の走査との間のウェハのシフトは、結果として、１回の特別な走査に限りストライプを書き込むことが可能である２つの領域を生じることになる。この領域において不成功のチャネルは、良好なチャネルの系列を遮断することになる。最も左側のチャネルエラー（図中、このチャネルエラーを指示する赤矢印を参照）は、ストライプがこの右側で開始することを余儀なくさせる。左側でチャネルは使用できない。典型的に、シフティングは、（２回の走査を使用して）エラーを含まない重なり合った領域を取得するため使用され、重なり合った領域の中の一部のチャネルは、必要な数の書き込むべきストライプに達するため使用されることがある。
重なり合わない領域の中の位置を書き込むことができない可能性は、重なり合った領域の中の位置を書き込むことができない可能性よりかなり高い。したがって、典型的に、重なり合わない領域の中の「良好なチャネル」の系列は短い。したがって、１２８７０個のチャネルを使用して２回の走査において１３０００個のストライプをカバーすることは、重なり合わない領域における良好なチャネルの比較的大きい系列の利用可能性に非常に大きく依存するので困難になる。１３１３０個のチャネルを使用して２回の走査において１３０００個のストライプをカバーすることは、この成否が重なり合わない領域に殆ど依存しないので、遙かに容易になる。実際には、ストライプの完全な系列は、重なり合った領域で見つけられる可能性が高い。
処理ユニットの個数を削減するとき、新しい制約が取り入れられる。適切なシフトを見つけることの他に、第１の走査及び第２の走査に対しチャネルへの処理ユニットの成功した割り付けを見つける必要がある。図１５では、この実施例が示される。この実施例に対し、５個のチャネル及び３個の処理ユニットを管理するノードを仮定する。白丸は、チャネルがオフに切り替えられたことを示し、黒丸は、使用中であり、かつ、処理ユニットが割り付けられたチャネルを示す。赤十字形は、チャネルエラーを示す。特殊な走査に対してノード内でアクティブ状態である処理ユニットが最大３個であるという制約を侵害するノードは存在しないことを検証することができる。
図１６は、重なり合わない領域に対しチャネルより少ない処理ユニットを使用する結果を示す。同図は、ノードに対し、１チャネル当たり３個の処理ユニットという制約で良好なチャネルの最大系列が取得されることを示す。最大長さは、１ノード当たりの処理ユニットの個数の２倍に一致する。他のシフト値に対し（図１６のシフトは理想的なシフトである）、重なり合わない領域の中の有用な系列は、実質的により小さくされることになる（シフトが１ずつ増加するとき何が発生するかを参照）。このように、重なり合わない領域の中のチャネルは、（処理ユニットの量の削減を考慮しない）以前よりさらに一層役に立たない。
重なり合わない領域の中のチャネルの利用率の悪化の他に、同じ制約に基づく別の弱点が重なり合った領域において現れる。重なり合った領域では、１ノード当たりの処理ユニットの個数の削減は、エラーの系列（エラークラスタ）に対する感度に形を変える。１２チャネルをもつノード１個当たりに７個の処理ユニットという構成に対し、処理ユニットの個数の２倍に１を加えた数のクラスタは、結果として、割り付けの不成功を招くことになる。クラスタが単独のノードにマップされた場合、割り付けは、処理ユニットの個数に１を加えたサイズのクラスタに対して失敗する。クラスタの取り扱いが現実のボトルネックであるときはいつでも、ノードサイズを増大する可能性が依然として存在する（例えば、２４個のチャネルと１４個の処理ユニット）。これは、大型クラスタに対する感度を低下させることになる。システムは、チャネルエラーに対してある程度のレベルまで頑強であることが重要である。同様に、処理ユニットの数を削減する場合、チャネルエラーに対する頑強性は、合理的なレベルで保たれる。
冗長走査の概念のための主要なパラメータは、ストライプ数と、チャネル数と、予想エラーチャネル数と、予想エラークラスタサイズと、１ノード当たりのチャネル数と、１ノード当たりの処理ユニット数とである。チャネルエラーを特定した後、システムは、結果的に必要なストライプ数以上の長さをもつ「良好な」系列を生じる可能なシフト組み合わせを見つけることになる。「良好な」系列は、重なり合わない領域における「良好な」チャネル位置、又は、少なくとも１個のチャネルが「良好」である重なり合った領域における位置のいずれかからなる。このプロセスは、結果として、シフトのリストと、「良好な」領域の開始及びサイズとを生じることになる。
チャネルと処理ユニットとの間に１対１の関係がある場合（すなわち、データパス容量の削減がない場合）、ウェハシフトの成功が成功の条件である。チャネルより処理ユニットが少ない場合、割り付けの成功は、付加的な要件である。割り付けは、すべてのストライプ位置が「良好な」チャネルだけを使用して２回の走査のうちの一方によって書き込まれるときに成功する。走査１回毎に、ノードは、利用できる数より多くの処理ユニットを割り付けることができない。
可能な割り付け戦略は、最初に、ある種のストライプ位置を書き込むべきチャネルを割り付ける。これらの位置は、典型的に、一方の走査のうち、もう一方の走査のうちのエラーチャネルに対応する重なり合わない領域の中の位置及び重なり合った領域の中の位置である。いずれかのノードが利用可能な数より多くの処理ユニットを必要とする場合、割り付けの試みは、失敗することになる。
一方側から開始して、割り付けは、ストライプ位置の中を反復的に進行する。処理ユニットは、最先に範囲を出ることになるノードから割り付けられる。このようなノードが完全に割り付けられた場合、他の走査からのノードは、位置を書き込む処理ユニットを割り付けるべきである。いずれかのノードが利用可能な数より多くの処理ユニットを必要とする場合、割り付けの試みは、失敗することになる。先に拒絶された場合に割り付け可能性を見つけて、より良好な結果をもたらす他の戦略が使用されることがある。
割り付けスキームの失敗の典型的な理由は、重なり合わない領域における制約の失敗、処理ユニットの予備なし、及び、エラーの大型クラスタである。特別な場所でのエラーチャネルと組み合わせた特別なシフト値は、多くの場合に、結果として割り付けの失敗をもたらす。デュアルパス走査に対し、予備処理ユニットは、ノードが役目を果たすべきチャネル数の半分を超えた処理ユニットであり、例えば、１ノード当たりに１２個のチャネルと、６個の処理ユニットとの構成は、予備処理ユニットがない。
エラーの大型クラスタは、最終的に、特別なノードの中でこの個数の処理ユニットを使い果たすことになる。クラスタは、１個又は２個のいずれかのノードがエラー位置での書き込みのため処理ユニットを割り付けるべきであるかどうかを判定するので、クラスタの影響力は、クラスタの位置に大きく依存する。１２個のチャネルをもつノード１個当たりに７個の処理ユニットに対し、１個のノードは、最大で７個のエラーを吸収可能であり、２個のノードは、最大で１４個のエラーを吸収することができる。
図１７〜図２３は、リソグラフィ装置の容量に関係してデータパスの容量を変える効果を決定するためにシミュレーション実験の結果を示すグラフである。グラフは、５０回の実験のうちの成功の回数を示す。成功とは、成功したシフト及び割り付けが見つけられたことを意味する。多くのシミュレーションは、おおよそ単独のパラメータを変えるので、特に断らない限り使用されるデフォルトパラメータ集合：ストライプ数＝１３０００、チャネル数＝１３１３０、１ノード当たりの処理ユニット数＝７、及び、１ノード当たりのチャネル数＝１２が定義される。
７個の処理ユニットを使用する１２個のチャネルをもつノードは、１２／７構成と呼ばれる。図１７では、大型エラークラスタが存在しないこと（小型自然クラスタリングだけ）を仮定して、１ノード当たりに様々な個数の処理ユニットの影響が示される。１２個のチャネル当たりに５個の処理ユニットという構成は、常に失敗することになるので、１２／６構成は、削減のため考慮される下限である。１２／１２構成は、事実上、処理ノードが削減されない構成である。この構成の成功は、シフト成功を見つけることだけ（割り付け制約なし）に依存する。シミュレーション結果は、１２／１２構成と比べて１２／６構成及び１２／７構成に対して頑強性が僅かに減少することを示す。
図１８は、図１７と同じ構成へのエラークラスタの影響に焦点を当てる。１２／６構成は、ノード内の予備処理ユニットの不足によって引き起こされたサイズ５をもつエラークラスタに対し特に高感度である。重要な場所における１回のエラーは、実行の失敗の原因となる。１２／７構成及び１２／１２構成は、サイズ５のクラスタに対し特別な感度を示さない。
チャネルの個数を変える影響が図１９に示される。重なり合わない領域は、処理ユニットの個数を削減する場合、殆ど役に立たない。これは、１３０００個のチャネルの使用に対する悪い結果を説明する。より多くのチャネルを用いる構成は、主として重なり合った領域を拡大するので、「良好な」系列と共により多くのシフト機会をもたらすことになる。シミュレーション実験は、２００個のエラーを伴う１３１３０個のチャネルが、結果として、平均で２６回のシフト成功を生じ、１３２６０個のチャネルは、結果として、同じ個数のエラーに対し、平均で４１回のシフト成功を生じることを示す。１３０００個のチャネルの使用は、平均で１４回のシフト成功だけをもたらす。チャネルの個数の増加は、典型的な１２／７構成に対する頑強性を高める。
図２０は、先行シミュレーションが５個のエラークラスタの影響と共に拡張されたときの結果を示す。重大な影響は、チャネル数を変化させることに併せて観察されなかった。
上述されるように、頑強性は、処理ユニットの個数を１２から７まで削減するときに減少し、チャネルの個数を増加することは、頑強性を改良する。図２１は、より多くのチャネルを使用することによる処理ユニットの削減を原因とする頑強性の損失を補償する試行時の結果を表す。同図から分かるように、構成を１２／１２から１２／７へ変更するときの頑強性の損失は、チャネルの個数を約１％だけ増加（例えば、１３１３０から１３２８０までチャネルの個数を増加）することによって補償できる。
シミュレーションで使用されたクラスタは、すべてが最悪条件である思われる特別なサイズをもつ「単独クラスタ」であることに注意されたい。他のクラスタリング戦略は、より多くの肯定的な結果を与える傾向がある。図２２は、単独クラスタだけを投入、できるだけ類似したクラスタを規則的な距離（開始位置から終了位置まで６５）で投入、及び、できるだけ類似したクラスタを無作為位置に投入（しかし、クラスタ間に最小限２０個の良好なチャネルの距離を維持する）の３つの戦略の比較を示す。エラークラスタ間の固定距離は、多数の相関を作り出し、結果として大量のシフト成功を生じることになることに注意されたい。
サイズ５より大きいクラスタは、処理ユニットの個数を削減するとき、頑強性に重大な影響を与えることになる。これは、クラスタサイズ５をもつ１２／０７（１２／０７＠５）とクラスタサイズ８をもつ１２／７（１２／０７＠８）との間の頑強性の差が明白である図２３において分かる。
５より大きいエラークラスタがより頻繁に現れるとき、代替的なアプローチがクラスタ感度を低下させるため処理ユニットの個数の削減と組み合わせて使用できる。ノードサイズを増大し、２４／１４構成のような匹敵する比率を使用することは、１つの代替案である。この効果は、２４／１４＠８構成の場合に１２／０７＠８構成より大きい頑強性を示す図２３において分かる。
ノードを越えてチャネルを無作為化すること、又は、ノードの間に広範にチャネルを体系的に分散させることは、他の代替案である。これらの代替案は、結果として、１個又は２個のノードに集中されるのではなく、多数の異なるノードに対応するエラークラスタを生じることになる。クラスタエラーのすべてのミラー位置を書き込むことは、この構成では、１個又は２個のノードの役目ではなく、多くのノードの役目ということになる。しかし、チャネルを無作為化、又は、分散化することは、近傍の概念（そして、潜在的に共有する情報）が消えるので、他のマイナス効果がある。
割り付け戦略最適化：割り付け制約の点検に加えて、割り付け機能の重要な課題は、走査間のステッチの個数を最小限に抑えることでもある。
上記シミュレーションから引き出すことができる結論は、以下の通りである。１ノード当たりの処理ユニットの個数の削減は、ハードウェアの量を著しく削減することができる。１ノード当たりの処理ユニットの個数の削減は、頑強性を僅かに低下させることになる。５０％（例えば、１２／６構成）は、デュアルパス走査に対し、１ノード当たりの処理ユニットの個数を削減する下限である。５０％に近い構成は、小さいエラークラスタ（サイズ＝５）に対し特別な感度がある。よって、１２／６構成は、この感度を示さない１２／７構成より好ましくない。１２／７構成は、チャネル１２個当たりの処理ユニットの個数に対する合理的な下限であるように思われる。チャネルの個数は、好ましくは、良好な頑強性に対するストライプの個数より多い（＋１％）。チャネルの個数を増加することは、頑強性を著しく増大させる。１ノード当たりの処理ユニットの個数の削減による頑強性の損失は、付加的な１％チャネルを使用することによって容易に補償されることがある。大型エラークラスタ（＞５）は、頑強性を大幅に低下させることになる。
データパス要件
図２４のフローチャートは、リソグラフィ・システムに含まれるプロセスと、プロセスの依存関係との概要を示す。依存関係を理解することは、（所要時間に関する）性能の解析を可能とし、スループットを高めるために並列実行の機会を顕在化する。重要な原理は、走査のためのパターン・データが前の走査の実行中に処理され、及び／又は、ＲＡＭにロードされることである。
様々な依存関係と、それ故に様々な可能性又は制限とが様々なアーキテクチャに対して現れることがある。例えば、プロセスＥ１（ウェハ測定及び位置決め）とプロセスＣ１（インライン処理及び／又は主走査用データのＲＡＭへのローディング）との間の依存関係である。アーキテクチャ選択肢Ａ（オフライン処理）に対し、この依存関係は存在しない。選択肢Ｃに対し、この依存関係は存在することがあり、リアルタイム・ラスタライゼーションに対し、この依存関係が存在することになる（ビームレットと走査線とのリアルタイム結合）。
プロセスに関係する典型的な性能要件：サーバからストリーマ・ノードのローカル記憶装置への新しいパターンのローディング＜６０分、ストリーマ・ノードのローカル記憶装置に記憶するパターンの個数≧１０、新しい画像をロードするため装置がオフラインである時間＜６０秒、ラスタライゼーションが１ウェハ当たりに１回ずつ実行されることになる場合、補正パラメータの更新と書き込み準備完了との間の最大時間は、３６秒（６分の１０％）、及び、走査露光期間＜３分。
タイミング及び同期化
クロック及び同期化信号は、光ファイバを介して（デフレクタ及びウェハステージのような）他のサブシステムへ分配されることがある。これは、サブシステム間のガルバニック絶縁と、電磁作用への不感度性との利点を有する。クロック変動は、線量を変化させるため使用できる。しかし、線量変動は、画素サイズを変えることによって補償できるので、クロック変動は、好ましくは、データをブランカへ送信する役割を担うデータパスの物理的部品の組み込みを簡単化し、クロック周波数の変化後に再同期化するため必要な時間を除くため回避される。
固定クロックレートを使用する利点は、データパスの異なるコンポーネントの間にクロックを分配する必要がなくなることである。標準的な位相ロックループ（ＰＬＬ）（ＦＰＧＡの内部）の使用によって、ローカルクロック周波数の変動は補償されることがある。より大きい変動（例えば、±１０％）が必要とされるとき、データパス・サブシステムを同期化することを可能にするため特別な設備が必要とされる。
データパスは、好ましくは、完全なリソグラフィ・システムのためのクロックマスタとして動作し、タイミング信号及び同期化信号を電子光学カラム（デフレクタ）及びウェハ位置決めシステムのような他のサブシステムへ供給することになる。
補正
上述の荷電粒子リソグラフィ装置の実施例では、ビームレット位置、サイズ、電流、又は、ビームの他の特性のエラーを補正するために個別の電子ビームレットを調整する設備は、リソグラフィ装置の中に構築されない。リソグラフィ装置は、付加的なコンポーネントを物理的なビーム補正を行う電子光学カラムに組み入れる際に伴う付加的な複雑さ及びコストを避けるため、そして、このような付加的なコンポーネントを組み入れることによって必要とされるカラムのサイズ増加を避けるため、ビームレットに個別の補正を行う矯正レンズ又は回路を含まない。
このように、ビームレット位置、サイズ、電流などの変動を補正するための調整は、データパスによって供給された制御信号に補正調整を行うことによってなされる。様々な理由のため必要とされる数種類の補正が行われる。これらの補正は、以下の事項を補償するために補正を含む。
・ビーム位置の変動。アパーチャアレイ若しくはビームレット・ブランカ・アレイの中の穴の正確な位置決め及びサイズの変動のようなカラムの生産中の変動、又は、偏向電極のコンデンサレンズ若しくは投影レンズ又は偏光電極によって生成された静電場の強度の差に起因して、ビームレットは、位置合わせに失敗することがある。このような位置合わせミスは、「パターンシフティング」を使って補正されることがある。
・機械的位置エラー。これらは、結果として、完全なウェハフィールドをｘ及び／又はｙ方向にシフトさせることがある。この種類のフィールドシフトは、同様に「パターンシフティング」を使って補正されることがある。
・データパスの遅延エラー（例えば、データパス内の光ファイバの長さの差を原因とする）。このエラーは、ｙ方向にシフトすることによって補正されることがある。
・ブランカ・タイミング・オフセット。ビームレット制御信号を多重化する結果として、多くのビームレットが１個のチャネルによって制御され、ビームレット制御信号は、直列に受信され、すなわち、異なるビームレットのための制御信号が異なる時点にビームレット・ブランカ・アレイによって受信される。ブランカ設計に依存して、ビームレットをオン及びオフに切り替えるため様々なオフセットを受けることになり、例えば、ビームレットは、行若しくは列の単位で、又は、個別のビームレットの単位で切り替えられることがある。制御ビットを有効にさせる（ビームレットが切り替えられる）戦略に依存して、特別なビームレットが別のビームレットより後の時点で切り替えられることがある。このエラーの影響は、サブ画素の範囲に入る。この結果は、１ビームレット当たりのオフセットである。
・ビームレット・ブランカ・アレイ穴位置の変動。各ビームレットは、ビームレット・ブランカ・アレイの中の穴を通過し、穴においてブランカ・電極によって切り替えられる。ビームレット・ブランカ・アレイの生産の変動は、結果として、基準位置と比較して、穴の位置に、したがって、対応するビームレットの位置にｘ方向及びｙ方向の両方に機械的オフセットを生じることがある。このエラーの影響は、典型的に多数の画素であり、結果は、１ビームレット当たりのオフセットである。このエラーのフル画素（整数）部は、典型的にランタイムに補償されることになる。残りのサブ画素（端数）部は、リアルタイム・ラスタライゼーションによって補償することができる。
・偏向強度の変動。これらの変動は、ビームレット・デフレクタの電気的偏向場の強度の空間的な差を原因とすることがあり、これは、「パターンスケーリング」、「線量補正」のため補正されるべきである。偏向差にはビームレット・オフセット成分がさらに存在することがあり、「パターンシフティング」によって補正されることがある。
・制御信号パルス間隔の変動。ビームレット・ブランカ・アレイ電極をオン及びオフに切り替える様々なタイミング挙動のため、有効な線量率は、ビームレット間で相異することになる。制御信号を多重化しないとき、この影響は著しい（例えば、１０％）。１個のチャネルで４９個のビームレットに対する制御信号を多重化する場合、この重要性は、遷移効果が同じであるため小さくなるが、最小パルス幅は、多重化されていない場合（１０％／４９＝０．２％を仮定する）と比較すると４９倍大きい。さらに、このエラーは、線量率に依存する。これは、１００％線量率の書き込みに対して小さいが、エラーは、５０％線量率で書き込むとき最大である。
グローバル・パターン・シフティング
パターンがウェハに書き込まれるとき、パターンを書き込むビームレットがすべて完全に位置合わせされる可能性は低い。この位置合わせミスを補正し、ビームが位置合わせされたストライプを書き込むことを可能にするため、パターン・データは、位置合わせエラーを補償するため調整される。この調整は、ソフトウェア又はハードウェアを使用して行われることがあり、パターン・データの処理中に様々な段階で行うことができる。例えば、補正は、ベクトル・フォーマット、又は、マルチレベル・グレイスケール・フォーマット、又は、２レベル黒／白ビットマップでパターン・データに対して行うことができる。
オフセットは、ｘ方向（ステージ移動の方向）又はｙ方向（ビーム走査偏向の方向）又は両方向に発生することがある。オフセットは、フル画素シフト及び／又はサブ画素シフトで発生することがある。フル画素シフトは、ラスタライゼーション後にある程度の数の画素をシフトすることにより達成されることがある。サブ画素シフトは、ラスタライゼーションプロセスの一部として達成することができる。
グローバル・パターン・シフティング（すなわち、チャネル内のすべてのビームレットのシフト）は、（ｘ方向及びｙ方向での）ストライプ位置補正と、（ｘ方向及びｙ方向での）フィールド位置補正のため使用されることがある。ストライプ位置補正のためのｘパターンシフト及びｙパターンシフトの実施例は、図２５に示される。図面の左側に、意図された位置に被された望ましいパターンと共にストライプが示される。図面の右側に、補正が行われない場合に書き込まれることになる通りに被せられたパターンと共にストライプが示される。図から分かるように、グローバル・パターン・シフトは、チャネルのすべてのビームレットが左上にシフトされた位置に書き込むため必要とされる。
ビームオフセットは、典型的に、（ウェハ又はフィールド毎に１回ずつ）キャリブレーション後に頻繁に行われる。ビームレットは、同じチャネル内の他のビームレットに対して完全に位置合わせされているので、チャネル内のすべてのビームレットは、同じパターンオフセットを取得する、と仮定することができる。
パターンシフティングのための典型的な要件は、グローバル・シフティングのための１チャネル毎にＸ及びＹに個別のシフト設定と、１フィールド毎に１回ずつのパラメータ更新とである。典型的な最大シフト範囲は、０．１ｎｍのシフト精度で＋２００ｎｍから−２００ｎｍでもよい。パターン化ビーム内のすべてのビームレットは、同じオフセット値を使用することが予想されるので、この補正は、グローバルシフトに対してチャネル毎である。グローバル・パターン・シフトに対し、チャネルパターンは、ビーム・インターリービング戦略とは独立に全体としてシフトされる。
ブランカ・タイミング・オフセット補正
多数のサブチャネルのためのビームレット制御信号は、好ましくは、単独のチャネルを介して多重化される。ブランカ設計に依存して、これは、結果として、異なる時点に次の画素への個別のビームレット切り替えを生じる。ブランカ・タイミング・オフセット補正は、典型的に、１画素未満の最大シフト範囲と０．１ｎｍのシフト精度とを用いて、サブチャネル毎にＹにおける補正を必要とする。ブランカ・タイミング・オフセットは、ブランカ設計に依存するので、シフトパラメータは静的である。
ブランカ穴オフセット補正
ブランカ図形のため、異なる穴は、ある特定の基準点から異なるオフセットを有する。穴のＸのオフセットは、インターリーブ型パターンを生成するため使用される（図９を参照）。ブランカの予測可能なタイミング遅延は、リアルタイムで考慮され、この補正の一部とは考えられない。基準（例えば、中間ストライプ）と相対的なＹのオフセットは、補償される。エラーは、フル画素成分及びサブ画素成分に分割される。フル画素シフトは、常に補償されるべきであるが、リアルタイム・ラスタライゼーションだけがサブ画素成分を取り扱う能力をもつ。ブランカ穴オフセット補正は、典型的に、最大シフト範囲±Ｗｐｒｏｊ／２又は±２１０μｍ（すなわち、（Ｎ−１）＊Ｐｐｒｏｊ）と、０．１ｎｍのシフト精度とを用いて、サブチャネル１個当たりのサブ画素成分のためのＹの補正を必要とする。ブランカ穴オフセットは、ブランカ図形の関数であるので、補正パラメータは静的である。
線量補正
リソグラフィ装置における生産中の公差変動のため、有効線量は、ビームレット毎に変化する。ビームレット走査偏向強度の変動は、結果として、線量強度の変動を生じることもある。線量率は、線量係数；結果の線量率＝線量率マップ＊線量係数を使用して補正されることがある。この式は、数学的に補正を記述するが、線量補正は、好ましくは、画素白色値及び／又は閾値を調整することにより、ディザリングプロセスにおいて実現される。例えば、ビームレットが線量係数９０％を用いてキャリブレーションされるとき、ビームレットの強度は、１００％／９０％＝１１１．１％である。このように、１００がデフォルトである場合、ディザリングのため使用される白色値は、１１１．１であることになり、デフォルトが５０である場合、ディザリング閾値は、５５．６であることになる。
線量補正は、ビームレット毎に実行され、補正パラメータは、ウェハ１個毎に１回ずつ更新される。線量補正のための典型的な要件／値は、５０％から１００％のパターン線量マップと、０．２％ステップサイズのパターン線量精度と、８０％から１００％のビーム線量係数と、０．２％ステップサイズのビーム線量精度とである。結果として得られる線量率は、最近接値に丸められるべきである。
パターンスケーリング
ビームは、各走査中にｙ方向に偏向され、ストライプの一方側からもう一方側へパターンを書き込む。偏向距離は、好ましくは、両方のストライプ幅と、オーバースキャン距離の２倍とをカバーする。偏向が完全には均一でない場合、１個のビームが他のビームより強く偏向されるので、偏向距離は、様々である。走査偏向の強度の差は、アレイ両端に現れる電圧降下のために走査偏向アレイの表面の一面に亘って現れる。これらの電圧降下は、結果として、アレイの遠端により弱い偏向場を生じ、偏向距離は、より弱い偏向場を受けるビームレットに対してより短くなる。
これは、パターンスケーリングを使用して補償される。パターンスケーリングの実施例は、図２６に示される。図面の左側には、波線の間にある意図されたスケーリングのパターン特徴的形体が被された望ましいパターンと共にストライプが示される。図面の右側には、スケーリング補正が行われていない場合に書き込まれることになる通りに被されたパターンと共にストライプが示される。図から分かるように、パターンスケーリング補正は、正確なスケーリングを使って特徴的形体を書き込むためチャネルのすべてのビームレットの偏向を縮小するため必要とされる。
スケーリングは、ブランカへ送信されたデータ信号のビットレートを調整し、様々な数の画素の上に露光パターンを拡散することにより完成されることがある。同期化考慮のため、ビットレートを変えることは好ましくない。これを避けるため、スケーリングは、異なる数のビット／画素の上にパターンを拡散することにより行われることがある。同じグループのビームレットは、同じ偏向強度を有する、と仮定される。なぜならば、ビームレットは、全く同じデフレクタによって偏向されるからである。パターンスケーリング係数は、このように、ある一定のグループの中のすべてのビームレットに対して同じである。
パターンスケーリングは、好ましくは、冗長走査入れ替え毎に１回ずつの補正パラメータ更新を伴うチャネル毎の補正を必要とする。最大範囲は、典型的に、１から１．１であり（例えば、２μｍは、２．２μｍになる）、精度は、０．１ｎｍ／１μｍ＝１／１０，０００である。ビームレットは、同じ偏向アレイを共有し、このリフレクタの中でおおよそ同じ位置にあるので、偏向強度は、チャネル内のすべてのビームレットに対して同じであると仮定される。
図２７は、各種の補正と典型的なパラメータ及び範囲を要約する表である。第１の走査及び第２の（又は冗長）走査の両方が使用されるとき、線量補正は、好ましくは、両方の走査の前に実行されることに注意されたい。
動的パターンシフティング
動的パターンシフティングは、ウェハ加熱を補償するためさらに設けられることがある。動的パターンシフティングは、時間の関数として変化する値と共に、チャネル毎にＸオフセット及びＹオフセット表を使用して完成することができる。１ｍｓ当たりの最大傾斜０．１ｎｍ（Ｘ方向に−１０μｍに等しい）が使用されることがあり、オフセット表は、３００ｎｍ（ウェハサイズ）当たりに３０，０００個のエントリを含む。
パターンサイジング補正
走査偏向アレイの表面を横切るビームレット走査偏向の強度の差のため、ビームレットの偏向距離は、変化することになる。この偏向距離は、（上述の）パターンスケーリング又はパターンサイジング補正を使用して補償されることがある。パターンサイジング補正のための要件は、一般に、パターンスケーリングのための要件と同じである。
データパス・アーキテクチャ
データパスは、指定フォーマットでパターン・レイアウト・データを受信し、このデータが電子ビームを使用してウェハに書き込むことができるように、このデータを処理する。データパスは、リソグラフィ装置の中のエラーを補償するためパターン・データへの調整をさらに実行し、同期化信号を他のサブシステムへ供給する。
図２８は、ＧＤＳ−ＩＩパターン・データ・ファイルから、ファイバを介して送信されるビットストリームへのフローを表すデータパスの機能ブロック図を示す。図面は、適切な機能ブロックにおいて現れる補正をさらに示す。アーキテクチャ選択肢に依存して、補正は、データパス処理の中の様々な点で行われることがある。
入力データフォーマット
データパス・サブシステムのための入力は、ウェハに「書き込まれる」レイアウトの情報を収容する（通常は、ＧＤＳ−ＩＩ又はＭＥＢＥＳのような工業規格ファイル・フォーマットから導き出される）前処理済みフォーマットということがある。この工業規格ファイル・フォーマット上で、予め定義されたシステム補償がオフラインプロセスの中で適用される。オフライン処理後、データは、データパスの次の段階のため保存されることになる。データは、後に続く処理のため使い易いファイル・フォーマットに、例えば、個別のチャネル毎に１ファイルずつ保存されることがある。
線量マップ・データフォーマット
線量マップは、典型的に、ベクトル・フォーマットを使用して、単一線量率の面積を定義する。線量率は、単位面積当たりの放射線強度である。パターンを適切な線量率で書き込むことは本質的であり、そうでなければ、書き込み済みパターンは、レジストの中に正確に現れることがない。線量率の範囲は、例えば、０．２％のステップの中の５０から１００％でもよく、線量マップの空間分解能は、１０から１５ｎｍでもよい。これらのエリアは、重なり合わないので、これらのエリアを記述する多角形の線は、交差しない。これらのエリアは、０°、４５°又は９０°の角度にある線を使用して、ベクトル・フォーマットで定義されることがある。リアルタイム描画の場合、オフラインプロセスは、複雑な多角形をより単純な多角形に解体することがあり、例えば、多角形は、走査線が最大で２回に限り境界と交差するように単純化することができる。これは、ハードウェアにおける描画を簡略化する。
前処理
前処理機能は、典型的に、設計毎に１回ずつ実行される。このステップは、完了するために大量の計算能力を必要とする。以下の機能性が通常は前処理に含まれる。（ａ）ＧＤＳ−ＩＩチップ設計を読み出し、チップ生産プロセスの中の特定のステップのため必要とされる情報を抽出する。これは、典型的に、結果として、このステップで必要とされる特徴的形体のための多角形のマップを生じる。（ｂ）レジスト加熱補正を線量マップに適用する。この補正は、典型的に、結果として、特徴的形***置のための調整を生じる。（ｃ）多角形に近接補正を適用する。この補正は、結果として、異なる線量率が結合されたさらに多くの多角形を含む線量マップを生じることになる。（ｄ）各フィールドのための線量マップをベクトル・フォーマットで出力する。
チャネル分割
チャネルは、好ましくは、さらなる処理のための単位として使用される。これを可能にするため、フィールド線量マップは、チャネル毎の線量マップに分割される。多角形は、１個のチャネルによって書き込まれたストライプエリアに縮小される。ストライプエリアは、好ましくは、ステッチング戦略及びディザリング開始アーティファクトを考慮するため、ストライプの境界を越えて広がる。重要な特徴的形体が単独のチャネル／ストライプに割り当てられる「スマート境界」ステッチング戦略が使用される場合、線量マップを解体するとき、ストライプ境界上の重要な特徴的形体多角形が特別なチャネルに割り当てられる。
チャネル描画
描画は、ラスタライゼーションプロセスの第１のステップである。形状情報及び線量情報は、画素の中に描画される。図２９は、描画プロセスを例示するためストライプの上に被されたレイアウトパターン特徴的形体を示す。形状情報及び線量情報は、線量マップの中にベクトル・フォーマットで記述され、通常は、フィールドに基づいている。Ｘにおける画素境界値は、装置の開始点によって固定されている（第１行は、ビームレット０によって書き込まれることをさらに仮定する）。これは、すべてのＸ座標（図２９における画素Ｘ ｉｄｘ）と走査線を書き込むことになる対応するビームレット（図２９のビームレットｉｄｘ）との間の関係を決定することになる。走査線は、Ｙ方向での画素の行である。
ランタイム測定プロセスから決定されたウェハ上のフィールドの典型的なＸ位置及びこのＸオフセットから、特別なフィールドの第１の走査線（第１のフィールド画素行）を決定することができる。本実施例では、画素及びフィールド原点は、位置合わせされていない。したがって、「サブ画素オフセットＸ」は、（ベクトル・フォーマットのための基準として）フィールド原点が開始する左画素Ｘ境界からのオフセットを定義する。
Ｙにおける画素サイズと、ストライプ幅と、オーバースキャンと、パターンスケーリングとは、結果として、必要とされる整数個の画素を生じることになる。１個の追加画素がサブ画素シフトを可能にするため追加されることがある。パターンスケーリング係数は、すべてのビームレットに対して同じであるので、すべての画素のＹサイズが同じになる。
シフトは、常に、整数部分（フル画素シフト）と端数部分（サブ画素シフト）とに分割することができる。フル画素シフトは、ビットフレームの中で画素をシフトすることによって実現することができる。サブ画素シフトは、この方法では実現できないが、描画／ディザリングプロセスによって行うことができる。Ｙ方向のシフトは、グローバルであるか（すなわち、Ｙ方向のグローバル・パターン・シフト）、又は、ビームレット毎に専用である（例えば、ビーム位置又はブランカ・タイミング・オフセット補正）。描画プロセスは、どのビームレットが走査線を書き込み、（サブ画素）適切な走査線画素をシフトするかが分かるべきである。描画する前に、画素は、特徴的形体及び線量のベクトル・フォーマット記述のためのｙ方向の基準線である「ストライプ・ベクトル基準Ｙ」線（図中の拡大部Ａを参照）と位置合わせされるようにシフトされる。
ビームレットと画素Ｘインデックスとの間の関係は、走査を開始したときに限り固定されるので、サブ画素シフトは、リアルタイム描画だけで取り扱うことができる。オフライン描画は、常にサブ画素シフト零を仮定することになる。
チャネルディザリング
ディザリングは、ラスタライゼーションプロセスの第２のステップである。ディザリングを用いて、特別な線量率がサブチャネルのための系列を切り替えることにより実現される。ディザリングは、マルチレベルグレイスケール画素を２レベル黒／白画素に本質的に量子化し、各画素の中の量子化エラーを近傍画素に伝播し、特別な平均線量率を局所的に余儀なくさせる。図３０は、このプロセスを示す。ディザリング技術は、典型的に、印刷時にグレイスケール又は色変動を実現するため使用される。一部の周知のアルゴリズムは、エラー拡散法（２×２形行列）、及び、フロイド・スタインバーグ法（２×３形行列）である。
ディザリングは、１又は２の（蛇行状）方向に実行される。ディザリングアルゴリズムは、典型的に、ウォームアップするためいくつかの画素を必要とする。したがって、ストライプ幅は、より良好な結果のための小さい余白を用いて拡大される。
リソグラフィ目的のため、いくつかの改良がなされることがある。１つの改良は、エラー伝播が、好ましくは、零値が与えられた画素に伝播されないことである。このエラー値は、別の方向へ伝播されるか、又は、廃棄されるかのどちらかにされるべきである。量子化エラーを零の線量が要求された画素に伝播することは役に立たない。このことは、ＣＤ及びピッチの合理的な値の観点からも考えるべきである。中間値から零値までの遷移の場合、これは、より多くの零画素が続くことになることを確保する。
ディザリングプロセスは、階調画素を黒／白画素に変換する。ディザリングプロセスは、量子化エラーを近傍画素に伝播する必要があるので、ディザリングプロセスは、走査線毎にサブ画素シフトをさらに取り扱う。図３０は、このプロセスを示す。量子化エラーを正確な方法で伝播するため、走査線が位置合わせされていないので、別の走査線へのエラー伝播は、自明な事項ではない。量子化エラーは、近傍画素間の重なり合いの量に基づいて伝播されることがあるので、より大きい重なり合いをもつ画素が伝播された量子化エラーのより大きい部分を受信する。代替的かつより簡単な戦略は、最大の重なり合いを有する近傍だけにエラーを伝播することである。
ディザリングプロセスのため使用される線量は、好ましくは、描画プロセスからの線量率と、１ビームレット当たりの線量係数と、チャネルに対するスケーリング係数とから生じる。線量係数は、好ましくは、１ビームレット毎にセットされる。したがって、ディザリングモジュールは、ビームレット結合への走査線も知るべきである（図３０における「サブビームｉｄｘ」）。
ディザリングプロセスは、結果として、ストライプのすべての画素に対しオン／オフ状態を生じることになる。さらなる処理の前に、選択的な余白画素が削除される。ソフト・エッジの場合、ストライプ境界に滑らかな溶明及び溶暗が既に存在するので、余白画素は、必要とされない。
アーキテクチャ選択肢に依存して、補正は、ディザリングプロセスの間に既知であるか、又は、未知である。オフラインディザリングのため、サブ画素シフトは実行不可能であり、画素は、Ｙ方向に位置合わせされることになる。
ディザリングプロセスに対し、白色値は、ビームレット線量補正のためデフォルトから外れることになるので、閾値は、好ましくは、常に「白色値」の半分である。
チャネルフレーミング及び多重化
このプロセスは、ディザリング後に様々な課題を実行する。ディザリングされた画素ビットは、走査線ビットフレームに投影される。特定のフル画素シフトは、この演算中に実行されることがある。適切なビットは、その後、単独偏向走査のため組み立てられる。
描画プロセスのため先に記載されたように、Ｙ方向でのフル画素シフトは、後の段階で実行されることがある。黒／白ビットマップの画素は、走査線ビットフレームの中に置かれる。このビットフレームは、空間シフトを考慮するので、典型的にビットマップ幅より広い。図３１は、このプロセスを示す。垂直矢印は、零シフトの線と相対的なフル画素シフトを表す。画素が（図３１における走査線ビットフレームの中で最も左の走査線と同様に）この線で開始する場合、このプロセスのフル画素シフトは、零であり、画素は、好ましくは、走査線ビットフレームの中に完全に中心が置かれる。
偏向走査フレームのビットを組み立てる次のステップは、図３２に示される。このステップは、正確な書き込み戦略に適合し、ブランカが適切な時点に必要とするビットを提示するため必要である。一実施例として、図３２は、パラメータＮ＝４及びＫ＝３に対して、図面の左下部分の異なるビームレット位置を示す。場所は、異なる後続の偏向走査：ｎ、ｎ＋１、ｎ＋２及びｎ＋３に対し示される。このステップで、ビームレット・マッピングまでの走査線は、単独では、十分に良好ではない。このステップに対し、ビームレットインデックス及び偏向走査インデックスの両方を知るべきである。特別な偏向走査インデックスのためのすべてのビットは、単独の偏向走査ビットフレームの中に詰め込まれる。図３２では、２つの底の行は、偏向走査ビットフレーム内で画素位置を追跡するため文字で充填される。
チャネル符号化
最後の（選択的な）ステップとして、偏向走査ビットフレームは、データの伝送を改良するため符号化されることになる。
データフロー
図３３は、オフライン処理及び中央記憶ユニット（サーバ）と、数個のパターン・ストリーマ・ノードと、ブランカチップ（ビームレット・ブランカ・アレイ）とを備えるデータパスの主要なデータ処理及び記憶要素を示す略ブロック図である。
オフライン処理及び中央記憶ユニットは、入力レイアウトデータ（例えば、ＧＤＳ−ＩＩフォーマット）を処理し、ストライプのための入力ファイルを生成する。走査毎のストライプへのチャネルの割り付けに応じて、ストライプデータは、最終的に、正しいパターン・ストリーマ・ノードで終わることが必要である。
パターン・ストリーマ・ノードは、ディスク記憶装置及びＲＡＭ記憶装置の両方を収容する。ディスク記憶装置は、計画されたパターンのための入力データを記憶するため使用され、ＲＡＭは、現在パターンをストリーミングしている処理ユニットによって必要とされるデータを記憶する。
アーキテクチャオプションに依存して、サーバからの入力データは、処理ユニットのための入力データと同じである。このことは、オフライン・ラスタライゼーション及びリアルタイム・ラスタライゼーションに対して事実である。オフライン・ラスタライゼーションに対し、ビットマップは、サーバから受信され、処理ユニットへ転送される。リアルタイム・ラスタライゼーションに対し、ベクトル・フォーマットの入力データは、サーバから受信され、処理ユニットへ転送される。処理ユニットは、ベクトル・フォーマットをビットマップに変換することになる。インライン・アーキテクチャ選択肢に対し、ベクトル・フォーマットの入力データは、処理ユニットのためのビットマップに変換される。
アーキテクチャオプション
データパスの機能ユニット：（１）前処理、（２）チャネル分割、（３）チャネル描画、（４）チャネルディザリング、（５）サブチャネルマッピング、及び、（６）チャネル多重化及び符号化は、図２８に示される。
前処理及びチャネル分割は、好ましくは、オフラインで実行され、サブチャネルマッピングと、チャネル多重化及び符号化とは、好ましくは、リアルタイムで実行される。しかし、（チャネル描画及びチャネルディザリングを備える）ラスタライゼーションは、オフライン、インライン、又は、リアルタイムで実行されることがある。後述されるアーキテクチャ選択肢は、（Ａ）オフライン・ラスタライゼーション、（Ｂ）インライン・ラスタライゼーション及び１フィールド当たりのオフセット、（Ｃ）インライン・ラスタライゼーション及び位置合わせされたフィールド、（Ｄ）リアルタイム・ラスタライゼーションである。
リソグラフィ・システムの一実施形態では、データパス・アーキテクチャに影響を与えるリソグラフィ・システムの以下の要件が定義される。最大フィールドサイズは、２６ｍｍ×３３ｍｍ（ｙ，ｘ）であり、１フィールド当たりの書き込み時間は、２．５秒＋２回目のパスのための別の２．５秒であり、１３，０００ファイバ／チャネル／ストライプ、かつ、６３７，０００電子ビームレット（１チャネル当たり１３，０００×４９ビームレット）であり、ストライプ幅２μｍ及びオーバースキャン幅（片側）１．１５μｍであり、（０．２オフセット範囲（±２００ｎｍ）＋０．２スケーリング範囲（ストライプ幅の１０％）＋０．５ソフト・エッジ（０．５μｍ片側）＋０．２５書き込み戦略であり（Ｗｐｒｏｊ＝４２０ｎｍ；片側Ｗｐｒｏｊ／２＝２１０μｍであり））、最大偏向幅は４．３μｍ（偏向周波数は、書き込み戦略及び駆動速度に依存し）、典型的な画素サイズは、３．５ｎｍであり、画素サイズ範囲は、２ｎｍ〜６ｎｍ（１／３から３ｘ（典型的な画素サイズ）2）であり、線量グリッド分解能は、１０〜１５ｎｍであり、最小ピッチは、６４ｎｍであり、線のための最小ＣＤは、２２ｎｍであり、穴のための最小ＣＤは、３２ｎｍであり、入力分解能は、０．２５ｎｍであり、ラスタライゼーション分解能は、０．１ｎｍである。
パターン・ストリーマ上のデータパターン記憶サイズ＞１０パターンであり、新しい補正パラメータを更新し、新しいウェハに書き込みを開始する準備ができる時間は、３６秒であり、サーバからパターン・ストリーマまでのアップロード時間は、＜６０分であり、ローカル記憶装置から高速メモリへの画像は、＜６０秒（別個のプロセスステップ）、かつ、＜６分（書き込み中）であり、処理ノードは、７個の処理ユニットと共に１２個のチャネルをもつ。
リソグラフィ・システムは、好ましくは、ポジ型及びネガ型の両方のレジストを取り扱う能力がある。レジストの特性は、好ましくは、データパスの中のオフライン処理において取り扱われ、データパスの残りの部分は、レジストの特性について知る必要がない。単独のウェハに書き込むため、１次パスと、２次パス又は冗長パスとの２パスが使用されることがある。２つの組み合わせは、ウェハ上にすべての１３，０００ストライプを書き込むことになる。
オプションＡ：オフライン・ラスタライゼーション
図５９は、オフライン・ラスタライゼーションを使用する実施形態を示す。ＧＤＳ−ＩＩフォーマット・パターンは、近接効果補正及びレジスト加熱補正を含むオフライン処理を受ける。スマート・バウンダリが使用される場合、境界は、この段階で計算される。ラスタライゼーション（描画及びディザリング）は、ベクトル・パターン・データを２レベル黒／白ビットマップに変換するため実行され、このビットマップは、この実施形態のためのツール入力データフォーマット（すなわち、リソグラフィ・システムへの送信用のデータフォーマット）である。このオフライン処理は、ウェハの１つ以上のバッチに対して、所与のパターン設計のため１回ずつ実行される。
次に、ツール入力データのインライン処理が、同様に黒／白ビットマップ・フォーマットであるパターン・システム・ストリーミング（ＰＳＳ）フォーマットを生成するため実行される。インライン処理は、典型的に、ソフトウェアで実行される。パターン・ストリーマは、その後、ビームレット・ブランカ・アレイへ送信する準備ができたブランカ・フォーマット・データを生成するためＰＳＳフォーマット・データを処理する。この処理は、典型的に、ハードウェアで実行され、ビーム位置キャリブレーション、フィールドサイズ調整、及び／又は、フィールド位置調整のためのＸ及び／又はＹ方向におけるフル画素シフトに関連する補正を含むことがある。この処理は、１フィールド毎に実行されることがある。ブランカ・フォーマット・パターン・データは、その後、ウェハの露光のためリソグラフィ・システムへ送信される。
本アーキテクチャオプションでは、多くの課題がオフラインで実行される。ラスタライゼーションは、オフラインで、設計毎に１回ずつ実行されることになる。本選択肢に対し、リソグラフィ・システムのための入力データは、黒／白（Ｂ／Ｗ）ビットマップ・フォーマットのストライプパターン記述である。ビットマップは、リアルタイムで処理される。したがって、段階５（チャネルフレーミング及び多重化、図３４を参照）によって与えられる補正だけが利用可能である。段階５の補正は、フル画素シフト補正であり、この補正は、チャネル毎にＸ方向及びＹ方向のグローバル・パターン・シフティングと、ブランカ・タイミング・オフセット（Ｙ方向）と、ブランカ穴オフセット（Ｙ方向）とを含むことがある。
Ｘオフセットは、行マッピングへのビームレット（ブランカ穴オフセット及びブランカ・タイミング・オフセット）に影響を与える。適切なＹオフセットは、加算され、最近接フル画素へルーティングされることになる。
フル画素補正だけの結果として、比較的小さい画素サイズ（２ｎｍ以下）が精度仕様を満たすために望ましい。小さい画素を使用する不利点は、チャネルのため利用できることになる帯域幅より大きい帯域幅が必要とされることであり、結果として、スループットの低下を招くか、又は、チャネル毎に複数のファイバを使用することを必要とすることがある。
図３５では、このアーキテクチャ選択肢のためのプロセスフローが示される。バッチを変更する瞬間に重点が置かれる。この処理フローは、リソグラフィ・システムのサイクルの中に、パターン・データをロードするため使用されることがある間隔を見つけるため解析されることがあるので、これらのプロセスは、スループットを最大化するため並列に動くことがある。中央のバーにおいて、バッチは、パターンＡからパターンＢへ変化する。同図に対し、（不成功のビームのため）ビーム及びストライプを入れ替える理由はないことが仮定される。新しいパターンの主要部分（パターンＢのための主要走査で書き込まれたストライプ）のローディングは、最後の主要走査が終了した直後に開始することができる。同図は、新しいパターンの第２の走査／冗長走査部分のローディングが比較的後に開始することが可能であり、新しいパターンのための第２の走査／冗長走査が開始すべきときに終了すべきことをさらに示す。
走査Ｇ及びＦの両方の期間は、典型的に、２．５分である。並列したプロセスＨ及びＤの全期間は、約１分でもよい。このように、全パターンのローディングのため利用できる時間は、ノードの間でストライプデータの入れ替えが必要ではない、と仮定すると、走査とウェハ交換との両方のための時間（約６分）に等しい。ストライプデータ入れ替えは、新しい不成功のチャネルがプロセスＤを使って見つけられたときに必要であるかもしれない。
図３６は、オフライン・ラスタライゼーション・アーキテクチャ（選択肢Ａ）のためのパターン・ストリーマ・ノードの主要な要素のブロック図である。図３６では、各ノードは、数個の要素を備える。ノードＣＰＵは、ノード上のプロセスを連係し、データを方々に移動する。ネットワーク装置は、サーバ（オフライン処理及び中央記憶ユニット）と通信し、ストリーミングするためレイアウトデータを受信する。
ディスク記憶ユニットは、処理ユニットのためのビットマップを記憶する。ディスク上で利用できるビットマップの様々なバージョンが存在することがある。信頼性及び読み出し性能は、ある種のＲＡＩＤモードでディスクのアレイを使用することにより改良されることがある。ディスクドライブの読み出し速度は、ストライピング（ＲＡＩＤ ０、ディスクのアレイの全面にデータを分散する）によって増大される。信頼性は、データを冗長な方法（ＲＡＩＤ ５、Ｎディスク：記憶サイズ＝Ｎ−１×ディスクサイズ）で記憶することにより改良されることがある。
処理ユニットメモリ（ＰＵ−ＲＡＭ）は、パターン・データを記憶する。走査しているとき、処理ユニットは、このＲＡＭからこれらのパターン・データを読み出す。ＣＰＵは、走査前に、パターン・データをＲＡＭにロードする。処理ユニットは、パターン・データをストリーミングし、ブランカへの送信用の光信号を生成する。
この構成のための典型的なデータフローは、図３７に示される。パターン・データは、ネットワーク装置からノードＣＰＵによって受信され（１）、ディスクに記憶される（２）。パターン・データが走査のため必要とされるときはいつでも、ノードＣＰＵは、ディスクからデータを読み出し（３）、このデータをＰＵ−ＲＡＭに記憶する（４）。走査中に、処理ユニットは、ＰＵ−ＲＡＭからこれらのパターンを読み出す（５）。
このアーキテクチャの重要な特性は、ＰＵ−ＲＡＭのサイズと、ＰＵ−ＲＡＭロード時間と、ディスクロード時間と、ディスクサイズとである。ＰＵ−ＲＡＭロード時間（すべてのストライプデータをＰＵ−ＲＡＭにロードするための時間）は、主としてディスク記憶ユニットの性能に依存することになる。ディスクロード時間に関して、新しい走査のためのビットマップは、サーバからダウンロードされる必要があり、サーバは、通信のボトルネックであることがある。ディスクロード時間は、サーバからノードまで帯域幅を増大することによって、又は、サーバ上のビットマップデータを圧縮することによって改良されることがある。ディスクサイズに対して、分散ボトルネック（サーバ帯域幅）を解消するため、複数のパターン（例えば、１０個）がディスク記憶ユニットに記憶されることがある。利用可能性又は読み出し速度に関する要件に依存して、ディスクは、特別なＲＡＩＤレベルのため構成されることがある。
オフライン概念及びインライン概念において、前処理済み画素の並べ替え及びマッピングは、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を備える処理ユニットによって実行されることがある。この処理ユニットは、フル画素シフトを許可することになり、ブランカへ向かって多重化されるべきメモリからのデータを並べ替えることが可能である。
圧縮は、アーキテクチャ選択肢Ａのため使用されることもある。可能な構成は、無圧縮、圧縮されたディザリング済み画像、又は、圧縮された階調画像を含む。
無圧縮に対し、パターン・ストリーマ・ノードは、（無圧縮）ディザリング済み画像をディスクに記憶することになる。配信する前にサーバ上でこの画像を圧縮することがさらに可能である。この状況では、パターン・ストリーマは、受信後にともかく画像を伸長すべきであるが、このプロセスのための合理的な期間が存在するので、この伸長は、ボトルネックであるとは考えられない。
圧縮されたディザリング済み画像に対し、圧縮は、配信労力（通信時間）を軽減し、ＲＡＭサイズ要件を軽減する。この解決策のため、オフラインプロセスは、ディザリング済み画像を圧縮する必要があるが、ＦＰＧＡは、内部的に画像を伸長し、画像を処理すべきである。したがって、ＲＡＭ内の画像は、非常に小型化される。図３４の機能ユニットの観点から、圧縮機能及び伸長機能は、図３９に示されるように、ディザリング後に挿入されている。
ディザリング済み画像は、多数のゼロ値を収容し、そして、非ゼロエリアは、線量値の変動が原因で圧縮することが難しいことがあるので、圧縮は、ディザリング済み画像に対し効果が低いことがある。図４０は、モノクロ（１画素当たりに１ビット）画像を使用してディザリング済みの試験画像を示す。画像（図４０）は、繰り返し毎に線量レベルを変化させた図４２のディザリング済みバージョンの８倍である。繰り返し毎に線量を変化させることにより、圧縮ツールは、繰り返しを利用することができず、効率が低い。ＧＺＩＰ及びＯｐｔｉＰＮＧは、可能な圧縮方法である。ディザリング済み画像の圧縮は、容易ではなく、およそ１：４の圧縮率をもたらすことになる（主として零の系列を圧縮する）。圧縮率１：４を使用すると、２ｎｍ画素を使用する典型的なストライプ画像のサイズは、１ストライプ当たりに圧縮されていない４３５２ＭＢと、圧縮された１０８８ＭＢとを生じ、１ストリーマ（すなわち、１４倍）当たりに圧縮されていない６１ＧＢと、圧縮された１５．２ＧＢとを生じることになる。このシナリオでは、ディザリング済みの画像は、ＲＡＭサイズを１６Ｇバイトまで削減することになり、ロード時間（単独ディスクに対し、ディスクからＲＡＭへ約２分間）と配信時間（サーバからディスクへの約１．５時間）とに利点をもたらす。２分間のロード時間は、プロセスフローの中のローディングのための時間窓の中に収まる。不利点は、ＦＰＧＡが約５Ｇビット／秒のリアルタイム・データレートに遅れないチャネル毎の伸長によって高められることである。さらに、サーバは、好ましくは、最初にすべてのデータを圧縮する。
圧縮されたグレイスケール画像に対し、図３４の機能ユニットの観点から、圧縮機能及び伸長機能は、図４１に示されるように、ディザリング後に挿入されるべきである。描画後に、オフラインプロセスは、階調画像を圧縮すべきであり、ＦＰＧＡは、画像を伸長、ディザ、及び、処理する。
図４２は、セル（２ｎｍ画素で６４×１００ｎｍ）の描画されたビットマップの例を示す。圧縮のため、ＧＺＩＰ及びＯｐｔｉＰＮＧ（どちらもオープンソース圧縮ツールである）が使用される。どちらの方法も可逆である。ＧＺＩＰは、汎用圧縮ツールであり、ＯｐｔｉＰＮＧは、２次元画像圧縮に専用化されている。ＰＮＧ圧縮は、２次元予測器フィルタと、ＧＺＩＰ圧縮機との２段階からなっているので、ＯｐｔｉＰＮＧは、優れた圧縮比を与える。現実の設計で見つかったパターンに依存して、より大きい画像にはより多くの繰り返しが存在することがある。
圧縮比１：４０（ＰＮＧ）と、２ｎｍ画素とを使用すると、この圧縮率は、画像をベクトル・フォーマットに適合するサイズまで縮小する。しかし、このアプローチの使用は、ＰＮＧ伸長が処理ユニットＦＰＧＡの中に統合されることを必要とする。ビットマップサイズが倍率４で増大するとき、圧縮された画像は、ＧＺＩＰの場合、僅かに倍率１．３で増大し、ＰＮＧの場合、倍率２で増大する。圧縮は、小さい画素と組み合わせて巧く機能する。
グレイスケール画素を使用するこのアプローチの興味深い注目点は、このアプローチがブランカへのストリーミングのためより大きい画素のシフティング及び構築を潜在的に許容することである。より大きい画素の値は、より小さい画素の線形結合を使用してより小さい画素から計算することができる。入力画像は、オーバーサンプリングされていると見なすことができる。図４３は、入力画素の小さいグリッド及び大きい出力画素というこの考え方を示す。画素サイズの比率が１：２である実施例が与えられているが、他の比率も可能である。ＦＰＧＡは、ビットマップを圧縮せず、ブランカへのストリーミングのための大きい画素を形成するためいくつかの小さい画素を結合する。利点は、このアプローチが、小さい入力画素を使用するときであっても、ファイバ上の帯域幅（大きい出力画素）を制限することになることである。ファイバ上の帯域幅は、ボトルネックと見なされ、２ｎｍ画素をブランカへストリーミングするため１チャネル当たりに２個のファイバの使用を必要とすることがある。
本アーキテクチャに関する備考
・線量マップは、好ましくは、依然として入力ビットマップに追加され、ＦＰＧＡによって使用される。
・ディザリングはＦＰＧＡで行われるので、線量補正が可能である。
・入力画素からブランカ画素を構築するときのＸ及びＹでのシフトに関し、精度は、実際の画素サイズに依存する。
・ＦＰＧＡにおける伸長及びディザリングが必要とされる。
・圧縮はオフラインプロセスに追加される。圧縮は、処理労力を著しく増大することになることが予想される。
ＲＡＭサイズは、圧縮比１：４０の場合に減少する。このシナリオに対し、ＦＰＧＡは、階調が拡大されるレート（＞＞５ギガビット／秒）に追従することができるリアルタイム解凍ロジックを備える。
オプションＢ及びＣ：インライン・ラスタライゼーション
図６０は、インライン・ラスタライゼーションを使用する実施形態を示す。ＧＤＳ−ＩＩフォーマット・パターン・データは、図５９のオフライン実施形態に関しては、近接効果補正、レジスト加熱補正、及び、使用される場合にスマート・バウンダリを含むオフライン処理を受ける。補正されたベクトル・パターン・データ及び線量マップは、この実施形態のためのツール入力データフォーマットである。このオフライン処理は、所定のパターン設計に対して、ウェハの１個以上のバッチのため１回ずつ実行される。
次に、ベクトルツール入力データのインライン処理が、この実施形態では、パターン・システム・ストリーミング（ＰＳＳ）フォーマットである黒／白ビットマップデータを生成するためにベクトル・データをラスタライズするため実行される。この処理は、典型的にソフトウェアで実行され、新しい線量設定がセットされるとき実行されることがある。パターン・ストリーマは、その後、図５９の実施形態の場合と同様にブランカ・フォーマット・データを生成するため、上述の通りビットマップデータ上でのビーム位置キャリブレーションのためのＸ及び／又はＹ方向でのフル画素シフトと、フィールドサイズ調整と、及び／又は、フィールド位置調整とに関係する補正を含めて、ＰＳＳフォーマット・データを処理する。この処理は、１フィールド毎に実行されることがある。ブランカ・フォーマット・パターン・データは、その後、ウェハの露光のためリソグラフィ・システムへ送信される。
図６１は、インライン・ラスタライゼーションを使用する第２の実施形態を示す。この実施形態は、ビーム位置キャリブレーションと、フィールドサイズ調整と、及び／又は、フィールド位置調整とのための補正がベクトルツール入力データに行われる点を除いて、図６０の実施形態に類似している。これらの補正は、ベクトル・データに行われるので、Ｘ及びＹ方向でのフル画素シフト及びサブ画素シフトの両方を行うことができる。これらの補正は、典型的にソフトウェアで実行され、ウェハ毎に実行されることがある。補正が行われた後、ラスタライゼーションがパターン・ストリーマへの入力用のＰＳＳフォーマット・データを生成するため実行される。
図４４は、プロセスステップに割り当てられたステップインライン・ラスタライゼーション機能ユニットを示す。本アーキテクチャのため、機能ユニット３及び４（ラスタライゼーション）は、インラインで実行される。この選択肢のため、リソグラフィ・システムのための入力データは、ベクトル・フォーマットのストライプパターン記述ということになる。ラスタライゼーションは、（１ウェハ毎、数個のウェハ毎、一連のウェハ毎に）要求に応じて行われることになる。グローバルオフセット又はグローバル線量の変化は、インライン・ラスタライゼーションを始動することができる。
適切な線量は、画素面積を変更することによってセットされる。画素面積は、Ｘ画素サイズ及びＹ画素サイズの両方を変更することによって変更されることがある。しかし、Ｘサイズは、（図１０に関連して説明されたように）ある種の値だけに変更できる。グローバル線量の微調整のため、Ｙサイズの変更が使用されることがある。固定ビットレートを仮定すると、Ｙ画素サイズは、偏向周波数を変更し、異なるパターンスケーリング係数を使用することによりセットされる。
ラスタライゼーション結果は、すべてのフィールドのため使用されることになるので、フィールド固有サブ画素オフセットを考慮することができない。１フィールド当たりのオフセットは、好ましくは、最終的に、フル画素に丸められ、これは、段階５（チャネルフレーミング及び多重化）によってリアルタイムで考慮される。
補正は、以下を含むことがある。
・Ｘ及びＹでのフル・パターン・シフティング（フル画素シフトのみ）。パラメータは、１フィールド毎に１回ずつ更新される。
・Ｘ及びＹでのグローバル・パターン・シフティング（サブ画素分解能）。パラメータは、ウェハ走査毎に１回以上更新される。
・パターンスケーリングによるグローバル線量変更。パラメータは、ウェハ走査毎に１回以上更新される。
１ビームレット毎の線量補正とサブ画素シフトとの両方を取り扱うことはできない。根本的原因は、ビームレット・マッピングへの行を制御するＸ方向へのシフティングの能力である。エラーを制限するため、この選択肢は、典型的に、比較的小さい画素サイズ（約２ｎｍ）を使用することにつながることになる。この選択肢は、ビームレットがあらゆるフィールドの同じ線を書き込むことになるという意味で、アーキテクチャ選択肢Ｂと比べて特殊ケースである。換言すると、ビームレット・マッピングへの行は固定され、あらゆるフィールドに対して同一である。したがって、ビームレット固有補正を補償することができる。サブ画素補正は、適切になされるので、ビームレットは、より高い精度でパターンを書き込むことになる。したがって、画素サイズはより大型（３．５ｎｍ以下）であり、この画素サイズは、結果として、ブランカへ向かうより多くの光チャネル数を生じない。
すべての補正がサポートされるが、フィールドは、理想的な位置に置かれるので、フィールド間にＸ及びＹのオフセットが存在しない。プロセスフローは、アーキテクチャ選択肢Ａと異なることがある。アーキテクチャ選択肢Ｂ及びＣのため、新しいビットマップが１ウェハ毎、又は、数個のウェハ毎にベクトル入力ファイルから頻繁に生成される必要がある。
Ｆ）主要走査。新しいパターンビットマップの再生の場合、ウェハの測定（Ｅ１）に依存関係が存在することがある。図４５は、依存関係がある場合のプロセスフローを示す。この依存関係が存在しないとき、プロセスフローは、図３５のプロセスフローに類似することになる。再生のため必要とされる情報が有効に推定されるとき（穏やかに変化するプロセスパラメータ）、同様に依存関係は存在しない。したがって、再生は、早期に開始できるが、現実の測定後に検証される必要がある。予想外の不一致が存在する場合、再生は再開され、ある程度のスループットを失うことになる。最終的に、検討事項は、十分なＲＡＭが利用できる場合、処理が主要走査の後より早く開始できるということである。これは、処理のための時間フレームに２．５分をさらに追加することになる。インライン処理をサポートする解決策は、合理的なタイミング要件を満たすために非常に強力な処理ユニットを必要とすることになる。最悪ケースの状態（２．００ｎｍ画素、最大ステッチング）に対し、描画すべき画素数は、１ストライプ当たり３５ギガ画素になる。ベクトル・データのサイズは、１ストライプ当たり６０６Ｍバイトになる。図４６には、インライン処理のためのアーキテクチャが示される。このアーキテクチャは、ブロック「ラスタライザ」を示す。このブロックは、ベクトル・フォーマットをストライプの黒／白画像に描画するインライン処理タスクの役割を担うことになる。インラインラスタライザを実施する選択肢は、以下の通りである。
・オフライン処理及び制御。
・ＦＰＧＡロジックを使用する。リアルタイム・ラスタライゼーションに対し、ＦＰＧＡロジックは、同じ目的のため使用される。リアルタイム・ラスタライゼーションに対し、ＦＰＧＡ上の多数の資源が性能要件を満たすため使用されるべきである。インライン・ラスタライゼーション・ソリューションのためＦＰＧＡテクノロジーを使用することは、リアルタイム版より少ない資源を用いて実施することができる。
・ＧＰＵテクノロジーを使用する。ＧＰＵのグラフィカル処理ユニットは、典型的に映像処理のため使用されるプロセッサである。これらのプロセッサは、３次元グラフィックス（ゲーム、Ｖｉｓｔａ）を描画する消費者システム（デスクトップ及びラップトップ）において見られる。ＧＰＵは、大規模並列性を利用している。Ｇ８０アーキテクチャは、１２８個のスレッドプロセッサを利用し、最新式カードＧＴＸ２８０は、２４０個のスレッドプロセッサを利用する。スレッドプロセッサの性能は、Ｉｎｔｅｌ（登録商標）コアＣＰＵのおよそ５倍である。ＧＰＵの性能がこのＧＰＵのタスクにおける並列性の程度に依存することは明瞭である。描画は、比較的並列化が容易なタスクである。ディザリング（１方向）タスクは、ある程度（対角線）まで並列である。
・最新式マルチコアＣＰＵを使用する。現在のマルチコアＣＰＵは、非常に強力である。一例は、Ｉｎｔｅｌの新しいアーキテクチャであるＣｏｒｅ １７テクノロジーである。ＦＰＧＡソリューションは、明らかに比較的安価なソリューションである。アーキテクチャオプションＤ（ＦＰＧＡにおけるリアルタイム・ラスタライゼーション）と比べて、このソリューションの性能要件は、遙かに緩和されている（７個のストライプのための２．５秒対１４個のストライプのための６分）。したがって、ＦＰＧＡは、非常に小型化（そして、低価格化）される。さらに、実現可能性は、ＶＨＤＬにおける描画アルゴリズムの組み込みの実現可能性に依存する。
描画タスクはＧＰＵで利用できる高い並列性の程度の恩恵を受けることになるので、ソフトウェア・ソリューションを評価するとき、ＧＰＵテクノロジーは、最も良く明らかになる。不利点は、ＧＰＵテクノロジーが急速に進化している点である。この高速に進化するハードウェアの問題は、安定したＣＵＤＡ（コンピュータ統合デバイスアーキテクチャ）ＡＰＩを提供することにより（少なくともＮＶＩＤＩＡによって）解決された。このＡＰＩは、広範囲のグラフィック・カード・モデル及びバージョンに適合する。今日では、高性能コンピューティングのための製品ライン（Ｔｅｓｌａ）でさえ存在する。この製品ラインは、ゲーム用グラフィックスではなく、科学計算に重点を置いている。
本アーキテクチャに対し、プロセスは、以下のステップに記載される。
ベクトル・フォーマット入力ファイルは、サーバからハードディスクへ転送される。初期走査を開始する前に、又は、パラメータ変更後に、ラスタライゼーションモジュールは、新しいビットマップを生成するため入力ファイルを処理すべきである。ビットマップは、処理ユニットのＲＡＭメモリに記憶される。走査時に、処理ユニットは、これらのＲＡＭからビットマップデータを読み出す。このプロセスは、アーキテクチャ選択肢Ａ、Ｂ及びＣに類似している。ラスタライザは、ＦＰＧＡテクノロジーを使用して実施される。このロジックは、リアルタイム・ラスタライゼーション選択肢のため使用されているものと類似することになる。リアルタイム解決策と比較して、インライン解決策は、遙かに軽量である。したがって、必要とされるロジックセルは、少なくなる。ＦＰＧＡ解決策に対し、データフローのための２つの選択肢が存在する。図４７には、ＦＰＧＡがこのＦＰＧＡの出力をＰＵ−ＲＡＭにそのまま記憶するデータフローが示される。この解決策は、ラスタライザのロジックが処理ユニットと同じＦＰＧＡの中で組み合わされる場合に適切である。この場合、コンポーネントは、同じメモリコントローラを共有する。図４５のプロセス図に応じて、プロセスは、並列に動くことが可能である。しかし、潜在的な障害は、ＦＰＧＡを分離する主張である。別の可能性は、ノードＣＰＵがＦＰＧＡからの結果をフェッチし、この結果をＰＵ−ＲＡＭに記憶する役割を担うことになる図４８に示される。図４９には、ホストとＣＰＵとの間の通信が示される。ホストは、プログラム（カーネル）及びデータをＧＰＵのＤＲＡＭに記憶し、プログラムを始動する。マルチプロセッサは、必要なデータをＤＲＡＭからフェッチし、この結果をＤＲＡＭに書き戻す。全演算の終了時に、ホストは、ＧＰＵのＤＲＡＭからデータをフェッチすることになる。ホストとＣＰＵとの間のインターフェイスは、典型的に、ＰＣＩｅ×１６バスであり、ＤＭＡがデータ転送中に関与する。標準的なＧＰＵハードウェアをしようするとき、ＣＰＵノードとＧＰＵカードとの間のインターフェイスは、ＰＣＩ−Ｅｘｐｒｅｓｓ／１６である。ＧＰＵの内部アーキテクチャ（図５１を参照）は、ＧＰＵが完全に並列性に重点を置くことを示す。この特別なＧＰＵは、３０個のマルチプロセッサと、マルチプロセッサ１個当たりに８個のスレッドプロセッサとを収容する。これは合計２４０個のスレッドプロセッサになる。マルチプロセッサは、ＳＩＭＤ（単一命令複数データ）パターンに従い、このマルチプロセッサの８個のスレッドプロセッサのためオンチップ（高速）共有メモリを使用する。ＧＰＵアーキテクチャの性能を利用するため、ＧＰＵのタスクは、多数の並列タスクに区分される。ラスタライゼーションタスクは、描画及びディザリングの２つのサブタスクからなる。
描画タスクの性質は、並列化が比較的容易なことである。走査線、又は、さらに画素の描画は、独立したプロセスとして見ることができる。ディザリングタスクの性質は、量子化エラーが（ディザリング移動の方向における同じ線上、及び、次の線まで）２方向に伝播されるのでより直列的なことである。しかし、１方向だけでディザリングするとき、ディザリングは、対角線に沿って並列化される。次の線のディザリングは、前の線の量子化エラーを正確に処理するため１又は２セル分ずつ遅れるべきである。
ＧＰＵを使用する不利点には、ＧＰＵが安価ではないこと、ＧＰＵが動いているときにかなりの電力消費があること（例えば、ＴＤＰ＝２００Ｗ）、及び、ＧＰＵの能力を活用するＧＰＵのための並列コードを作成することが些細なタスクではないことが含まれる。
マルチコアＣＰＵソリューション：強力なマルチコアＣＰＵをノードＣＰＵとして使用するとき、ノードＣＰＵは、ラスタライゼーションタスクを実行できることになる。図５２は、この構成のための典型的なデータフローを示す。ＣＰＵは、ハードディスクからベクトル入力データを読み出す（３）。ＣＰＵは、ラスタライゼーションタスクを実行し、ビットマップをＰＵ−ＲＡＭに記憶することになる（４）。走査している間に、処理ユニットは、ＰＵ−ＲＡＭからビットマップを読み出す（５）
不利点には、プロセッサの費用、多量の電力消費（Ｉｎｔｅｌ Ｃｏｒｅ ２ Ｅｘｔｒｅｍｅ ｑｕａｄ−コアプロセッサ：ＴＤＰ＝１３０Ｗ）、及び、比較的低い並列化の程度（Ｉｎｔｅｌ Ｃｏｒｅ ２ ｑｕａｄ−コアプロセッサに対し４コア）が含まれる。
インライン・ラスタライゼーションのため、様々なソリューションが利用できる。しかし、インライン・ラスタライゼーションは、以下のいくつかの共通特性を明らかにする。ＰＵ−ＲＡＭサイズ。インライン・ラスタライゼーションは、オフライン・ラスタライゼーションの場合と同様に、ビットマップがＰＵ−ＲＡＭに記憶されることを必要とする。アーキテクチャオプションＢは、小さい画素サイズ（例えば、２．００ｎｍ、別表Ａ．１を参照）を必要とするので、およそ６１Ｇバイトの（非圧縮形式）ビットマップデータを記憶することが必要である。アーキテクチャオプションＣのため、より大きい画素が使用される（例えば、３．５０ｎｍ）。３．５０ｎｍ画素に対し、２０Ｇバイトは、適切であることになる。ＲＡＭロード時間。このオプションのため、ベクトル入力データだけがディスクに記憶されることを仮定する（総サイズ８．５ＧＢ）。新しいビットマップが必要とされるときはいつでも、ベクトル入力データがディスクから読み出され、ラスタライズされ、ＰＵ−ＲＡＭに記憶される。ディスク・データ・レートは、この場合、ボトルネックではないように思われる。このオプションに関するボトルネックは、ラスタライザということになる。ラスタライザの性能は、多数の要因に依存し、容易に予測できない。代替案は、より早い段階でラスタライゼーションを実行することになる。ビットマップは、ＰＵ−ＲＡＭ又はディスクのいずれかに記憶することができる。中間ビットマップをディスクに記憶することは、ロード時間のための明らかなボトルネックになるので不利である（アーキテクチャオプションＡを参照）。
ディスクロード時間：新しい走査のためのベクトル入力データは、サーバからダウンロードされるべきである。サーバは、明らかに通信のボトルネックになる。ディスクロード時間を改良するオプションは、サーバからノードまでの帯域幅を増大するか、又は、サーバ上のビットマップデータを圧縮することである。ディスクサイズ。ディスク記憶ユニットに１０通りのビットマップを記憶することは、８５ＧＢの記憶容量を意味することになる。信頼性（そして読み出し性能）の改良は、ミラー構成（ＲＡＩＤ １）を使用し、１００ＧＢの２個のディスクを使用することを提案する。
主要なアルゴリズムが大幅に並列化されたと仮定すると、ＣＰＵとＧＰＵとの間の粗い性能比較が以下の特性：Ｉｎｔｅｌ ＣＰＵコアは、スレッドプロセッサより性能が５倍優れていること、Ｉｎｔｅｌ ＣＰＵは、４個のコアを収容していること、及び、ＧＰＵは、２４０個のスレッドプロセッサを収容していることに基づいて行われる。
並列性の完全な利用を再び仮定すると、性能比（Ｉｎｔｅｌ：ＧＰＵ）は、４コア：ＧＰＵ＝（４＊５）：２４０＝１：１２になる。実際には、いくつかの要因がこの「理想的な」比率を低下させることになる。要因は以下の通りである。実行コストの差（整数除算は、このブランドのＧＰＵの場合にかなり高い）。並列性の程度。並列コードを書くことができる程度。制限されたローカルメモリの量で動かすことができるスレッドの数。ＳＩＭＤ（単一命令複数データ）プロセッサの使用のため、ＳＩＭＤグループの中に、典型的に８個のスレッドプロセッサが存在する。すなわち、分岐の両側が常に（直列的に）実行されるので、実行パスが拡大する。
これに対して、Ｉｎｔｅｌプロセッサのようなマルチコア方式の解決策は、共有キャッシュを使用する。いくつかの要因に依存して、１コア当たりの性能は、アクティブ状態であるコアの数が多いとき、劣化することになる。本章では、Ｉｎｔｅｌ ＣＰＵとの間を使用するラスタライゼーション（描画及びディザリング）の性能の推定を行う。
性能を推定するため、描画モジュール及びディザモジュールは、Ｃ＋＋で組み込まれている。Ｃ＋＋の００特徴だけが使用され、ｎｅｗ、ｄｅｌｅｔｅ、又は、リスト若しくはキューのようないずれかの上級データ構造は、使用されない。６４＊１０００ｎｍセルが描画及びディザリングのための単位として使用された。描画及びディザリングが予想通りであるかどうかは、ベクトル／フォーマット入力とビットマップ出力とを比較することによって視覚的に検証された。Ｖｉｓｕａｌ Ｃ＋＋ ２００８コンパイラが使用され、速度の最適化が可能にされた。
描画のため使用されたアルゴリズムは、走査線アプローチである。アクティブ状態エッジ表が少なくとも１本の走査線（画素の線）と交差するエッジの集合を保持するため使用される。使用された画素サイズは、３．５ｎｍである（アーキテクチャオプションＣ）。最大６４個のエッジが指定されるが、５２個（８１％）が１セル当たりの合理的な平均として使用される。
測定のため、最新式ＣＰＵをもつ装置が選択された。ＣＰＵは、Ｗｉｎｄｏｗｓ（登録商標） ＸＰオペレーティングシステムを動かす２ＧＢのＲＡＭを用いて２．１４ＧＨｚで動くＣｏｒｅ ２ Ｄｕｏ（６４００）である。
使用された入力ベクトル・フォーマットは、セル内の閉多角形の集合の仕様である。線量グリッドは省かれているが、処理は、Ｙ依存型線量係数を組み込む。描画のためのｙ方向のシフティングは、常に０であるが、アルゴリズムは、走査線依存型シフト値のための演算を組み込む。
コードの最適化は、コード改良度を測定することにより行われる。通常のプロファイラは、時間分解能が限られているので機能しない。代わりとして、Ｗｉｎ３２ ＡＰＩにおける「ＱｕｅｒｙＰｅｒｆｏｒｍａｎｃｅＣｏｕｎｔｅｒ」を使用した。このカウンタは、ナノ秒分解能でＣＰＵのタイム・スタンプ・カウンタを使用する。コードは、ＱｕｅｒｙＰｅｒｆｏｒｍａｎｃｅＣｏｕｎｔｅｒの結果に基づいて手動で最適化された。最適化後、負荷は、以下の割合：描画５５％、ディザリング２７％、及び、入力処理１８％でアプリケーション全体に配分された。
上記装置の単独コアは、８．７秒のうちに１００，０００セルの描画サイクルを実行できた。これは、毎秒１１，４９４サイクルが実行されると翻訳される。さらに、２個のコアを用いる実行は、ほぼ線形にスケーリングされた（８．７秒、単独コア、１００，０００セル→８．８秒、２コア、２００，０００セル）。完全なストライプは、２，２００，０００個のセルからなる。
したがって、１個のコアは、１個のストライプに１９４秒を費やすことになる。線形スケーリングを仮定すると、これは、７．５コアを使用するとき、１４個のストライプが６分以内に描画されることを意味する。Ｃｏｒｅ ２ Ｄｕｏ（６４００）は、もはやＩｎｔｅｌ ＣＰＵの最高モデルではない。したがって、ある種の倍率（例えば、３０％）でコア性能を高めることが公正ということになる。他方では、より多くのコアを使用することは、決して直線的に規模拡大しないことが分かっている。これらの２つの要因は、互いに打ち消し合うと仮定する。
性能結果は、使用されたアルゴリズムと、縮尺（描画セルのサイズ）、アルゴリズムの完全性、使用された特別な最適化、最適化に費やされた総時間、プロトタイプと比較した現実の構成でのキャッシュ／メモリ、及び、最終的な構成で使用されることになるＣＰＵの相対性能の合計である。
オプションＡについて上述されたように、ＰＵ−ＲＡＭに保持される画像を圧縮することが可能ということになる。ラスタライザは、画像のディザ済み又はグレイスケール画像を圧縮すべきであるが、処理ユニットＦＰＧＡは、画像を圧縮せず、場合によっては、画像をディザすべである。アーキテクチャＢは、圧縮技術及びオーバーサンプリング技術から現実に恩恵を受けることになる。１チャネル当たりに２個のファイバを使用することは、もはや必要ではない。アーキテクチャＣは、比較的大きい画素サイズを既に使用し、圧縮だけから恩恵を受けることになる。これは、ＰＵ−ＲＡＭの小型化とロード時間の短縮とを意味する。しかし、伸長ロジックが処理ユニットＦＰＧＡに追加されるべきである。しかし、伸長は、インライン処理労力に著しい影響を与えることになる。
オプションＤ：リアルタイム・ラスタライゼーション
図６２は、リアルライン・ラスタライゼーションを使用する実施形態を示す。この実施形態は、ラスタライゼーションが典型的にハードウェアで実行されるリアルタイム処理中に、プロセスの中のさらに先の１ステップで実行される点を除いて、図６１の実施形態に類似する。ビーム位置キャリブレーション、フィールドサイズ調整、及び／又は、フィールド位置調整のための補正がベクトル・フォーマットであるＰＳＳフォーマット・データに行われ、その後、ラスタライゼーションがこのＰＳＳフォーマット・データを黒／白ビットマップに変換する。補正は、ベクトル・データに行われるので、Ｘ方向及びＹ方向のフル画素シフト及びサブ画素シフトの両方を行うことができる。
図５３は、このアーキテクチャのための機能ブロックを示す。この選択肢に対し、機能ユニット３及び４（ラスタライゼーション）は、動作の間に進行中に実行される。
補正は、以下の補正を含む。
・Ｘ及びＹにおける画素シフト（フル画素及びサブ画素）。パラメータは、１フィールド毎に更新される。
・１サブチャネル毎の線量補正。パラメータは、１フィールド毎に更新される。
・１チャネル毎のＹのスケーリング補正。パラメータは、１フィールド毎に更新される。
・ブランカ・タイミング・オフセット補正。パラメータは、１回のウェハ走査毎に更新される。
オフライン前処理システムは、すべてのストライプのためのベクトル・フォーマットを準備することになる。パターン・ストリーマは、このデータを入力として使用することになる。リアルタイムで描画し、ディザリングすることにより、パターン・ストリーマは、Ｂ／Ｗビットマップを生成する。描画及びディザリング中に、全種類の補正が実行される。ＢＡＡ／ビットマップから、パターン・ストリーマは、ビームレットビットフレームを生成し、チャネルのすべてのビームレットのためのデータを多重化し、ファイバを介してブランカチップへデータを送信する。
データをレーザーへストリーミングするため資源が必要とされた。
プロセスは、２ステップ：メモリからデータを取得し、論理的順序でデータを画素に描画することと、論理的に順序付けられた画素をサブビーム順序によってフレームに並べ替えることとからなる。第１のステップは、ベクトル・データの実際の描画、又は、メモリから描画された画素データを単に取り出すことからなる。
ベクトル・データを画素に描画するため、各ストライプは、ベクトル・フォーマットで６２．５ｎｍのサブストライプに分割される。５００ｎｍ（最大値）のソフト・エッジに対し、処理すべきサブストライプの個数は、（２０００＋５００＋５００）／６２．５＝４８サブストライプである。各サブストライプは、サブストライプパイプで描画される。各パイプは、およそ１００ＭＨｚで動作することになり、したがって、４８個のパイプは、およそ必要とされる５ギガビット／秒を生み出すことになる。
パイプの先頭で、ＦＩＦＯがメモリ・クロック・ドメインから処理クロック・ドメインまでクロック・ドメイン境界を横切るため使用される。メモリ帯域幅は、複数のストライプに亘って共有される必要があるので、このＦＩＦＯは、中間記憶バッファとしての役目も果たす。ＦＩＦＯは、コーナーデータ及び線量マップデータの両方を収容する。描画アプリケーションは、ＦＩＦＯの下側部分の範囲内で無作為的に扱うことができる。ＦＩＦＯは、メモリアービタへの何らかのスラックを許容するため少なくとも３ブロックのデータを収容することが必要である。データの各ブロックは、２７２バイトを収容する。３ブロックのデータ＝８１６バイトである。標準的なブロックＲＡＭは、１８ｋビットのデータ＝２ｋバイトのデータを収容する。すなわち、データサイズの観点から、各ブロックＲＡＭは、３個のサブストライプパイプとして役立つ。しかし、データ利用性の観点から、各パイプは、先頭でこのパイプ専用のブロックＲＡＭを使用すべきである。
各サブストライプパイプは、処理のためいくつかの内部ＦＦ及びＬＵＴを必要とする。必要な個数のブロックＲＡＭと共に利用できるＬＵＴ及びＦＦの個数は、必要とされる数を上回る。
マルチビーム露光のための画素の並べ替え。
サブストライプパイプの末尾に、又は、メモリ内のビットマップデータの場合にメモリポートの直ぐ下で、データが別のＦＩＦＯに記憶される。このＦＩＦＯは、Ｋ＝５を用いて４９個のビームレットに画素を書き込むときに必要とされる少なくとも２４５ラインのデータを収容できることが必要である。各ラインは、３０００ｎｍ／２ｎｍ＝１５００画素（最大）を収容することになる。１５００画素＊２４５ライン＝３６７，５００ビットである。これは、２０個のブロックＲＡＭに一致し、２０個のブロックＲＡＭは、処理を実現し易くするため、３２個のブロックＲＡＭに切り上げられる。
フレーマ／マルチプレクサは、これらの３２個のブロックＲＡＭから読み出し、レーザーへ送信するため適したフレームを形成する。これらのフレームは、別のＦＩＦＯブロックＲＡＭに記憶され、この別のＦＩＦＯブロックＲＡＭは、ＭＧＴクロック・ドメインの間の非同期境界、及び、伸縮性記憶ユニットの両方として必要とされる。
セルベース入力フォーマット
ベクトル表現は、典型的に、ＧＤＳ−ＩＩ又はＯＡＳＩＳフォーマットのようなパターン・データを生成するため使用される。上述されるように、様々な動作モードが荷電粒子リソグラフィ装置のため可能である。上述の１つのモードは、ベクトルベース入力フォーマットのパターン・データがリアルタイムで（ＦＰＧＡのような）処理ユニットによって使用され、処理される（すなわち、ウェハのフィールドの集合のためのパターン・データが少なくとも部分的に処理され、同時に、このフィールドの集合の走査が行われる）リアルタイム・ラスタライゼーション・モードである。
セルベース入力フォーマットは、このリアルタイム・ラスタライゼーション・モードのため使用されることがある。入力フォーマットの一実施形態は、特徴的形体レイアウト及び線量率の２つの態様を説明する。特徴的形体レイアウトは、リアルタイムＦＰＧＡ描画及びディザリングのため適当であり、かつ、最適化されたセルベース・アプローチを使用して説明される。線量率は、すべての特徴的形体のエリア（例えば、フィールド）を覆う固定サイズのグリッドによって説明される。
パターン・データのためのセル・ベース・フォーマットは、より予測可能であるサイズを有するデータ集合を生じることができ、リアルタイム及び／又はハードウェア処理のためパターン・データをリソグラフィ・システムへストリーミングするため有利である。ベクトル・フォーマットのパターン・データは、１セル当たりにより予測可能性が低いサイズを与える。ビットマップ・フォーマットのパターン・データが使用されることがあるが、前処理システムからリソグラフィ・システムへの転送のため圧縮されることが必要である。ビットマップデータの圧縮量は、セルに存在する特徴的形体に依存してセル毎にかなり変化することがある。このような圧縮データのリソグラフィ装置へのストリーミングと、その後のデータの伸長とは、結果として、無圧縮データの伝送率の予測不能を招く。
１セル当たりに収容される最大データ（ビット）と、パターン・データが圧縮される場合に（例えば、ビットマップ・フォーマットで符号化された場合に総サイズと比較したとき）、実現された圧縮率と、を事前に知ることは有利である。セル・ベース・フォーマットは、これらの特徴的形体をもつように設計されている。このことは、セル・ベース・パターン・データが、無圧縮ビットマップデータのサイズより実質的に小さいある特定のサイズ（設計時に選択されたメモリサイズ）のメモリに常に適合することを保証するので望ましい。この保証は、ＺＩＰのような汎用圧縮アルゴリズムを使用して圧縮されたビットマップに対し与えることができない。セル・ベース・フォーマットは、セル・ベース・パターン・データがある特定の最大期間内にビットマップに変換できることを保証し、このことがリアルタイム・ラスタライゼーションの場合に重要であるため、さらに望ましい。
さらに、ビットマップ化されたフィールドのある特定のエリアを覆う特別なセルがセル・ベース・フォーマットで符号化された「圧縮ファイル」から読み出されるべき場合、このセルがこのファイル内で符号化されている場所は直ちに分かる（ファイルが、例えば、特徴的形体がファイル内に無作為的に存在しているＧＤＳ−ＩＩフォーマットである場合に必要とされるようにこのエリアを探索する必要がない）。
セル・ベース・フォーマットは、１セル毎に配置され、そして、パターン・データを走査されるべきセルの系列の中に配置することは、ベクトル・フォーマットと比べて比較的簡単であるので、リソグラフィ・システムへストリーミングするためさらに一層適している。
付加的な「圧縮」量は、各セルの中で特徴的形体の相対位置を符号化するだけでセル・ベース・フォーマットにおいてさらに取得される。セルの場所と組み合わされたこの相対位置は、フィールド内の特徴的形体の中の絶対位置を与える。相対的な特徴的形***置は、できるだけ少ない値を有する（セルのサイズに限定されている）ので、フィールドを用いる絶対位置より少ないビット数が定義のため必要である。
特徴的形体レイアウトを記述するセルベース入力フォーマットの本実施形態のための関連パラメータは、以下の通り要約される。
特徴的形体フォーマットのため、最小特徴的形体ピッチは重要なパラメータである。最小特徴的形体ピッチは、特徴的形体密度を本質的に制限する。すなわち、特別な遷移（例えば、オン→オフ又はオフ→オン）が最小特徴的形体ピッチの距離の範囲内で２回に限り起こる可能性がある。
図６７には、最小特徴的形体ピッチ（Ｐ）に適合する特徴的形体（より明るく着色されたエリア）を含む例示的なパターンレイアウトが示される。
特徴的形体説明の重要な結果は、６４×６４ｎｍの描画セルが最大で４個のコーナーを記述すべきである。このような描画セルの中に特徴的形体を記述するとき、描画セルインデックスは、この描画セルの基準位置を与える。描画セルの中の特徴的形体は、相対位置を使用して記述できる。
描画セル内部の（部分的な）特徴的形体は、この描画セルのコーナー、又は、直線によって記述することができる。ライン角度は、４５度の倍数に限定されることがあり、図６９に示されるように、ベクトル方向を８個の可能な方向だけに限定する。８個の方向コードは、図６９に示されるように、可能な方向毎に割り当てられる。
図６８は、コーナー概念を例示する。特徴的形体のコーナー（右側）と、特徴的形体のエッジにおける直線（左側）とを収容するセルが示される。コーナー及び直線の両方が「コーナー」と見なされる。コーナーＡは、Ａの位置（例えば、ＸＡ、ＹＡ）と２個のベクトル（例えば、方向コードＥｄｇｅ１＝２、Ｅｄｇｅ２＝４を使用して定義される）によって定義される。定義により、時計回り方向でのＥｄｇｅ１からＥｄｇｅ２への移動方向におけるエリアは、アクティブ状態のエリアである。同様に、直線は、「擬似コーナー」点Ｂ（例えば、ＸＢ、ＹＢ）と、２個のエッジ（例えば、Ｅｄｇｅ１＝４、Ｅｄｇｅ２＝０）によって記述される。この擬似コーナーの場所は、擬似コーナーが定義するライン上の任意の点である。この場合も、Ｅｄｇｅ１からＥｄｇｅ２まで時計回りに移動する方向におけるエリアは、アクティブ状態エリアである。
セルの内側で、同じ特徴的形体をもつコーナーは、一致させられるべきである。図７０は、６４ｎｍ×６４ｎｍのセルの中で４個の一致するコーナーとして符号化された単純な正方形の特徴的形体を示す。図７０の左側にある表は、特徴的形体を完全に記述するパラメータを示す。コーナーは、コーナー座標（Ｘ，Ｙ）によって記述され、エッジは、図６９に定義された方向に応じてコーナー方向を記述する。コーナー座標及び方向コードから、図７０の中のすべてのコーナーが単独の特徴的形体を記述することを判定できる。
ＦＰＧＡ（又は、他の形式のハードウェアプロセッサ）における処理のため、固定サイズのデータ構造を有することが有利である。固定サイズのデータ構造は、メモリ内でセル記述を扱うことをより容易にさせ、ＦＰＧＡロジックをより簡単な状態に保つため役立つ。
図７１は、セルの中のコーナーによって記述されたより複雑な特徴的形体形状の実施例を示す。４５度及び−４５度方向の線は、図示された特徴的形体を定義するためにも使用される。
４５度方向をもつ特徴的形体エッジ
最小特徴的形体ピッチは、セル内に最大数のコーナーを確保する。４５度の方向のエッジをもつ特徴的形体を考慮するとき、セルの最大寸法は、セルの対角線であり、対角線の長さは、正方形セルに対してセルサイズに２の平方根を乗じた長さに等しい（例えば、６４ｎｍ正方形セルに対し、６４×√２）。最小特徴的形体ピッチがこの対角線の長さ未満であるとき、セル１個当たりに５個以上のコーナーが存在する危険がある。図７２には、この状況が示される。左側で、同図は、６４ｎｍのピッチをもち、６４ｎｍのセルの中に位置決めされ、１セル当たりに４個のコーナー（コーナーは、小円によって指示される）を含む正方形の特徴的形体の規則的なグリッドを示す。右側では、正方形の特徴的形体のグリッドは、４５度だけ回転されている。強調表示されたコーナーは、６個のコーナーがセルの真ん中に現れることを示す。
いくつかの解決策がこの課題を解決するため適用されることがある。
・±４５度の線に対して、少なくともセル対角線の長さに等しい、より大きい最小特徴的形体ピッチを指定する（例えば、６４ｎｍ正方形セルに対して６４×√２）。
・セル対角線が最小特徴的形体ピッチに等しく（又は未満に）なるようにセルサイズを縮小する（例えば、６４ｎｍ最小特徴的形体ピッチに対して１／２√２×６４ｎｍ）。
・セル１個当たりにより多数（例えば、６個）のコーナーを許容する。
・セル１個当たりに可変数のコーナーを許容する。
以下の説明では、上記第１のオプションが仮定される。
近接効果補正
近接効果補正は、ウェハを処理した後、パターン（特に、コーナー）を改良するため必要とされる。近接効果補正は、図形又は線量のいずれかを局所的に微調整することにより扱われることを可能にする。近接効果補正は、典型的に１／３ＣＤの長さをもつコーナーの周りの小さいセリフを使用する図形変更によって行われることが仮定される。
図７３には、コーナーの一部にセリフが付加された２つの特徴的形体の例が示される。これは、好ましくは、特別なコーナーにセリフを組み込むためのコーナー毎の選択肢である。図７３に示されるように、このような技術の１つの重要な結果は、１個のセルのコーナーに定義されたセリフ（例えば、図面中、セル２にある特徴的形体Ｂセリフ）が近傍セル（例えば、セル３の中に延在する特徴的形体Ｂセリフ）の中で部分的に描画されることがある、ということである。又は、すべてのコーナーが１個のセルにある特徴的形体（例えば、セル１の中の特徴的形体Ａ）は、近傍セルの中の特徴的形体のセリフ（例えば、セル２の中の特徴的形体Ａ）の描画部分を必要とする。
様々なアプローチがこれを扱うことができる。
・近傍セルと共にセリフコーナーに関する情報を共有する。
・外部セリフコーナーがセルの描画に影響を与えると直ちに追加情報（重複）をセル定義の中に詰め込む。
・セリフを通常のコーナーとして記述する。この解決策は、（非常に変わり易い１セル当たりのコーナーの数を明らかに増加させる。
線量グリッド
特徴的形体図形に加えて、線量率は、微小スケールで関連した重要なシステムパラメータである。線量情報は、１セル毎に１個の線量率を収容する線量グリッドを与えることにより記述されることがある（線量情報は、他の方法で、例えば、各特徴的形体のための線量値を関連付けることによって与えられることがある）。セルサイズは、典型的に、望ましい臨界寸法（ＣＤ）以下である。理論上、線量グリッドは、描画セルグリッドと独立している。
２個のグリッドを取り扱う２個の選択肢は、
・互いに独立したグリッドで両方を定義すること
・両方のグリッドの位置合わせを行い、場合によっては、両方のグリッドを統合することである。
ＦＰＧＡ処理に対し、線量グリッドと描画セルグリッドとを組み合わせることが有利であることがある。線量グリッドサイズは、典型的に、描画グリッドのサイズより小さい。これは、例えば、描画セルの内側に９個の線量セル（３×３）を埋め込むことによって達成できる。階調値は、０．２％のステップで１００％と５０％との間を変化することがある。したがって、線量セル毎に８ビットが必要とされる。
しかし、結果は、２個の独立した概念が連結されることである。ピッチ値が変更されるときはいつでも、この結果は、線量セルサイズに対する結果をさらに有する。
画素グリッド
画素セルサイズ及び位置は、好ましくは、柔軟性がある。画素は、正方形でなくてもよいが、ストライプ／チャネルの範囲内で常に同じ寸法を有することになる。画素は、（最悪ケースに）４個の描画セルによって描画されることがある。行毎に、サブ画素シフトのため、様々な（Ｙ方向）位置合わせが使用できる。
入力フォーマット仕様
以下の仕様は、一実施形態に与えられる。描画セルは、最大で４個のコーナーと追加情報とを収容する６４×６４ｎｍのブロックを備える。エッジは、コーナーで始まるベクトル、Ｅｄｇｅ１又はＥｄｇｅ２のいずれかであり、Ｅｄｇｅ１からＥｄｇｅ２までの時計回りの角度は、アクティブ状態側を定義する。コーナーは、セル内の特徴的形体のコーナーである。コーナーは、線が現実のコーナーなしにセルを横切るとき角度１８０度を有することがある。描画セル１個当たりに最大で４個のコーナーが仮定される。
実施形態のためのコーナーデータの仕様は、以下の表に与えられる。
そのフィールド値からセリフサイズを計算するため、様々な戦略、例えば、フィールド値が所定の表の中のインデックスとして使用されるか、又は、計算を用いるテーブルルックアップが使用されることがある（例えば、セリフサイズ＝値＊０．５ｎｍであり、したがって、この範囲は、正セリフサイズを仮定すると、０．．．１５．５＠０．５ｎｍである。）。
実施形態のための描画セル・データの仕様は、以下の表に与えられる。
以下の表は、上記フォーマットを使用するときのデータ量を要約する。このデータ量表のための仮定は、ステッチングが存在しないことである。
データの圧縮の機会が存在することがある。例えば、多数のセルは、４個未満のコーナーを収容することがあり、線量率は、すべての線量セルに対し同じ値であることがある。
固定サイズ型データ構造の定義は、ＦＰＧＡ設計のタスク（アドレッシング及びローディング）を容易にすることになるが、メモリに対する影響を有する。通信及び（ディスク）記憶のため、データを圧縮するため標準的な圧縮技術を使用できる。この圧縮技術は、未使用レコードが同じ値で充填されているとき奏功し、例えば、未使用コーナーに対し、すべて零である。圧縮は、線量マップのための類似した値のような繰り返し値に対しても正常に機能する。
上記実施形態のための一部の設計課題は、以下の通りである。
・セル１個当たりに最大４個のコーナーは、不十分ではないことがある。
・近傍セルの中でセリフを探索することは、処理時間及びメモリにおいて「割高」であり、可能であれば、避けるべきである。
・セリフは、予想とは異なる形状であることがある。
・当たりのコーナーの固定数は、ハードウェア実施のため望ましい。
・セル１個当たりのコーナーの大きい固定数は、結果として、データ量が大きい。
・セル１個当たりのコーナーの小さい固定数は、結果として、柔軟性がない。
・全コーナーの符号化は、情報理論的な観点から過剰な情報であるが、ハードウェアへの組み込みを著しく容易化する。
・コーナーの分解能は、好ましくは、０．５ｎｍではなく、０．２５ｎｍである。
・コーナーの数の半分だけの符号化が十分であることがある。
より大きいブロックの一体的な符号化
大きい固定数のコーナーと小さい固定数のコーナーとの間の二者択一として、１つの可能性は、データのより大きいブロックに対し、例えば、機械的走査方向で約１６倍大きいブロックに対し、コーナーの最大数を制限することである。このより大きいブロックの１つの領域の中のコーナーの局所最大数は、このブロックの別の領域にあるより少ない数のコーナーによって補償されることになる。
コーナーの最大数に関する４より大きい限界は、メモリ使用量の増加が原因で望ましくない。しかし、より低い限界を使用することは、すべての可能なケースをカバーすることがない。中間的な解決策として、以下のシナリオ：現在セルより大きいブロック、例えば、１６個のセルを含むブロックの中のデータを同時に符号化し、このようなブロック内のコーナーの数を制限し、コーナーの局所最大数がより大きくなる可能性があるシナリオが考慮される。このシナリオでは、セリフは、コーナー自体として符号化され、これが実施を容易化する。
本実施形態を実施するため、以下の変更が上記実施形態に対してなされることがある。
・１つのブロックは、Ｙ方向（偏向方向）に６２．５ｎｍであり、Ｘ方向（機械的走査方向）に１０００ｎｍであることが定義される。
・セル／ブロックのＹサイズは、６４から６２．５ｎｍまで減少される。このことは、１６＊６２．５＝１０００ｎｍであること、及び、６２．５／０．２５＝２５０は８ビットで効率的に符号化できること、の２つの利点を持つ。
・密度マップは、３１．２５×３１．２５ｎｍ（１０００ｎｍの１／３２）という分解能を持つことができる。
・コーナーの最大数は、１ブロック当たり６４個にセットされる（６２．５×６２．５ｎｍのセル１個当たり平均４個のコーナー）。
・セリフは、データの内部でコーナー自体として符号化される。
以下の仕様は、本実施形態のため与えられる。
本実施形態のためのコーナーデータの仕様は、以下の表に与えられる。
本実施形態のための描画セル・データの仕様は、以下の表に与えられる。
以下の表は、上記フォーマットを使用する場合のデータ量を要約する。このデータ量表に対する仮説は、ステッチングが存在しないことである。この推定は、情報を実際のＲＡＭに記憶する場合に行われるカウントへ丸めを与えない。
圧縮の機会が存在する。例えば、多数のブロックが６４個未満のコーナーを収容することと、線量率が近傍線量セルに対し類似した値を有することになることとが予想される。しかし、圧縮は、より複雑な実施の原因となることもある。データは、システムの中を伝達される間に圧縮されることがある。
情報理論的な観点から、すべての座標を用いてすべてのコーナーを符号化することは、必要ではない。しかし、これは、実施の際に計算上の労力を劇的に削減する。ブロック境界の交差を符号化することも役立つことがある。これは、コーナーの数を増加させるが、ＦＰＧＡにおける計算上の労力をより一層減少させる。さらに、描画のプロセス全体がデータの両方の端から実行可能であるべきことが考慮されるべきである。いくつかの「自明な」情報を一方の方向で省略することは、もう一方の方向に走査するときに問題を引き起こす可能性がある。
ブロックは、偏向走査方向にも方向付けられることがある。これが行われるべきでない２つの理由が存在する。実施における並列性は、ストライプの範囲内で数個のストリップの中のデータを処理することが必要であり、これは、データがこのように方向付けられる場合、可能でないことになる。同様に、偏向走査方向における粒度が１００ｎｍになることがあり、この粒度は、ステッチングのため望ましくない。現在方向において、ステッチングエリアを含むストライプ幅の粒度は、６２．５ｎｍである。
データをメモリに詰め込むことは、熟考に値する。線量マップのためのデータがコーナーデータから別個のビットレーンに記憶される場合、有利になることがある。
前段落のアプローチを使用することは、以下の利点がある。
・データ量が削減される（例えば、５ＴＢに代えて３．５ＴＢ）。
・特徴的形体分解能が向上する（例えば、０．５ｎｍに代えて０．２５ｎｍ）。
・柔軟性は、局所範囲内のセリフ及びコーナーの数に対して高くなる。
・実施は、複雑さが低下する。
パターン化ビーム・リソグラフィ・システム
図７４は、すべての電子ビームレットの共通交差のない電子ビーム光学システムに基づく荷電粒子マルチビームレット・リソグラフィ・システム１の実施形態の簡易図である。この光学システムは、米国特許出願公開第６１／０４５２４３号に詳細に記載され、この特許出願は、全体がそのまま参照によって本明細書に組み込まれる。
このようなリソグラフィ・システムは、複数のビームレットを生成するビームレット発生器と、上記ビームレットを変調ビームレットにパターン化するビームレット変調器と、上記ビームレットをターゲットの表面に投影するビームレット投影器とを適切に備える。ビームレット発生器は、典型的に、ビームレット源と、少なくとも１つのアパーチャアレイとを備える。ビームレット変調器は、典型的に、ブランキング・デフレクタ・アレイとビーム・ストップ・アレイとを含むビームレット・ブランカである。ビームレット投影器は、典型的に走査デフレクタと、投影レンズ系とを備える。図７４は、本発明のウェハ位置決め及び支持構造体を明示的に示さない。
リソグラフィ・システム１は、本明細書中に記載されているように、いわゆるデュアル又はマルチパス走査と組み合わせて冗長走査機能を実施するため特に適している。このシステムの達成したターゲット表面へのラインの走査の精度の改良は、第１の走査系列中に空のまま残された隙間を充填する第２の走査が実行されることを可能にする。
図７４に示された実施形態では、リソグラフィ・システムは、均一な拡大電子ビーム４を生成する電子源３を備える。ビームエネルギーは、好ましくは、約１から１０ｋｅＶの範囲内で比較的低く保たれる。これを達成するため、加速電圧は、好ましくは、低くされ、電子源は、好ましくは、接地電位にあるターゲットに対して約−１から−１０ｋＶに保たれるが、他の設定が使用されることもある。
電子源３からの電子ビーム４は、２重の８重極と、電子ビーム４をコリメートする後に続くコリメータレンズ５とを通過する。理解されるように、コリメータレンズ５は、どのような種類のコリメーティング光学系でもよい。続いて、電子ビーム４は、ビームスプリッタに衝突し、このビームスプリッタは、適当な一実施形態では、アパーチャアレイ６Ａである。アパーチャアレイ６は、ビームの一部を遮断し、複数のサブビーム２０がアパーチャアレイ６Ａを通過することを許可する。アパーチャアレイは、好ましくは、貫通穴を有するプレートを備える。このようにして、複数の平行電子サブビーム２０が生成される。
第２のアパーチャアレイ６Ｂは、各サブビームからある程度の数のビームレット７を作る。システムは、多数のビームレット７、好ましくは、約１０，０００から１，０００，０００個のビームレットを生成するが、当然に、より多数若しくは少数のビームレットを使用することが可能である。他の既知の方法がコリメートされたビームレットを生成するため使用されてもよいことに注意されたい。
これは、サブビームの操作を可能にさせ、この操作は、特に、ビームレットの個数を５０００個以上に増加するとき、システム動作のため有利であることが分かる。このような操作は、例えば、投影レンズの平面内で、サブビームを光軸に集光するコンデンサレンズ、コリメータ、又は、レンズ構造体などによって行われる。
コンデンサ・レンズ・アレイ２１（又は、コンデンサ・レンズ・アレイの集合）は、サブビーム作成アパーチャアレイ６Ａの後側に組み込まれ、サブビーム２０をビーム・ストップ・アレイ１０の対応する開口の方に集める。第２のアパーチャアレイ６Ｂは、サブビーム２０からビームレット７を生成する。ビームレット作成アパーチャアレイ６Ｂは、好ましくは、ビームレット・ブランカ・アレイ９と組み合わせて組み込まれる。例えば、これら両方は、サブ組立体を形成するように一体として組み立てられることがある。図７４では、アパーチャアレイ６Ｂは、個別のサブビーム２０から３個のビームレット７を生成し、３個のビームレットは、末端モジュール２２の中の投影レンズ系によってターゲットに投影されるように、対応する開口でビーム・ストップ・アレイ１０に衝突する。実際には、より多数のビームレットが末端モジュール２２の中の個別の投影レンズ系に対しアパーチャアレイ６Ｂによって生成されることがある。一実施形態では、４９個のビームレット（７×７形アレイに配置されている）は、個別のサブビームから生成され、単独の投影レンズ系を介して案内されるが、サブビーム１個当たりのビームレットの個数は、２００以上に増加されることがある。
サブビーム２０の中間段階を介してビーム４から階段状にビームレット７を生成することは、主要な光学作用が、比較的限定された数のサブビーム２０を使って、ターゲットから比較的離れた位置で実行されることがある、という利点を有する。このような動作の１つは、投影レンズ系のうちの１つに対応する点へのサブビームの集光である。好ましくは、作用と集光点との間の距離は、集光点とターゲットとの間の距離より広い。最も適切には、静電投影レンズがこれらと共に使用される。この集光作用は、システムがスポットサイズ縮小と、電流増加と、点拡がりの縮小という要件を満たすことを可能にし、その結果、最新式ノードで、特に９０ｎｍ未満の臨界距離をもつノードで、信頼できる荷電粒子ビームリソグラフィを行う。
ビームレット７は、次に、変調器９のアレイを通過する。この変調器９のアレイは、複数のブランカを有するビームレット・ブランカ・アレイを備えることがあり、個別のブランカは、１個以上の電子ビームレット７を偏向する能力をもつ。ブランカは、より具体的には、第１の電極及び第２の電極が設けられている静電デフレクタであり、第２の電極は、接地電極又は共通電極である。ビームレット・ブランカ・アレイ９は、ビーム・ストップ・アレイ１０と一緒に、変調装置を構成する。ビームレット制御データに基づいて、変調手段８は、パターンを電子ビームレット７に追加する。このパターンは、末端モジュール２２の中に存在するコンポーネントを用いてターゲット２４に投影されることになる。
本実施形態では、ビーム・ストップ・アレイ１０は、ビームレットが通過できるようにするアパーチャのアレイを備える。ビーム・ストップ・アレイは、基本的な形式では、典型的に丸い穴であるが、他の形状が使用されることもある貫通穴が設けられた基材を備える。一実施形態では、ビーム・ストップ・アレイ８の基材は、規則的に離間した貫通穴のアレイを含むシリコンウェハから形成され、表面荷電を防止するため金属の表面層で覆われることがある。一実施形態では、金属は、ＣｒＭｏのような天然酸化物の膜を形成しない種類である。
一実施形態では、ビーム・ストップ・アレイ１０の通路は、ビームレット・ブランカ・アレイ９の中の穴と位置合わせされている。ビームレット・ブランカ・アレイ９及びビームレット・ストップ・アレイ１０は、ビームレット７を遮断又は通過させるため協働する。ビームレット・ブランカ・アレイ９がビームレットを偏向する場合、ビームレットは、ビームレット・ストップ・アレイ１０の中の対応するアパーチャを通過しないが、その代わりに、ビームレット・ブロック・アレイ１０の基材によって遮断されることになる。しかし、ビームレット・ブランカ・アレイ９がビームレットを偏向しない場合、ビームレットは、ビームレット・ストップ・アレイ１０の中の対応するアパーチャを通過し、その後、ターゲット２４のターゲット表面１３にスポットとして投影されることになる。
リソグラフィ・システムは、ビームレット制御データをビームレット・ブランカ・アレイに供給するデータパスをさらに備える。ビームレット制御データは、光ファイバを使用して送信されることがある。個別の光ファイバ末端からの変調光ビームは、ビームレット・ブランカ・アレイ９上の感光素子に投影される。個別の光ビームは、感光素子に連結された１個以上の変調器を制御するためパターン・データの一部を保持する。
続いて、電子ビームレット７は、末端モジュールに入る。以下、用語「ビームレット」は、変調後のビームレットを指す。このような変調後のビームレットは、実質的に、時間に関する連続部分を備える。これらの連続部分の一部は、より低い強度を有し、好ましくは、零強度を有することがあり、すなわち、ビーム・ストップで止められた部分を有することがある。一部分は、ビームレットを後続の走査期間のための開始位置に位置決めすることを可能にするため零強度を有することになる。
末端モジュール２２は、好ましくは、挿入可能、交換可能なユニットとして構築され、このユニットは、様々なコンポーネントを備える。本実施形態では、末端モジュールは、ビーム・ストップ・アレイ１０と、走査デフレクタアレイ１１と、投影レンズ構成部１２とを備えるが、必ずしもこれらのすべてが末端モジュールに含まれなくてもよく、これらは、異なって配置されることがある。
ビームレット・ストップ・アレイ１０を通過した後、変調後のビームレット７は、偏向されていないビームレット７の方向と実質的に直交するＸ及び／又はＹ方向に個別のビームレット７を偏向させる走査デフレクタアレイ１１を通過する。本実施形態では、デフレクタアレイ１１は、後述されるように、比較的小さい駆動電圧の印加を可能にする走査静電デフレクタである。
次に、ビームレットは、投影レンズ構成部１２を通過し、ターゲット平面内の典型的にはウェハであるターゲットのターゲット表面２４に投影される。リソグラフィ用途のため、ターゲットは、通常は、荷電粒子感応層又はレジスト層が設けられているウェハを備える。投影レンズ構成部１２は、ビームレットを集め、好ましくは、結果として、直径約１０から３０ナノメートルの幾何学的スポットサイズを生じる。投影レンズ構成部１２は、このような設計では、好ましくは、約１００から５００倍の縮小を行う。この好ましい実施形態では、投影レンズ構成部１２は、ターゲット表面に接近して置かれることが有利である。
一部の実施形態では、ビームプロテクタがターゲット表面２４と集光投影レンズ構成部１２との間に置かれることがある。ビームプロテクタは、箔又はプレートでもよく、ウェハから放出されたレジスト粒子がリソグラフィ・システムの中の感応素子のいずれかに到達できる前にレジスト粒子を吸収するため、必要に応じてアパーチャが設けられている。代替的に、又は、付加的に、走査偏向アレイ９は、投影レンズ構成部１２とターゲット表面２４との間に設けられることがある。
概略的に言うと、投影レンズ構成部１２は、ビームレット７をターゲット表面２４に集める。それに加えて、投影レンズ構成部は、単独画素のスポットサイズが正確であることをさらに確保する。走査デフレクタ１１は、ターゲット表面２４の一面でビームレット７を偏向する。それに加えて、ターゲット表面２４上の画素の位置が微小規模で正確であることを確保することが必要である。特に、走査デフレクタ１１の動作は、画素が最終的にターゲット表面２４にパターンを構成する画素のグリッドに十分に収まることを確保する必要がある。ターゲット表面への画素の微小規模位置決めは、ターゲット２４の下にあるウェハ位置決めシステムによって適切に可能にされることが分かることになる。
このような高品質投影は、再現可能な結果を与えるリソグラフィ・システムを獲得するため関連性がある。一般的に、ターゲット表面２４は、基材の上部にレジスト膜を備える。レジスト膜の一部分は、荷電粒子、すなわち、電子のビームレットの印加によって化学的に変性されることになる。この結果として、膜の照射された部分は、現像液中での溶解性が増減することになり、ウェハ上にレジストパターンをもたらす。ウェハ上のレジストパターンは、続いて、すなわち、半導体製造の技術において知られているようなインプリメンテーション、エッチング、及び／又は、蒸着ステップによって、下にある層へ転写される。自明であるが、照射が均一ではない場合、レジストは、均一に現像されることがなく、パターンの誤りの原因となる。さらに、このようなリソグラフィ・システムの多くは、複数のビームレットを使用する。照射に差がないことは、偏向ステップから生じるべきである。
このような光学系の一実施形態では、隣接するサブビーム２０から発生するビームレット７の第１のグループと第２のグループとの間に空間が残される。それに加えて、この光学系は、図７５に示されるように、ビームエリア５１と、非ビームエリア５２とを含むように画定される。ビームエリア５１及び非ビームエリア５２への分割は、変調装置の中と、末端モジュール、例えば、投影レンズ系の内部との両方に存在する。非ビームエリア５２は、何らかの振動の影響を最小限に抑えるように機械的支持構造体を提供するため投影レンズ系で利用されることがある。非ビームエリア５２に対応する空間は、充填されることがあり、例えば、予め決められたパターンが転写プロセスの後続ステップにおいてターゲット上のこの空間に転写される。この後続ステップは、カラムと相対的にターゲットを移動させた後に実行される。空間充填の具体的な順序は、書き込み戦略と呼ばれることもある。
本発明は、上述されたある特定の実施形態を参照して説明されている。当業者に知られるようになるように、本明細書中で説明されたいずれかの実施形態と共に使用されることがある様々な構成及び代替案が説明されていることに注意されたい。さらに、これらの実施形態は、発明の趣旨及び範囲から逸脱することなく、当業者によく知られた様々な変形及び代替的な形式を許すことが理解されることになる。したがって、具体的な実施形態が説明されているが、これらの実施形態は、単なる実施例であり、特許請求の範囲に記載されている発明の範囲を限定しない。
定義
以下の事項は、本発明のある特定の対象に関して定義としてさらなる説明を表し、請求項と呼ばれることもある。
１． ウェハを露光する複数の荷電粒子ビームレットを生成する荷電粒子リソグラフィ装置を使用してパターン・データに応じてウェハを露光する方法であって、
ベクトル・フォーマットでパターン・データを与えることと、
マルチレベル・パターン・データを生成するためベクトル・パターン・データを描画することと、
２レベル・パターン・データを生成するためマルチレベル・パターン・データをディザリングすることと、
２レベル・パターン・データを荷電粒子リソグラフィ装置に供給することと、
２レベル・パターン・データに基づいて、荷電粒子リソグラフィ装置によって生成されたビームレットをオン及びオフに切り替えることと、
を備え、パターン・データは、補正データに基づいて調整される方法。
２． パターン・データを調整することは、第１の補正データに基づいてベクトル・パターン・データを調整することを備える、請求項１の方法。
３． パターン・データを調整することは、第２の補正データに基づいてマルチレベル・パターン・データを調整することを備える、請求項１又は２に記載の方法。
４． パターン・データを調整することは、第３の補正データに基づいて２レベル・パターン・データを調整することを備える、前請求項のうちのいずれかの方法。
５． ベクトル・パターン・データを描画することは、画素セルのアレイを定義することと、ベクトル・パターン・データによる画素セルの相対的なカバレッジに基づいてマルチレベル値を画素セルに割り当てることと、を備える、前請求項のうちのいずれか１つの方法。
６． マルチレベル・パターン・データをディザリングすることは、マルチレベル・パターン・データへのエラー伝播の適用により２レベル・パターン・データを形成することを備える、前請求項のうちのいずれか１つの方法。
７． エラー伝播は、マルチレベル・パターン・データの中の画素の量子化エラーをマルチレベル・パターン・データの中の１個以上の隣接する画素に分散することを備える、直前請求項の方法。
８． エラー伝播の適用は、
画素のアレイを定義することと、
画素のアレイを各部分が異なるビームレットによって露光されるように割り当てられている部分に分割することと、
各部分のためのエラー伝播パラメータ値を決定することと、
エラー伝播パラメータ値を使用して２レベル値を各部分の内部の画素に割り当てることと、
を備える、直前請求項の方法。
９． エラー伝播パラメータ値は、閾値と、２レベル値のうちのより高い方のレベルに対する加重値とを備える、直前請求項の方法。
１０． エラー伝播パラメータ値は、２レベル値のうちのより低い方のレベルに対する加重値をさらに備える、直前請求項の方法。
１１． 閾値は、高レベル画素値の５０％に等しい、２つの直前請求項の方法。
１２． 閾値は、高レベル画素値と低レベル画素値との平均に等しい、直前請求項の方法。
１３． エラー伝播パラメータ値を決定することは、ビームレット電流測定値に基づいている、直前請求項の方法。
１４． エラー伝播パラメータ値は、閾値であり、２レベル値を一部分の内部の画素セルに割り当てることは、この一部分のため決定された閾値との比較に基づいている、２つの直前請求項のうちのいずれかの方法。
１５． エラー伝播パラメータは、２レベル値のうちのより高い方のレベルを表現する値である、３つの直前請求項のうちのいずれかの方法。
１６． エラー伝播は、１次元エラー伝播である、１０の直前請求項のうちのいずれかの方法。
１７． エラー伝播は、２次元エラー伝播である、１１の直前請求項のうちのいずれかの方法。
１８． エラー伝播の適用は、さらなる閾値以下のマルチレベル値をもつ１個以上の画素へ向かう伝播を禁止することにより制限される、１２の直前請求項のうちのいずれかの方法。
１９． さらなる閾値は、ゼロに等しい、直前請求項の方法。
２０． エラー伝播の適用は、ベクトル・パターン・データに記載された特徴的形体の外側に位置する１個以上の画素への伝播を禁止することにより制限される、１４の直前請求項のうちのいずれかの方法。
２１． 第１の補正データは、近接効果補正を備える、請求項２〜２０のうちのいずれかの方法。
２２． 近接効果補正は、線量補正を備える、請求項２１の方法。
２３． 近接効果補正は、形状補正を備える、請求項２１の方法。
２４． 近接効果補正は、線量補正と形状補正との組み合わせを備える、請求項２１の方法。
２５． 第１の補正データは、レジスト加熱補正を備える、請求項２〜２４のうちのいずれかの方法。
２６． 第１の補正データは、１個以上のビームレットの位置の変動を補償する補正を備える、請求項２〜２５のうちのいずれかの方法。
２７． 第１の補正データは、ウェハに対するウェハのフィールドの位置決めのエラーを補償する補正を備える、請求項２〜２６のうちのいずれかの方法。
２８． 第１の補正データは、ウェハのフィールドのサイズのエラーを補償する補正を備える、請求項２〜２７のうちのいずれかの方法。
２９． 補正は、フル画素未満によるマルチレベル・パターン・データのシフティングを生じるベクトル・パターン・データの調整を備える、３の直前請求項のうちのいずれかの方法。
３０． ウェハは、ウェハの露光中に機械的走査方向へ移動され、補正は、機械的走査方向と機械的走査方向に実質的に直交する方向との両方に成分を有するマルチレベル・パターン・データのシフトを生じるベクトル・パターン・データの調整を備える、４の直前請求項のうちのいずれかの方法。
３１． 第１の補正データは、リソグラフィ装置へのビームレット制御信号の伝送時間の変動を補償する補正を備える、請求項２〜３０のうちのいずれかの方法。
３２． ビームレットは、各ビームレット・ブランカ電極がビームレット制御信号を受信するようにされたビームレット・ブランカ・アレイの中のビームレット・ブランカ電極によってオン及びオフに切り替えられ、第１の補正データは、ビームレット制御信号がビームレット・ブランカ電極によって受信されるときの時間差を補償する補正を備える、請求項２〜３１のうちのいずれかの方法。
３３． ビームレットは、ウェハの表面を走査するため偏向され、第１の補正データは、異なるビームレットが受ける偏向の量の変動を補償する補正を備える、請求項２〜３２のうちのいずれかの方法。
３４． マルチレベル・パターン・データをディザリングすることは、閾値との比較に基づいてマルチレベル・パターン・データのうちの個々の対応するマルチレベル値に対する高値又は低値を割り当てることを備え、量子化エラーが、第２の補正データに基づいて定義された高レベル値の加重又は低レベル値の加重をマルチレベル・パターン・データから減算することにより計算される、請求項３〜３３のうちのいずれかの方法。
３５． 低値の加重は、第２の補正データに基づいて定義される、直前請求項の方法。
３６． 閾値は、第２の補正データに基づいて定義される、２の直前請求項のうちのいずれかの方法。
３７． マルチレベル・パターン・データをディザリングすることは、マルチレベル・パターン・データの対応するマルチレベル値を閾値と比較することにより２レベル値を決定することを備え、パターン・データを調整することは、第２の補正データに基づいて閾値を調整することを備える、請求項３〜３５のうちのいずれかの方法。
３８． 第２の補正データは、１個以上のビームレットの位置の変動を補償する補正を備える、請求項３〜３７のうちのいずれかの方法。
３９． 第２の補正データは、ウェハに対するウェハのフィールドの位置決めの変動を補償する補正を備える、請求項３〜３７のうちのいずれかの方法。
４０． 第２の補正データは、ウェハのフィールドのサイズのエラーを補償する補正を備える、請求項３〜３９のうちのいずれかの方法。
４１． 補正は、フル画素未満でマルチレベル・パターン・データをシフトすることと等価であるマルチレベル・パターン・データの調整を備える、３つの直前請求項のうちのいずれかの方法。
４２． ウェハは、ウェハの露光中に機械的走査方向へ移動され、補正は、機械的走査方向と機械的走査方向に実質的に直交する方向との両方に成分を有するマルチレベル・パターン・データのシフトを生じるマルチレベル・パターン・データの調整を備える、４つの直前請求項のうちのいずれかの方法。
４３． 第２の補正データは、異なるビームレット又はビームレットのグループによって露光されたエリアの間でソフト・エッジを実現する補正を備える、請求項３〜４２のうちのいずれかの方法。
４４． ソフト・エッジは、マルチレベル・パターン・データをソフト・エッジ係数と多重化することにより作られ、ソフト・エッジ係数は、最大値に達するまでエッジまでの距離に伴って直線的に増加する、直前請求項の方法。
４５． 最大値は、１である、直前請求項の方法。
４６． 係数の開始値は、エッジにおける０である、２つの直前請求項の方法。
４７． ソフト・エッジは、約０．５から１．５ミクロンの幅を有する、直前請求項の方法。
４８． 第３の補正データは、１個以上のビームレットの位置の変動を補償する補正を備える、請求項４〜４７のうちのいずれかの方法。
４９． 第３の補正データは、ウェハに対するウェハのフィールドの位置決めのエラーを補償する補正を備える、請求項４〜４８のうちのいずれかの方法。
５０． 第３の補正データは、ウェハのフィールドのサイズのエラーを補償する補正を備える、請求項４〜４９のうちのいずれかの方法。
５１． ウェハは、ウェハの露光中に機械的走査方向へ移動され、第３の補正データは、機械的走査方向にフル画素シフトを備える、請求項４〜５０のうちのいずれかに記載の方法。
５２． ウェハは、ウェハの露光中に機械的走査方向へ移動され、第３の補正データは、機械的走査方向に実質的に直交する方向にフル画素シフトを備える、請求項４〜５１のうちのいずれかの方法。
５３． パターン・データをベクトル・フォーマットで与えるステップは、
装置設計の複数の層を記述する設計データを与えることと、
ベクトル・フォーマットで２次元パターン・データを生成するため設計データの層を変換することと、
を備える、前請求項のうちのいずれかの方法。
５４． 設計データは、ＧＤＳ−ＩＩフォーマットのデータを備える、請求項５３の方法。
５５． 設計データは、ＯＡＳＩＳフォーマットのデータを備える、請求項５３の方法。
５６． ベクトル・パターン・データは、ウェハ上にパターン化する特徴的形体の形状を記述するベクトル・データと、特徴的形体に関連付けられた線量値と、を備える、前請求項のうちのいずれかの方法。
５７． ベクトル・パターン・データは、ウェハ上にパターン化する特徴的形体の形状を記述するベクトル・データと、ウェハ上の対応するエリアのための線量値のアレイと、を備える、前請求項のうちのいずれかの方法。
５８． マルチレベル・パターン・データは、画素セルに割り当てられたマルチレベル値のアレイを備える、前請求項のうちのいずれか１つの方法。
５９． マルチレベル・パターン・データは、階調ビットマップデータを備える、前請求項のうちのいずれかの方法。
６０． ２レベル・パターン・データは、黒／白ビットマップデータを備える、前請求項のうちのいずれかの方法。
６１． 描画するステップ及びラスタライジングするステップは、オフライン処理によって実行され、そのため、ウェハ全体のためのパターン・データの描画及びラスタライジングは、ウェハ走査が始まる前に完了する、前請求項のうちのいずれかの方法。
６２． 描画するステップ及びラスタライジングするステップは、設計１回毎に１回ずつ実行される、前請求項のうちのいずれかの方法。
６３． 描画するステップ及びラスタライジングするステップは、インライン処理によって実行され、そのため、ウェハの第１のフィールドの組のためのパターン・データの描画及びラスタライジングは、第１のフィールドの組の走査が始まる前に完了し、ウェハの残りのフィールドのためのパターン・データの描画及びラスタライジングは、第１のフィールドの集合の走査中に継続する、前請求項のうちのいずれかの方法。
６４． 第１のフィールドの組及び残りのフィールドは、重なり合わない、直前請求項の方法。
６５． 第１のフィールドの組及び残りのフィールドは、一体として、露光されるべきウェハの完全なエリアを備える、直前請求項の方法。
６６． 第１のフィールドの組は、ウェハの第１の走査において露光され、残りのフィールドは、ウェハの第２の走査において露光される、３つの直前請求項のうちのいずれかの方法。
６７． 第１のビームレットの部分集合が第１のフィールドの組を露光するため割り付けられ、第２のビームレットの部分集合が残りのフィールドを露光するため割り付けられている、４つの直前請求項のうちのいずれかの方法。
６８． 描画するステップ及びラスタライジングするステップは、ウェハ１個当たりに１回ずつ実行される、前請求項のうちのいずれかの方法。
６９． 描画するステップ及びラスタライジングするステップは、リアルタイム処理によって実行され、そのため、ウェハの第１のフィールドの組の描画及びラスタライジングは、第１のフィールドの組の走査中に継続する、前請求項のうちのいずれかの方法。
７０． 描画するステップ及びラスタライジングするステップは、ウェハのフィールド１個当たりに１回ずつ実行される、前請求項のうちのいずれかの方法。
７１． 描画するステップ及びラスタライジングするステップは、ウェハの露光中に実行される、前請求項のうちのいずれかの方法。
さらなる定義の組が分かる：１． パターン・データに応じてウェハを露光する荷電粒子リソグラフィ・システムであって、
ビームレットをオン又はオフに切り替えるビームレット・ブランカ・アレイを含み、ウェハを露光する複数の電子ビームレットを生成する電子光学カラムと、
ビームレットの切り替えの制御のためのビームレット制御データを伝達するデータパスと、
ウェハを電子光学カラムからの電子ビームと位置合わせするため、データパスから同期化信号が供給され、Ｘ方向に電子光学カラムの下でウェハを移動するウェハ位置決めシステムと、
を備え、
データパスは、ビームレット制御データを生成する１個以上の処理ユニットと、ビームレット制御データをビームレット・ブランカ・アレイへ送信する１個以上の伝送チャネルとを備える、荷電粒子リソグラフィ・システム。
伝送チャネル／多重化：２． 伝送システムが複数の伝送チャネルを備え、各伝送チャネルは、対応するビームレットのグループのためのデータを送信する、請求項１のシステム。
３． ビームレットは、複数のグループに配置され、各伝送チャネルは、ビームレットの１つのグループのためのビームレット制御データを送信する、前請求項のうちのいずれかのシステム。
４． データパスは、複数のマルチプレクサを備え、各マルチプレクサは、ビームレットのグループのためのビームレット制御データを多重化する、直前請求項のシステム。
５． 複数のデマルチプレクサをさらに備え、各デマルチプレクサは、ビームレットのグループのためのビームレット制御データを逆多重化する、直前請求項のシステム。
６． データパスは、処理ユニットによって生成されたビームレット制御データを荷電粒子リソグラフィ装置への送信用の光信号に変換する電気・光変換装置を備える、前請求項のうちのいずれかのシステム。
７． 伝送チャネルは、光信号を導く光ファイバを備える、直前請求項のシステム。
８． ビームレット・ブランカ・アレイは、光信号を受信し、光信号をビームレットの制御用の電気信号に変換する光・電気変換装置を備える、２つの直前請求項のうちのいずれかのシステム。
９． 伝送システムがレンズのアレイとミラーとを備え、レンズのアレイは、光信号をミラーへ導き、ミラーは、光信号を荷電粒子リソグラフィ装置のビームレット・ブランカ・アレイへ反射する、３つの直前請求項のうちのいずれかのシステム。
１０． ウェハの第１の部分を露光するため割り付けられたビームレットの第１の部分集合のための第１のビームレット制御データを生成するためにパターン・データを処理するため十分である第１の個数の処理ユニットをさらに備える、前請求項のうちのいずれかのシステム。
１１． 処理ユニットを伝送チャネルの部分集合に接続する交差接続スイッチをさらに備える、前請求項のうちのいずれかのシステム。
１２． ビームレットは、複数のグループに配置され、各処理ユニットがビームレットのいずれか１つのグループのためのビームレット制御データを生成し、各伝送チャネルがビームレットの１つのグループのためのビームレット制御データを送信するため専用にされている、前請求項のうちのいずれかのシステム。
１３． ７個の処理ユニットが全部で１２個の伝送チャネルのため設けられている、直前請求項の方法。
１４． 荷電粒子リソグラフィ・システムは、ウェハの第１の部分を露光するビームレットの第１の部分集合と、ウェハの第２の部分を露光するビームレットの第２の部分集合とを割り付け、
交差接続スイッチは、処理ユニットをウェハの第１の部分の走査のためのビームレットの第１の部分集合に対応する伝送チャネルの第１の部分集合に接続し、処理ユニットをウェハの第２の部分の走査のためのビームレットの第２の部分集合に対応する伝送チャネルの第２の部分集合に接続する、２つの直前請求項のうちのいずれかのシステム。
１５． 第１の個数の処理ユニットは、第１のビームレット制御データを生成するためにパターン・データを処理し、第２のビームレット制御データを生成するためにパターン・データを処理するため十分であるが、第１のビームレット制御データ及び第２のビームレット制御データを同時に生成するためにパターン・データを処理するため不十分である、前請求項のうちのいずれかのシステム。
１６． リソグラフィ・システムは、ウェハの第１の部分が第１のパターン・データに応じて露光され、続いて、ウェハの第２の部分が第２のパターン・データに応じて露光されるデュアルパス走査でウェハを露光するため適合し、
処理ユニットは、第１のパターン・データを記憶する第１のメモリ部分と第２のパターン・データを記憶する第２のメモリ部分とに分割されているメモリを備え、
現在のウェハのバッチの中のウェハの第２の部分の露光中に、次のウェハのバッチの中のウェハのための第１のパターン・データが第１のメモリ部分にロードされる、前請求項のうちのいずれかのシステム。
１７． 荷電粒子リソグラフィ・システムにおいてウェハを露光する方法であって、
グループ状に配置され、各グループがビームレットのアレイを備える複数の荷電粒子ビームレットを生成することと、
ウェハ走査速度で第１の方向にビームレットの下でウェハを移動することと、
偏向走査速度で第１の方向と実質的に直交する第２の方向にビームレットを偏向することと、
ビームレットによってウェハに加えられた線量を調整するためウェハ走査速度を調整することと、
を備える方法。
１８． ビームレットは、平行投影書き込み戦略を使用してウェハを露光する、請求項１７の方法。
１９． 偏向走査速度は、ビームレット走査速度とフライバック速度とを備える、請求項１７〜１８のいずれかの方法。
２０． ビームレットの各アレイがアレイの中のビームレットの間で第１の方向に投影ピッチＰｐｒｏｊを有し、群距離がアレイ内のビームレットの個数が乗じられた投影ピッチＰｐｒｏｊに等しくされ、各走査の間のビームレットとウェハとの間のｘ方向における相対移動に等しい走査ステップが、整数Ｋで除した群距離に等しくされている、請求項１７〜１９のうちのいずれかの方法。
２１． 走査ステップは、ビームレット走査速度及び／又はフライバック速度を調整することにより調整される、請求項２０の方法。
２２． 走査ステップは、ｙ方向における１回のビームレット走査のための時間とビームレット・フライバック時間とを備えるビームレット偏向期間を調整することにより調整される、請求項２０の方法。
２３． 偏向期間は、整数Ｋで除した群距離をビームレット走査速度で除したものに等しくされている、請求項２２の方法。
２４． Ｋと各アレイの中のビームレットの数との最大公約数が１であるという要件をＫが満たすようにされている、請求項２０〜２４のうちのいずれかの方法。
２５． 荷電粒子リソグラフィ・システムにおいてウェハを露光する方法であって、
グループ状に配置され、各グループがビームレットのアレイを備える複数の荷電粒子ビームレットを生成することと、
ウェハ走査速度で第１の方向にビームレットの下でウェハを移動することと、
偏向走査速度で第１の方向と実質的に直交する第２の方向にビームレットを偏向することと、
画素をウェハに露光するためビームレットが偏向されるとき、パターン・データに応じてビームレットをオン及びオフに切り替えることと、
第１の方向で画素幅を調整するため偏向走査速度と相対的にウェハ走査速度を調整することと、
を備える方法。
２６． ビームレットは、平行投影書き込み戦略を使用してウェハを露光する、請求項２５の方法。
２７． 偏向走査速度は、ビームレット走査速度とフライバック速度とを備える、請求項２５〜２６のいずれかの方法。
２８． ビームレットの各アレイがアレイの中のビームレットの間で第１の方向に投影ピッチＰｐｒｏｊを有し、群距離がアレイ内のビームレットの個数が乗じられた投影ピッチＰｐｒｏｊに等しくされ、各走査の間のビームレットとウェハとの間のｘ方向における相対移動に等しい走査ステップが、整数Ｋで除した群距離に等しくされている、請求項２５〜２７のうちのいずれかの方法。
２９． 走査ステップは、ビームレット走査速度及び／又はフライバック速度を調整することにより調整される、請求項２８の方法。
３０． 走査ステップは、ｙ方向における１回のビームレット走査のための時間とビームレット・フライバック時間とを備えるビームレット偏向期間を調整することにより調整される、請求項２８の方法。
３１． 偏向期間は、整数Ｋで除した群距離をビームレット走査速度で除したものに等しくされている、請求項３０の方法。
３２． Ｋと各アレイの中のビームレットの数との最大公約数が１であるという要件をＫが満たすようにされている、請求項２８〜３１のうちのいずれかの方法。
３３． 荷電粒子リソグラフィ・システムにおいてウェハを露光する方法であって、
グループ状に配置され、各グループがビームレットのアレイを備える複数の荷電粒子ビームレットを生成することと、
ビームレットとウェハとの間で第１の方向に相対移動を作り出すことと、
各ビームレットがウェハ上の複数の走査線を露光するように、偏向走査速度でｘ方向と実質的に直交する第２の方向にビームレットを偏向することと、
ビームレットによってウェハに加えられた線量を調整するため、第１の方向での相対移動と、第２方向でのビームレットの偏向とを調整することと、
を備え、
ビームレットの各アレイが、アレイの中のビームレットの間で第１の方向に投影ピッチＰｐｒｏｊと、アレイ内のビームレットの数が乗じられた投影ピッチＰｐｒｏｊに等しい群距離とを有し、
各走査の間のビームレットとウェハとの間のｘ方向における相対移動が整数Ｋで除した群距離に等しくされている、方法。
３４． Ｋと各アレイの中のビームレットの数との最大公約数が１であるという要件をＫが満たすようにされている、請求項３３の方法。
３５． 走査線の幅が整数Ｋで除した投影ピッチＰｐｒｏｊにされている、請求項３３又は３４の方法。
３６． 画素をウェハに露光するためビームレットが偏向されるとき、ビームレットは、パターン・データに応じてオン及びオフに切り替えられ、第１の方向での画素の幅が整数Ｋで除した投影ピッチＰｐｒｏｊである、請求項３３〜３５のうちのいずれかの方法。
さらに別の定義の組が分かる：１． リソグラフィプロセスを使用してターゲットに書き込む特徴的形体を定義する方法であって、
特徴的形体が１個以上のセルを占有するセルのアレイを定義することと、
各セルに対し、セルの範囲内に含まれる特徴的形体のコーナーを記述することと、
を備える方法。
２． 各コーナーは、コーナー位置と、第１のベクトルと、第２のベクトルと、により記述されることがあり、２つのベクトルは、この位置を原点としている、請求項１の方法。
３． コーナー位置は、２つの座標によって記述される、請求項２の方法。
４． コーナー位置は、デカルト座標によって記述される、請求項２〜３のいずれかの方法。
５． 各ベクトルがベクトルのための方向を指定する方位コードによって記述される、請求項２〜４のうちのいずれかの方法。
６． 特徴的形体は、第１のベクトルから第２のベクトルまで所定の方向に移動するときに、ベクトルとセル境界とによって境界を定められたエリアとして定義される、請求項２〜５のうちのいずれかの方法。
７． 所定の方向は、時計回り方向であり、請求項６の方法。
８． 擬似コーナーが、セルの内部に部分的に含まれるが、そうでなければ、セルの内部にコーナーを有していない特徴的形体に対し定義される、請求項１〜７のうちのいずれかの方法。
９． 擬似コーナーは、互いに１８０度で方向を合わされた第１のベクトル及び第２のベクトルによって記述されている、請求項８の方法。
１０． ベクトルは、セル境界に平行又はセル境界に垂直な方向だけを有することができる、請求項２〜９のうちのいずれかの方法。
１１． ベクトルは、セル境界に平行、セル境界に垂直、又は、セル境界に４５度である方向だけを有することができる、請求項２〜９のうちのいずれかの方法。
１２． 最小特徴的形体ピッチが定義され、セルは、最小特徴的形体ピッチ以下のサイズを有する、前請求項のうちのいずれかの方法。
１３． 最小特徴的形体ピッチが定義され、セルは、最小特徴的形体ピッチを乗じた２の平方根の半分以下のサイズを有する、前請求項のうちのいずれかの方法。
１４． ２の平方根を乗じたセルのサイズ以上であるサイズを有する最小特徴的形体ピッチが定義される、請求項１０の方法。
１５． セル境界に４５度で方向を合わされたエッジを有する特徴的形体又は特徴的形体の一部に対し、２の平方根を乗じたセルのサイズ以上のサイズを有する最小特徴的形体ピッチが定義される、請求項１０の方法。
１６． コーナーの最大数がセル毎に定義されることがある、前請求項のうちのいずれかの方法。
１７． 各セルは、１つ以上の特徴的形体、及び／又は、１つ以上の特徴的形体の一部分を含むことがある、前請求項のうちのいずれかの方法。
１８． 各セルは、ウェハのフィールドの一部のためのパターン・データを備える、前請求項のうちのいずれかの方法。
１９． 各セルは、ウェハのフィールドのストライプのパターン・データを備える、直前請求項の方法。
２０． リソグラフィプロセスで用いられるパターン・データを処理する方法であって、
パターン・データをベクトル・フォーマットで与えることと、
セル・ベース・フォーマットでパターン・データを生成するためベクトル・パターン・データを変換することと、
リソグラフィプロセスで用いられる２レベル・パターン・データを生成するためセル・ベース・パターン・データをラスタライジングすることと、
を備える方法。
２１． セル・ベース・パターン・データは、セルのアレイの中の１つ以上のセルを占有する特徴的形体を記述し、各セルに対し、セルの内部に含まれる特徴的形体の中のいずれかのコーナーを記述するセル・データを備える、請求項２０の方法。
２２． セル・ベース・パターン・データをラスタライジングすることは、リソグラフィプロセスが実行されている間にリアルタイム処理で実行される、請求項２０又は２１の方法。
２３． セル・ベース・パターンをラスタライジングすることは、
マルチレベル・パターン・データを生成するためセル・ベース・パターン・データを描画することと、
２レベル・パターン・データを生成するためマルチレベル・パターン・データをディザリングすることと、
を備える、請求項２０〜２２のうちのいずれかの方法。
２４． ウェハを露光する複数の荷電粒子ビームレットを生成する荷電粒子リソグラフィ装置を使用してパターン・データに応じてウェハを露光する方法であって、
パターン・データをベクトル・フォーマットで与えることと、
セル・ベース・フォーマットでパターン・データを生成するためベクトル・パターン・データを変換することと、
２レベル・パターン・データを生成するためセル・ベース・パターン・データをラスタライジングすることと、
荷電粒子リソグラフィ装置によって生成されたビームレットのオン及びオフを切り替えるため２レベル・パターン・データをビームレット・ブランカ・アレイへストリーミングすることと、
２レベル・パターン・データに基づいてビームレットのオン及びオフを切り替えることと、
を備える方法。
２５． セル・ベース・パターン・データは、セルのアレイの中の１個以上のセルを占有する特徴的形体を記述し、各セルに対し、セルの内部に含まれる特徴的形体のいずれかのコーナーを記述するセル・データを備える、請求項２４の方法。
２６． セル・ベース・パターン・データをラスタライジングすることは、リソグラフィ装置がウェハを露光している間にリアルタイム処理で実行される、請求項２４又は２５の方法。
２７． セル・ベース・パターンをラスタライジングすることは、
マルチレベル・パターン・データを生成するためセル・ベース・パターン・データを描画することと、
２レベル・パターン・データを生成するためマルチレベル・パターン・データをディザリングすることと、
を備える、請求項２４〜２６のうちのいずれかの方法。
２７． セル・ベース・パターンをラスタライジングすることは、
マルチレベル・パターン・データを生成するためセル・ベース・パターン・データを描画することと、
２レベル・パターン・データを生成するためマルチレベル・パターン・データをディザリングすることと、
を備える、請求項２４〜２６のうちのいずれかの方法。
以下に、出願時の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
複数の荷電粒子ビームレットを使用してウェハを露光する方法であって、
前記ビームレットのうちで機能しないビームレットを特定することと、
前記特定された機能しないビームレットが除外された、前記ウェハの第１の部分を露光するための前記ビームレットの第１の部分集合、を割り付けることと、
前記ビームレットの前記第１の部分集合を使用して前記ウェハの前記第１の部分を露光するための第１の走査を実行することと、
前記特定された機能しないビームレットが同様に除外された、前記ウェハの第２の部分を露光するための前記ビームレットの第２の部分集合、を割り付けることと、
前記ビームレットの前記第２の部分集合を使用して前記ウェハの前記第２の部分を露光するための第２の走査を実行することと、
を備え、前記ウェハの前記第１及び第２の部分とは、重なり合わず、合わせて露光されるべき前記ウェハの全エリアを備える、方法。
［Ｃ２］
前記第１及び第２の部分集合は、サイズが実質的に等しくされている、Ｃ１の方法。
［Ｃ３］
前記第１及び第２の部分は、サイズが実質的に等しくされている、Ｃ１の方法。
［Ｃ４］
前記第１及び第２の部分は、それぞれ前記ウェハの複数のフィールドから選択されたストライプを備える、Ｃ１乃至３のうちのいずれか１項の方法。
［Ｃ５］
前記機能しないビームレットを特定することは、前記ビームレットを測定し、不成功、又は、仕様外のビームレットを特定することを備える、Ｃ１乃至４のうちのいずれか１項の方法。
［Ｃ６］
前記ビームレットを測定することは、前記複数のビームレットをセンサの方へ向けることと、前記ビームレットの有無を検出することとを備える、Ｃ５の方法。
［Ｃ７］
前記ビームレットを測定することは、前記複数のビームレットをセンサの方へ向けることと、ビームレット位置を測定することとを備える、Ｃ１乃至６のうちのいずれか１項の方法。
［Ｃ８］
前記ビームレットを測定することは、前記複数のビームレットをセンサ上に走査することと、ビームレット偏向を測定することとを備える、Ｃ１乃至７のうちのいずれか１項の方法。
［Ｃ９］
前記ビームレットを測定することは、前記複数のビームレットをセンサ上に走査することと、ビームレット電流を測定することとを備える、Ｃ１乃至８のうちのいずれか１項の方法。
［Ｃ１０］
前記複数のビームレットは、ビームレットの各グループが前記ウェハの各フィールド内の対応するストライプを露光するグループに分割される、Ｃ１乃至９のうちのいずれか１項の方法。
［Ｃ１１］
前記複数のビームレットに関する前記ウェハの位置は、前記第１の走査の開始時と前記第２の走査の開始時とで異なっている、Ｃ１乃至１０のうちのいずれか１項の方法。
［Ｃ１２］
前記複数のビームレットに関して前記ウェハの第１のウェハ位置を計算することと、
前記第１の走査を開始する前に前記ウェハを前記第１の位置まで移動させることと、
前記複数のビームレットに関して前記ウェハの第２のウェハ位置を計算することと、
前記第２の走査を開始する前に前記ウェハを前記第２の位置まで移動させることと、
をさらに備え、前記ウェハの前記第１の部分への前記ビームレットの前記第１の部分集合の割り付けに関連した前記第１の位置と、前記ウェハの前記第２の位置への前記ビームレットの前記第２の部分集合の割り付けに関連した前記第２の位置とは、前記第１及び第２の部分が前記ビームレットの部分集合のうちの一方だけのビームレットによって露光されるようにする、Ｃ１乃至１１のうちのいずれか１項の方法。
［Ｃ１３］
前記ウェハの前記第１の部分への前記ビームレットの前記第１の部分集合の割り付けに関連した第１の位置と、前記ウェハの前記第２の部分への前記ビームレットの前記第２の部分集合の割り付けに関連した第２の位置とを決定するためアルゴリズムを実行することをさらに備え、前記第１及び第２の部分が前記ビームレットの部分集合のうちの一方だけのビームレットによって露光されるようにする、Ｃ１乃至１１のうちのいずれか１項の方法。
［Ｃ１４］
前記ビームレットは、ビームレット制御データにしたがって、各走査中にビームレット・ブランカ・アレイによりオン及びオフに切り替えられる、Ｃ１乃至１３のうちのいずれか１項の方法。
［Ｃ１５］
前記ビームレット制御データは、前記第１の走査中に前記ビームレットの第１の部分集合を切り替えるための第１のビームレット制御データと、前記第２の走査中に前記ビームレットの第２の部分集合を切り替えるための第２のビームレット制御データとを備え、
前記第１の走査中に前記第１のビームレット制御データを前記ビームレット・ブランカ・アレイに送信することと、前記第２の走査中に前記第２のビームレット制御データを前記ビームレット・ブランカ・アレイに送信することと、をさらに備える、Ｃ１４の方法。
［Ｃ１６］
パターン・データを処理して前記ビームレット制御データを生成することをさらに備え、前記第２のビームレット制御データは、前記第１の走査中に生成される、Ｃ１５の方法。
［Ｃ１７］
前記パターン・データを処理することは、前記パターン・データをラスタライジングして前記ビームレット制御データを生成することを備え、前記第２のビームレット制御データのためのラスタライジングは、前記第１の走査中に実行される、Ｃ１６の方法。
［Ｃ１８］
前記パターン・データを処理することは、前記ビームレット・ブランカ・アレイへのストリーミングのために前記ビームレット制御データを準備することを備え、前記第２のビームレット制御データは、前記第１の走査中に前記ブランカ・アレイへのストリーミングのために準備される、Ｃ１６の方法。
［Ｃ１９］
パターン・データを処理して前記ビームレット制御データを生成することをさらに備え、露光されるべき次のウェハの前記第１のビームレット制御データは、現在露光中のウェハの前記第２の走査中に生成される、Ｃ１５の方法。
［Ｃ２０］
前記パターン・データを処理することは、前記パターン・データをラスタライジングして前記ビームレット制御データを生成することを備え、露光されるべき次のウェハの前記第１のビームレット制御データのための前記ラスタライジングは、現在露光中のウェハの前記第１の走査中に実行される、Ｃ１９の方法。
［Ｃ２１］
前記パターン・データを処理することは、前記ビームレット・ブランカ・アレイへのストリーミングのために前記ビームレット制御データを準備することを備え、露光されるべき次のウェハの前記第１のビームレット制御データは、現在露光中のウェハの前記第２の走査中に前記ブランカ・アレイへのストリーミングのために準備される、Ｃ１９の方法。
［Ｃ２２］
前記パターン・データを処理するために十分な第１の数の処理ユニットを備えて、前記第１のビームレット制御データを生成することと、
それぞれが対応するビームレットのグループへデータを送信し、前記ビームレット制御データを前記ビームレット・ブランカ・アレイへ送信するための第２の数のチャネルを備えることと、
前記ウェハの前記第１の部分を露光するために前記ビームレットの前記第１の部分集合に対応するチャネルに前記処理ユニットを接続することと、
前記処理ユニットにおいて前記パターン・データを処理して前記第１のビームレット制御データを生成することと、
前記第１のビーム制御データを前記ビームレット・ブランカ・アレイに送信することと、をさらに備える、Ｃ１５の方法。
［Ｃ２３］
前記パターン・データを処理するために十分な第３の数の処理ユニットを備えて、前記第２のビームレット制御データを生成することと、
それぞれが対応するビームレットのグループへデータを送信し、前記ビームレット制御データを前記ビームレット・ブランカ・アレイへ送信するための第４の数のチャネルを備えることと、
前記ウェハの前記第２の部分を露光するために前記ビームレットの前記第２の部分集合に対応するチャネルに前記処理ユニットを接続することと、
前記処理ユニットにおいて前記パターン・データを処理して前記第２のビームレット制御データを生成することと、
前記第２のビーム制御データを前記ビームレット・ブランカ・アレイに送信することと、をさらに備える、Ｃ１５の方法。
［Ｃ２４］
前記第１の数の処理ユニットは、前記第１のビームレット制御データを生成するために前記パターン・データを処理し及び前記第２のビームレット制御データを生成するために前記パターン・データを処理するため十分であるが、前記第１及び第２のビームレット制御データを同時に生成するために前記パターン・データを処理するためには十分ではない、Ｃ１９の方法。
［Ｃ２５］
７台の処理ユニットが１２個のチャネル毎に設けられている、Ｃ１９の方法。
［Ｃ２６］
ターゲットへのパターンの投影のために荷電粒子ビームレットを生成するためのブランカを含む荷電粒子光学カラムと、ターゲット支持体と、を備え、前記カラムと前記ターゲット支持体とがシステム内で互いに相対移動可能であり、前記システムは、前記カラムのブランカへのパターン・データを処理及び転送するデータパスをさらに備え、前記ブランカは、前記ターゲットへの投影に関してそれぞれ前記ビームレットをオン及びオフに切り替えることができるよう配置され、前記データパスは、パターン・データを、前記ターゲット支持体と前記カラムとの相対移動でビームレットの投影エリアを形成する前記ターゲット上のストライプに関連する投影データに処理するための処理ユニットを備え、前記データパスは、前記投影データによってビームレットを個別に制御する前記ブランカに接続されているチャネルをさらに備え、前記システムは、異なるチャネルの間で処理ユニットへの接続を切り替えるスイッチがさらに設けられている、リソグラフィ・システム。

Claims (26)

  1. 複数の荷電粒子ビームレットを使用してウェハを露光する方法であって、
    前記ビームレットのうちで機能しないビームレットを特定することと、
    前記特定された機能しないビームレットが除外された、前記ウェハの第１の部分を露光するための前記ビームレットの第１の部分集合、を割り付けることと、
    前記ビームレットの前記第１の部分集合を使用して前記ウェハの前記第１の部分を露光するための第１の走査を実行することと、
    前記特定された機能しないビームレットが同様に除外された、前記ウェハの第２の部分を露光するための前記ビームレットの第２の部分集合、を割り付けることと、
    前記ビームレットの前記第２の部分集合を使用して前記ウェハの前記第２の部分を露光するための第２の走査を実行することと、
    を備え、前記ウェハの前記第１及び第２の部分とは、重なり合わず、合わせて露光されるべき前記ウェハの全エリアを備える、方法。
  2. 前記第１及び第２の部分集合は、サイズが実質的に等しくされている、請求項１の方法。
  3. 前記第１及び第２の部分は、サイズが実質的に等しくされている、請求項１の方法。
  4. 前記第１及び第２の部分は、それぞれ前記ウェハの複数のフィールドから選択されたストライプを備える、請求項１乃至３のうちのいずれか１項の方法。
  5. 前記機能しないビームレットを特定することは、前記ビームレットを測定し、不成功、又は、仕様外のビームレットを特定することを備える、請求項１乃至４のうちのいずれか１項の方法。
  6. 前記ビームレットを測定することは、前記複数のビームレットをセンサの方へ向けることと、前記ビームレットの有無を検出することとを備える、請求項５の方法。
  7. 前記ビームレットを測定することは、前記複数のビームレットをセンサの方へ向けることと、ビームレット位置を測定することとを備える、請求項１乃至６のうちのいずれか１項の方法。
  8. 前記ビームレットを測定することは、前記複数のビームレットをセンサ上に走査することと、ビームレット偏向を測定することとを備える、請求項１乃至７のうちのいずれか１項の方法。
  9. 前記ビームレットを測定することは、前記複数のビームレットをセンサ上に走査することと、ビームレット電流を測定することとを備える、請求項１乃至８のうちのいずれか１項の方法。
  10. 前記複数のビームレットは、ビームレットの各グループが前記ウェハの各フィールド内の対応するストライプを露光するグループに分割される、請求項１乃至９のうちのいずれか１項の方法。
  11. 前記複数のビームレットに関する前記ウェハの位置は、前記第１の走査の開始時と前記第２の走査の開始時とで異なっている、請求項１乃至１０のうちのいずれか１項の方法。
  12. 前記複数のビームレットに関して前記ウェハの第１のウェハ位置を計算することと、
    前記第１の走査を開始する前に前記ウェハを前記第１の位置まで移動させることと、
    前記複数のビームレットに関して前記ウェハの第２のウェハ位置を計算することと、
    前記第２の走査を開始する前に前記ウェハを前記第２の位置まで移動させることと、
    をさらに備え、前記ウェハの前記第１の部分への前記ビームレットの前記第１の部分集合の割り付けに関連した前記第１の位置と、前記ウェハの前記第２の位置への前記ビームレットの前記第２の部分集合の割り付けに関連した前記第２の位置とは、前記第１及び第２の部分が前記ビームレットの部分集合のうちの一方だけのビームレットによって露光されるようにする、請求項１乃至１１のうちのいずれか１項の方法。
  13. 前記ウェハの前記第１の部分への前記ビームレットの前記第１の部分集合の割り付けに関連した第１の位置と、前記ウェハの前記第２の部分への前記ビームレットの前記第２の部分集合の割り付けに関連した第２の位置とを決定するためアルゴリズムを実行することをさらに備え、前記第１及び第２の部分が前記ビームレットの部分集合のうちの一方だけのビームレットによって露光されるようにする、請求項１乃至１１のうちのいずれか１項の方法。
  14. 前記ビームレットは、ビームレット制御データにしたがって、各走査中にビームレット・ブランカ・アレイによりオン及びオフに切り替えられる、請求項１乃至１３のうちのいずれか１項の方法。
  15. 前記ビームレット制御データは、前記第１の走査中に前記ビームレットの第１の部分集合を切り替えるための第１のビームレット制御データと、前記第２の走査中に前記ビームレットの第２の部分集合を切り替えるための第２のビームレット制御データとを備え、
    前記第１の走査中に前記第１のビームレット制御データを前記ビームレット・ブランカ・アレイに送信することと、前記第２の走査中に前記第２のビームレット制御データを前記ビームレット・ブランカ・アレイに送信することと、をさらに備える、請求項１４の方法。
  16. パターン・データを処理して前記ビームレット制御データを生成することをさらに備え、前記第２のビームレット制御データは、前記第１の走査中に生成される、請求項１５の方法。
  17. 前記パターン・データを処理することは、前記パターン・データをラスタライジングして前記ビームレット制御データを生成することを備え、前記第２のビームレット制御データのためのラスタライジングは、前記第１の走査中に実行される、請求項１６の方法。
  18. 前記パターン・データを処理することは、前記ビームレット・ブランカ・アレイへのストリーミングのために前記ビームレット制御データを準備することを備え、前記第２のビームレット制御データは、前記第１の走査中に前記ブランカ・アレイへのストリーミングのために準備される、請求項１６の方法。
  19. パターン・データを処理して前記ビームレット制御データを生成することをさらに備え、露光されるべき次のウェハの前記第１のビームレット制御データは、現在露光中のウェハの前記第２の走査中に生成される、請求項１５の方法。
  20. 前記パターン・データを処理することは、前記パターン・データをラスタライジングして前記ビームレット制御データを生成することを備え、露光されるべき次のウェハの前記第１のビームレット制御データのための前記ラスタライジングは、現在露光中のウェハの前記第１の走査中に実行される、請求項１９の方法。
  21. 前記パターン・データを処理することは、前記ビームレット・ブランカ・アレイへのストリーミングのために前記ビームレット制御データを準備することを備え、露光されるべき次のウェハの前記第１のビームレット制御データは、現在露光中のウェハの前記第２の走査中に前記ブランカ・アレイへのストリーミングのために準備される、請求項１９の方法。
  22. 前記パターン・データを処理するために十分な第１の数の処理ユニットを備えて、前記第１のビームレット制御データを生成することと、
    それぞれが対応するビームレットのグループへデータを送信し、前記ビームレット制御データを前記ビームレット・ブランカ・アレイへ送信するための第２の数のチャネルを備えることと、
    前記ウェハの前記第１の部分を露光するために前記ビームレットの前記第１の部分集合に対応するチャネルに前記処理ユニットを接続することと、
    前記処理ユニットにおいて前記パターン・データを処理して前記第１のビームレット制御データを生成することと、
    前記第１のビーム制御データを前記ビームレット・ブランカ・アレイに送信することと、をさらに備える、請求項１５の方法。
  23. 前記パターン・データを処理するために十分な第３の数の処理ユニットを備えて、前記第２のビームレット制御データを生成することと、
    それぞれが対応するビームレットのグループへデータを送信し、前記ビームレット制御データを前記ビームレット・ブランカ・アレイへ送信するための第４の数のチャネルを備えることと、
    前記ウェハの前記第２の部分を露光するために前記ビームレットの前記第２の部分集合に対応するチャネルに前記処理ユニットを接続することと、
    前記処理ユニットにおいて前記パターン・データを処理して前記第２のビームレット制御データを生成することと、
    前記第２のビーム制御データを前記ビームレット・ブランカ・アレイに送信することと、をさらに備える、請求項１５の方法。
  24. 前記第１の数の処理ユニットは、前記第１のビームレット制御データを生成するために前記パターン・データを処理し及び前記第２のビームレット制御データを生成するために前記パターン・データを処理するため十分であるが、前記第１及び第２のビームレット制御データを同時に生成するために前記パターン・データを処理するためには十分ではない、請求項１９の方法。
  25. ７台の処理ユニットが１２個のチャネル毎に設けられている、請求項１９の方法。
  26. ターゲットへのパターンの投影のために荷電粒子ビームレットを生成するためのブランカを含む荷電粒子光学カラムと、ターゲット支持体と、を備え、前記カラムと前記ターゲット支持体とがシステム内で互いに相対移動可能であり、前記システムは、前記カラムのブランカへのパターン・データを処理及び転送するデータパスをさらに備え、前記ブランカは、前記ターゲットへの投影に関してそれぞれ前記ビームレットをオン及びオフに切り替えることができるよう配置され、前記データパスは、パターン・データを、前記ターゲット支持体と前記カラムとの相対移動でビームレットの投影エリアを形成する前記ターゲット上のストライプに関連する投影データに処理するための処理ユニットを備え、前記データパスは、前記投影データによってビームレットを個別に制御する前記ブランカに接続されているチャネルをさらに備え、前記システムは、異なるチャネルの間で処理ユニットへの接続を切り替えるスイッチがさらに設けられている、リソグラフィ・システム。
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